JP2000200906A - 電力用半導体装置およびその製造方法 - Google Patents
電力用半導体装置およびその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＩＧＢＴおよびフリーホイールダイオードで
構成される電力用半導体装置の小型化を実現するととも
に、ＩＧＢＴに内蔵されるフリーホイールダイオードの
動作時に電流集中による素子破壊を防止した構成を提供
する。 【解決手段】 シリコン基板１の上主面側にはエミッタ
側構造２が形成され、下主面側にはｎ型バッファ層３が
形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ
層４が形成され、ｐ型コレクタ層４と間隔を開けてｎ型
カソード領域６が選択的に形成され、ｐ型コレクタ層４
に接触するように金属のコレクタ電極５ｐが形成され、
ｎ型カソード領域６およびｎ型バッファ層３の一部に接
触するように金属のカソード電極５ｎが形成され、カソ
ード電極５ｎとコレクタ端子Ｃとの間には、ダイオード
１３が電流抑制用素子として配設されている。
構成される電力用半導体装置の小型化を実現するととも
に、ＩＧＢＴに内蔵されるフリーホイールダイオードの
動作時に電流集中による素子破壊を防止した構成を提供
する。 【解決手段】 シリコン基板１の上主面側にはエミッタ
側構造２が形成され、下主面側にはｎ型バッファ層３が
形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ
層４が形成され、ｐ型コレクタ層４と間隔を開けてｎ型
カソード領域６が選択的に形成され、ｐ型コレクタ層４
に接触するように金属のコレクタ電極５ｐが形成され、
ｎ型カソード領域６およびｎ型バッファ層３の一部に接
触するように金属のカソード電極５ｎが形成され、カソ
ード電極５ｎとコレクタ端子Ｃとの間には、ダイオード
１３が電流抑制用素子として配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体装置お
よびその製造方法に関し、特にインバータに用いられる
電力用半導体装置およびその製造方法に関する。
よびその製造方法に関し、特にインバータに用いられる
電力用半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、省エネルギーの観点から、例え
ば、エアコンディショニングに見るように電動機のイン
バータ駆動化が進んできており、インバータ用の電力用
半導体装置の生産量が増加している。
ば、エアコンディショニングに見るように電動機のイン
バータ駆動化が進んできており、インバータ用の電力用
半導体装置の生産量が増加している。
【０００３】このような、電力用半導体装置に対しては
低損失であるだけでなく、省スペース化の観点から小型
化、低コスト化の要望も強まっている。
低損失であるだけでなく、省スペース化の観点から小型
化、低コスト化の要望も強まっている。
【０００４】以下、従来の電力用半導体装置について、
図３８〜図４３を用いて説明する。まず、図３８に３相
インバータＩＶの回路図を示す。
図３８〜図４３を用いて説明する。まず、図３８に３相
インバータＩＶの回路図を示す。
【０００５】図３８に示すように３相インバータＩＶは
３つのインバータＩＶ１〜ＩＶ３で構成されている。イ
ンバータＩＶ１は、電源電圧ＶDDが与えられる電源線Ｐ
と、接地電位に接続される電源線Ｎ間に直列に接続され
たＩＧＢＴ（insulated gatebipolar transistor：以
後、単にトランジスタと呼称する場合もあり）Ｑ１Ｌお
よびＱ１Ｕと、トランジスタＱ１ＬおよびＱ１Ｕにそれ
ぞれに逆並列接続されたフリーホイールダイオードＤ１
ＬおよびＤ１Ｕとを備えている。そして、トランジスタ
Ｑ１ＬおよびＱ１Ｕの接続ノードは負荷ＬＵの一端に接
続されている。
３つのインバータＩＶ１〜ＩＶ３で構成されている。イ
ンバータＩＶ１は、電源電圧ＶDDが与えられる電源線Ｐ
と、接地電位に接続される電源線Ｎ間に直列に接続され
たＩＧＢＴ（insulated gatebipolar transistor：以
後、単にトランジスタと呼称する場合もあり）Ｑ１Ｌお
よびＱ１Ｕと、トランジスタＱ１ＬおよびＱ１Ｕにそれ
ぞれに逆並列接続されたフリーホイールダイオードＤ１
ＬおよびＤ１Ｕとを備えている。そして、トランジスタ
Ｑ１ＬおよびＱ１Ｕの接続ノードは負荷ＬＵの一端に接
続されている。
【０００６】インバータＩＶ２も同様の構成であり、電
源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ２Ｌお
よびＱ２Ｕと、トランジスタＱ２ＬおよびＱ２Ｕにそれ
ぞれに逆並列接続されたフリーホイールダイオードＤ２
ＬおよびＤ２Ｕとを備え、トランジスタＱ２ＬおよびＱ
２Ｕの接続ノードは負荷ＬＷの一端に接続されている。
源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ２Ｌお
よびＱ２Ｕと、トランジスタＱ２ＬおよびＱ２Ｕにそれ
ぞれに逆並列接続されたフリーホイールダイオードＤ２
ＬおよびＤ２Ｕとを備え、トランジスタＱ２ＬおよびＱ
２Ｕの接続ノードは負荷ＬＷの一端に接続されている。
【０００７】インバータＩＶ３は、電源線Ｐ−Ｎ間に直
列に接続されたトランジスタＱ３ＬおよびＱ３Ｕと、ト
ランジスタＱ３ＬおよびＱ３Ｕにそれぞれに逆並列接続
されたフリーホイールダイオードＤ３ＬおよびＤ３Ｕと
を備え、トランジスタＱ３ＬおよびＱ３Ｕの接続ノード
は負荷ＬＶの一端に接続されている。そして、負荷Ｌ
Ｕ，ＬＶ，ＬＷは互いに共通して接続される他端を有し
ている。
列に接続されたトランジスタＱ３ＬおよびＱ３Ｕと、ト
ランジスタＱ３ＬおよびＱ３Ｕにそれぞれに逆並列接続
されたフリーホイールダイオードＤ３ＬおよびＤ３Ｕと
を備え、トランジスタＱ３ＬおよびＱ３Ｕの接続ノード
は負荷ＬＶの一端に接続されている。そして、負荷Ｌ
Ｕ，ＬＶ，ＬＷは互いに共通して接続される他端を有し
ている。
【０００８】また、図中においてはインバータＩＶ１の
うちトランジスタＱ１ＬとダイオードＤ１Ｌとで構成さ
れる部分において、トランジスタＱ１Ｌのエミッタ、コ
レクタ、ゲート端子をそれぞれ、Ｅ、Ｃ、Ｇとして示
す。なお、ダイオードＤ１Ｌのアノード端子およびカソ
ード端子はエミッタ端子Ｅおよびコレクタ端子Ｃに接続
される。
うちトランジスタＱ１ＬとダイオードＤ１Ｌとで構成さ
れる部分において、トランジスタＱ１Ｌのエミッタ、コ
レクタ、ゲート端子をそれぞれ、Ｅ、Ｃ、Ｇとして示
す。なお、ダイオードＤ１Ｌのアノード端子およびカソ
ード端子はエミッタ端子Ｅおよびコレクタ端子Ｃに接続
される。
【０００９】次に、図３９を用いてトランジスタＱ１Ｌ
とダイオードＤ１Ｌの断面構造の一例について説明す
る。なお、以下の説明においては、トランジスタＱ１Ｌ
をｎチャネル型とし、ダイオードＤ１Ｌをｎ型半導体基
板上に形成されたｐ型アノードを有するダイオードとし
て説明する。
とダイオードＤ１Ｌの断面構造の一例について説明す
る。なお、以下の説明においては、トランジスタＱ１Ｌ
をｎチャネル型とし、ダイオードＤ１Ｌをｎ型半導体基
板上に形成されたｐ型アノードを有するダイオードとし
て説明する。
【００１０】図３９に示すように、トランジスタＱ１Ｌ
はｎ型のシリコン基板１Ｔの上主面表面内において、ｐ
型ベース領域８が形成され、当該ｐ型ベース領域８を深
さ方向に貫通するように複数のトレンチ型のゲート電極
１１が並列に形成されている。ゲート電極１１の間のｐ
型ベース領域８の表面内には、ｐ型不純物を比較的高濃
度に含んだｐ型半導体領域１２が選択的に形成されてい
る。ｐ型半導体領域１２はｐ型ベース領域８とエミッタ
電極１９との電気的接続が良好に行われることを目的と
して設けられている。
はｎ型のシリコン基板１Ｔの上主面表面内において、ｐ
型ベース領域８が形成され、当該ｐ型ベース領域８を深
さ方向に貫通するように複数のトレンチ型のゲート電極
１１が並列に形成されている。ゲート電極１１の間のｐ
型ベース領域８の表面内には、ｐ型不純物を比較的高濃
度に含んだｐ型半導体領域１２が選択的に形成されてい
る。ｐ型半導体領域１２はｐ型ベース領域８とエミッタ
電極１９との電気的接続が良好に行われることを目的と
して設けられている。
【００１１】そして、ｐ型半導体領域１２を両側から挟
むように、ｎ型不純物を比較的高濃度に含んだｎ型エミ
ッタ領域９が形成されている。なおｎ型エミッタ領域９
はゲート電極１１の表面に形成されたゲート絶縁膜（図
示省略）に接触する構成となっている。ここで、シリコ
ン基板１ＴはＩＧＢＴのｎ型ベース層となる。
むように、ｎ型不純物を比較的高濃度に含んだｎ型エミ
ッタ領域９が形成されている。なおｎ型エミッタ領域９
はゲート電極１１の表面に形成されたゲート絶縁膜（図
示省略）に接触する構成となっている。ここで、シリコ
ン基板１ＴはＩＧＢＴのｎ型ベース層となる。
【００１２】そして、ｎ型エミッタ領域９の表面の一部
にはエミッタ電極１９が形成され、エミッタ電極１９は
エミッタ端子Ｅに電気的に接続され、ゲート電極１１は
ゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造
の並列接続によってトランジスタＱ１Ｌが構成されてい
る。これら、ｐ型ベース領域８、ｎ型エミッタ領域９、
ゲート電極１１が形成される領域をセル領域２ＴＣと呼
称する。
にはエミッタ電極１９が形成され、エミッタ電極１９は
エミッタ端子Ｅに電気的に接続され、ゲート電極１１は
ゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造
の並列接続によってトランジスタＱ１Ｌが構成されてい
る。これら、ｐ型ベース領域８、ｎ型エミッタ領域９、
ゲート電極１１が形成される領域をセル領域２ＴＣと呼
称する。
【００１３】また、セル領域２ＴＣを取り囲むように浮
遊電位の複数のｐ型半導体領域２８が同心状に形成さ
れ、電界緩和リング領域２ＴＧを形成している。なお、
セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造
を総称して、エミッタ側構造２Ｔとする。
遊電位の複数のｐ型半導体領域２８が同心状に形成さ
れ、電界緩和リング領域２ＴＧを形成している。なお、
セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造
を総称して、エミッタ側構造２Ｔとする。
【００１４】そして、シリコン基板１Ｔの下主面上に
は、ｎ型バッファ層３ａ、ｐ型コレクタ層４、金属のコ
レクタ電極５ａが順に積層されている。
は、ｎ型バッファ層３ａ、ｐ型コレクタ層４、金属のコ
レクタ電極５ａが順に積層されている。
【００１５】ここで、トランジスタＱ１Ｌをエミッタ電
極側から見た平面構成を図４０に示す。図４０に示すよ
うにトランジスタＱ１Ｌは矩形形状の基板上に形成さ
れ、矩形のセル領域２ＴＣを矩形の電界緩和リング領域
２ＴＧが取り囲む形状となっている。そして、電界緩和
リング領域２ＴＧを取り囲むように浮遊電位のｎ型半導
体領域２７が形成されている。
極側から見た平面構成を図４０に示す。図４０に示すよ
うにトランジスタＱ１Ｌは矩形形状の基板上に形成さ
れ、矩形のセル領域２ＴＣを矩形の電界緩和リング領域
２ＴＧが取り囲む形状となっている。そして、電界緩和
リング領域２ＴＧを取り囲むように浮遊電位のｎ型半導
体領域２７が形成されている。
【００１６】セル領域２ＴＣには複数のゲートラインＧ
Ｌが並列に形成され、ゲートラインＧＬの端部はセル領
域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続
され、全ゲートラインＧＬが共通の電位となる構成とな
っている。また、ゲートラインＧＬと外部との電気的接
続を行うゲートパッドＧＰが部分的に設けられている。
Ｌが並列に形成され、ゲートラインＧＬの端部はセル領
域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続
され、全ゲートラインＧＬが共通の電位となる構成とな
っている。また、ゲートラインＧＬと外部との電気的接
続を行うゲートパッドＧＰが部分的に設けられている。
【００１７】なお、ゲートラインＧＬ間はエミッタ電極
１９で覆われ、その上には各エミッタ電極１９を電気的
に接続する上部エミッタ電極１９０で覆われているが、
図４０においては便宜的に上部エミッタ電極１９０の一
部を省略している。
１９で覆われ、その上には各エミッタ電極１９を電気的
に接続する上部エミッタ電極１９０で覆われているが、
図４０においては便宜的に上部エミッタ電極１９０の一
部を省略している。
【００１８】なお、図３９に示したトランジスタＱ１Ｌ
の断面構成は、図４０におけるＡ−Ａ線での断面を示し
ており、図３９に示すゲート電極１１は、ゲートライン
ＧＬの長手方向に沿って垂直に配設された複数のゲート
電極１１のごく一部だけである。
の断面構成は、図４０におけるＡ−Ａ線での断面を示し
ており、図３９に示すゲート電極１１は、ゲートライン
ＧＬの長手方向に沿って垂直に配設された複数のゲート
電極１１のごく一部だけである。
【００１９】また、ダイオードＤ１Ｌは、図３９に示す
ように、ｎ型のシリコン基板１Ｄの上主面表面内におい
て、ｐ型のアノード層２９が形成され、アノード層２９
の表面には図示しないアノード電極が形成され、アノー
ド電極はエミッタ端子Ｅに電気的に接続されている。こ
れらアノード層２９、アノード電極が形成される領域を
アノード領域２ＤＡと呼称する。
ように、ｎ型のシリコン基板１Ｄの上主面表面内におい
て、ｐ型のアノード層２９が形成され、アノード層２９
の表面には図示しないアノード電極が形成され、アノー
ド電極はエミッタ端子Ｅに電気的に接続されている。こ
れらアノード層２９、アノード電極が形成される領域を
アノード領域２ＤＡと呼称する。
【００２０】そして、アノード領域２ＤＡを取り囲むよ
うに浮遊電位の複数のｐ型半導体領域２８が同心状に形
成され、電界緩和リング領域２ＤＧを形成している。な
お、アノード領域２ＤＡおよび電界緩和リング領域２Ｄ
Ｇの構造を総称して、アノード側構造２Ｄとする。
うに浮遊電位の複数のｐ型半導体領域２８が同心状に形
成され、電界緩和リング領域２ＤＧを形成している。な
お、アノード領域２ＤＡおよび電界緩和リング領域２Ｄ
Ｇの構造を総称して、アノード側構造２Ｄとする。
【００２１】そして、シリコン基板１Ｄの下主面上に
は、ｎ型バッファ層３ｂ、ｎ型不純物を比較的高濃度に
含んだｎ型半導体層６、金属のカソード電極５ｂが順に
積層されている。また、カソード電極５ｂはコレクタ端
子Ｃに電気的に接続されている。
は、ｎ型バッファ層３ｂ、ｎ型不純物を比較的高濃度に
含んだｎ型半導体層６、金属のカソード電極５ｂが順に
積層されている。また、カソード電極５ｂはコレクタ端
子Ｃに電気的に接続されている。
【００２２】ここで、ｎ型半導体層６はカソード電極５
ｂとｎ型バッファ層３ｂとのオーミックコンタクトを達
成するための層であり、シリコン基板１Ｄはｐｉｎダイ
オードのｉ（intrinsic）層に対応する層である。
ｂとｎ型バッファ層３ｂとのオーミックコンタクトを達
成するための層であり、シリコン基板１Ｄはｐｉｎダイ
オードのｉ（intrinsic）層に対応する層である。
【００２３】次に、ダイオードＤ１Ｌをアノード電極側
から見た平面構成を図４１に示す。図４１に示すように
ダイオードＤ１Ｌは矩形形状の基板上に形成され、矩形
のアノード領域２ＤＡを矩形の電界緩和リング領域２Ｄ
Ｇが取り囲む形状となっている。そして、電界緩和リン
グ領域２ＤＧを取り囲むように浮遊電位のｎ型半導体領
域２７が形成されている。
から見た平面構成を図４１に示す。図４１に示すように
ダイオードＤ１Ｌは矩形形状の基板上に形成され、矩形
のアノード領域２ＤＡを矩形の電界緩和リング領域２Ｄ
Ｇが取り囲む形状となっている。そして、電界緩和リン
グ領域２ＤＧを取り囲むように浮遊電位のｎ型半導体領
域２７が形成されている。
【００２４】図３９に示したダイオードＤ１Ｌの断面構
成は、図４１におけるＢ−Ｂ線での断面を示しており、
図３９に示すアノード層２９はアノード層２９のごく一
部だけである。
成は、図４１におけるＢ−Ｂ線での断面を示しており、
図３９に示すアノード層２９はアノード層２９のごく一
部だけである。
【００２５】以上説明したように、３相インバータＩＶ
を実現するための一例としては、別個に形成されたＩＧ
ＢＴとフリーホイールダイオードの２種類の素子を並列
に配置する構成を採用していた。従って、３相インバー
タのモジュール面積が大きくなるという問題があった。
を実現するための一例としては、別個に形成されたＩＧ
ＢＴとフリーホイールダイオードの２種類の素子を並列
に配置する構成を採用していた。従って、３相インバー
タのモジュール面積が大きくなるという問題があった。
【００２６】そこで、フリーホイールダイオードをＩＧ
ＢＴに内蔵した構成が開発された。以下、図４２および
図４３を用いてフリーホイールダイオードを内蔵したＩ
ＧＢＴの構成について説明する。
ＢＴに内蔵した構成が開発された。以下、図４２および
図４３を用いてフリーホイールダイオードを内蔵したＩ
ＧＢＴの構成について説明する。
【００２７】図４２にフリーホイールダイオードを内蔵
したＩＧＢＴ９０の断面構成を示す。ＩＧＢＴ９０の基
本構成は、図３９を用いて説明したトランジスタＱ１Ｌ
と同様であり、同一の構成には同一の符号を付し、重複
する説明は省略する。なお、図４２におけるエミッタ側
構造２は、図３９におけるエミッタ側構造２Ｔに対応し
ており、両者は実質的に同じものである。また、図３９
におけるシリコン基板１Ｔはシリコン基板１と呼称す
る。
したＩＧＢＴ９０の断面構成を示す。ＩＧＢＴ９０の基
本構成は、図３９を用いて説明したトランジスタＱ１Ｌ
と同様であり、同一の構成には同一の符号を付し、重複
する説明は省略する。なお、図４２におけるエミッタ側
構造２は、図３９におけるエミッタ側構造２Ｔに対応し
ており、両者は実質的に同じものである。また、図３９
におけるシリコン基板１Ｔはシリコン基板１と呼称す
る。
【００２８】ＩＧＢＴ９０はｎ型バッファ層３の主面内
に、ｐ型コレクタ層４がｐ型ベース領域８の形成領域
（すなわち図３９におけるセル領域２ＴＣ）にほぼ対応
して選択的に形成され、ｐ型コレクタ層４と間隔を開け
てｐ型コレクタ層４を囲むようにｎ型カソード領域６が
選択的に形成された構成となっている。そして、ｎ型バ
ッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６に
接触するように金属のコレクタ電極５が形成された構成
となっている。
に、ｐ型コレクタ層４がｐ型ベース領域８の形成領域
（すなわち図３９におけるセル領域２ＴＣ）にほぼ対応
して選択的に形成され、ｐ型コレクタ層４と間隔を開け
てｐ型コレクタ層４を囲むようにｎ型カソード領域６が
選択的に形成された構成となっている。そして、ｎ型バ
ッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６に
接触するように金属のコレクタ電極５が形成された構成
となっている。
【００２９】次に、図４２に示す２つの電流経路ａおよ
びｂについて図４３を用いて詳細に説明する。
びｂについて図４３を用いて詳細に説明する。
【００３０】図４３は複数のＩＧＢＴ構造のうち２つの
ゲート電極１１を含む部分を抜き出した図である。な
お、図４３においては、図３９、図４２において省略し
たゲート絶縁膜１０を明示している。ゲート絶縁膜１０
はゲート電極１１を囲むように形成され、ゲート電極１
１に所定の電位を与えることで、ゲート絶縁膜１０の近
傍のｐ型ベース領域８の一部の導電型が反転し、ｎ型エ
ミッタ領域９とｎ型ベース層１との間にチャネルが形成
されることになる。
ゲート電極１１を含む部分を抜き出した図である。な
お、図４３においては、図３９、図４２において省略し
たゲート絶縁膜１０を明示している。ゲート絶縁膜１０
はゲート電極１１を囲むように形成され、ゲート電極１
１に所定の電位を与えることで、ゲート絶縁膜１０の近
傍のｐ型ベース領域８の一部の導電型が反転し、ｎ型エ
ミッタ領域９とｎ型ベース層１との間にチャネルが形成
されることになる。
【００３１】図４３に示すように、電流経路ａはエミッ
タ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、
ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域
６、コレクタ電極５で構成され、電流経路ｂはコレクタ
電極５、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベ
ース層１、ｐ型ベース領域８、ｎ型エミッタ領域９、エ
ミッタ電極１９で構成されている。
タ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、
ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域
６、コレクタ電極５で構成され、電流経路ｂはコレクタ
電極５、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベ
ース層１、ｐ型ベース領域８、ｎ型エミッタ領域９、エ
ミッタ電極１９で構成されている。
【００３２】従って、図４３に示すように、電流経路ｂ
に沿っては２つのＩＧＢＴが並列に存在するが、電流経
路ａに沿ってはＩＧＢＴに寄生してフリーホイールダイ
オード構造が存在している。なお、図４３においては便
宜的に電流経路ａを形成する構成および電流経路ｂを形
成する構成を別個に示したが、両者の構成は大部分が共
通である。
に沿っては２つのＩＧＢＴが並列に存在するが、電流経
路ａに沿ってはＩＧＢＴに寄生してフリーホイールダイ
オード構造が存在している。なお、図４３においては便
宜的に電流経路ａを形成する構成および電流経路ｂを形
成する構成を別個に示したが、両者の構成は大部分が共
通である。
【００３３】次に、ＩＧＢＴ９０の動作について説明す
る。コレクタ端子Ｃに負の電圧が印加された場合、ｐ型
コレクタ層４とｎ型バッファ層３とで構成されるｐｎ接
合のため、電流経路ｂに沿っては電流が流れずに、電流
経路ａに沿った電流が流れ、ダイオード動作を行う。
る。コレクタ端子Ｃに負の電圧が印加された場合、ｐ型
コレクタ層４とｎ型バッファ層３とで構成されるｐｎ接
合のため、電流経路ｂに沿っては電流が流れずに、電流
経路ａに沿った電流が流れ、ダイオード動作を行う。
【００３４】しかし、電流経路ａ、ｂは互いにコレクタ
電極５、ｎ型バッファ層３、ｎ型ベース層１、エミッタ
側構造２を共通とするため、コレクタ端子Ｃに正電圧が
印加された場合、コレクタ電極５からｎ型カソード領域
６を通ってｎ型バッファ層３に到る電流経路ｃが形成さ
れ、ｎ型バッファ層３の電位が上昇し、ｎ型バッファ層
３とｐ型コレクタ層４との間の電圧Ｖｘが電導度変調を
起こすに十分な電圧となるのが困難となる。その結果、
構造上はＩＧＢＴであってもＩＧＢＴとして動作せず、
ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）と
して動作してしまう。
電極５、ｎ型バッファ層３、ｎ型ベース層１、エミッタ
側構造２を共通とするため、コレクタ端子Ｃに正電圧が
印加された場合、コレクタ電極５からｎ型カソード領域
６を通ってｎ型バッファ層３に到る電流経路ｃが形成さ
れ、ｎ型バッファ層３の電位が上昇し、ｎ型バッファ層
３とｐ型コレクタ層４との間の電圧Ｖｘが電導度変調を
起こすに十分な電圧となるのが困難となる。その結果、
構造上はＩＧＢＴであってもＩＧＢＴとして動作せず、
ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）と
して動作してしまう。
【００３５】これを回避するためには、フリーホイール
ダイオードを構成するｎ型カソード領域６および、ｎ型
バッファ層３の一部の面積を小さくする一方で、ｐ型コ
レクタ層４の面積を大きくして、抵抗Ｒｘに流れる電流
ｉｘを小さくしなければならない。
ダイオードを構成するｎ型カソード領域６および、ｎ型
バッファ層３の一部の面積を小さくする一方で、ｐ型コ
レクタ層４の面積を大きくして、抵抗Ｒｘに流れる電流
ｉｘを小さくしなければならない。
【００３６】しかし、ｎ型カソード領域６（およびｎ型
バッファ層３の一部）の面積を小さくすると、電流経路
ａの構成、すなわちフリーホイールダイオードが動作し
ている場合の、フリーホイールダイオードの順方向電圧
Ｖｆが高くなったり、フリーホイールダイオードのオン
電流およびリカバリ電流が、ｎ型カソード領域６（およ
びｎ型バッファ層３の一部）に集中して電流密度が高く
なり、素子が破壊することもある。
バッファ層３の一部）の面積を小さくすると、電流経路
ａの構成、すなわちフリーホイールダイオードが動作し
ている場合の、フリーホイールダイオードの順方向電圧
Ｖｆが高くなったり、フリーホイールダイオードのオン
電流およびリカバリ電流が、ｎ型カソード領域６（およ
びｎ型バッファ層３の一部）に集中して電流密度が高く
なり、素子が破壊することもある。
【００３７】
【発明が解決しようとする課題】従来のインバータは、
別個に形成されたＩＧＢＴとフリーホイールダイオード
の２種類の素子を並列に配置した構成、あるいはフリー
ホイールダイオードをＩＧＢＴに内蔵した構成を採用し
ていたが、前者の場合はインバータのモジュール面積が
大きくなるという問題があり、後者の場合は、ＩＧＢＴ
をオンさせるためには、ｎ型バッファ層３の電位上昇を
抑制するために、ｎ型カソード領域６の面積をできるだ
け小さくする必要があり、フリーホイールダイオードの
動作時に電流集中による素子破壊が発生する可能性が高
いという問題があった。
別個に形成されたＩＧＢＴとフリーホイールダイオード
の２種類の素子を並列に配置した構成、あるいはフリー
ホイールダイオードをＩＧＢＴに内蔵した構成を採用し
ていたが、前者の場合はインバータのモジュール面積が
大きくなるという問題があり、後者の場合は、ＩＧＢＴ
をオンさせるためには、ｎ型バッファ層３の電位上昇を
抑制するために、ｎ型カソード領域６の面積をできるだ
け小さくする必要があり、フリーホイールダイオードの
動作時に電流集中による素子破壊が発生する可能性が高
いという問題があった。
【００３８】本発明は上記のような問題点を解消するた
めになされたもので、ＩＧＢＴおよびフリーホイールダ
イオードで構成される電力用半導体装置の小型化を実現
するとともに、ＩＧＢＴに内蔵されるフリーホイールダ
イオードの動作時に電流集中による素子破壊を防止した
構成を提供することを目的とする。
めになされたもので、ＩＧＢＴおよびフリーホイールダ
イオードで構成される電力用半導体装置の小型化を実現
するとともに、ＩＧＢＴに内蔵されるフリーホイールダ
イオードの動作時に電流集中による素子破壊を防止した
構成を提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明に係る請求項１記
載の電力用半導体装置は、第１導電型の第１の半導体層
と、前記第１の半導体層の第１の主面の表面内に選択的
に形成された第２導電型の第１の半導体領域、前記第１
の半導体領域の表面内に選択的に形成された第１導電型
の第２の半導体領域、少なくとも、前記第２の半導体領
域と前記第１の半導体層の間の前記第１の半導体領域の
表面に接するように形成されたゲート絶縁膜、前記ゲー
ト絶縁膜上に形成されたゲート電極で構成されるユニッ
トの集合体と、少なくとも前記第２の半導体領域に接す
るように形成された第１の主電極と、前記第１の半導体
層の第２の主面の表面内に前記ユニットの集合体の形成
領域に対応して選択的に形成された第２導電型の第２の
半導体層と、前記第２の半導体層の表面に接するように
形成された第２の主電極と、前記第１の半導体領域にチ
ャネルが形成されるように前記ゲート電極に電圧が印加
された場合に、所定の条件下で、前記第２の半導体層の
周囲の前記第１の半導体層に主電流が流入するのを抑制
する電流抑制用素子とを備えている。
載の電力用半導体装置は、第１導電型の第１の半導体層
と、前記第１の半導体層の第１の主面の表面内に選択的
に形成された第２導電型の第１の半導体領域、前記第１
の半導体領域の表面内に選択的に形成された第１導電型
の第２の半導体領域、少なくとも、前記第２の半導体領
域と前記第１の半導体層の間の前記第１の半導体領域の
表面に接するように形成されたゲート絶縁膜、前記ゲー
ト絶縁膜上に形成されたゲート電極で構成されるユニッ
トの集合体と、少なくとも前記第２の半導体領域に接す
るように形成された第１の主電極と、前記第１の半導体
層の第２の主面の表面内に前記ユニットの集合体の形成
領域に対応して選択的に形成された第２導電型の第２の
半導体層と、前記第２の半導体層の表面に接するように
形成された第２の主電極と、前記第１の半導体領域にチ
ャネルが形成されるように前記ゲート電極に電圧が印加
された場合に、所定の条件下で、前記第２の半導体層の
周囲の前記第１の半導体層に主電流が流入するのを抑制
する電流抑制用素子とを備えている。
【００４０】本発明に係る請求項２記載の電力用半導体
装置は、前記電流抑制用素子が、ｐｎ接合ダイオードで
あって、前記ダイオードの、第２導電型半導体層が前記
第２の半導体層の周囲の前記第１の半導体層に電気的に
接続され、第１導電型半導体層が前記第２の主電極に電
気的に接続され、前記所定の条件は、前記第２の主電極
に印加される電圧が、前記第１の主電極に印加される電
圧よりも大きい条件を含んでいる。
装置は、前記電流抑制用素子が、ｐｎ接合ダイオードで
あって、前記ダイオードの、第２導電型半導体層が前記
第２の半導体層の周囲の前記第１の半導体層に電気的に
接続され、第１導電型半導体層が前記第２の主電極に電
気的に接続され、前記所定の条件は、前記第２の主電極
に印加される電圧が、前記第１の主電極に印加される電
圧よりも大きい条件を含んでいる。
【００４１】本発明に係る請求項３記載の電力用半導体
装置は、前記ダイオードの前記第２導電型半導体層が、
前記第２の半導体層の周囲の前記第１の半導体層の形成
領域上に形成され、前記第１導電型半導体層が、少なく
とも前記第２導電型半導体層上に接するように形成され
ている。
装置は、前記ダイオードの前記第２導電型半導体層が、
前記第２の半導体層の周囲の前記第１の半導体層の形成
領域上に形成され、前記第１導電型半導体層が、少なく
とも前記第２導電型半導体層上に接するように形成され
ている。
【００４２】本発明に係る請求項４記載の電力用半導体
装置は、前記電流抑制用素子がショットキーダイオード
であって、前記第２の半導体層の周囲の前記第１の半導
体層上に形成された金属電極上に、前記ショットキーダ
イオードの第２導電型の半導体層が形成され、前記ショ
ットキーダイオードの金属層が、前記第２の主電極およ
び前記半導体層に接触するように形成され、前記金属層
は、前記半導体層にショットキー接続する材質で構成さ
れ、前記所定の条件は、前記第２の主電極に印加される
電圧が、前記第１の主電極に印加される電圧よりも大き
い条件を含んでいる。
装置は、前記電流抑制用素子がショットキーダイオード
であって、前記第２の半導体層の周囲の前記第１の半導
体層上に形成された金属電極上に、前記ショットキーダ
イオードの第２導電型の半導体層が形成され、前記ショ
ットキーダイオードの金属層が、前記第２の主電極およ
び前記半導体層に接触するように形成され、前記金属層
は、前記半導体層にショットキー接続する材質で構成さ
れ、前記所定の条件は、前記第２の主電極に印加される
電圧が、前記第１の主電極に印加される電圧よりも大き
い条件を含んでいる。
【００４３】本発明に係る請求項５記載の電力用半導体
装置は、前記電流抑制用素子がショットキーダイオード
であって、前記第２の半導体層の周囲の前記第１の半導
体層上に形成された金属電極上に、前記ショットキーダ
イオードの第２導電型の半導体層が形成され、前記第２
の主電極は、前記ショットキーダイオードの金属層と兼
用され、前記金属層は、前記第２の半導体層および前記
半導体層に接触するように形成され、前記金属層は、前
記第２の半導体層にはオーミック接続され、前記半導体
層にショットキー接続する材質で構成され、前記所定の
条件は、前記第２の主電極に印加される電圧が、前記第
１の主電極に印加される電圧よりも大きい条件を含んで
いる。
装置は、前記電流抑制用素子がショットキーダイオード
であって、前記第２の半導体層の周囲の前記第１の半導
体層上に形成された金属電極上に、前記ショットキーダ
イオードの第２導電型の半導体層が形成され、前記第２
の主電極は、前記ショットキーダイオードの金属層と兼
用され、前記金属層は、前記第２の半導体層および前記
半導体層に接触するように形成され、前記金属層は、前
記第２の半導体層にはオーミック接続され、前記半導体
層にショットキー接続する材質で構成され、前記所定の
条件は、前記第２の主電極に印加される電圧が、前記第
１の主電極に印加される電圧よりも大きい条件を含んで
いる。
【００４４】本発明に係る請求項６記載の電力用半導体
装置は、前記半導体層が電子親和力がシリコンよりも大
きな半導体材料で構成されている。
装置は、前記半導体層が電子親和力がシリコンよりも大
きな半導体材料で構成されている。
【００４５】本発明に係る請求項７記載の電力用半導体
装置は、前記電流抑制用素子がＭＯＳトランジスタであ
って、前記ＭＯＳトランジスタの第１の主電極が前記第
２の半導体層の周囲の前記第１の半導体層に電気的に接
続され、前記ＭＯＳトランジスタの第２の主電極が前記
第２の主電極に電気的に接続され、前記ゲート電極と前
記ＭＯＳトランジスタのゲート電極は相補的にオン状態
なるように電圧が与えられている。
装置は、前記電流抑制用素子がＭＯＳトランジスタであ
って、前記ＭＯＳトランジスタの第１の主電極が前記第
２の半導体層の周囲の前記第１の半導体層に電気的に接
続され、前記ＭＯＳトランジスタの第２の主電極が前記
第２の主電極に電気的に接続され、前記ゲート電極と前
記ＭＯＳトランジスタのゲート電極は相補的にオン状態
なるように電圧が与えられている。
【００４６】本発明に係る請求項８記載の電力用半導体
装置は、前記第２の半導体層の周囲の前記第１の半導体
層の形成領域を厚さ方向に延長した領域中に形成される
第１のライフタイム設定領域と、前記第２の半導体層近
傍の前記第１の半導体層中に、前記第２の半導体層の形
成領域に対応して形成された第２のライフタイム設定領
域とをさらに備え、前記第１および第２のライフタイム
設定領域は、キャリアライフタイムが、前記第１の半導
体層中のキャリアライフタイムよりも短く設定されてい
る。
装置は、前記第２の半導体層の周囲の前記第１の半導体
層の形成領域を厚さ方向に延長した領域中に形成される
第１のライフタイム設定領域と、前記第２の半導体層近
傍の前記第１の半導体層中に、前記第２の半導体層の形
成領域に対応して形成された第２のライフタイム設定領
域とをさらに備え、前記第１および第２のライフタイム
設定領域は、キャリアライフタイムが、前記第１の半導
体層中のキャリアライフタイムよりも短く設定されてい
る。
【００４７】本発明に係る請求項９記載の電力用半導体
装置は、前記第２のライフタイム設定領域のキャリアラ
イフタイムが、前記第１のライフタイム設定領域のキャ
リアライフタイムよりも短く設定されている。
装置は、前記第２のライフタイム設定領域のキャリアラ
イフタイムが、前記第１のライフタイム設定領域のキャ
リアライフタイムよりも短く設定されている。
【００４８】本発明に係る請求項１０記載の電力用半導
体装置は、第１導電型の第１の半導体層と、前記第１の
半導体層の第１の主面の表面内に選択的に形成された第
２導電型の第１の半導体領域、前記第１の半導体領域の
表面内に選択的に形成された第１導電型の第２の半導体
領域、少なくとも、前記第２の半導体領域と前記第１の
半導体層の間の前記第１の半導体領域の表面に接するよ
うに形成された第１のゲート絶縁膜、前記第１のゲート
絶縁膜上に形成された第１のゲート電極で構成される第
１ユニットの集合体と、前記第１の半導体層の第２の主
面の表面内に選択的に形成された第２導電型の第３の半
導体領域、前記第３の半導体領域の表面内に選択的に形
成された第１導電型の第４の半導体領域、少なくとも、
前記第４の半導体領域と前記第１の半導体層の間の前記
第３の半導体領域の表面に接するように形成された第２
のゲート絶縁膜、前記第２のゲート絶縁膜上に形成され
た第２のゲート電極で構成される第２ユニットの集合体
と、少なくとも前記第２の半導体領域に接するように形
成された第１の主電極と、少なくとも前記第４の半導体
領域に接するように形成された第２の主電極とを備えて
いる。
体装置は、第１導電型の第１の半導体層と、前記第１の
半導体層の第１の主面の表面内に選択的に形成された第
２導電型の第１の半導体領域、前記第１の半導体領域の
表面内に選択的に形成された第１導電型の第２の半導体
領域、少なくとも、前記第２の半導体領域と前記第１の
半導体層の間の前記第１の半導体領域の表面に接するよ
うに形成された第１のゲート絶縁膜、前記第１のゲート
絶縁膜上に形成された第１のゲート電極で構成される第
１ユニットの集合体と、前記第１の半導体層の第２の主
面の表面内に選択的に形成された第２導電型の第３の半
導体領域、前記第３の半導体領域の表面内に選択的に形
成された第１導電型の第４の半導体領域、少なくとも、
前記第４の半導体領域と前記第１の半導体層の間の前記
第３の半導体領域の表面に接するように形成された第２
のゲート絶縁膜、前記第２のゲート絶縁膜上に形成され
た第２のゲート電極で構成される第２ユニットの集合体
と、少なくとも前記第２の半導体領域に接するように形
成された第１の主電極と、少なくとも前記第４の半導体
領域に接するように形成された第２の主電極とを備えて
いる。
【００４９】本発明に係る請求項１１記載の電力用半導
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの位置に、少なくと
も、前記第１および第２のユニットの集合体の形成領域
の広さに対応する広さで形成された、ライフタイム設定
領域をさらに備え、前記ライフタイム設定領域のキャリ
アライフタイムは、前記第１の半導体層よりも短く設定
されている。
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの位置に、少なくと
も、前記第１および第２のユニットの集合体の形成領域
の広さに対応する広さで形成された、ライフタイム設定
領域をさらに備え、前記ライフタイム設定領域のキャリ
アライフタイムは、前記第１の半導体層よりも短く設定
されている。
【００５０】本発明に係る請求項１２記載の電力用半導
体装置は、前記第１の半導体層が、前記第１ユニットの
集合体側と、前記第２ユニットの集合体側とで、結晶面
方位および結晶軸方位のうち少なくとも一方が異なって
おり、前記ライフタイム設定領域は、前記ライフタイム
設定領域は、前記第１ユニットの集合体側の前記第１の
半導体層と、前記第２ユニットの集合体側の前記第１の
半導体層の境界領域である。
体装置は、前記第１の半導体層が、前記第１ユニットの
集合体側と、前記第２ユニットの集合体側とで、結晶面
方位および結晶軸方位のうち少なくとも一方が異なって
おり、前記ライフタイム設定領域は、前記ライフタイム
設定領域は、前記第１ユニットの集合体側の前記第１の
半導体層と、前記第２ユニットの集合体側の前記第１の
半導体層の境界領域である。
【００５１】本発明に係る請求項１３記載の電力用半導
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの所定位置から、前
記第２ユニットの集合体までの前記第１の半導体層のキ
ャリアライフタイムは、前記第１ユニットの集合体側の
前記第１の半導体層よりも短く設定されている。
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの所定位置から、前
記第２ユニットの集合体までの前記第１の半導体層のキ
ャリアライフタイムは、前記第１ユニットの集合体側の
前記第１の半導体層よりも短く設定されている。
【００５２】本発明に係る請求項１４記載の電力用半導
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの位置に、少なくと
も、前記第１および第２のユニットの集合体の形成領域
の広さに対応する広さで形成された、金属層あるいは不
純物濃度が前記第１の半導体層よりも高濃度の第１導電
型の第３の半導体層をさらに備えている。
体装置は、前記第１の半導体層の厚み方向の中央部より
も、前記第２ユニットの集合体よりの位置に、少なくと
も、前記第１および第２のユニットの集合体の形成領域
の広さに対応する広さで形成された、金属層あるいは不
純物濃度が前記第１の半導体層よりも高濃度の第１導電
型の第３の半導体層をさらに備えている。
【００５３】本発明に係る請求項１５記載の電力用半導
体装置は、第１導電型半導体層と、前記第１導電型半導
体層の第１の主面の表面内に選択的に形成された第２導
電型半導体層と、前記第２導電型半導体層の周囲の前記
第１導電型半導体層中の電界を緩和する第１の電界緩和
手段と、前記第１導電型半導体層の第２の主面表面上に
選択的に形成された電極層と、前記電極層よりも外側の
前記第１導電型半導体層中の電界を緩和する第２の電界
緩和手段とを備えている。
体装置は、第１導電型半導体層と、前記第１導電型半導
体層の第１の主面の表面内に選択的に形成された第２導
電型半導体層と、前記第２導電型半導体層の周囲の前記
第１導電型半導体層中の電界を緩和する第１の電界緩和
手段と、前記第１導電型半導体層の第２の主面表面上に
選択的に形成された電極層と、前記電極層よりも外側の
前記第１導電型半導体層中の電界を緩和する第２の電界
緩和手段とを備えている。
【００５４】本発明に係る請求項１６記載の電力用半導
体装置は、前記第１の電界緩和手段よりも外側の前記第
１導電型半導体層の第１の主面の表面内に選択的に形成
された第１導電型の第１の半導体領域と、前記第２の電
界緩和手段よりも外側の前記第１導電型半導体層の第２
の主面の表面内に選択的に形成された第１導電型の第２
の半導体領域と、前記第１導電型半導体層の側面に選択
的に形成された第１導電型の第３の半導体領域とをさら
に備えている。
体装置は、前記第１の電界緩和手段よりも外側の前記第
１導電型半導体層の第１の主面の表面内に選択的に形成
された第１導電型の第１の半導体領域と、前記第２の電
界緩和手段よりも外側の前記第１導電型半導体層の第２
の主面の表面内に選択的に形成された第１導電型の第２
の半導体領域と、前記第１導電型半導体層の側面に選択
的に形成された第１導電型の第３の半導体領域とをさら
に備えている。
【００５５】本発明に係る請求項１７記載の電力用半導
体装置は、前記第１の電界緩和手段が、前記第１導電型
半導体層の第１の主面の表面内にリング状に同心で形成
された第２導電型の第１のリング領域を同心状に複数含
み、前記第２の電界緩和手段は、前記第１導電型半導体
層の第２の主面の表面内にリング状に同心で形成された
第２導電型の第２のリング領域を複数含み、前記複数の
第１および第２のリング領域の配設間隔は内側から順に
広くなるように設定されている。
体装置は、前記第１の電界緩和手段が、前記第１導電型
半導体層の第１の主面の表面内にリング状に同心で形成
された第２導電型の第１のリング領域を同心状に複数含
み、前記第２の電界緩和手段は、前記第１導電型半導体
層の第２の主面の表面内にリング状に同心で形成された
第２導電型の第２のリング領域を複数含み、前記複数の
第１および第２のリング領域の配設間隔は内側から順に
広くなるように設定されている。
【００５６】本発明に係る請求項１８記載の電力用半導
体装置の製造方法は、第１導電型の第１の半導体基板を
準備し、前記第１の半導体基板の第１の主面の表面内に
選択的に第２導電型の第１の半導体領域を形成し、前記
第１の半導体領域の表面内に選択的に第１導電型の第２
の半導体領域を形成し、少なくとも、前記第２の半導体
領域と前記第１の半導体層の間の前記第１の半導体領域
の表面に接するように第１のゲート絶縁膜を形成し、前
記第１のゲート絶縁膜上に第１のゲート電極を形成して
第１ユニットの集合体を形成する工程(ａ)と、第１導電
型の第２の半導体基板を準備し、前記第２の半導体基板
の第１の主面の表面内に選択的に第２導電型の第３の半
導体領域を形成し、前記第３の半導体領域の表面内に選
択的に第１導電型の第４の半導体領域を形成し、少なく
とも、前記第４の半導体領域と前記第１の半導体層の間
の前記第３の半導体領域の表面に接するように第２のゲ
ート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２
のゲート電極を形成して第２ユニットの集合体を形成す
る工程(ｂ)と、前記第１および第２の半導体基板のそれ
ぞれの第２の主面どうしを貼り合わせ法により接合する
工程(ｃ)とを備えている。
体装置の製造方法は、第１導電型の第１の半導体基板を
準備し、前記第１の半導体基板の第１の主面の表面内に
選択的に第２導電型の第１の半導体領域を形成し、前記
第１の半導体領域の表面内に選択的に第１導電型の第２
の半導体領域を形成し、少なくとも、前記第２の半導体
領域と前記第１の半導体層の間の前記第１の半導体領域
の表面に接するように第１のゲート絶縁膜を形成し、前
記第１のゲート絶縁膜上に第１のゲート電極を形成して
第１ユニットの集合体を形成する工程(ａ)と、第１導電
型の第２の半導体基板を準備し、前記第２の半導体基板
の第１の主面の表面内に選択的に第２導電型の第３の半
導体領域を形成し、前記第３の半導体領域の表面内に選
択的に第１導電型の第４の半導体領域を形成し、少なく
とも、前記第４の半導体領域と前記第１の半導体層の間
の前記第３の半導体領域の表面に接するように第２のゲ
ート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２
のゲート電極を形成して第２ユニットの集合体を形成す
る工程(ｂ)と、前記第１および第２の半導体基板のそれ
ぞれの第２の主面どうしを貼り合わせ法により接合する
工程(ｃ)とを備えている。
【００５７】本発明に係る請求項１９記載の電力用半導
体装置の製造方法は、第１導電型の第１の半導体基板を
準備し、その第１の主面の表面内に選択的に第２導電型
半導体層を形成し、前記第２導電型半導体層の周囲に、
前記第１導電型半導体層中の電界を緩和する第１の電界
緩和手段を形成する工程(ａ)と、第１導電型の第２の半
導体基板を準備し、その第１の主面上に形成されるべき
電極層よりも外側の前記第２の半導体基板の電界を緩和
する第２の電界緩和手段を形成する工程(ｂ)と、前記第
１および第２の半導体基板のそれぞれの第２の主面どう
しを貼り合わせ法により接合する工程(ｃ)とを備えてい
る。
体装置の製造方法は、第１導電型の第１の半導体基板を
準備し、その第１の主面の表面内に選択的に第２導電型
半導体層を形成し、前記第２導電型半導体層の周囲に、
前記第１導電型半導体層中の電界を緩和する第１の電界
緩和手段を形成する工程(ａ)と、第１導電型の第２の半
導体基板を準備し、その第１の主面上に形成されるべき
電極層よりも外側の前記第２の半導体基板の電界を緩和
する第２の電界緩和手段を形成する工程(ｂ)と、前記第
１および第２の半導体基板のそれぞれの第２の主面どう
しを貼り合わせ法により接合する工程(ｃ)とを備えてい
る。
【００５８】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態１を図１〜図４を用いて説明する。図１はフ
リーホイールダイオードを内蔵したＩＧＢＴ１００の全
体構成を示す断面図であり、図２は図１における領域Ｚ
部分の詳細構成を示す図である。
実施の形態１を図１〜図４を用いて説明する。図１はフ
リーホイールダイオードを内蔵したＩＧＢＴ１００の全
体構成を示す断面図であり、図２は図１における領域Ｚ
部分の詳細構成を示す図である。
【００５９】ＩＧＢＴ１００はｎチャネル型であり、図
１および図２に示すように、ｎ型のシリコン基板１の上
主面表面内において、不純物濃度１×１０16〜１×１０
19／ｃｍ3程度のｐ型ベース領域８が形成され、当該ｐ
型ベース領域８を深さ方向に貫通するように複数のトレ
ンチ型のゲート電極１１が並列に形成されている。な
お、ゲート電極１１の周囲にはゲート絶縁膜が形成され
ている。ゲート電極１１の間のｐ型ベース領域８の表面
内には、ｐ型不純物を比較的高濃度（１×１０19〜１×
１０21／ｃｍ3程度）に含んだｐ型半導体領域１２が選
択的に形成されている。ｐ型半導体領域１２はｐ型ベー
ス領域８と後述するエミッタ電極１９との電気的接続が
良好に行われることを目的として設けられている。
１および図２に示すように、ｎ型のシリコン基板１の上
主面表面内において、不純物濃度１×１０16〜１×１０
19／ｃｍ3程度のｐ型ベース領域８が形成され、当該ｐ
型ベース領域８を深さ方向に貫通するように複数のトレ
ンチ型のゲート電極１１が並列に形成されている。な
お、ゲート電極１１の周囲にはゲート絶縁膜が形成され
ている。ゲート電極１１の間のｐ型ベース領域８の表面
内には、ｐ型不純物を比較的高濃度（１×１０19〜１×
１０21／ｃｍ3程度）に含んだｐ型半導体領域１２が選
択的に形成されている。ｐ型半導体領域１２はｐ型ベー
ス領域８と後述するエミッタ電極１９との電気的接続が
良好に行われることを目的として設けられている。
【００６０】そして、ｐ型半導体領域１２を両側から挟
むように、ｎ型不純物を比較的高濃度（１×１０18〜１
×１０21／ｃｍ3程度）に含んだｎ型エミッタ領域９が
形成されている。なおｎ型エミッタ領域９はゲート電極
１１の表面に形成されたゲート絶縁膜１０に接触する構
成となっている。ここで、シリコン基板１はＩＧＢＴの
ｎ型ベース層となる。
むように、ｎ型不純物を比較的高濃度（１×１０18〜１
×１０21／ｃｍ3程度）に含んだｎ型エミッタ領域９が
形成されている。なおｎ型エミッタ領域９はゲート電極
１１の表面に形成されたゲート絶縁膜１０に接触する構
成となっている。ここで、シリコン基板１はＩＧＢＴの
ｎ型ベース層となる。
【００６１】そして、ｎ型エミッタ領域９の表面にはエ
ミッタ電極１９が形成され、エミッタ電極１９はエミッ
タ端子Ｅに電気的に接続され、ゲート電極１１はゲート
端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列
接続によってＩＧＢＴ１００が構成されている。
ミッタ電極１９が形成され、エミッタ電極１９はエミッ
タ端子Ｅに電気的に接続され、ゲート電極１１はゲート
端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列
接続によってＩＧＢＴ１００が構成されている。
【００６２】また、ｐ型ベース領域８を取り囲むように
ｐ型不純物を１×１０17〜１×１０20／ｃｍ3程度含ん
だ浮遊電位の複数のｐ型半導体領域２８が同心状に形成
されている。
ｐ型不純物を１×１０17〜１×１０20／ｃｍ3程度含ん
だ浮遊電位の複数のｐ型半導体領域２８が同心状に形成
されている。
【００６３】これら、ｐ型ベース領域８、ｎ型エミッタ
領域９、ゲート電極１１、ｐ型半導体領域２８で構成さ
れる構造の集まりを総称して、エミッタ側構造２（ユニ
ットの集合体）とする。
領域９、ゲート電極１１、ｐ型半導体領域２８で構成さ
れる構造の集まりを総称して、エミッタ側構造２（ユニ
ットの集合体）とする。
【００６４】そして、シリコン基板１の下主面上には不
純物濃度１×１０17〜１×１０19／ｃｍ3程度のｎ型バ
ッファ層３が形成され、ｎ型バッファ層３の主面内には
不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｐ型
コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応
して選択的に形成され、ｐ型コレクタ層４と間隔を開け
てｐ型コレクタ層４を挟むように不純物濃度１×１０17
〜１×１０21／ｃｍ3程度のｎ型カソード領域６が選択
的に形成された構成となっている。なお、ｐ型コレクタ
層４およびｎ型カソード領域６はシリコン基板１とは距
離を隔てて形成されている。
純物濃度１×１０17〜１×１０19／ｃｍ3程度のｎ型バ
ッファ層３が形成され、ｎ型バッファ層３の主面内には
不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｐ型
コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応
して選択的に形成され、ｐ型コレクタ層４と間隔を開け
てｐ型コレクタ層４を挟むように不純物濃度１×１０17
〜１×１０21／ｃｍ3程度のｎ型カソード領域６が選択
的に形成された構成となっている。なお、ｐ型コレクタ
層４およびｎ型カソード領域６はシリコン基板１とは距
離を隔てて形成されている。
【００６５】また、ｐ型コレクタ層４に接触するように
金属のコレクタ電極５ｐが形成され、ｎ型カソード領域
６およびｎ型バッファ層３の一部に接触するように金属
のカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵された
フリーホイールダイオードのカソード電極）が形成さ
れ、コレクタ電極５ｐとカソード電極５ｎの間には絶縁
層７が形成されている。
金属のコレクタ電極５ｐが形成され、ｎ型カソード領域
６およびｎ型バッファ層３の一部に接触するように金属
のカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵された
フリーホイールダイオードのカソード電極）が形成さ
れ、コレクタ電極５ｐとカソード電極５ｎの間には絶縁
層７が形成されている。
【００６６】そして、カソード電極５ｎとコレクタ端子
Ｃとの間には、アノードがカソード電極５ｎに接続さ
れ、カソードがコレクタ端子Ｃに接続されたダイオード
１３が電流抑制用素子として配設されている。
Ｃとの間には、アノードがカソード電極５ｎに接続さ
れ、カソードがコレクタ端子Ｃに接続されたダイオード
１３が電流抑制用素子として配設されている。
【００６７】＜Ａ−２．動作＞次にＩＧＢＴ１００の動
作について説明する。まず、コレクタ端子Ｃに負電圧
（エミッタ端子に比べて負を意味する）が印加された場
合、電流はエミッタ端子Ｅからエミッタ電極１９、ｐ型
半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、
ｎ型バッファ層３、ｎ型カソード６、カソード電極５
ｎ、外部接続されたダイオード１３を経てコレクタ端子
Ｃに達する。
作について説明する。まず、コレクタ端子Ｃに負電圧
（エミッタ端子に比べて負を意味する）が印加された場
合、電流はエミッタ端子Ｅからエミッタ電極１９、ｐ型
半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、
ｎ型バッファ層３、ｎ型カソード６、カソード電極５
ｎ、外部接続されたダイオード１３を経てコレクタ端子
Ｃに達する。
【００６８】すなわち、コレクタ端子Ｃに負電圧が印加
された場合、ｐ型半導体領域１２、ｐ型ベース領域８、
ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域
６で構成される内蔵ダイオード（フリーホイールダイオ
ード）と、カソード電極５ｎを介して外部から直列に接
続されたダイオード１３とは、エミッタ端子Ｅをアノー
ド端子、コレクタ端子Ｃをカソード端子としていずれも
順バイアスされて動作することになる。
された場合、ｐ型半導体領域１２、ｐ型ベース領域８、
ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域
６で構成される内蔵ダイオード（フリーホイールダイオ
ード）と、カソード電極５ｎを介して外部から直列に接
続されたダイオード１３とは、エミッタ端子Ｅをアノー
ド端子、コレクタ端子Ｃをカソード端子としていずれも
順バイアスされて動作することになる。
【００６９】また、コレクタ端子Ｃに印加される負電圧
が大きくなり、ｐ型コレクタ層４とｎ型バッファ領域３
のｐｎ接合の耐圧、いわゆる逆耐圧を超えた場合や、上
記ｐｎ接合にリーク電流がある場合にはｎ型バッファ領
域３、ｐ型コレクタ層４、コレクタ電極５ｐを経て、コ
レクタ端子Ｃに達する経路にも電流は流れる。
が大きくなり、ｐ型コレクタ層４とｎ型バッファ領域３
のｐｎ接合の耐圧、いわゆる逆耐圧を超えた場合や、上
記ｐｎ接合にリーク電流がある場合にはｎ型バッファ領
域３、ｐ型コレクタ層４、コレクタ電極５ｐを経て、コ
レクタ端子Ｃに達する経路にも電流は流れる。
【００７０】一方、コレクタ端子Ｃに正電圧（エミッタ
端子に比べて正を意味する）が印加され、ゲート端子Ｇ
の電圧がオフ電位の場合、ｐ型ベース領域８とｎ型ベー
ス層１との間のｐｎ接合で電圧が保持され、空乏層によ
って電流は遮断される。
端子に比べて正を意味する）が印加され、ゲート端子Ｇ
の電圧がオフ電位の場合、ｐ型ベース領域８とｎ型ベー
ス層１との間のｐｎ接合で電圧が保持され、空乏層によ
って電流は遮断される。
【００７１】そして、コレクタ端子Ｃに正電圧が印加さ
れた状態で、ゲート端子Ｇの電圧がオン電圧となった場
合、コレクタ端子Ｃ、コレクタ電極５ｐ、ｐ型コレクタ
層４、ｎ型バッファ領域３、ｎ型ベース層１、ｐ型ベー
ス領域８中のチャネル、ｎ型エミッタ領域９、エミッタ
電極１９を経て、エミッタ端子Ｅに達する電流が流れ
る。
れた状態で、ゲート端子Ｇの電圧がオン電圧となった場
合、コレクタ端子Ｃ、コレクタ電極５ｐ、ｐ型コレクタ
層４、ｎ型バッファ領域３、ｎ型ベース層１、ｐ型ベー
ス領域８中のチャネル、ｎ型エミッタ領域９、エミッタ
電極１９を経て、エミッタ端子Ｅに達する電流が流れ
る。
【００７２】ここで、コレクタ端子Ｃに正電圧が印加さ
れた場合に、カソード電極５ｎからｎ型カソード領域６
を通ってｎ型バッファ層３に到る電流経路（すなわち図
４３に示した電流ｉｘ）は、外部接続されたダイオード
１３によって遮断されるため、コレクタ端子Ｃに印加さ
れた電圧が従来の電力用半導体装置に比べて低くても、
ｎ型バッファ層３とｐ型コレクタ層４との間の電圧（す
なわち図４３に示した電圧Ｖｘ）は電導度変調を十分に
起こすことができる電圧となる。
れた場合に、カソード電極５ｎからｎ型カソード領域６
を通ってｎ型バッファ層３に到る電流経路（すなわち図
４３に示した電流ｉｘ）は、外部接続されたダイオード
１３によって遮断されるため、コレクタ端子Ｃに印加さ
れた電圧が従来の電力用半導体装置に比べて低くても、
ｎ型バッファ層３とｐ型コレクタ層４との間の電圧（す
なわち図４３に示した電圧Ｖｘ）は電導度変調を十分に
起こすことができる電圧となる。
【００７３】従って、コレクタ端子Ｃに正電圧が印加さ
れた場合に、ＭＯＳ電界効果トランジスタ（ＭＯＳトラ
ンジスタ）として動作することを防止し、オン電圧の低
いＩＧＢＴを動作させることができる。
れた場合に、ＭＯＳ電界効果トランジスタ（ＭＯＳトラ
ンジスタ）として動作することを防止し、オン電圧の低
いＩＧＢＴを動作させることができる。
【００７４】外部接続されたダイオード１３は、コレク
タ端子Ｃに正の電圧が印加された場合に、カソード電極
５ｎを介して電流が流れるのを抑制するものであり、動
作上は高電圧がかからない。すなわち、コレクタ端子Ｃ
に正の電圧が印加されれば、ＩＧＢＴ１００のｐ型コレ
クタ層４には順方向の電圧が印加されることになるた
め、ｎ型バッファ層３は印加された電圧とほぼ同じ電圧
となる。従って、ダイオード１３は印加された電圧とｎ
型バッファ層３の電圧との差に相当する耐圧があれば良
いことになる。
タ端子Ｃに正の電圧が印加された場合に、カソード電極
５ｎを介して電流が流れるのを抑制するものであり、動
作上は高電圧がかからない。すなわち、コレクタ端子Ｃ
に正の電圧が印加されれば、ＩＧＢＴ１００のｐ型コレ
クタ層４には順方向の電圧が印加されることになるた
め、ｎ型バッファ層３は印加された電圧とほぼ同じ電圧
となる。従って、ダイオード１３は印加された電圧とｎ
型バッファ層３の電圧との差に相当する耐圧があれば良
いことになる。
【００７５】その結果、順方向電圧を低くでき、電流密
度も高くすることができるので、ダイオード１３のチッ
プ面積を小さくできる。
度も高くすることができるので、ダイオード１３のチッ
プ面積を小さくできる。
【００７６】なお、図１においては、ダイオード１３は
２つ配設されているように記載されているが、平面的に
はｎ型カソード領域６はｐ型コレクタ層４の周囲に形成
されているのでダイオード１３は１つで良い。
２つ配設されているように記載されているが、平面的に
はｎ型カソード領域６はｐ型コレクタ層４の周囲に形成
されているのでダイオード１３は１つで良い。
【００７７】図３および図４にダイオード１３が外部接
続されたＩＧＢＴ１００の外観構成を示す。
続されたＩＧＢＴ１００の外観構成を示す。
【００７８】図３はダイオード１３が外部接続されたＩ
ＧＢＴ１００をエミッタ側の外部から見た図であり、図
４は図３のＬ−Ｌ線での断面図である。なお、図４にお
いては主要な構成の断面のみを示している。
ＧＢＴ１００をエミッタ側の外部から見た図であり、図
４は図３のＬ−Ｌ線での断面図である。なお、図４にお
いては主要な構成の断面のみを示している。
【００７９】図３および図４に示すように絶縁基板ＩＺ
上に金属材料で、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲ
ート端子Ｇ、ダイオード接続端子Ｈがパターニングされ
ている。ＩＧＢＴ１００はコレクタ電極５ｐがコレクタ
端子Ｃ上に、カソード電極５ｎがダイオード接続端子Ｈ
上に接触するように載置されている。
上に金属材料で、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲ
ート端子Ｇ、ダイオード接続端子Ｈがパターニングされ
ている。ＩＧＢＴ１００はコレクタ電極５ｐがコレクタ
端子Ｃ上に、カソード電極５ｎがダイオード接続端子Ｈ
上に接触するように載置されている。
【００８０】ダイオード１３は、アノード層ＡＮがイオ
ード接続端子Ｈ上に接触するように載置されている。そ
して、ダイオード１３のカソード層ＫＮは、ワイヤボン
ディングによりコレクタ端子Ｃに電気的に接続されてい
る。
ード接続端子Ｈ上に接触するように載置されている。そ
して、ダイオード１３のカソード層ＫＮは、ワイヤボン
ディングによりコレクタ端子Ｃに電気的に接続されてい
る。
【００８１】なお、ＩＧＢＴ１００のゲートパッドＧＰ
はゲート端子Ｇに、上部エミッタ電極１９０はエミッタ
端子Ｅにワイヤボンディングにより電気的に接続されて
いる。
はゲート端子Ｇに、上部エミッタ電極１９０はエミッタ
端子Ｅにワイヤボンディングにより電気的に接続されて
いる。
【００８２】＜Ａ−３．特徴的効果＞以上説明したよう
に、本発明に係る実施の形態１のＩＧＢＴ１００は、低
耐圧、小面積の電流抑制用のダイオード１３をカソード
電極５ｎとコレクタ端子Ｃとの間に外部接続したので、
フリーホイールダイオードを内蔵した構成であっても、
コレクタ端子に正電圧が印加された場合に、カソード電
極５ｎからｎ型カソード領域６を通ってｎ型バッファ層
３に電流が流れることが防止され、ｎ型バッファ層３の
電位が上昇することを防止して、ＩＧＢＴとして動作す
ることが可能となる。電流抑制用のダイオード１３を接
続することで、ｎ型カソード領域６の面積を小さくする
必要がなくなるので、フリーホイールダイオードの動作
時に電流集中による素子破壊が発生することを防止でき
る。
に、本発明に係る実施の形態１のＩＧＢＴ１００は、低
耐圧、小面積の電流抑制用のダイオード１３をカソード
電極５ｎとコレクタ端子Ｃとの間に外部接続したので、
フリーホイールダイオードを内蔵した構成であっても、
コレクタ端子に正電圧が印加された場合に、カソード電
極５ｎからｎ型カソード領域６を通ってｎ型バッファ層
３に電流が流れることが防止され、ｎ型バッファ層３の
電位が上昇することを防止して、ＩＧＢＴとして動作す
ることが可能となる。電流抑制用のダイオード１３を接
続することで、ｎ型カソード領域６の面積を小さくする
必要がなくなるので、フリーホイールダイオードの動作
時に電流集中による素子破壊が発生することを防止でき
る。
【００８３】なお、ＩＧＢＴ１００およびダイオード１
３をインバータに採用してモデュール化した場合には、
ダイオード１３が小型化できるのでモデュール面積を小
さくできるという効果がある。
３をインバータに採用してモデュール化した場合には、
ダイオード１３が小型化できるのでモデュール面積を小
さくできるという効果がある。
【００８４】また、フリーホイールダイオードを内蔵し
たＩＧＢＴをインバータに採用する場合、ｎ型ベース層
１にはＩＧＢＴがオンするときには、ダイオードがオフ
したときのキャリアが残っており、キャリア発生に費や
す時間が短くなり、ＩＧＢＴをオンするのに必要な時間
が短くなって、動作速度を早くすることができ、スイッ
チング損失を小さくすることができる。これは、ダイオ
ードのオンに関しても同様である。
たＩＧＢＴをインバータに採用する場合、ｎ型ベース層
１にはＩＧＢＴがオンするときには、ダイオードがオフ
したときのキャリアが残っており、キャリア発生に費や
す時間が短くなり、ＩＧＢＴをオンするのに必要な時間
が短くなって、動作速度を早くすることができ、スイッ
チング損失を小さくすることができる。これは、ダイオ
ードのオンに関しても同様である。
【００８５】＜Ａ−４．変形例＞以上説明したように、
本発明に係る実施の形態１においては、ＩＧＢＴ１００
にダイオード１３が外部接続された例を示したが、ダイ
オード１３の代わりに図５に示すように、ＩＧＢＴ１０
０のゲートとは相補的な信号が与えられるＭＯＳトラン
ジスタ１３０を外部接続するようにしても良い。
本発明に係る実施の形態１においては、ＩＧＢＴ１００
にダイオード１３が外部接続された例を示したが、ダイ
オード１３の代わりに図５に示すように、ＩＧＢＴ１０
０のゲートとは相補的な信号が与えられるＭＯＳトラン
ジスタ１３０を外部接続するようにしても良い。
【００８６】図５においてはカソード電極５ｎとコレク
タ端子Ｃとの間に、ｎ型ＭＯＳトランジスタ１３０が電
流抑制用トランジスタとして配設された例が示されてい
る。ｎ型ＭＯＳトランジスタ１３０のゲートにはＩＧＢ
Ｔ１００のゲート端子Ｇの反転信号バーＧが与えられる
構成となっている。ｎ型ＭＯＳトランジスタ１３０は、
ゲート端子Ｇにゲートをオン状態とする（ｐ型ベース領
域８中にチャネルを形成する）電圧が与えられている場
合には導通しないので、カソード電極５ｎからｎ型カソ
ード領域６を通ってｎ型バッファ層３に到る電流経路が
形成されないので、ＩＧＢＴ１００のオン動作が妨げら
れることがない。
タ端子Ｃとの間に、ｎ型ＭＯＳトランジスタ１３０が電
流抑制用トランジスタとして配設された例が示されてい
る。ｎ型ＭＯＳトランジスタ１３０のゲートにはＩＧＢ
Ｔ１００のゲート端子Ｇの反転信号バーＧが与えられる
構成となっている。ｎ型ＭＯＳトランジスタ１３０は、
ゲート端子Ｇにゲートをオン状態とする（ｐ型ベース領
域８中にチャネルを形成する）電圧が与えられている場
合には導通しないので、カソード電極５ｎからｎ型カソ
ード領域６を通ってｎ型バッファ層３に到る電流経路が
形成されないので、ＩＧＢＴ１００のオン動作が妨げら
れることがない。
【００８７】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態２を図６〜図９を用いて説明する。図６はフ
リーホイールダイオードを内蔵したＩＧＢＴ２００の構
成を示す断面図である。なお、図２において、図１を用
いて説明したＩＧＢＴ１００と同一の構成については同
一の符号を付し、重複する説明は省略する。
実施の形態２を図６〜図９を用いて説明する。図６はフ
リーホイールダイオードを内蔵したＩＧＢＴ２００の構
成を示す断面図である。なお、図２において、図１を用
いて説明したＩＧＢＴ１００と同一の構成については同
一の符号を付し、重複する説明は省略する。
【００８８】ＩＧＢＴ２００においては、シリコン基板
１の下主面上にｎ型バッファ層３が形成され、ｎ型バッ
ファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領
域８の形成領域にほぼ対応して選択的に形成され、ｐ型
コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むよ
うにｎ型カソード領域６が選択的に形成された構成とな
っている。なお、ｐ型コレクタ層４およびｎ型カソード
領域６はシリコン基板１とは距離を隔てて形成されてい
る。そして、ｐ型コレクタ層４に接触するように金属の
コレクタ電極５ｐが形成され、ｎ型カソード領域６およ
びｎ型バッファ層３の一部に接触するように金属のカソ
ード電極５ｎが形成されている。
１の下主面上にｎ型バッファ層３が形成され、ｎ型バッ
ファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領
域８の形成領域にほぼ対応して選択的に形成され、ｐ型
コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むよ
うにｎ型カソード領域６が選択的に形成された構成とな
っている。なお、ｐ型コレクタ層４およびｎ型カソード
領域６はシリコン基板１とは距離を隔てて形成されてい
る。そして、ｐ型コレクタ層４に接触するように金属の
コレクタ電極５ｐが形成され、ｎ型カソード領域６およ
びｎ型バッファ層３の一部に接触するように金属のカソ
ード電極５ｎが形成されている。
【００８９】さらに、カソード電極５ｎ（すなわち、Ｉ
ＧＢＴに内蔵されたフリーホイールダイオードのカソー
ド電極）には、ｐ型不純物を１×１０15〜１×１０18／
ｃｍ3程度含むアノード領域１４がオーミック接続さ
れ、当該アノード領域１４にはｎ型不純物を１×１０18
〜１×１０21／ｃｍ3程度含むカソード領域１５がオー
ミック接続され、カソード電極５ｎに直列に接続された
電流抑制用ダイオード１３Ａを構成している。
ＧＢＴに内蔵されたフリーホイールダイオードのカソー
ド電極）には、ｐ型不純物を１×１０15〜１×１０18／
ｃｍ3程度含むアノード領域１４がオーミック接続さ
れ、当該アノード領域１４にはｎ型不純物を１×１０18
〜１×１０21／ｃｍ3程度含むカソード領域１５がオー
ミック接続され、カソード電極５ｎに直列に接続された
電流抑制用ダイオード１３Ａを構成している。
【００９０】そして、コレクタ電極５ｐには金属材料で
形成された低抵抗導電体層１６がオーミック接続され、
コレクタ電極５ｐおよび低抵抗導電体層１６の積層体
と、カソード電極５ｎ、アノード領域１４およびカソー
ド領域１５で構成される積層体の間には絶縁層７が形成
されている。
形成された低抵抗導電体層１６がオーミック接続され、
コレクタ電極５ｐおよび低抵抗導電体層１６の積層体
と、カソード電極５ｎ、アノード領域１４およびカソー
ド領域１５で構成される積層体の間には絶縁層７が形成
されている。
【００９１】また、低抵抗導電体層１６および電流抑制
用ダイオードのカソード領域１５にオーミック接続する
とともに絶縁層７を覆うように最外部コレクタ電極１７
が形成されている。なお、最外部コレクタ電極１７はコ
レクタ端子Ｃに接続されている。
用ダイオードのカソード領域１５にオーミック接続する
とともに絶縁層７を覆うように最外部コレクタ電極１７
が形成されている。なお、最外部コレクタ電極１７はコ
レクタ端子Ｃに接続されている。
【００９２】＜Ｂ−２．動作＞ＩＧＢＴ２００の動作
は、図１に示すＩＧＢＴ１００と基本的には同じであ
る。ＩＧＢＴ１００と異なる点は、ＩＧＢＴ１００にお
いては電流抑制用のダイオード１３が外部接続されてい
るのに対し、ＩＧＢＴ２００ではフリーホイールダイオ
ードに加えて、アノード領域１４およびカソード領域１
５で構成される電流抑制用のダイオード１３Ａを内蔵し
ているので、コレクタ端子Ｃが負電位の場合、ＩＧＢＴ
１００では外部接続されたダイオード１３を通って流れ
ていた電流が、ＩＧＢＴ２００では、内蔵されたダイオ
ード１３Ａを通って流れる点である。
は、図１に示すＩＧＢＴ１００と基本的には同じであ
る。ＩＧＢＴ１００と異なる点は、ＩＧＢＴ１００にお
いては電流抑制用のダイオード１３が外部接続されてい
るのに対し、ＩＧＢＴ２００ではフリーホイールダイオ
ードに加えて、アノード領域１４およびカソード領域１
５で構成される電流抑制用のダイオード１３Ａを内蔵し
ているので、コレクタ端子Ｃが負電位の場合、ＩＧＢＴ
１００では外部接続されたダイオード１３を通って流れ
ていた電流が、ＩＧＢＴ２００では、内蔵されたダイオ
ード１３Ａを通って流れる点である。
【００９３】ダイオード１３Ａの存在により、コレクタ
端子Ｃに正電圧が印加された場合に、カソード電極５ｎ
からｎ型カソード領域６を通ってｎ型バッファ層３に電
流が流れることが防止され、ｎ型バッファ層３の電位が
上昇することを防止して、ＩＧＢＴとして動作させるこ
とが可能となる。
端子Ｃに正電圧が印加された場合に、カソード電極５ｎ
からｎ型カソード領域６を通ってｎ型バッファ層３に電
流が流れることが防止され、ｎ型バッファ層３の電位が
上昇することを防止して、ＩＧＢＴとして動作させるこ
とが可能となる。
【００９４】＜Ｂ−３．製造方法＞次に、図６に示すＩ
ＧＢＴ２００と実質的に同じ構成のＩＧＢＴ２００Ａの
製造方法を、製造工程を順に示す図７〜図９を用いて説
明する。
ＧＢＴ２００と実質的に同じ構成のＩＧＢＴ２００Ａの
製造方法を、製造工程を順に示す図７〜図９を用いて説
明する。
【００９５】まず、不純物濃度１×１０13〜１×１０15
／ｃｍ3程度のｎ型シリコン基板１を準備し、図７に示
すようにｎ型シリコン基板１の上主面に、ｐ型ベース領
域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導
体領域２８で構成されるエミッタ側構造２を形成し、ｎ
型シリコン基板１の上主面から突出した各ゲート電極１
１の上部に個々に層間絶縁膜１８を形成する。層間絶縁
膜１８は、ゲート電極１１と、後に形成されるエミッタ
電極とを電気的に分離するためのものである。なお、エ
ミッタ側構造２の製造方法は従来のＩＧＢＴまたはパワ
ーＭＯＳトランジスタと同じであり説明は省略する。
／ｃｍ3程度のｎ型シリコン基板１を準備し、図７に示
すようにｎ型シリコン基板１の上主面に、ｐ型ベース領
域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導
体領域２８で構成されるエミッタ側構造２を形成し、ｎ
型シリコン基板１の上主面から突出した各ゲート電極１
１の上部に個々に層間絶縁膜１８を形成する。層間絶縁
膜１８は、ゲート電極１１と、後に形成されるエミッタ
電極とを電気的に分離するためのものである。なお、エ
ミッタ側構造２の製造方法は従来のＩＧＢＴまたはパワ
ーＭＯＳトランジスタと同じであり説明は省略する。
【００９６】一方、ｎ型シリコン基板１の下主面にｎ型
バッファ層３を形成し、ｎ型バッファ層３の主面内に、
ｐ型コレクタ層４をｐ型ベース領域８の形成領域にほぼ
対応させて選択的に形成し、ｐ型コレクタ層４と間隔を
開けてｐ型コレクタ層４を挟むようにｎ型カソード領域
６を選択的に形成する。なお、ｎ型バッファ層３、ｐ型
コレクタ層４、ｎ型カソード領域６はイオン注入などの
通常の半導体製造プロセスで形成する。
バッファ層３を形成し、ｎ型バッファ層３の主面内に、
ｐ型コレクタ層４をｐ型ベース領域８の形成領域にほぼ
対応させて選択的に形成し、ｐ型コレクタ層４と間隔を
開けてｐ型コレクタ層４を挟むようにｎ型カソード領域
６を選択的に形成する。なお、ｎ型バッファ層３、ｐ型
コレクタ層４、ｎ型カソード領域６はイオン注入などの
通常の半導体製造プロセスで形成する。
【００９７】その後、ｎ型バッファ層３、ｐ型コレクタ
層４、ｎ型カソード領域６を覆うように、例えばアルミ
ニウム、モリブデンなどの高融点金属で構成される導電
体層をスパッタリング法などで形成し、当該導電体層を
写真製版とエッチングによりｐ型コレクタ層４に接触す
るコレクタ電極５ｐ、ｎ型カソード領域６およびｎ型バ
ッファ層３の一部に接触するカソード電極５ｎにパター
ニングする。
層４、ｎ型カソード領域６を覆うように、例えばアルミ
ニウム、モリブデンなどの高融点金属で構成される導電
体層をスパッタリング法などで形成し、当該導電体層を
写真製版とエッチングによりｐ型コレクタ層４に接触す
るコレクタ電極５ｐ、ｎ型カソード領域６およびｎ型バ
ッファ層３の一部に接触するカソード電極５ｎにパター
ニングする。
【００９８】そして、コレクタ電極５ｐおよびカソード
電極５ｎを覆うように、例えばシリコン酸化膜などの絶
縁膜を形成し、当該絶縁膜を写真製版とエッチングによ
りコレクタ電極５ｐとカソード電極５ｎとの間に埋め込
まれた絶縁層７を形成する。
電極５ｎを覆うように、例えばシリコン酸化膜などの絶
縁膜を形成し、当該絶縁膜を写真製版とエッチングによ
りコレクタ電極５ｐとカソード電極５ｎとの間に埋め込
まれた絶縁層７を形成する。
【００９９】次に図８に示すように、コレクタ電極５ｐ
およびカソード電極５ｎ、絶縁層７を覆うように低濃度
のｐ型半導体層を形成し、写真製版とエッチングによ
り、カソード電極５ｎ、絶縁層７およびコレクタ電極５
ｐの一部に接触するアノード領域１４にパターニングす
る。そして、アノード領域１４に覆われない部分に高濃
度にｎ型不純物を含んだｎ型半導体層を形成し、低抵抗
導電体層１６とする。
およびカソード電極５ｎ、絶縁層７を覆うように低濃度
のｐ型半導体層を形成し、写真製版とエッチングによ
り、カソード電極５ｎ、絶縁層７およびコレクタ電極５
ｐの一部に接触するアノード領域１４にパターニングす
る。そして、アノード領域１４に覆われない部分に高濃
度にｎ型不純物を含んだｎ型半導体層を形成し、低抵抗
導電体層１６とする。
【０１００】なお、ｐ型半導体層を形成した後、低抵抗
導電体層１６となる部分にイオン注入によりｎ型不純物
を高濃度に注入することで、アノード領域１４および低
抵抗導電体層１６を形成するようにしても良い。
導電体層１６となる部分にイオン注入によりｎ型不純物
を高濃度に注入することで、アノード領域１４および低
抵抗導電体層１６を形成するようにしても良い。
【０１０１】その後、アノード領域１４および低抵抗導
電体層１６に接触するようにｎ型不純物を高濃度に含ん
だｎ型半導体層を形成し、カソード領域１５とすること
で、電流抑制用のダイオードと並列に、コレクタ電極Ｃ
に接続される導電体層が同時に形成される。
電体層１６に接触するようにｎ型不純物を高濃度に含ん
だｎ型半導体層を形成し、カソード領域１５とすること
で、電流抑制用のダイオードと並列に、コレクタ電極Ｃ
に接続される導電体層が同時に形成される。
【０１０２】最後に、図９に示すように、カソード領域
１５上に、例えば、金を含む多層膜で構成される最外部
コレクタ電極１７を形成し、ｎ型エミッタ領域９の表面
に接触するように、例えばアルミニウムの合金で構成さ
れるエミッタ電極１９を形成することで、ＩＧＢＴ２０
０Ａを得ることができる。
１５上に、例えば、金を含む多層膜で構成される最外部
コレクタ電極１７を形成し、ｎ型エミッタ領域９の表面
に接触するように、例えばアルミニウムの合金で構成さ
れるエミッタ電極１９を形成することで、ＩＧＢＴ２０
０Ａを得ることができる。
【０１０３】なお、ＩＧＢＴ２００とＩＧＢＴ２００Ａ
との大きな相違点は、ＩＧＢＴ２００Ａではカソード領
域１５が低抵抗導電体層１６にも接触し、絶縁層７が最
外部コレクタ電極１７にまで達していない点と、低抵抗
導電体層１６がＩＧＢＴ２００では金属材料で形成され
ているのに対し、ＩＧＢＴ２００Ａでは高濃度ｎ型半導
体層で形成されている点である。しかし、コレクタ電極
５ｐおよびカソード電極５ｎは、高濃度ｎ型半導体層１
６とアノード領域１４のｐｎ接合で分離することができ
るので、ＩＧＢＴ２００および２００Ａの構成は実質的
に同等である。
との大きな相違点は、ＩＧＢＴ２００Ａではカソード領
域１５が低抵抗導電体層１６にも接触し、絶縁層７が最
外部コレクタ電極１７にまで達していない点と、低抵抗
導電体層１６がＩＧＢＴ２００では金属材料で形成され
ているのに対し、ＩＧＢＴ２００Ａでは高濃度ｎ型半導
体層で形成されている点である。しかし、コレクタ電極
５ｐおよびカソード電極５ｎは、高濃度ｎ型半導体層１
６とアノード領域１４のｐｎ接合で分離することができ
るので、ＩＧＢＴ２００および２００Ａの構成は実質的
に同等である。
【０１０４】＜Ｂ−４．特徴的効果＞以上説明したよう
に、本発明に係る実施の形態２のＩＧＢＴ２００および
２００Ａは、フリーホイールダイオードに加え、電流抑
制用のダイオードもＩＧＢＴ内に内蔵されているため、
モデュール内に外部接続の電流抑制用のダイオードを別
個に配置する必要がなくなるので、ＩＧＢＴ２００およ
び２００Ａをインバータ用途としてモデュール化した場
合には、モデュール面積をさらに小さくできる。
に、本発明に係る実施の形態２のＩＧＢＴ２００および
２００Ａは、フリーホイールダイオードに加え、電流抑
制用のダイオードもＩＧＢＴ内に内蔵されているため、
モデュール内に外部接続の電流抑制用のダイオードを別
個に配置する必要がなくなるので、ＩＧＢＴ２００およ
び２００Ａをインバータ用途としてモデュール化した場
合には、モデュール面積をさらに小さくできる。
【０１０５】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態３を図１０〜図１２を用いて説明する。図１
０はフリーホイールダイオードを内蔵したＩＧＢＴ３０
０の構成を示す断面図である。なお、図２において、図
１を用いて説明したＩＧＢＴ１００と同一の構成につい
ては同一の符号を付し、重複する説明は省略する。
実施の形態３を図１０〜図１２を用いて説明する。図１
０はフリーホイールダイオードを内蔵したＩＧＢＴ３０
０の構成を示す断面図である。なお、図２において、図
１を用いて説明したＩＧＢＴ１００と同一の構成につい
ては同一の符号を付し、重複する説明は省略する。
【０１０６】ＩＧＢＴ３００においては、シリコン基板
１の下主面上にｎ型バッファ層３が形成され、ｎ型バッ
ファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領
域８の形成領域にほぼ対応して選択的に形成され、ｐ型
コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むよ
うにｎ型カソード領域６が選択的に形成された構成とな
っている。そして、ｐ型コレクタ層４にオーミック接続
するように例えばアルミニウムの合金で構成されるコレ
クタ電極５ｐが形成されている。
１の下主面上にｎ型バッファ層３が形成され、ｎ型バッ
ファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領
域８の形成領域にほぼ対応して選択的に形成され、ｐ型
コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むよ
うにｎ型カソード領域６が選択的に形成された構成とな
っている。そして、ｐ型コレクタ層４にオーミック接続
するように例えばアルミニウムの合金で構成されるコレ
クタ電極５ｐが形成されている。
【０１０７】また、ｎ型カソード領域６およびｎ型バッ
ファ層３の一部にオーミック接続するように例えばアル
ミニウムの合金で構成されるカソード電極５ｎ（すなわ
ち、ＩＧＢＴに内蔵されたフリーホイールダイオードの
カソード電極）が形成され、カソード電極５ｎには、ｐ
型不純物を高濃度（１×１０17／ｃｍ3程度）に含んだ
ｐ型アノード領域１４１が接触するように形成されてい
る。そして、コレクタ電極５ｐおよびｐ型アノード領域
１４１に接触するように金属の最外部電極２０が形成さ
れている。
ファ層３の一部にオーミック接続するように例えばアル
ミニウムの合金で構成されるカソード電極５ｎ（すなわ
ち、ＩＧＢＴに内蔵されたフリーホイールダイオードの
カソード電極）が形成され、カソード電極５ｎには、ｐ
型不純物を高濃度（１×１０17／ｃｍ3程度）に含んだ
ｐ型アノード領域１４１が接触するように形成されてい
る。そして、コレクタ電極５ｐおよびｐ型アノード領域
１４１に接触するように金属の最外部電極２０が形成さ
れている。
【０１０８】最外部電極２０は、ｐ型アノード領域１４
１とショットキー接続するように例えばニッケル（Ｎ
ｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属
材料で形成されている。
１とショットキー接続するように例えばニッケル（Ｎ
ｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属
材料で形成されている。
【０１０９】そして、コレクタ電極５ｐおよびカソード
電極２０の間には絶縁層７が形成されている。なお、最
外部電極２０はコレクタ端子Ｃに接続されている。
電極２０の間には絶縁層７が形成されている。なお、最
外部電極２０はコレクタ端子Ｃに接続されている。
【０１１０】＜Ｃ−２．動作＞ＩＧＢＴ３００の動作
は、図６に示すＩＧＢＴ２００と基本的には同じであ
る。ＩＧＢＴ２００と異なる点は、ＩＧＢＴ２００にお
いては電流抑制用のダイオード１３Ａが、ｐ型アノード
領域１４およびｎ型カソード領域１５の接合によるｐｎ
接合ダイオードであったものが、ＩＧＢＴ３００におい
ては、ｐ型アノード領域１４１と最外部電極２０とのシ
ョットキー接続によるショットキーダイオード１３Ｂと
なっている点である。
は、図６に示すＩＧＢＴ２００と基本的には同じであ
る。ＩＧＢＴ２００と異なる点は、ＩＧＢＴ２００にお
いては電流抑制用のダイオード１３Ａが、ｐ型アノード
領域１４およびｎ型カソード領域１５の接合によるｐｎ
接合ダイオードであったものが、ＩＧＢＴ３００におい
ては、ｐ型アノード領域１４１と最外部電極２０とのシ
ョットキー接続によるショットキーダイオード１３Ｂと
なっている点である。
【０１１１】なお、電流抑制用ダイオードをショットキ
ーダイオードとすることで、そこでの電圧降下はカソー
ド面積が同じであるならばｐｎ接合ダイオードに比べて
大きくなるため、ショットキーダイオード１３Ｂのカソ
ード面積は、例えば図６に示すダイオード１３Ａに比べ
大きく設定されている。
ーダイオードとすることで、そこでの電圧降下はカソー
ド面積が同じであるならばｐｎ接合ダイオードに比べて
大きくなるため、ショットキーダイオード１３Ｂのカソ
ード面積は、例えば図６に示すダイオード１３Ａに比べ
大きく設定されている。
【０１１２】＜Ｃ−３．特徴的効果＞以上説明したよう
に、本発明に係る実施の形態３のＩＧＢＴ３００は、電
流抑制用ダイオードをショットキーダイオードとするこ
とで、半導体層一層分が不要になり、製造方法を簡略化
して、製造コストを低減することができる。
に、本発明に係る実施の形態３のＩＧＢＴ３００は、電
流抑制用ダイオードをショットキーダイオードとするこ
とで、半導体層一層分が不要になり、製造方法を簡略化
して、製造コストを低減することができる。
【０１１３】＜Ｃ−４．変形例１＞電流抑制用ダイオー
ドとしてショットキーダイオードを用いる構成として
は、図１０に示すＩＧＢＴ３００以外に、図１１に示す
ＩＧＢＴ３００Ａの構成を用いても良い。
ドとしてショットキーダイオードを用いる構成として
は、図１０に示すＩＧＢＴ３００以外に、図１１に示す
ＩＧＢＴ３００Ａの構成を用いても良い。
【０１１４】図１１に示すＩＧＢＴ３００Ａにおいて
は、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノ
ード領域１４１とはショットキー接続するように、例え
ばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐ
ｄ）などの金属材料で最外部電極２１が形成され、ｐ型
アノード領域１４１と最外部電極２１とのショットキー
接続によるショットキーダイオード１３Ｃが形成されて
いる。また、カソード電極５ｎと最外部電極２１との間
には絶縁層７が形成されている。なお、図１０に示すＩ
ＧＢＴ３００と同一の構成については同一の符号を付し
ている。
は、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノ
ード領域１４１とはショットキー接続するように、例え
ばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐ
ｄ）などの金属材料で最外部電極２１が形成され、ｐ型
アノード領域１４１と最外部電極２１とのショットキー
接続によるショットキーダイオード１３Ｃが形成されて
いる。また、カソード電極５ｎと最外部電極２１との間
には絶縁層７が形成されている。なお、図１０に示すＩ
ＧＢＴ３００と同一の構成については同一の符号を付し
ている。
【０１１５】このような構成とすることで、ＩＧＢＴ３
００のようにコレクタ電極５ｐを形成する必要がなく、
構成がさらに単純になり、製造方法をさらに簡略化し
て、製造コストをさらに低減することができる。
００のようにコレクタ電極５ｐを形成する必要がなく、
構成がさらに単純になり、製造方法をさらに簡略化し
て、製造コストをさらに低減することができる。
【０１１６】＜Ｃ−５．変形例２＞電流抑制用ダイオー
ドとしてショットキーダイオードを用いる構成として
は、図１０に示すＩＧＢＴ３００以外に、図１２に示す
ＩＧＢＴ３００Ｂの構成を用いても良い。
ドとしてショットキーダイオードを用いる構成として
は、図１０に示すＩＧＢＴ３００以外に、図１２に示す
ＩＧＢＴ３００Ｂの構成を用いても良い。
【０１１７】図１２に示すＩＧＢＴ３００Ｂにおいて
は、シリコン基板１の下主面上にｎ型バッファ層３が形
成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層
４がｐ型ベース領域８の形成領域にほぼ対応して選択的
に形成されている。
は、シリコン基板１の下主面上にｎ型バッファ層３が形
成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層
４がｐ型ベース領域８の形成領域にほぼ対応して選択的
に形成されている。
【０１１８】そして、ｐ型コレクタ層４の周囲のｎ型バ
ッファ層３の主面にオーミック接続するように例えばア
ルミニウムの合金で構成されるカソード電極５ｎ接続さ
れ、カソード電極５ｎにはｐ型コレクタ層４とは異なる
半導体材料、例えばゲルマニウム（Ｇｅ）、ＰｂＳ、Ｉ
ｎＡｓ、ＩｎＳｂ、ＰｂＴｅなどの電子親和力がシリコ
ンよりも大きな半導体で、ｐ型不純物を高濃度（１×１
０17／ｃｍ3程度）に含んで構成されるｐ型アノード領
域２２が接触するように形成されている。そして、ｐ型
コレクタ層４およびｐ型アノード領域２２に接触するよ
うに金属の最外部電極２１が形成されている。そして、
カソード電極５ｎと最外部電極２１との間には絶縁層７
が形成されている。
ッファ層３の主面にオーミック接続するように例えばア
ルミニウムの合金で構成されるカソード電極５ｎ接続さ
れ、カソード電極５ｎにはｐ型コレクタ層４とは異なる
半導体材料、例えばゲルマニウム（Ｇｅ）、ＰｂＳ、Ｉ
ｎＡｓ、ＩｎＳｂ、ＰｂＴｅなどの電子親和力がシリコ
ンよりも大きな半導体で、ｐ型不純物を高濃度（１×１
０17／ｃｍ3程度）に含んで構成されるｐ型アノード領
域２２が接触するように形成されている。そして、ｐ型
コレクタ層４およびｐ型アノード領域２２に接触するよ
うに金属の最外部電極２１が形成されている。そして、
カソード電極５ｎと最外部電極２１との間には絶縁層７
が形成されている。
【０１１９】最外部電極２１は、ｐ型コレクタ層４には
オーミック接続し、ｐ型アノード領域２２とはショット
キー接続するように、例えばニッケル（Ｎｉ）、チタン
（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成さ
れ、ｐ型アノード領域２２と最外部電極２１とのショッ
トキー接続によるショットキーダイオード１３Ｄが形成
されている。なお、図１０に示すＩＧＢＴ３００と同一
の構成については同一の符号を付している。
オーミック接続し、ｐ型アノード領域２２とはショット
キー接続するように、例えばニッケル（Ｎｉ）、チタン
（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成さ
れ、ｐ型アノード領域２２と最外部電極２１とのショッ
トキー接続によるショットキーダイオード１３Ｄが形成
されている。なお、図１０に示すＩＧＢＴ３００と同一
の構成については同一の符号を付している。
【０１２０】ｐ型アノード領域２２をｐ型コレクタ層４
とは異なる半導体材料、すなわち電子親和力がシリコン
よりも大きな半導体で構成することで、最外部電極２１
とｐ型アノード領域２２とのショットキー接続がより確
実に行われることになる。
とは異なる半導体材料、すなわち電子親和力がシリコン
よりも大きな半導体で構成することで、最外部電極２１
とｐ型アノード領域２２とのショットキー接続がより確
実に行われることになる。
【０１２１】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態４を図１３を用いて説明する。図１３はフリ
ーホイールダイオードを内蔵したＩＧＢＴ４００の構成
を示す断面図である。なお、図１３において、図２を用
いて説明したＩＧＢＴ２００と同一の構成については同
一の符号を付し、重複する説明は省略する。
実施の形態４を図１３を用いて説明する。図１３はフリ
ーホイールダイオードを内蔵したＩＧＢＴ４００の構成
を示す断面図である。なお、図１３において、図２を用
いて説明したＩＧＢＴ２００と同一の構成については同
一の符号を付し、重複する説明は省略する。
【０１２２】ＩＧＢＴ４００においては、シリコン基板
１のｐ型半導体領域２８を含む周辺領域３１（第１のラ
イフタイム設定領域）と、シリコン基板１の下主面のｎ
型バッファ層３近傍で、ｐ型コレクタ層４の形成領域に
ほぼ対応した領域３２（第２のライフタイム設定領域）
と、シリコン基板１の中央部３３とで、キャリアライフ
タイムがそれぞれ異なるように構成されている。
１のｐ型半導体領域２８を含む周辺領域３１（第１のラ
イフタイム設定領域）と、シリコン基板１の下主面のｎ
型バッファ層３近傍で、ｐ型コレクタ層４の形成領域に
ほぼ対応した領域３２（第２のライフタイム設定領域）
と、シリコン基板１の中央部３３とで、キャリアライフ
タイムがそれぞれ異なるように構成されている。
【０１２３】シリコン基板１の周辺領域３１、すなわち
フリーホイールダイオードの電流経路が集中する部分
は、キャリアライフタイムが１μｓｅｃ程度の領域とな
っており、領域３２ではキャリアライフタイムが０．１
μｓｅｃ程度の領域となっている。また、中央部３３で
はキャリアライフタイムが１０〜１００μｓｅｃ程度の
領域となっている。
フリーホイールダイオードの電流経路が集中する部分
は、キャリアライフタイムが１μｓｅｃ程度の領域とな
っており、領域３２ではキャリアライフタイムが０．１
μｓｅｃ程度の領域となっている。また、中央部３３で
はキャリアライフタイムが１０〜１００μｓｅｃ程度の
領域となっている。
【０１２４】キャリアライフタイムの制御は、プロト
ン、ヘリウム、電子線等の粒子線をシリコン基板１に注
入し、注入粒子の飛程位置付近で局所的に結晶欠陥を発
生させ、当該結晶欠陥を少数キャリアの再結合中心とし
て利用することで達成される。その際に、粒子線をステ
ンレス、シリコン等の材料で構成されるマスクを通過さ
せることで、加速エネルギーを加減して飛程位置を調整
したり、注入量を調整して結晶欠陥の発生量を調整す
る。
ン、ヘリウム、電子線等の粒子線をシリコン基板１に注
入し、注入粒子の飛程位置付近で局所的に結晶欠陥を発
生させ、当該結晶欠陥を少数キャリアの再結合中心とし
て利用することで達成される。その際に、粒子線をステ
ンレス、シリコン等の材料で構成されるマスクを通過さ
せることで、加速エネルギーを加減して飛程位置を調整
したり、注入量を調整して結晶欠陥の発生量を調整す
る。
【０１２５】例えば、周辺領域３１の形成においては、
シリコン基板１の中央部には、ステンレス、シリコン等
の材料で構成されるマスクを配置し、質量が軽い電子線
を１×１０14／ｃｍ2〜１×１０15／ｃｍ2の照射量で注
入する。
シリコン基板１の中央部には、ステンレス、シリコン等
の材料で構成されるマスクを配置し、質量が軽い電子線
を１×１０14／ｃｍ2〜１×１０15／ｃｍ2の照射量で注
入する。
【０１２６】また、領域３２の形成においては、シリコ
ン基板１の周辺部には、ステンレス、シリコン等の材料
で構成されるマスクを配置し、質量が比較的重いプロト
ン、ヘリウムを注入する。例えば、プロトンを使用する
場合には、１×１０11／ｃｍ2〜１×１０12／ｃｍ2の照
射量で注入する。
ン基板１の周辺部には、ステンレス、シリコン等の材料
で構成されるマスクを配置し、質量が比較的重いプロト
ン、ヘリウムを注入する。例えば、プロトンを使用する
場合には、１×１０11／ｃｍ2〜１×１０12／ｃｍ2の照
射量で注入する。
【０１２７】なお、中央部３３はシリコン基板１が本来
有しているキャリアライフタイムとなっている。
有しているキャリアライフタイムとなっている。
【０１２８】＜Ｄ−２．動作＞ＩＧＢＴ４００の動作
は、図６に示すＩＧＢＴ２００と基本的には同じであ
る。ＩＧＢＴ２００と異なる点は、フリーホイールダイ
オードの電流経路が集中する周辺領域３１と、ｎ型バッ
ファ層３近傍の領域３２においてキャリアライフタイム
の改変が行われている点である。
は、図６に示すＩＧＢＴ２００と基本的には同じであ
る。ＩＧＢＴ２００と異なる点は、フリーホイールダイ
オードの電流経路が集中する周辺領域３１と、ｎ型バッ
ファ層３近傍の領域３２においてキャリアライフタイム
の改変が行われている点である。
【０１２９】一般的に、ＩＧＢＴではコレクタ側のキャ
リアライフタイムを短くして、ｎ型ベース層中のキャリ
ア密度を少なくし、１パルス当たりのスイッチング損失
を抑制する手法がとられている。この場合、ＩＧＢＴの
オン電圧は高くなり、定常損失は大きくなる。ここで、
全消費電力において、スイッチング損失は動作周波数に
ほぼ比例し、定常損失は動作周波数に対してほぼ一定で
あるため、動作周波数に基づいて、消費電力が最小にな
るようにコレクタ側のキャリアライフタイムを設定す
る。
リアライフタイムを短くして、ｎ型ベース層中のキャリ
ア密度を少なくし、１パルス当たりのスイッチング損失
を抑制する手法がとられている。この場合、ＩＧＢＴの
オン電圧は高くなり、定常損失は大きくなる。ここで、
全消費電力において、スイッチング損失は動作周波数に
ほぼ比例し、定常損失は動作周波数に対してほぼ一定で
あるため、動作周波数に基づいて、消費電力が最小にな
るようにコレクタ側のキャリアライフタイムを設定す
る。
【０１３０】一方、ＩＧＢＴのターンオン時、ｐｉｎダ
イオード、すなわちフリーホイールダイオードのリカバ
リによる損失、ｐｉｎダイオードでの定常損失はｐｉｎ
ダイオードのｉ層内のキャリア分布、すなわち、キャリ
アライフタイム分布によって決まり、ある動作周波数で
の最適キャリアライフタイム分布はＩＧＢＴの消費電力
を最小にする分布とは異なるのが一般的である。
イオード、すなわちフリーホイールダイオードのリカバ
リによる損失、ｐｉｎダイオードでの定常損失はｐｉｎ
ダイオードのｉ層内のキャリア分布、すなわち、キャリ
アライフタイム分布によって決まり、ある動作周波数で
の最適キャリアライフタイム分布はＩＧＢＴの消費電力
を最小にする分布とは異なるのが一般的である。
【０１３１】しかるに、ＩＧＢＴ４００においてはフリ
ーホイールダイオードの電流経路が集中する周辺領域３
１と、ＩＧＢＴの電流経路が形成されるｎ型バッファ層
３近傍の領域３２においてキャリアライフタイム分布を
それぞれ改変している。そして、両領域におけるキャリ
アライフタイム分布は、フリーホイールダイオードとＩ
ＧＢＴのそれぞれの消費電力を最小にする最適のキャリ
アライフタイム分布に設定されている。
ーホイールダイオードの電流経路が集中する周辺領域３
１と、ＩＧＢＴの電流経路が形成されるｎ型バッファ層
３近傍の領域３２においてキャリアライフタイム分布を
それぞれ改変している。そして、両領域におけるキャリ
アライフタイム分布は、フリーホイールダイオードとＩ
ＧＢＴのそれぞれの消費電力を最小にする最適のキャリ
アライフタイム分布に設定されている。
【０１３２】従って、ＩＧＢＴおよびフリーホイールダ
イオードの動作時の消費電力が低減されることになる。
イオードの動作時の消費電力が低減されることになる。
【０１３３】＜Ｄ−３．特徴的効果＞以上説明したよう
に、本発明に係る実施の形態４のＩＧＢＴ４００は、Ｉ
ＧＢＴと内蔵されたフリーホイールダイオードとで、独
立にほぼ最適にキャリアライフタイム分布が設定でき、
ＩＧＢＴ動作時の消費電力とダイオード動作時の消費電
力を総合した全消費電力が最適化されている。
に、本発明に係る実施の形態４のＩＧＢＴ４００は、Ｉ
ＧＢＴと内蔵されたフリーホイールダイオードとで、独
立にほぼ最適にキャリアライフタイム分布が設定でき、
ＩＧＢＴ動作時の消費電力とダイオード動作時の消費電
力を総合した全消費電力が最適化されている。
【０１３４】なお、ＩＧＢＴ４００では図６を用いて説
明したＩＧＢＴ２００と同様に、フリーホイールダイオ
ードに加え、電流抑制用のダイオードもＩＧＢＴ内に内
蔵されているため、モデュール内に外部接続の電流抑制
用のダイオードを別個に配置する必要がなくなるので、
ＩＧＢＴ４００をインバータ用途としてモデュール化し
た場合には、モデュール面積をさらに小さくできること
は言うまでもない。
明したＩＧＢＴ２００と同様に、フリーホイールダイオ
ードに加え、電流抑制用のダイオードもＩＧＢＴ内に内
蔵されているため、モデュール内に外部接続の電流抑制
用のダイオードを別個に配置する必要がなくなるので、
ＩＧＢＴ４００をインバータ用途としてモデュール化し
た場合には、モデュール面積をさらに小さくできること
は言うまでもない。
【０１３５】なお、フリーホイールダイオードの電流経
路が集中する周辺領域と、ＩＧＢＴの電流経路が形成さ
れる領域においてキャリアライフタイムの改変を行うこ
とは、図１に示したＩＧＢＴ１００および図１０〜図１
２に示したＩＧＢＴ３００〜３００Ｂに適用しても良い
ことは言うまでもない。
路が集中する周辺領域と、ＩＧＢＴの電流経路が形成さ
れる領域においてキャリアライフタイムの改変を行うこ
とは、図１に示したＩＧＢＴ１００および図１０〜図１
２に示したＩＧＢＴ３００〜３００Ｂに適用しても良い
ことは言うまでもない。
【０１３６】＜Ｅ．実施の形態５＞ ＜Ｅ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態５を図１４〜図２５を用いて説明する。図１
４は、フリーホイールダイオードを内蔵するとともに、
電流抑制用素子としてＭＯＳトランジスタを内蔵したＩ
ＧＢＴ５００の構成を示す断面図である。
実施の形態５を図１４〜図２５を用いて説明する。図１
４は、フリーホイールダイオードを内蔵するとともに、
電流抑制用素子としてＭＯＳトランジスタを内蔵したＩ
ＧＢＴ５００の構成を示す断面図である。
【０１３７】図１４に示すようにＩＧＢＴ５００は、シ
リコン基板１の上下主面に図１に示すＩＧＢＴ１００に
おけるエミッタ側構造２と同様のソース側構造２ａおよ
び２ｂが形成された構成となっている。
リコン基板１の上下主面に図１に示すＩＧＢＴ１００に
おけるエミッタ側構造２と同様のソース側構造２ａおよ
び２ｂが形成された構成となっている。
【０１３８】すなわち、ｎ型のシリコン基板１の上主面
表面内において、ｐ型ベース領域８ａが形成され、当該
ｐ型ベース領域８ａを深さ方向に貫通するように複数の
トレンチ型のゲート電極１１ａが並列に形成されてい
る。ゲート電極１１ａの間のｐ型ベース領域８ａの表面
内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体
領域１２ａが選択的に形成されている。ｐ型半導体領域
１２ａはｐ型ベース領域８ａとソース電極１９ａとの電
気的接続が良好に行われることを目的として設けられて
いる。
表面内において、ｐ型ベース領域８ａが形成され、当該
ｐ型ベース領域８ａを深さ方向に貫通するように複数の
トレンチ型のゲート電極１１ａが並列に形成されてい
る。ゲート電極１１ａの間のｐ型ベース領域８ａの表面
内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体
領域１２ａが選択的に形成されている。ｐ型半導体領域
１２ａはｐ型ベース領域８ａとソース電極１９ａとの電
気的接続が良好に行われることを目的として設けられて
いる。
【０１３９】そして、ｐ型半導体領域１２ａを両側から
挟むように、ｎ型不純物を比較的高濃度に含んだｎ型ソ
ース領域９ａが形成されている。なおｎ型ソース領域９
ａはゲート電極１１ａの表面に形成されたゲート絶縁膜
（図示は省略）に接触する構成となっている。ここで、
シリコン基板１はＭＯＳトランジスタのドレイン層とな
る。
挟むように、ｎ型不純物を比較的高濃度に含んだｎ型ソ
ース領域９ａが形成されている。なおｎ型ソース領域９
ａはゲート電極１１ａの表面に形成されたゲート絶縁膜
（図示は省略）に接触する構成となっている。ここで、
シリコン基板１はＭＯＳトランジスタのドレイン層とな
る。
【０１４０】そして、ｎ型ソース領域９ａの表面にはソ
ース電極１９ａが形成され、ソース電極１９ａはエミッ
タ端子Ｅに電気的に接続され、ゲート電極１１ａはゲー
ト端子Ｇａに電気的に接続されている。また、ｐ型ベー
ス領域８ａを取り囲むように浮遊電位の複数のｐ型半導
体領域２８ａ（第１の電界緩和手段）が同心状に形成さ
れている。
ース電極１９ａが形成され、ソース電極１９ａはエミッ
タ端子Ｅに電気的に接続され、ゲート電極１１ａはゲー
ト端子Ｇａに電気的に接続されている。また、ｐ型ベー
ス領域８ａを取り囲むように浮遊電位の複数のｐ型半導
体領域２８ａ（第１の電界緩和手段）が同心状に形成さ
れている。
【０１４１】これら、ｐ型ベース領域８ａ、ｎ型ソース
領域９ａ、ゲート電極１１ａ、ｐ型半導体領域２８ａで
構成される構造はＭＯＳトランジスタからドレイン層を
省いた構造と同様で、それらが複数集まっているので、
ソース側構造２ａ（第１ユニットの集合体）と総称す
る。
領域９ａ、ゲート電極１１ａ、ｐ型半導体領域２８ａで
構成される構造はＭＯＳトランジスタからドレイン層を
省いた構造と同様で、それらが複数集まっているので、
ソース側構造２ａ（第１ユニットの集合体）と総称す
る。
【０１４２】なお、ソース側構造２ｂ（第２ユニットの
集合体）も同様であり、ｐ型ベース領域８ａがｐ型ベー
ス領域８ｂ、ｎ型ソース領域９ａがｎ型ソース領域９
ｂ、ゲート電極１１ａがゲート電極１１ｂ、ｐ型半導体
領域２８ａがｐ型半導体領域２８ｂ（第２の電界緩和手
段）となっている。なお、ソース電極１９ｂがコレクタ
端子Ｃに電気的に接続され、ゲート電極１１ｂはゲート
端子Ｇｂに電気的に接続されている。
集合体）も同様であり、ｐ型ベース領域８ａがｐ型ベー
ス領域８ｂ、ｎ型ソース領域９ａがｎ型ソース領域９
ｂ、ゲート電極１１ａがゲート電極１１ｂ、ｐ型半導体
領域２８ａがｐ型半導体領域２８ｂ（第２の電界緩和手
段）となっている。なお、ソース電極１９ｂがコレクタ
端子Ｃに電気的に接続され、ゲート電極１１ｂはゲート
端子Ｇｂに電気的に接続されている。
【０１４３】＜Ｅ−２．動作＞次にＩＧＢＴ５００の動
作について説明する。まず、ゲート端子ＧａおよびＧｂ
に共にゲートをオンさせる電圧が与えられた場合、コレ
クタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００
は直列接続されたＭＯＳトランジスタとして動作する。
作について説明する。まず、ゲート端子ＧａおよびＧｂ
に共にゲートをオンさせる電圧が与えられた場合、コレ
クタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００
は直列接続されたＭＯＳトランジスタとして動作する。
【０１４４】図１５にその状態を等価回路で示す。図１
５は、ソース側構造２ａおよび２ｂにおいて、それぞれ
２つのゲート電極１１を含むようにＩＧＢＴ５００の一
部を抜き出した図である。図１５には、ソース側構造２
ａおよび２ｂでそれぞれ、並列接続されたＭＯＳトラン
ジスタＭ１、Ｍ２の組およびＭＯＳトランジスタＭ３、
Ｍ４の組が形成され、２つの組が直列に接続された状態
が示されている。従って、コレクタ端子Ｃに与えられる
電圧の正負によって電流の方向を逆転できる。
５は、ソース側構造２ａおよび２ｂにおいて、それぞれ
２つのゲート電極１１を含むようにＩＧＢＴ５００の一
部を抜き出した図である。図１５には、ソース側構造２
ａおよび２ｂでそれぞれ、並列接続されたＭＯＳトラン
ジスタＭ１、Ｍ２の組およびＭＯＳトランジスタＭ３、
Ｍ４の組が形成され、２つの組が直列に接続された状態
が示されている。従って、コレクタ端子Ｃに与えられる
電圧の正負によって電流の方向を逆転できる。
【０１４５】同様に、ゲート端子ＧａおよびＧｂに共に
ゲートをオフさせる電圧が与えられた場合、コレクタ端
子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００はＩＧ
ＢＴのオフ状態と同じ状態になる。
ゲートをオフさせる電圧が与えられた場合、コレクタ端
子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００はＩＧ
ＢＴのオフ状態と同じ状態になる。
【０１４６】一方、ゲート端子Ｇａがオン、ゲート端子
Ｇｂがオフの場合、コレクタ端子Ｃに正電圧（エミッタ
端子Ｅに負電圧）が印加されれば、ＩＧＢＴ５００はＩ
ＧＢＴのオン状態として動作し、コレクタ端子Ｃに負電
圧（エミッタ端子Ｅに正電圧）が印加された場合は、ダ
イオードを構成するソース側構造２ｂに逆方向電圧が印
加されたことになり、ＩＧＢＴ５００には電流は流れな
い。
Ｇｂがオフの場合、コレクタ端子Ｃに正電圧（エミッタ
端子Ｅに負電圧）が印加されれば、ＩＧＢＴ５００はＩ
ＧＢＴのオン状態として動作し、コレクタ端子Ｃに負電
圧（エミッタ端子Ｅに正電圧）が印加された場合は、ダ
イオードを構成するソース側構造２ｂに逆方向電圧が印
加されたことになり、ＩＧＢＴ５００には電流は流れな
い。
【０１４７】逆に、ゲート端子Ｇａがオフ、ゲート端子
Ｇｂがオンの場合、コレクタ端子Ｃに正電圧（エミッタ
端子Ｅに負電圧）が印加されれば、ダイオードを構成す
るソース側構造２ａに逆方向電圧が印加されたことにな
り、ＩＧＢＴ５００には電流は流れない。そして、コレ
クタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加
された場合は、ＩＧＢＴ５００はＩＧＢＴのオン状態と
して動作するがゲート端子Ｇａがオンの場合とは逆方向
に電流が流れ、ソース側構造２ａがフリーホイールダイ
オードとして動作する。
Ｇｂがオンの場合、コレクタ端子Ｃに正電圧（エミッタ
端子Ｅに負電圧）が印加されれば、ダイオードを構成す
るソース側構造２ａに逆方向電圧が印加されたことにな
り、ＩＧＢＴ５００には電流は流れない。そして、コレ
クタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加
された場合は、ＩＧＢＴ５００はＩＧＢＴのオン状態と
して動作するがゲート端子Ｇａがオンの場合とは逆方向
に電流が流れ、ソース側構造２ａがフリーホイールダイ
オードとして動作する。
【０１４８】このように、ＩＧＢＴ５００はゲート端子
ＧａおよびＧｂに相補的に信号を与えることで、実施の
形態１〜４で説明したと同様に、逆接続されたフリーホ
イールダイオードが内蔵されたＩＧＢＴとして動作す
る。
ＧａおよびＧｂに相補的に信号を与えることで、実施の
形態１〜４で説明したと同様に、逆接続されたフリーホ
イールダイオードが内蔵されたＩＧＢＴとして動作す
る。
【０１４９】なお、ゲート端子ＧａおよびＧｂに相補的
に信号を与えることで、ＩＧＢＴとフリーホイールダイ
オードとは完全に独立して動作することになるので、フ
リーホイールダイオードの存在によりＩＧＢＴとして動
作せず、ＭＯＳトランジスタとして動作するという問題
は生じない。
に信号を与えることで、ＩＧＢＴとフリーホイールダイ
オードとは完全に独立して動作することになるので、フ
リーホイールダイオードの存在によりＩＧＢＴとして動
作せず、ＭＯＳトランジスタとして動作するという問題
は生じない。
【０１５０】図１６にＩＧＢＴのオン状態を等価回路で
示す。図１６は、ソース側構造２ａおよび２ｂにおい
て、それぞれ２つのゲート電極１１を含むようにＩＧＢ
Ｔ５００の一部を抜き出した図である。図１６には、ソ
ース側構造２ａにおいて並列接続されたＭＯＳトランジ
スタ１、Ｍ２の組が形成され、ソース側構造２ｂにおい
てＭＯＳトランジスタＭ１、Ｍ２の組に直列に順方向に
接続されたダイオードＤ１０が形成された状態が示され
ている。
示す。図１６は、ソース側構造２ａおよび２ｂにおい
て、それぞれ２つのゲート電極１１を含むようにＩＧＢ
Ｔ５００の一部を抜き出した図である。図１６には、ソ
ース側構造２ａにおいて並列接続されたＭＯＳトランジ
スタ１、Ｍ２の組が形成され、ソース側構造２ｂにおい
てＭＯＳトランジスタＭ１、Ｍ２の組に直列に順方向に
接続されたダイオードＤ１０が形成された状態が示され
ている。
【０１５１】＜Ｅ−３．製造方法＞以下、ＩＧＢＴ５０
０の製造方法を、製造工程を順に示す図１７〜図２２を
用いて説明する。
０の製造方法を、製造工程を順に示す図１７〜図２２を
用いて説明する。
【０１５２】まず、図１７および図１８に示すように、
不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型
シリコン基板１ａおよび１ｂを準備し、それぞれの一方
の主面に、ソース側構造２ａおよび２ｂを形成し、ｎ型
シリコン基板１ａおよび１ｂの上主面から突出したゲー
ト電極１１ａおよび１１ｂの上部に個々に層間絶縁膜１
８ａおよび１８ｂを形成する。なお、ソース側構造２ａ
および２ｂの製造方法は従来のＩＧＢＴまたはパワーＭ
ＯＳトランジスタと同じであり説明は省略する。
不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型
シリコン基板１ａおよび１ｂを準備し、それぞれの一方
の主面に、ソース側構造２ａおよび２ｂを形成し、ｎ型
シリコン基板１ａおよび１ｂの上主面から突出したゲー
ト電極１１ａおよび１１ｂの上部に個々に層間絶縁膜１
８ａおよび１８ｂを形成する。なお、ソース側構造２ａ
および２ｂの製造方法は従来のＩＧＢＴまたはパワーＭ
ＯＳトランジスタと同じであり説明は省略する。
【０１５３】次に、図１９および図２０に示すように、
シリコン基板１ａおよび１ｂのドレイン側を所定の厚さ
に研磨する。
シリコン基板１ａおよび１ｂのドレイン側を所定の厚さ
に研磨する。
【０１５４】次に、図２１に示すように、研磨後のシリ
コン基板１ａおよび１ｂをウェハ貼り合わせ法によって
接合し、ｎ型ソース領域９ｂの表面に接触するように、
例えばアルミニウムの合金で構成されるソース電極１９
ｂを形成する。
コン基板１ａおよび１ｂをウェハ貼り合わせ法によって
接合し、ｎ型ソース領域９ｂの表面に接触するように、
例えばアルミニウムの合金で構成されるソース電極１９
ｂを形成する。
【０１５５】最後に、図２２に示すように、ｎ型ソース
領域９ａの表面に接触するように、例えばアルミニウム
の合金で構成されるソース電極１９ａを形成することで
ＩＧＢＴ５００が完成する。
領域９ａの表面に接触するように、例えばアルミニウム
の合金で構成されるソース電極１９ａを形成することで
ＩＧＢＴ５００が完成する。
【０１５６】なお、以上の説明では、ウェハ貼り合わせ
法を用いた例を示したが、１枚のシリコン基板の上下主
面に、通常の半導体装置の製造方法を用いてソース側構
造２ａおよび２ｂを交互に作成するようにしても良いこ
とは言うまでもない。
法を用いた例を示したが、１枚のシリコン基板の上下主
面に、通常の半導体装置の製造方法を用いてソース側構
造２ａおよび２ｂを交互に作成するようにしても良いこ
とは言うまでもない。
【０１５７】＜Ｅ−４．特徴的効果＞以上説明したよう
に、ゲート端子ＧａおよびＧｂに相補的に信号を与える
ことで、本発明に係る実施の形態５のＩＧＢＴ５００
は、基本的に実施の形態２と同様な効果を有する。
に、ゲート端子ＧａおよびＧｂに相補的に信号を与える
ことで、本発明に係る実施の形態５のＩＧＢＴ５００
は、基本的に実施の形態２と同様な効果を有する。
【０１５８】加えて、ソース側構造２ａおよび２ｂから
双方向に電流を流すことができるため、トライアックの
代替素子としても用いることができる。
双方向に電流を流すことができるため、トライアックの
代替素子としても用いることができる。
【０１５９】すなわち、コレクタ端子Ｃに正電圧が印加
されている場合、ゲート端子Ｇａをオン、ゲート端子Ｇ
ｂをオフすることで、電流がソース側構造２ｂから２ａ
の方向に流れ、ゲート端子Ｇａをオフ、ゲート端子Ｇｂ
をオンすることで、電流が流れなくなる。
されている場合、ゲート端子Ｇａをオン、ゲート端子Ｇ
ｂをオフすることで、電流がソース側構造２ｂから２ａ
の方向に流れ、ゲート端子Ｇａをオフ、ゲート端子Ｇｂ
をオンすることで、電流が流れなくなる。
【０１６０】そして、コレクタ端子Ｃに負電圧が印加さ
れている場合、ゲート端子Ｇａをオフ、ゲート端子Ｇｂ
をオンすることで、電流がソース側構造２ａから２ｂの
方向に流れ、ゲート端子Ｇａをオン、ゲート端子Ｇｂを
オフすることで、電流が流れなくなる。
れている場合、ゲート端子Ｇａをオフ、ゲート端子Ｇｂ
をオンすることで、電流がソース側構造２ａから２ｂの
方向に流れ、ゲート端子Ｇａをオン、ゲート端子Ｇｂを
オフすることで、電流が流れなくなる。
【０１６１】また、ＩＧＢＴ５００は、双方向に電源電
圧以上のコレクタ−エミッタ耐圧を有するため、異常電
圧が印加されても破壊することが少なくなるという効果
も有している。
圧以上のコレクタ−エミッタ耐圧を有するため、異常電
圧が印加されても破壊することが少なくなるという効果
も有している。
【０１６２】また、エミッタ領域内にモニタ用のエミッ
タ領域を設け、そこから得られるモニタ電流に基づい
て、２つのゲート端子のオン・オフを切り換えて、ダイ
オード動作をさせたり、ＭＯＳトランジスタ動作をさせ
たりすることができる。
タ領域を設け、そこから得られるモニタ電流に基づい
て、２つのゲート端子のオン・オフを切り換えて、ダイ
オード動作をさせたり、ＭＯＳトランジスタ動作をさせ
たりすることができる。
【０１６３】一例を挙げると、ゲート端子ＧａおよびＧ
ｂにそれぞれオン、オフの信号が印加されており、ＩＧ
ＢＴがオンからオフにスイッチする場合、オフする１μ
ｓｅｃ前にゲート端子Ｇｂにオン信号を印加し、半導体
基板１内部のホール電流を減衰させた後、両ゲート端子
をオフすることによって、スイッチング損失を低減する
ことができる。
ｂにそれぞれオン、オフの信号が印加されており、ＩＧ
ＢＴがオンからオフにスイッチする場合、オフする１μ
ｓｅｃ前にゲート端子Ｇｂにオン信号を印加し、半導体
基板１内部のホール電流を減衰させた後、両ゲート端子
をオフすることによって、スイッチング損失を低減する
ことができる。
【０１６４】この場合、ゲート端子Ｇｂがオンしている
１μｓｅｃ間の定常損失は増加するが、ＭＯＳトランジ
スタの駆動力を定格電流に比べて高く設定しておけば、
全体の損失は低減できる。
１μｓｅｃ間の定常損失は増加するが、ＭＯＳトランジ
スタの駆動力を定格電流に比べて高く設定しておけば、
全体の損失は低減できる。
【０１６５】また、ＩＧＢＴ５００は、ゲート信号、コ
レクタ−エミッタ間電圧の与え方によって、ダイオー
ド、ＩＧＢＴ、あるいはＭＯＳトランジスタとして双極
性で動作させることができるので、例えば、インバータ
回路をコンバータ回路に変更することもできる。
レクタ−エミッタ間電圧の与え方によって、ダイオー
ド、ＩＧＢＴ、あるいはＭＯＳトランジスタとして双極
性で動作させることができるので、例えば、インバータ
回路をコンバータ回路に変更することもできる。
【０１６６】＜Ｅ−５．変形例１＞以上説明したＩＧＢ
Ｔ５００については、図２３に示すＩＧＢＴ５００Ａの
ような構成としても良い。
Ｔ５００については、図２３に示すＩＧＢＴ５００Ａの
ような構成としても良い。
【０１６７】すなわち、ＩＧＢＴ５００Ａはシリコン基
板１の厚み方向の中央部よりもソース側構造２ｂよりの
位置に、少なくともｐ型ベース領域８ａおよび８ｂの形
成領域に対応するように主面と平行にライフタイムの短
い短ライフタイム領域２５を有している。なお、短ライ
フタイム領域２５を境として、便宜的に、ソース側構造
２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ
側のシリコン基板１を基板１ｂとする。
板１の厚み方向の中央部よりもソース側構造２ｂよりの
位置に、少なくともｐ型ベース領域８ａおよび８ｂの形
成領域に対応するように主面と平行にライフタイムの短
い短ライフタイム領域２５を有している。なお、短ライ
フタイム領域２５を境として、便宜的に、ソース側構造
２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ
側のシリコン基板１を基板１ｂとする。
【０１６８】このように、短ライフタイム領域２５を有
したＩＧＢＴ５００Ａは図１７〜図２２を用いて説明し
たＩＧＢＴ５００の製造工程において、図２１および図
２２に示す工程の後、シリコン基板１ａおよび１ｂの貼
り合わせを行う前に、一方または双方のドレイン側の浅
い領域に粒子線を照射し、結晶欠陥を形成してライフタ
イムを短くしておくことで、シリコン基板１ａおよび１
ｂの貼り合わせ後に、図２３の短ライフタイム領域２５
が得られることになる。
したＩＧＢＴ５００Ａは図１７〜図２２を用いて説明し
たＩＧＢＴ５００の製造工程において、図２１および図
２２に示す工程の後、シリコン基板１ａおよび１ｂの貼
り合わせを行う前に、一方または双方のドレイン側の浅
い領域に粒子線を照射し、結晶欠陥を形成してライフタ
イムを短くしておくことで、シリコン基板１ａおよび１
ｂの貼り合わせ後に、図２３の短ライフタイム領域２５
が得られることになる。
【０１６９】また、ウェハ貼り合わせ法で２枚の結晶性
基板を接合した場合、例えば（１００）面と（１１１）
面、あるいは（１００）面と（１１０）面のように各々
の基板の結晶軸方位が異なっていたり、結晶軸方位が同
じでも基板の面内回転により面方位が異なっている場合
には、接合界面にライフタイムの短いアモルファス層が
形成される。これを利用することでシリコン基板１ａお
よび１ｂの貼り合わせ後に、図２３の短ライフタイム領
域２５を得るようにしても良い。
基板を接合した場合、例えば（１００）面と（１１１）
面、あるいは（１００）面と（１１０）面のように各々
の基板の結晶軸方位が異なっていたり、結晶軸方位が同
じでも基板の面内回転により面方位が異なっている場合
には、接合界面にライフタイムの短いアモルファス層が
形成される。これを利用することでシリコン基板１ａお
よび１ｂの貼り合わせ後に、図２３の短ライフタイム領
域２５を得るようにしても良い。
【０１７０】なお、面内回転により面方位が異なる場合
とは、端的に言えば２枚のシリコン基板のオリエンテー
ションフラット面が互いにずれるように重ね合わせたと
きに生じる現象である。
とは、端的に言えば２枚のシリコン基板のオリエンテー
ションフラット面が互いにずれるように重ね合わせたと
きに生じる現象である。
【０１７１】ＩＧＢＴ５００Ａのような構成を採用する
ことで、ＩＧＢＴとして動作する場合に、短ライフタイ
ム領域２５がホールのインジェクションを抑制しスイッ
チングによるエネルギー損失を低減することができる。
ことで、ＩＧＢＴとして動作する場合に、短ライフタイ
ム領域２５がホールのインジェクションを抑制しスイッ
チングによるエネルギー損失を低減することができる。
【０１７２】すなわち、ＩＧＢＴがオン状態にある場合
に高電圧に耐えられるようにＭＯＳトランジスタのチャ
ネルとコレクタ層との間には抵抗値の高いｎ型半導体層
が存在している。この層の抵抗値を下げるため、コレク
タからホールがインジェクションされるが、ＩＧＢＴが
オン状態からオフ状態にスイッチングしたとき、ホール
が残った状態になっているのでオフするのに時間がかか
り、エネルギー損失が生じる。従って、ＩＧＢＴをスイ
ッチングが頻繁に行われる使い方をする場合には、コレ
クタからのホールのインジェクションを抑制して、オン
状態からオフ状態の遷移速度を高めることでエネルギー
損失を低減することができる。
に高電圧に耐えられるようにＭＯＳトランジスタのチャ
ネルとコレクタ層との間には抵抗値の高いｎ型半導体層
が存在している。この層の抵抗値を下げるため、コレク
タからホールがインジェクションされるが、ＩＧＢＴが
オン状態からオフ状態にスイッチングしたとき、ホール
が残った状態になっているのでオフするのに時間がかか
り、エネルギー損失が生じる。従って、ＩＧＢＴをスイ
ッチングが頻繁に行われる使い方をする場合には、コレ
クタからのホールのインジェクションを抑制して、オン
状態からオフ状態の遷移速度を高めることでエネルギー
損失を低減することができる。
【０１７３】＜Ｅ−６．変形例２＞また、ＩＧＢＴ５０
０は図２４に示すＩＧＢＴ５００Ｂのような構成として
も良い。すなわち、ＩＧＢＴ５００Ｂは、シリコン基板
１のライフタイムが、ソース側構造２ａ側とソース側構
造２ｂ側とで異なっている。
０は図２４に示すＩＧＢＴ５００Ｂのような構成として
も良い。すなわち、ＩＧＢＴ５００Ｂは、シリコン基板
１のライフタイムが、ソース側構造２ａ側とソース側構
造２ｂ側とで異なっている。
【０１７４】図２４においては、ソース側構造２ａ側の
シリコン基板を基板１ａ、ソース側構造２ｂ側のシリコ
ン基板１を基板１ｂとし、基板１ｂライフタイムは基板
１ａよりも短く設定されている。
シリコン基板を基板１ａ、ソース側構造２ｂ側のシリコ
ン基板１を基板１ｂとし、基板１ｂライフタイムは基板
１ａよりも短く設定されている。
【０１７５】このように、２つのソース側構造のうち一
方よりのドレイン層のライフタイムが短くなったＩＧＢ
Ｔ５００Ｂは、図１７〜図２２を用いて説明したＩＧＢ
Ｔ５００の製造工程において、図２１および図２２に示
す工程の後、シリコン基板１ａおよび１ｂの貼り合わせ
を行う前に、一方の基板への粒子線の照射、あるいは基
板濃度の変更により得ることができる。
方よりのドレイン層のライフタイムが短くなったＩＧＢ
Ｔ５００Ｂは、図１７〜図２２を用いて説明したＩＧＢ
Ｔ５００の製造工程において、図２１および図２２に示
す工程の後、シリコン基板１ａおよび１ｂの貼り合わせ
を行う前に、一方の基板への粒子線の照射、あるいは基
板濃度の変更により得ることができる。
【０１７６】そして、ＩＧＢＴ５００Ｂのような構成を
採用することで、ＩＧＢＴとして動作する場合に、シリ
コン基板１ｂがホールのインジェクションを抑制しスイ
ッチングによるエネルギー損失を低減することができ
る。
採用することで、ＩＧＢＴとして動作する場合に、シリ
コン基板１ｂがホールのインジェクションを抑制しスイ
ッチングによるエネルギー損失を低減することができ
る。
【０１７７】なお、以上説明した変形例１および２の構
成においては、ソース側構造２ｂ側、すなわちコレクタ
端子側に短ライフタイム領域２５、ライフタイムが短か
い基板１ｂを設けている。これは、ホールのインジェク
ションを抑制するにはコレクタ端子に近い方にインジェ
クション抑制手段を設けることが有効であり、その領域
も狭い方が有効なので基板１ｂの厚さは基板１ａよりも
薄くなっている。
成においては、ソース側構造２ｂ側、すなわちコレクタ
端子側に短ライフタイム領域２５、ライフタイムが短か
い基板１ｂを設けている。これは、ホールのインジェク
ションを抑制するにはコレクタ端子に近い方にインジェ
クション抑制手段を設けることが有効であり、その領域
も狭い方が有効なので基板１ｂの厚さは基板１ａよりも
薄くなっている。
【０１７８】＜Ｅ−７．変形例３＞また、ＩＧＢＴ５０
０は図２５に示すＩＧＢＴ５００Ｃのような構成として
も良い。すなわち、ＩＧＢＴ５００Ｃは、シリコン基板
１の内部に、少なくともｐ型ベース領域８ａおよび８ｂ
の形成領域に対応するように主面と平行に金属層あるい
はｎ型不純物を高濃度（１×１０16〜１×１０20／ｃｍ
3程度）に含んだｎ型半導体層２６を有している。な
お、金属層２６を境として、便宜的に、ソース側構造２
ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側
のシリコン基板１を基板１ｂとする。なお、金属層は単
一金属層でも合金層でも良い。
０は図２５に示すＩＧＢＴ５００Ｃのような構成として
も良い。すなわち、ＩＧＢＴ５００Ｃは、シリコン基板
１の内部に、少なくともｐ型ベース領域８ａおよび８ｂ
の形成領域に対応するように主面と平行に金属層あるい
はｎ型不純物を高濃度（１×１０16〜１×１０20／ｃｍ
3程度）に含んだｎ型半導体層２６を有している。な
お、金属層２６を境として、便宜的に、ソース側構造２
ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側
のシリコン基板１を基板１ｂとする。なお、金属層は単
一金属層でも合金層でも良い。
【０１７９】このように、金属層（あるいは高濃度ｎ型
半導体層）２６を有したＩＧＢＴ５００Ｃは図１７〜図
２２を用いて説明したＩＧＢＴ５００の製造工程におい
て、図２１および図２２に示す工程の後、シリコン基板
１ａおよび１ｂの貼り合わせを行う前に、一方または双
方のドレイン側にアルミニウムなどの金属層をスパッタ
法などで堆積したり、一方または双方のドレイン側の浅
い領域にリンや砒素などのｎ型不純物をイオン注入する
ことで得られる。
半導体層）２６を有したＩＧＢＴ５００Ｃは図１７〜図
２２を用いて説明したＩＧＢＴ５００の製造工程におい
て、図２１および図２２に示す工程の後、シリコン基板
１ａおよび１ｂの貼り合わせを行う前に、一方または双
方のドレイン側にアルミニウムなどの金属層をスパッタ
法などで堆積したり、一方または双方のドレイン側の浅
い領域にリンや砒素などのｎ型不純物をイオン注入する
ことで得られる。
【０１８０】ＩＧＢＴ５００Ｃのような構成を採用する
ことで、金属層（あるいは高濃度ｎ型半導体層）２６で
の抵抗が低減され、オン電圧を低くすることができる。
ことで、金属層（あるいは高濃度ｎ型半導体層）２６で
の抵抗が低減され、オン電圧を低くすることができる。
【０１８１】＜Ｆ．実施の形態６＞ ＜Ｆ−１．装置構成＞本発明に係る電力用半導体装置の
実施の形態６を図２６〜図３７を用いて説明する。図２
６は独立したＩＧＢＴおよびフリーホイールダイオード
で構成される電力用半導体装置のうち、フリーホイール
ダイオード６００の構成を示す断面図である。
実施の形態６を図２６〜図３７を用いて説明する。図２
６は独立したＩＧＢＴおよびフリーホイールダイオード
で構成される電力用半導体装置のうち、フリーホイール
ダイオード６００の構成を示す断面図である。
【０１８２】図２６に示すようにフリーホイールダイオ
ード６００は、ｎ型のシリコン基板１の上主面表面内に
おいて、ｐ型不純物を１×１０13〜１×１０18／ｃｍ3
程度含んだアノード層２９が形成され、アノード層２９
の表面には図示しないアノード電極が形成され、アノー
ド電極はアノード端子Ａに電気的に接続されている。こ
れらアノード層２９が形成される領域をアノード領域２
Ａと呼称する。
ード６００は、ｎ型のシリコン基板１の上主面表面内に
おいて、ｐ型不純物を１×１０13〜１×１０18／ｃｍ3
程度含んだアノード層２９が形成され、アノード層２９
の表面には図示しないアノード電極が形成され、アノー
ド電極はアノード端子Ａに電気的に接続されている。こ
れらアノード層２９が形成される領域をアノード領域２
Ａと呼称する。
【０１８３】そして、アノード領域２Ａを取り囲むよう
に浮遊電位の複数のｐ型半導体領域２８ａが同心状に形
成され、電界緩和リング領域２Ｇを形成している。な
お、アノード領域２Ａおよび電界緩和リング領域２Ｇの
構造を総称して、アノード側構造２ＡＮとする。
に浮遊電位の複数のｐ型半導体領域２８ａが同心状に形
成され、電界緩和リング領域２Ｇを形成している。な
お、アノード領域２Ａおよび電界緩和リング領域２Ｇの
構造を総称して、アノード側構造２ＡＮとする。
【０１８４】また、シリコン基板１の下主面表面内に
は、ｎ型バッファ層３が選択的に形成され、ｎ型バッフ
ァ層３の表面内にはｎ型不純物を比較的高濃度に含んだ
ｎ型半導体層６が選択的に形成されている。そして、ｎ
型バッファ層３、ｎ型半導体層６、シリコン基板１の表
面に接触するように金属のカソード電極５ｋが形成され
ている。また、カソード電極５ｋはカソード端子Ｋに電
気的に接続されている。そして、ｎ型バッファ層３を取
り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが
同心状に形成されている。なお、ｎ型バッファ層３、ｎ
型半導体層６、ｐ型半導体領域２８ｂを総称してカソー
ド側構造２Ｋとする。なお、ｐ型半導体領域２８ａおよ
び２８ｂは、最も内側のものはそれぞれアノード電位お
よびカソード電位となっており、それ以外は浮遊電位と
なっている。
は、ｎ型バッファ層３が選択的に形成され、ｎ型バッフ
ァ層３の表面内にはｎ型不純物を比較的高濃度に含んだ
ｎ型半導体層６が選択的に形成されている。そして、ｎ
型バッファ層３、ｎ型半導体層６、シリコン基板１の表
面に接触するように金属のカソード電極５ｋが形成され
ている。また、カソード電極５ｋはカソード端子Ｋに電
気的に接続されている。そして、ｎ型バッファ層３を取
り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが
同心状に形成されている。なお、ｎ型バッファ層３、ｎ
型半導体層６、ｐ型半導体領域２８ｂを総称してカソー
ド側構造２Ｋとする。なお、ｐ型半導体領域２８ａおよ
び２８ｂは、最も内側のものはそれぞれアノード電位お
よびカソード電位となっており、それ以外は浮遊電位と
なっている。
【０１８５】ここで、ｎ型半導体層６はカソード電極５
ｋとｎ型バッファ層３とのオーミックコンタクトを達成
するための層であり、シリコン基板１はｐｉｎダイオー
ドのｉ層に対応する層である。
ｋとｎ型バッファ層３とのオーミックコンタクトを達成
するための層であり、シリコン基板１はｐｉｎダイオー
ドのｉ層に対応する層である。
【０１８６】図２７にフリーホイールダイオード６００
の周辺領域の詳細を示す。図２７において、ｐ型半導体
領域２８ａは内側から外側に向けて順に配設間隔が徐々
に広くなるように形成されている。なお、ｐ型半導体領
域２８ｂも内側から外側に向けて順に配設間隔が徐々に
広くなるように形成されているが、その間隔の変化の度
合いはｐ型半導体領域２８ａよりも緩やかである。この
ような構成とすることで、カソード電極５ｋに正電圧を
印加した場合、最も電界緩和を効率的に行うことができ
る。
の周辺領域の詳細を示す。図２７において、ｐ型半導体
領域２８ａは内側から外側に向けて順に配設間隔が徐々
に広くなるように形成されている。なお、ｐ型半導体領
域２８ｂも内側から外側に向けて順に配設間隔が徐々に
広くなるように形成されているが、その間隔の変化の度
合いはｐ型半導体領域２８ａよりも緩やかである。この
ような構成とすることで、カソード電極５ｋに正電圧を
印加した場合、最も電界緩和を効率的に行うことができ
る。
【０１８７】また、電界緩和リング領域２Ｇの端縁部に
はｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含
んだ浮遊電位のｎ型半導体領域２７が浅く形成され、最
もｎ型バッファ層３よりのｐ型半導体領域２８ｂには、
カソード電極５ｋとの接続を確実に行うため、形成深さ
が浅いｐ型半導体領域２８ｃが接続されている。
はｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含
んだ浮遊電位のｎ型半導体領域２７が浅く形成され、最
もｎ型バッファ層３よりのｐ型半導体領域２８ｂには、
カソード電極５ｋとの接続を確実に行うため、形成深さ
が浅いｐ型半導体領域２８ｃが接続されている。
【０１８８】＜Ｆ−２．動作＞浮遊電位のｐ型半導体領
域２８ａおよび２８ｂは、周辺部での電界を緩和するた
めに設けられたもので、ｐｎ接合近傍で空乏層を広げる
ことによって一定の電界を保つようにしている。
域２８ａおよび２８ｂは、周辺部での電界を緩和するた
めに設けられたもので、ｐｎ接合近傍で空乏層を広げる
ことによって一定の電界を保つようにしている。
【０１８９】カソード電極５ｋに正電圧が印加された場
合、図３９に示したダイオードＤ１Ｌなどでは、その周
辺部、すなわち電界緩和リング領域２DGにも上記電圧と
同程度の電圧がかかっていた。しかし、ｎ型バッファ層
３を取り囲むように浮遊電位の複数のｐ型半導体領域２
８ｂを形成することで、当該ｐ型半導体領域２８ｂとｎ
型のシリコン基板１とのｐｎ接合近傍で空乏層が広が
り、電圧降下が発生するので、電界緩和リング領域２Ｇ
にかかる電圧が低下し、電界緩和リング領域２Ｇに設け
るべきｐ型半導体領域２８ａの個数および配設間隔を削
減することができる。
合、図３９に示したダイオードＤ１Ｌなどでは、その周
辺部、すなわち電界緩和リング領域２DGにも上記電圧と
同程度の電圧がかかっていた。しかし、ｎ型バッファ層
３を取り囲むように浮遊電位の複数のｐ型半導体領域２
８ｂを形成することで、当該ｐ型半導体領域２８ｂとｎ
型のシリコン基板１とのｐｎ接合近傍で空乏層が広が
り、電圧降下が発生するので、電界緩和リング領域２Ｇ
にかかる電圧が低下し、電界緩和リング領域２Ｇに設け
るべきｐ型半導体領域２８ａの個数および配設間隔を削
減することができる。
【０１９０】また、図２７においては電界緩和リング領
域２Ｇの端縁部に浮遊電位のｎ型半導体領域２７が浅く
形成された例を示したが、ｎ型半導体領域はシリコン基
板１の下主面のｐ型半導体領域２８ｂが形成される領域
に形成しても良い。ｎ型半導体領域は空乏層が基板端面
に及ぶのを防止することができる。
域２Ｇの端縁部に浮遊電位のｎ型半導体領域２７が浅く
形成された例を示したが、ｎ型半導体領域はシリコン基
板１の下主面のｐ型半導体領域２８ｂが形成される領域
に形成しても良い。ｎ型半導体領域は空乏層が基板端面
に及ぶのを防止することができる。
【０１９１】＜Ｆ−３．製造方法＞以下、フリーホイー
ルダイオード６００の製造方法を、製造工程を順に示す
図２８〜図３３を用いて説明する。
ルダイオード６００の製造方法を、製造工程を順に示す
図２８〜図３３を用いて説明する。
【０１９２】まず、図２８および図２９に示すように、
不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型
シリコン基板１ａおよび１ｂを準備し、それぞれの一方
の主面に、アノード側構造２ＡＮおよびカソード側構造
２Ｋを形成する。このとき、ｐ型半導体領域２８ａの形
成個数および配設間隔は従来のフリーホイールダイオー
ドよりも少なく形成する。その後、後に形成されるアノ
ード電極およびカソード電極とｐ型半導体領域２８ａお
よび２８ｂとを電気的に分離するための層間絶縁膜１８
ａおよび１８ｂを選択的に形成する。なお、ｐ型半導体
領域２８ｂの形成に際してｐ型半導体領域２８ｃを形成
し、ｐ型半導体領域２８ａの形成後にｎ型半導体領域
（図示せず）を形成する。
不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型
シリコン基板１ａおよび１ｂを準備し、それぞれの一方
の主面に、アノード側構造２ＡＮおよびカソード側構造
２Ｋを形成する。このとき、ｐ型半導体領域２８ａの形
成個数および配設間隔は従来のフリーホイールダイオー
ドよりも少なく形成する。その後、後に形成されるアノ
ード電極およびカソード電極とｐ型半導体領域２８ａお
よび２８ｂとを電気的に分離するための層間絶縁膜１８
ａおよび１８ｂを選択的に形成する。なお、ｐ型半導体
領域２８ｂの形成に際してｐ型半導体領域２８ｃを形成
し、ｐ型半導体領域２８ａの形成後にｎ型半導体領域
（図示せず）を形成する。
【０１９３】なお、アノード側構造２ＡＮの製造方法は
従来のフリーホイールダイオードの製造方法と同様であ
り、カソード側構造２Ｋは、一般的なイオン注入法によ
り、シリコン基板１表面内にｎ型バッファ層３を選択的
に形成し、ｎ型バッファ層３の表面内にｎ型半導体層６
を選択的に形成し、ｎ型バッファ層３を囲むようにｐ型
半導体領域２８ｂを形成することで得られる。
従来のフリーホイールダイオードの製造方法と同様であ
り、カソード側構造２Ｋは、一般的なイオン注入法によ
り、シリコン基板１表面内にｎ型バッファ層３を選択的
に形成し、ｎ型バッファ層３の表面内にｎ型半導体層６
を選択的に形成し、ｎ型バッファ層３を囲むようにｐ型
半導体領域２８ｂを形成することで得られる。
【０１９４】次に、図３０および図３１に示すように、
シリコン基板１ａおよび１ｂを所定の厚さに研磨する。
このとき、シリコン基板１ｂの厚さがシリコン基板１ａ
よりも薄くなるまで研磨する。
シリコン基板１ａおよび１ｂを所定の厚さに研磨する。
このとき、シリコン基板１ｂの厚さがシリコン基板１ａ
よりも薄くなるまで研磨する。
【０１９５】次に、図３２に示すように、研磨後のシリ
コン基板１ａおよび１ｂをウェハ貼り合わせ法によって
接合し、アノード層２９の表面に接触するように、例え
ばアルミニウムの合金で構成されるアノード電極２９ａ
を形成する。
コン基板１ａおよび１ｂをウェハ貼り合わせ法によって
接合し、アノード層２９の表面に接触するように、例え
ばアルミニウムの合金で構成されるアノード電極２９ａ
を形成する。
【０１９６】最後に、図３３に示すように、ｎ型バッフ
ァ層３、ｎ型半導体層６、シリコン基板１の表面に接触
するように、例えばアルミニウムの合金で構成されるカ
ソード電極５ｋを形成することでフリーホイールダイオ
ード６００が完成する。
ァ層３、ｎ型半導体層６、シリコン基板１の表面に接触
するように、例えばアルミニウムの合金で構成されるカ
ソード電極５ｋを形成することでフリーホイールダイオ
ード６００が完成する。
【０１９７】なお、以上の説明では、ウェハ貼り合わせ
法を用いた例を示したが、１枚のシリコン基板の上下主
面に、通常の半導体装置の製造方法を用いてアノード側
構造２ＡＮおよびカソード側構造２Ｋを交互に作成する
ようにしても良いことは言うまでもない。
法を用いた例を示したが、１枚のシリコン基板の上下主
面に、通常の半導体装置の製造方法を用いてアノード側
構造２ＡＮおよびカソード側構造２Ｋを交互に作成する
ようにしても良いことは言うまでもない。
【０１９８】＜Ｆ−４．特徴的効果＞以上説明した、本
発明に係る実施の形態６のフリーホイールダイオード６
００は、ｎ型バッファ層３を取り囲むように浮遊電位の
複数のｐ型半導体領域２８ｂが設けられており、電界緩
和リング領域２Ｇにかかる電圧が低下し、電界緩和リン
グ領域２Ｇに設けるべきｐ型半導体領域２８ａの個数お
よび配設間隔を削減することができるので、周辺領域の
面積を低減して素子面積を小さくでき、独立したＩＧＢ
Ｔおよびフリーホイールダイオードで構成される電力用
半導体装置の小型化、低コスト化が達成できる。
発明に係る実施の形態６のフリーホイールダイオード６
００は、ｎ型バッファ層３を取り囲むように浮遊電位の
複数のｐ型半導体領域２８ｂが設けられており、電界緩
和リング領域２Ｇにかかる電圧が低下し、電界緩和リン
グ領域２Ｇに設けるべきｐ型半導体領域２８ａの個数お
よび配設間隔を削減することができるので、周辺領域の
面積を低減して素子面積を小さくでき、独立したＩＧＢ
Ｔおよびフリーホイールダイオードで構成される電力用
半導体装置の小型化、低コスト化が達成できる。
【０１９９】なお、実施の形態６においては浮遊電位の
複数のｐ型半導体領域で構成される電界緩和リングにつ
いて説明したが、本発明はｐ型半導体領域の代わりに、
基板主面上に形成された酸化膜と、その上に形成された
電極とで構成されるフィールドプレートを設ける場合で
も同様の効果を有する。なお、フィールドプレートはそ
の電極に電圧を印加することで、印加した電圧と反対極
性の電荷を基板中に誘起し空乏層の電界を緩和する機能
を有している。
複数のｐ型半導体領域で構成される電界緩和リングにつ
いて説明したが、本発明はｐ型半導体領域の代わりに、
基板主面上に形成された酸化膜と、その上に形成された
電極とで構成されるフィールドプレートを設ける場合で
も同様の効果を有する。なお、フィールドプレートはそ
の電極に電圧を印加することで、印加した電圧と反対極
性の電荷を基板中に誘起し空乏層の電界を緩和する機能
を有している。
【０２００】＜Ｆ−５．変形例１＞以上説明したフリー
ホイールダイオード６００については、図３４に示すフ
リーホイールダイオード６００Ａのような構成としても
良い。
ホイールダイオード６００については、図３４に示すフ
リーホイールダイオード６００Ａのような構成としても
良い。
【０２０１】図３４はフリーホイールダイオード６００
Ａの周辺領域の詳細を示す図である。図３４において、
電界緩和リング領域２Ｇの端縁部には浮遊電位のｎ型半
導体領域２７ａが浅く形成され、シリコン基板１の下主
面のｐ型半導体領域２８ｂが形成される領域の端縁部に
も浮遊電位のｎ型半導体領域２７ｂが浅く形成されてい
る。
Ａの周辺領域の詳細を示す図である。図３４において、
電界緩和リング領域２Ｇの端縁部には浮遊電位のｎ型半
導体領域２７ａが浅く形成され、シリコン基板１の下主
面のｐ型半導体領域２８ｂが形成される領域の端縁部に
も浮遊電位のｎ型半導体領域２７ｂが浅く形成されてい
る。
【０２０２】そして、シリコン基板１の側面にも浮遊電
位のｎ型半導体領域２７ｃが形成されている。
位のｎ型半導体領域２７ｃが形成されている。
【０２０３】なお、ｎ型半導体領域２７ａおよび２７ｂ
は、図２８〜図３３を用いて説明したフリーホイールダ
イオード６００の製造工程において、図３０および図３
１に示す工程の後、シリコン基板１ａおよび１ｂの貼り
合わせを行う前に、それぞれの基板主面の端縁部に選択
的にｎ型不純物をイオン注入することによって形成すれ
ば良い。
は、図２８〜図３３を用いて説明したフリーホイールダ
イオード６００の製造工程において、図３０および図３
１に示す工程の後、シリコン基板１ａおよび１ｂの貼り
合わせを行う前に、それぞれの基板主面の端縁部に選択
的にｎ型不純物をイオン注入することによって形成すれ
ば良い。
【０２０４】また、ｎ型半導体領域２７ｃは、シリコン
基板１ａおよび１ｂの貼り合わせを行った後、斜め方向
からｎ型不純物をイオン注入する方法や、貼り合わせ後
の基板をｎ型不純物雰囲気にさらす方法で形成する。
基板１ａおよび１ｂの貼り合わせを行った後、斜め方向
からｎ型不純物をイオン注入する方法や、貼り合わせ後
の基板をｎ型不純物雰囲気にさらす方法で形成する。
【０２０５】このように、ｎ型半導体領域を基板の側面
にも形成することで、空乏層が基板側面に及ぶのを防止
することができる。
にも形成することで、空乏層が基板側面に及ぶのを防止
することができる。
【０２０６】＜Ｆ−６．変形例２＞また、フリーホイー
ルダイオード６００は、図３５に示すフリーホイールダ
イオード６００Ｂのような構成としても良い。
ルダイオード６００は、図３５に示すフリーホイールダ
イオード６００Ｂのような構成としても良い。
【０２０７】すなわち、フリーホイールダイオード６０
０Ｂはシリコン基板１の厚み方向の中央部よりもカソー
ド側構造２Ｋよりの位置にライフタイムの短い短ライフ
タイム領域２５を有している。なお、短ライフタイム領
域２５を境として、便宜的に、アノード側構造２ＡＮ側
のシリコン基板１を基板１ａ、カソード側構造２Ｋ側の
シリコン基板１を基板１ｂとする。
０Ｂはシリコン基板１の厚み方向の中央部よりもカソー
ド側構造２Ｋよりの位置にライフタイムの短い短ライフ
タイム領域２５を有している。なお、短ライフタイム領
域２５を境として、便宜的に、アノード側構造２ＡＮ側
のシリコン基板１を基板１ａ、カソード側構造２Ｋ側の
シリコン基板１を基板１ｂとする。
【０２０８】このように、短ライフタイム領域２５を有
したフリーホイールダイオード６００Ｂは、図２８〜図
３３を用いて説明したフリーホイールダイオード６００
の製造工程において、図３０および図３１に示す工程の
後、シリコン基板１ａおよび１ｂの貼り合わせを行う前
に、一方または双方の基板の浅い領域に粒子線を照射
し、結晶欠陥を形成してライフタイムを短くしておくこ
とで、シリコン基板１ａおよび１ｂの貼り合わせ後に、
図３５の短ライフタイム領域２５が得られることにな
る。
したフリーホイールダイオード６００Ｂは、図２８〜図
３３を用いて説明したフリーホイールダイオード６００
の製造工程において、図３０および図３１に示す工程の
後、シリコン基板１ａおよび１ｂの貼り合わせを行う前
に、一方または双方の基板の浅い領域に粒子線を照射
し、結晶欠陥を形成してライフタイムを短くしておくこ
とで、シリコン基板１ａおよび１ｂの貼り合わせ後に、
図３５の短ライフタイム領域２５が得られることにな
る。
【０２０９】また、ウェハ貼り合わせ法で２枚の結晶性
基板を接合した場合、例えば（１００）面と（１１１）
面、あるいは（１００）面と（１１０）面のように各々
の基板の結晶軸方位が異なっていたり、結晶軸方位が同
じでも基板の面内回転により面方位が異なっている場合
には、接合界面にライフタイムの短いアモルファス層が
形成される。これを利用することでシリコン基板１ａお
よび１ｂの貼り合わせ後に、図３５の短ライフタイム領
域２５を得るようにしても良い。
基板を接合した場合、例えば（１００）面と（１１１）
面、あるいは（１００）面と（１１０）面のように各々
の基板の結晶軸方位が異なっていたり、結晶軸方位が同
じでも基板の面内回転により面方位が異なっている場合
には、接合界面にライフタイムの短いアモルファス層が
形成される。これを利用することでシリコン基板１ａお
よび１ｂの貼り合わせ後に、図３５の短ライフタイム領
域２５を得るようにしても良い。
【０２１０】フリーホイールダイオード６００Ｂのよう
な構成を採用することで、短ライフタイム領域２５がホ
ールのインジェクションを抑制しスイッチングによるエ
ネルギー損失を低減することができる。
な構成を採用することで、短ライフタイム領域２５がホ
ールのインジェクションを抑制しスイッチングによるエ
ネルギー損失を低減することができる。
【０２１１】＜Ｆ−７．変形例３＞また、フリーホイー
ルダイオード６００は図３６に示すフリーホイールダイ
オード６００Ｃのような構成としても良い。すなわち、
フリーホイールダイオード６００Ｃは、シリコン基板１
のライフタイムが、アノード側構造２ＡＮ側とカソード
側構造２Ｋ側とで異なっている。
ルダイオード６００は図３６に示すフリーホイールダイ
オード６００Ｃのような構成としても良い。すなわち、
フリーホイールダイオード６００Ｃは、シリコン基板１
のライフタイムが、アノード側構造２ＡＮ側とカソード
側構造２Ｋ側とで異なっている。
【０２１２】図３６においては、アノード側構造２ＡＮ
側のシリコン基板を基板１ａ、カソード側構造２Ｋ側の
シリコン基板１を基板１ｂとし、基板１ｂのライフタイ
ムは基板１ａよりも短く設定されている。
側のシリコン基板を基板１ａ、カソード側構造２Ｋ側の
シリコン基板１を基板１ｂとし、基板１ｂのライフタイ
ムは基板１ａよりも短く設定されている。
【０２１３】このような構造のフリーホイールダイオー
ド６００Ｃは、図２８〜図３３を用いて説明したフリー
ホイールダイオード６００の製造工程において、図３０
および図３１に示す工程の後、シリコン基板１ａおよび
１ｂの貼り合わせを行う前に、基板１ｂへの粒子線の照
射、あるいは基板濃度の変更により得ることができる。
ド６００Ｃは、図２８〜図３３を用いて説明したフリー
ホイールダイオード６００の製造工程において、図３０
および図３１に示す工程の後、シリコン基板１ａおよび
１ｂの貼り合わせを行う前に、基板１ｂへの粒子線の照
射、あるいは基板濃度の変更により得ることができる。
【０２１４】そして、フリーホイールダイオード６００
Ｃのような構成を採用することで、シリコン基板１ｂが
ホールのインジェクションを抑制しスイッチングによる
エネルギー損失を低減することができる。
Ｃのような構成を採用することで、シリコン基板１ｂが
ホールのインジェクションを抑制しスイッチングによる
エネルギー損失を低減することができる。
【０２１５】＜Ｆ−８．変形例４＞また、フリーホイー
ルダイオード６００は図３７に示すフリーホイールダイ
オード６００Ｄのような構成としても良い。すなわち、
フリーホイールダイオード６００Ｄは、シリコン基板１
の厚み方向の中央部よりもカソード側構造２Ｋよりの位
置に金属層（あるいは高濃度ｎ型半導体層）２６を有し
ている。なお、金属層２６を境として、便宜的に、アノ
ード側構造２ＡＮ側のシリコン基板を基板１ａ、カソー
ド側構造２Ｋ側のシリコン基板１を基板１ｂとする。な
お、金属層は単一金属層でも合金層でも良い。
ルダイオード６００は図３７に示すフリーホイールダイ
オード６００Ｄのような構成としても良い。すなわち、
フリーホイールダイオード６００Ｄは、シリコン基板１
の厚み方向の中央部よりもカソード側構造２Ｋよりの位
置に金属層（あるいは高濃度ｎ型半導体層）２６を有し
ている。なお、金属層２６を境として、便宜的に、アノ
ード側構造２ＡＮ側のシリコン基板を基板１ａ、カソー
ド側構造２Ｋ側のシリコン基板１を基板１ｂとする。な
お、金属層は単一金属層でも合金層でも良い。
【０２１６】このように、金属層（あるいは高濃度ｎ型
半導体層）２６を有したフリーホイールダイオード６０
０Ｄは、図２８〜図３３を用いて説明したフリーホイー
ルダイオード６００の製造工程において、図３０および
図３１に示す工程の後、シリコン基板１ａおよび１ｂの
貼り合わせを行う前に、一方または双方の基板の浅い領
域にアルミニウムなどの金属層をスパッタ法などで堆積
したり、一方または双方の基板の浅い領域にリンや砒素
などのｎ型不純物をイオン注入することで得られる。
半導体層）２６を有したフリーホイールダイオード６０
０Ｄは、図２８〜図３３を用いて説明したフリーホイー
ルダイオード６００の製造工程において、図３０および
図３１に示す工程の後、シリコン基板１ａおよび１ｂの
貼り合わせを行う前に、一方または双方の基板の浅い領
域にアルミニウムなどの金属層をスパッタ法などで堆積
したり、一方または双方の基板の浅い領域にリンや砒素
などのｎ型不純物をイオン注入することで得られる。
【０２１７】フリーホイールダイオード６００Ｄのよう
な構成を採用することで、金属層（あるいは高濃度ｎ型
半導体層）２６での抵抗が低減され、オン電圧を低くす
ることができる。
な構成を採用することで、金属層（あるいは高濃度ｎ型
半導体層）２６での抵抗が低減され、オン電圧を低くす
ることができる。
【０２１８】＜Ｇ．本発明の他の適用例＞以上説明した
実施の形態１〜５においては、本発明をトレンチ型ＩＧ
ＢＴに適用した例を示したが、平面型ＩＧＢＴに適用し
ても同様の効果があること言うまでもない。
実施の形態１〜５においては、本発明をトレンチ型ＩＧ
ＢＴに適用した例を示したが、平面型ＩＧＢＴに適用し
ても同様の効果があること言うまでもない。
【０２１９】また、以上説明した実施の形態１〜６にお
いては、本発明をｎチャネル型ＩＧＢＴ、ｎチャネル型
ＭＯＳトランジスタ、ｐ+／ｎ-型ダイオードに適用した
例を示したが、ｎチャネル型ＩＧＢＴ、ｎチャネル型Ｍ
ＯＳトランジスタ、ｐ-／ｎ+型ダイオードに適用しても
同様の効果があること言うまでもない。
いては、本発明をｎチャネル型ＩＧＢＴ、ｎチャネル型
ＭＯＳトランジスタ、ｐ+／ｎ-型ダイオードに適用した
例を示したが、ｎチャネル型ＩＧＢＴ、ｎチャネル型Ｍ
ＯＳトランジスタ、ｐ-／ｎ+型ダイオードに適用しても
同様の効果があること言うまでもない。
【０２２０】また、以上説明した実施の形態１〜４およ
び６における、ｎ型カソード領域６およびｎ型バッファ
層３は電極とのコンタクト抵抗が十分低くできるならば
なくても良い。
び６における、ｎ型カソード領域６およびｎ型バッファ
層３は電極とのコンタクト抵抗が十分低くできるならば
なくても良い。
【０２２１】また、以上説明した実施の形態１〜５にお
ける、ｐ型半導体領域１２は電極とのコンタクト抵抗が
十分低くできるならばなくても良い。
ける、ｐ型半導体領域１２は電極とのコンタクト抵抗が
十分低くできるならばなくても良い。
【０２２２】
【発明の効果】本発明に係る請求項１記載の電力用半導
体装置によれば、所定の条件下で、第２の半導体層の周
囲の第１の半導体層に主電流が流入するのを抑制する電
流抑制用素子を備えているので、第１の半導体領域およ
び第１の半導体層で構成されるフリーホイールダイオー
ドを内蔵した構成であっても、ゲート電極、ゲート絶縁
膜、第２の半導体領域、第１の半導体領域、第１の半導
体層および第２の半導体層で構成されるＩＧＢＴの動作
時に、第２の主電極から第１の半導体層に主電流が流入
するのを抑制できるので、第１の半導体層の電位が上昇
することを防止して、ＩＧＢＴを動作させることが可能
となる。また、電流抑制用素子を接続することで、第２
の半導体層の周囲の第１の半導体層の面積を小さくする
必要がなくなるので、フリーホイールダイオードの動作
時に電流集中による素子破壊が発生することを防止でき
る。
体装置によれば、所定の条件下で、第２の半導体層の周
囲の第１の半導体層に主電流が流入するのを抑制する電
流抑制用素子を備えているので、第１の半導体領域およ
び第１の半導体層で構成されるフリーホイールダイオー
ドを内蔵した構成であっても、ゲート電極、ゲート絶縁
膜、第２の半導体領域、第１の半導体領域、第１の半導
体層および第２の半導体層で構成されるＩＧＢＴの動作
時に、第２の主電極から第１の半導体層に主電流が流入
するのを抑制できるので、第１の半導体層の電位が上昇
することを防止して、ＩＧＢＴを動作させることが可能
となる。また、電流抑制用素子を接続することで、第２
の半導体層の周囲の第１の半導体層の面積を小さくする
必要がなくなるので、フリーホイールダイオードの動作
時に電流集中による素子破壊が発生することを防止でき
る。
【０２２３】本発明に係る請求項２記載の電力用半導体
装置によれば、電流抑制用素子としてｐｎ接合ダイオー
ドを用い、ＩＧＢＴの動作時に第２の主電極に印加され
る電圧が、第１の主電極に印加される電圧よりも大きく
なる際に、第２の主電極から第１の半導体層に主電流が
流入するのを抑制でき、第１の半導体層の電位が上昇す
ることを防止して、ＩＧＢＴを動作させることが可能と
なる。
装置によれば、電流抑制用素子としてｐｎ接合ダイオー
ドを用い、ＩＧＢＴの動作時に第２の主電極に印加され
る電圧が、第１の主電極に印加される電圧よりも大きく
なる際に、第２の主電極から第１の半導体層に主電流が
流入するのを抑制でき、第１の半導体層の電位が上昇す
ることを防止して、ＩＧＢＴを動作させることが可能と
なる。
【０２２４】本発明に係る請求項３記載の電力用半導体
装置によれば、内蔵されたｐｎ接合ダイオードを用いる
ので、別個に設ける場合に比べて装置面積を小さくでき
る。
装置によれば、内蔵されたｐｎ接合ダイオードを用いる
ので、別個に設ける場合に比べて装置面積を小さくでき
る。
【０２２５】本発明に係る請求項４記載の電力用半導体
装置によれば、電流抑制用素子としてショットキーダイ
オードを用いるので、ｐｎ接合ダイオードを用いる場合
に比べて半導体層が一層分不要になり、製造方法を簡略
化して、製造コストを低減することができる。
装置によれば、電流抑制用素子としてショットキーダイ
オードを用いるので、ｐｎ接合ダイオードを用いる場合
に比べて半導体層が一層分不要になり、製造方法を簡略
化して、製造コストを低減することができる。
【０２２６】本発明に係る請求項５記載の電力用半導体
装置によれば、第２の主電極がショットキーダイオード
の金属層と兼用されるので、構成がさらに単純になり、
製造方法をさらに簡略化して、製造コストをさらに低減
することができる。
装置によれば、第２の主電極がショットキーダイオード
の金属層と兼用されるので、構成がさらに単純になり、
製造方法をさらに簡略化して、製造コストをさらに低減
することができる。
【０２２７】本発明に係る請求項６記載の電力用半導体
装置によれば、ショットキーダイオードの半導体層を、
電子親和力がシリコンよりも大きな半導体材料で構成す
ることで、金属層とのショットキー接続を確実にでき
る。
装置によれば、ショットキーダイオードの半導体層を、
電子親和力がシリコンよりも大きな半導体材料で構成す
ることで、金属層とのショットキー接続を確実にでき
る。
【０２２８】本発明に係る請求項７記載の電力用半導体
装置によれば、電流抑制用素子としてＭＯＳトランジス
タを用い、ゲート電極とＭＯＳトランジスタのゲート電
極が相補的に動作するように設定することで、ゲート電
極に、ゲート電極をオン状態にする電圧が与えられる際
に、第２の主電極から第１の半導体層に主電流が流入す
るのを抑制でき、第１の半導体層の電位が上昇すること
を防止して、ＩＧＢＴを動作させることが可能となる。
装置によれば、電流抑制用素子としてＭＯＳトランジス
タを用い、ゲート電極とＭＯＳトランジスタのゲート電
極が相補的に動作するように設定することで、ゲート電
極に、ゲート電極をオン状態にする電圧が与えられる際
に、第２の主電極から第１の半導体層に主電流が流入す
るのを抑制でき、第１の半導体層の電位が上昇すること
を防止して、ＩＧＢＴを動作させることが可能となる。
【０２２９】本発明に係る請求項８記載の電力用半導体
装置によれば、第１のライフタイム設定領域が各ユニッ
トのフリーホイールダイオードの電流経路が集中する領
域であり、第２のライフタイム設定領域が各ユニットの
ＩＧＢＴの電流経路に含まれる領域であるので、ＩＧＢ
Ｔ動作時の消費電力とダイオード動作時の消費電力を総
合した全消費電力が最適化できる。
装置によれば、第１のライフタイム設定領域が各ユニッ
トのフリーホイールダイオードの電流経路が集中する領
域であり、第２のライフタイム設定領域が各ユニットの
ＩＧＢＴの電流経路に含まれる領域であるので、ＩＧＢ
Ｔ動作時の消費電力とダイオード動作時の消費電力を総
合した全消費電力が最適化できる。
【０２３０】本発明に係る請求項９記載の電力用半導体
装置によれば、ＩＧＢＴと内蔵されたフリーホイールダ
イオードとで独立にほぼ最適にキャリアライフタイム分
布が設定できる。
装置によれば、ＩＧＢＴと内蔵されたフリーホイールダ
イオードとで独立にほぼ最適にキャリアライフタイム分
布が設定できる。
【０２３１】本発明に係る請求項１０記載の電力用半導
体装置によれば、第１および第２のゲート電極に相補的
に信号を与えることで、ＩＧＢＴとフリーホイールダイ
オードを内蔵した構成を得ることができ、また、ＩＧＢ
Ｔとフリーホイールダイオードとは完全に独立して動作
することになるので、フリーホイールダイオードの存在
によりＩＧＢＴとして動作せず、ＭＯＳトランジスタと
して動作するという問題は生じない。
体装置によれば、第１および第２のゲート電極に相補的
に信号を与えることで、ＩＧＢＴとフリーホイールダイ
オードを内蔵した構成を得ることができ、また、ＩＧＢ
Ｔとフリーホイールダイオードとは完全に独立して動作
することになるので、フリーホイールダイオードの存在
によりＩＧＢＴとして動作せず、ＭＯＳトランジスタと
して動作するという問題は生じない。
【０２３２】本発明に係る請求項１１記載の電力用半導
体装置によれば、キャリアのライフタイムが第１の半導
体層よりも短く設定されたライフタイム設定領域の存在
により、ＩＧＢＴ動作時にコレクタからのホールのイン
ジェクションを抑制してスイッチングによるエネルギー
損失を低減することができる。
体装置によれば、キャリアのライフタイムが第１の半導
体層よりも短く設定されたライフタイム設定領域の存在
により、ＩＧＢＴ動作時にコレクタからのホールのイン
ジェクションを抑制してスイッチングによるエネルギー
損失を低減することができる。
【０２３３】本発明に係る請求項１２記載の電力用半導
体装置によれば、ライフタイム設定領域を得るための簡
便な構成を得ることができる。
体装置によれば、ライフタイム設定領域を得るための簡
便な構成を得ることができる。
【０２３４】本発明に係る請求項１３記載の電力用半導
体装置によれば、ＩＧＢＴとして動作する場合に、第２
ユニットの集合体側のキャリアライフタイムが短く設定
された第１の半導体層の存在により、ＩＧＢＴ動作時に
コレクタからのホールのインジェクションを抑制してス
イッチングによるエネルギー損失を低減することができ
る。
体装置によれば、ＩＧＢＴとして動作する場合に、第２
ユニットの集合体側のキャリアライフタイムが短く設定
された第１の半導体層の存在により、ＩＧＢＴ動作時に
コレクタからのホールのインジェクションを抑制してス
イッチングによるエネルギー損失を低減することができ
る。
【０２３５】本発明に係る請求項１４記載の電力用半導
体装置によれば、ＩＧＢＴとして動作する場合に、金属
層あるいは第３の半導体層の存在によりオン電圧を低く
することができる。
体装置によれば、ＩＧＢＴとして動作する場合に、金属
層あるいは第３の半導体層の存在によりオン電圧を低く
することができる。
【０２３６】本発明に係る請求項１５記載の電力用半導
体装置によれば、第２の電界緩和手段の存在により、第
１の電界緩和手段に印加される電圧が低減され、第１の
電界緩和手段の形成領域を小さくでき、電力用半導体装
置の小型化、低コスト化が達成できる。
体装置によれば、第２の電界緩和手段の存在により、第
１の電界緩和手段に印加される電圧が低減され、第１の
電界緩和手段の形成領域を小さくでき、電力用半導体装
置の小型化、低コスト化が達成できる。
【０２３７】本発明に係る請求項１６記載の電力用半導
体装置によれば、第１〜第３の半導体領域の存在によ
り、空乏層が基板側面に及ぶのを完全に防止することが
できる。
体装置によれば、第１〜第３の半導体領域の存在によ
り、空乏層が基板側面に及ぶのを完全に防止することが
できる。
【０２３８】本発明に係る請求項１７記載の電力用半導
体装置によれば、電界緩和を効率的に行うことができ
る。
体装置によれば、電界緩和を効率的に行うことができ
る。
【０２３９】本発明に係る請求項１８記載の電力用半導
体装置の製造方法によれば、請求項１２記載の電力用半
導体装置を簡便に確実に得ることができる。
体装置の製造方法によれば、請求項１２記載の電力用半
導体装置を簡便に確実に得ることができる。
【０２４０】本発明に係る請求項１９記載の電力用半導
体装置の製造方法によれば、請求項１５記載の電力用半
導体装置を簡便に確実に得ることができる。
体装置の製造方法によれば、請求項１５記載の電力用半
導体装置を簡便に確実に得ることができる。
【図１】 本発明に係る電力用半導体装置の実施の形態
１の構成を説明する図である。
１の構成を説明する図である。
【図２】 本発明に係る電力用半導体装置の実施の形態
１の詳細な構成を説明する図である。
１の詳細な構成を説明する図である。
【図３】 本発明に係る電力用半導体装置の実施の形態
１の外観構成を示す図である。
１の外観構成を示す図である。
【図４】 本発明に係る電力用半導体装置の実施の形態
１の外観構成を示す図である。
１の外観構成を示す図である。
【図５】 本発明に係る電力用半導体装置の実施の形態
１変形例の構成を説明する図である。
１変形例の構成を説明する図である。
【図６】 本発明に係る電力用半導体装置の実施の形態
２の構成を説明する図である。
２の構成を説明する図である。
【図７】 本発明に係る電力用半導体装置の実施の形態
２の製造方法を説明する図である。
２の製造方法を説明する図である。
【図８】 本発明に係る電力用半導体装置の実施の形態
２の製造方法を説明する図である。
２の製造方法を説明する図である。
【図９】 本発明に係る電力用半導体装置の実施の形態
２の製造方法を説明する図である。
２の製造方法を説明する図である。
【図１０】 本発明に係る電力用半導体装置の実施の形
態３の構成を説明する図である。
態３の構成を説明する図である。
【図１１】 本発明に係る電力用半導体装置の実施の形
態３の変形例の構成を説明する図である。
態３の変形例の構成を説明する図である。
【図１２】 本発明に係る電力用半導体装置の実施の形
態３の変形例の構成を説明する図である。
態３の変形例の構成を説明する図である。
【図１３】 本発明に係る電力用半導体装置の実施の形
態４の構成を説明する図である。
態４の構成を説明する図である。
【図１４】 本発明に係る電力用半導体装置の実施の形
態５の構成を説明する図である。
態５の構成を説明する図である。
【図１５】 本発明に係る電力用半導体装置の実施の形
態５の動作を説明する図である。
態５の動作を説明する図である。
【図１６】 本発明に係る電力用半導体装置の実施の形
態５の動作を説明する図である。
態５の動作を説明する図である。
【図１７】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図１８】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図１９】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図２０】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図２１】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図２２】 本発明に係る電力用半導体装置の実施の形
態５の製造方法を説明する図である。
態５の製造方法を説明する図である。
【図２３】 本発明に係る電力用半導体装置の実施の形
態５の変形例の構成を説明する図である。
態５の変形例の構成を説明する図である。
【図２４】 本発明に係る電力用半導体装置の実施の形
態５の変形例の構成を説明する図である。
態５の変形例の構成を説明する図である。
【図２５】 本発明に係る電力用半導体装置の実施の形
態５の変形例の構成を説明する図である。
態５の変形例の構成を説明する図である。
【図２６】 本発明に係る電力用半導体装置の実施の形
態６の構成を説明する図である。
態６の構成を説明する図である。
【図２７】 本発明に係る電力用半導体装置の実施の形
態６の詳細な構成を説明する図である。
態６の詳細な構成を説明する図である。
【図２８】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図２９】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図３０】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図３１】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図３２】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図３３】 本発明に係る電力用半導体装置の実施の形
態６の製造方法を説明する図である。
態６の製造方法を説明する図である。
【図３４】 本発明に係る電力用半導体装置の実施の形
態６の変形例の構成を説明する図である。
態６の変形例の構成を説明する図である。
【図３５】 本発明に係る電力用半導体装置の実施の形
態６の変形例の構成を説明する図である。
態６の変形例の構成を説明する図である。
【図３６】 本発明に係る電力用半導体装置の実施の形
態６の変形例の構成を説明する図である。
態６の変形例の構成を説明する図である。
【図３７】 本発明に係る電力用半導体装置の実施の形
態６の変形例の構成を説明する図である。
態６の変形例の構成を説明する図である。
【図３８】 ３相インバータの構成を説明する図であ
る。
る。
【図３９】 従来の電力用半導体装置の構成を説明する
図である。
図である。
【図４０】 電力用半導体装置の平面構成を説明する図
である。
である。
【図４１】 電力用半導体装置の平面構成を説明する図
である。
である。
【図４２】 従来の電力用半導体装置の動作を説明する
図である。
図である。
【図４３】 従来の電力用半導体装置の動作を詳細に説
明する図である。
明する図である。
１ ｎ型ベース層、８，８ａ，８ｂ ｐ型ベース領域、
９，９ａ，９ｂ ｎ型エミッタ領域、１０，１０ａ，１
０ｂ ゲート絶縁膜、１１，１１ａ，１１ｂ ゲート電
極、１９ エミッタ電極、１９ａ，１９ｂ ソース電
極、５ｐ コレクタ電極、１３，１３Ａ 電流抑制用ダ
イオード、１３Ｂ〜１３Ｄ ショットキーダイオード、
１４ アノード領域、１５ カソード領域、２８，２８
ａ，２８ｂ ｐ型半導体領域。
９，９ａ，９ｂ ｎ型エミッタ領域、１０，１０ａ，１
０ｂ ゲート絶縁膜、１１，１１ａ，１１ｂ ゲート電
極、１９ エミッタ電極、１９ａ，１９ｂ ソース電
極、５ｐ コレクタ電極、１３，１３Ａ 電流抑制用ダ
イオード、１３Ｂ〜１３Ｄ ショットキーダイオード、
１４ アノード領域、１５ カソード領域、２８，２８
ａ，２８ｂ ｐ型半導体領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｈ 29/91 Ｄ
Claims (19)
- 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層の第１の主面の表面内に選択的に形
成された第２導電型の第１の半導体領域、前記第１の半
導体領域の表面内に選択的に形成された第１導電型の第
２の半導体領域、少なくとも、前記第２の半導体領域と
前記第１の半導体層の間の前記第１の半導体領域の表面
に接するように形成されたゲート絶縁膜、前記ゲート絶
縁膜上に形成されたゲート電極で構成されるユニットの
集合体と、 少なくとも前記第２の半導体領域に接するように形成さ
れた第１の主電極と、 前記第１の半導体層の第２の主面の表面内に前記ユニッ
トの集合体の形成領域に対応して選択的に形成された第
２導電型の第２の半導体層と、 前記第２の半導体層の表面に接するように形成された第
２の主電極と、 前記第１の半導体領域にチャネルが形成されるように前
記ゲート電極に電圧が印加された場合に、所定の条件下
で、前記第２の半導体層の周囲の前記第１の半導体層に
主電流が流入するのを抑制する電流抑制用素子と、を備
える電力用半導体装置。 - 【請求項２】 前記電流抑制用素子は、ｐｎ接合ダイオ
ードであって、 前記ダイオードの、第２導電型半導体層が前記第２の半
導体層の周囲の前記第１の半導体層に電気的に接続さ
れ、第１導電型半導体層が前記第２の主電極に電気的に
接続され、 前記所定の条件は、 前記第２の主電極に印加される電圧が、前記第１の主電
極に印加される電圧よりも大きい条件を含む、請求項１
記載の電力用半導体装置。 - 【請求項３】 前記ダイオードは、前記第２導電型半導
体層が、前記第２の半導体層の周囲の前記第１の半導体
層の形成領域上に形成され、 前記第１導電型半導体層が、少なくとも前記第２導電型
半導体層上に接するように形成される、請求項１記載の
電力用半導体装置。 - 【請求項４】 前記電流抑制用素子は、ショットキーダ
イオードであって、 前記第２の半導体層の周囲の前記第１の半導体層上に形
成された金属電極上に、前記ショットキーダイオードの
第２導電型の半導体層が形成され、 前記ショットキーダイオードの金属層が、前記第２の主
電極および前記半導体層に接触するように形成され、 前記金属層は、前記半導体層にショットキー接続する材
質で構成され、 前記所定の条件は、 前記第２の主電極に印加される電圧が、前記第１の主電
極に印加される電圧よりも大きい条件を含む、請求項１
記載の電力用半導体装置。 - 【請求項５】 前記電流抑制用素子は、ショットキーダ
イオードであって、 前記第２の半導体層の周囲の前記第１の半導体層上に形
成された金属電極上に、前記ショットキーダイオードの
第２導電型の半導体層が形成され、 前記第２の主電極は、前記ショットキーダイオードの金
属層と兼用され、 前記金属層は、前記第２の半導体層および前記半導体層
に接触するように形成され、 前記金属層は、前記第２の半導体層にはオーミック接続
され、前記半導体層にショットキー接続する材質で構成
され、 前記所定の条件は、 前記第２の主電極に印加される電圧が、前記第１の主電
極に印加される電圧よりも大きい条件を含む、請求項１
記載の電力用半導体装置。 - 【請求項６】 前記半導体層は、電子親和力がシリコン
よりも大きな半導体材料で構成される、請求項５記載の
電力用半導体装置。 - 【請求項７】 前記電流抑制用素子は、ＭＯＳトランジ
スタであって、 前記ＭＯＳトランジスタの第１の主電極が前記第２の半
導体層の周囲の前記第１の半導体層に電気的に接続さ
れ、前記ＭＯＳトランジスタの第２の主電極が前記第２
の主電極に電気的に接続され、 前記ゲート電極と前記ＭＯＳトランジスタのゲート電極
は相補的にオン状態なるように電圧が与えられる、請求
項１記載の電力用半導体装置。 - 【請求項８】 前記第２の半導体層の周囲の前記第１の
半導体層の形成領域を厚さ方向に延長した領域中に形成
される第１のライフタイム設定領域と、 前記第２の半導体層近傍の前記第１の半導体層中に、前
記第２の半導体層の形成領域に対応して形成された第２
のライフタイム設定領域と、をさらに備え、 前記第１および第２のライフタイム設定領域は、キャリ
アライフタイムが、前記第１の半導体層中のキャリアラ
イフタイムよりも短く設定される、請求項１〜７の何れ
かに記載の電力用半導体装置。 - 【請求項９】 前記第２のライフタイム設定領域のキャ
リアライフタイムは、前記第１のライフタイム設定領域
のキャリアライフタイムよりも短く設定される、請求項
８記載の電力用半導体装置。 - 【請求項１０】 第１導電型の第１の半導体層と、 前記第１の半導体層の第１の主面の表面内に選択的に形
成された第２導電型の第１の半導体領域、前記第１の半
導体領域の表面内に選択的に形成された第１導電型の第
２の半導体領域、少なくとも、前記第２の半導体領域と
前記第１の半導体層の間の前記第１の半導体領域の表面
に接するように形成された第１のゲート絶縁膜、前記第
１のゲート絶縁膜上に形成された第１のゲート電極で構
成される第１ユニットの集合体と、 前記第１の半導体層の第２の主面の表面内に選択的に形
成された第２導電型の第３の半導体領域、前記第３の半
導体領域の表面内に選択的に形成された第１導電型の第
４の半導体領域、少なくとも、前記第４の半導体領域と
前記第１の半導体層の間の前記第３の半導体領域の表面
に接するように形成された第２のゲート絶縁膜、前記第
２のゲート絶縁膜上に形成された第２のゲート電極で構
成される第２ユニットの集合体と、 少なくとも前記第２の半導体領域に接するように形成さ
れた第１の主電極と、 少なくとも前記第４の半導体領域に接するように形成さ
れた第２の主電極と、を備える電力用半導体装置。 - 【請求項１１】 前記第１の半導体層の厚み方向の中央
部よりも、前記第２ユニットの集合体よりの位置に、少
なくとも、前記第１および第２のユニットの集合体の形
成領域の広さに対応する広さで形成された、ライフタイ
ム設定領域をさらに備え、 前記ライフタイム設定領域のキャリアライフタイムは、
前記第１の半導体層よりも短く設定される、請求項１０
記載の電力用半導体装置。 - 【請求項１２】 前記第１の半導体層は、前記第１ユニ
ットの集合体側と、前記第２ユニットの集合体側とで、
結晶面方位および結晶軸方位のうち少なくとも一方が異
なっており、 前記ライフタイム設定領域は、前記ライフタイム設定領
域は、前記第１ユニットの集合体側の前記第１の半導体
層と、前記第２ユニットの集合体側の前記第１の半導体
層の境界領域である、請求項１１記載の電力用半導体装
置。 - 【請求項１３】 前記第１の半導体層の厚み方向の中央
部よりも、前記第２ユニットの集合体よりの所定位置か
ら、前記第２ユニットの集合体までの前記第１の半導体
層のキャリアライフタイムは、前記第１ユニットの集合
体側の前記第１の半導体層よりも短く設定される、請求
項１０記載の電力用半導体装置。 - 【請求項１４】 前記第１の半導体層の厚み方向の中央
部よりも、前記第２ユニットの集合体よりの位置に、少
なくとも、前記第１および第２のユニットの集合体の形
成領域の広さに対応する広さで形成された、金属層ある
いは不純物濃度が前記第１の半導体層よりも高濃度の第
１導電型の第３の半導体層をさらに備える、請求項１０
記載の電力用半導体装置。 - 【請求項１５】 第１導電型半導体層と、 前記第１導電型半導体層の第１の主面の表面内に選択的
に形成された第２導電型半導体層と、 前記第２導電型半導体層の周囲の前記第１導電型半導体
層中の電界を緩和する第１の電界緩和手段と、 前記第１導電型半導体層の第２の主面表面上に選択的に
形成された電極層と、 前記電極層よりも外側の前記第１導電型半導体層中の電
界を緩和する第２の電界緩和手段とを備える、電力用半
導体装置。 - 【請求項１６】 前記第１の電界緩和手段よりも外側の
前記第１導電型半導体層の第１の主面の表面内に選択的
に形成された第１導電型の第１の半導体領域と、 前記第２の電界緩和手段よりも外側の前記第１導電型半
導体層の第２の主面の表面内に選択的に形成された第１
導電型の第２の半導体領域と、 前記第１導電型半導体層の側面に選択的に形成された第
１導電型の第３の半導体領域と、をさらに備える、請求
項１５記載の電力用半導体装置。 - 【請求項１７】 前記第１の電界緩和手段は、 前記第１導電型半導体層の第１の主面の表面内にリング
状に同心で形成された第２導電型の第１のリング領域を
同心状に複数含み、 前記第２の電界緩和手段は、 前記第１導電型半導体層の第２の主面の表面内にリング
状に同心で形成された第２導電型の第２のリング領域を
複数含み、 前記複数の第１および第２のリング領域の配設間隔は内
側から順に広くなるように設定される、請求項１５また
は請求項１６記載の電力用半導体装置。 - 【請求項１８】 (ａ)第１導電型の第１の半導体基板を
準備し、前記第１の半導体基板の第１の主面の表面内に
選択的に第２導電型の第１の半導体領域を形成し、前記
第１の半導体領域の表面内に選択的に第１導電型の第２
の半導体領域を形成し、少なくとも、前記第２の半導体
領域と前記第１の半導体層の間の前記第１の半導体領域
の表面に接するように第１のゲート絶縁膜を形成し、前
記第１のゲート絶縁膜上に第１のゲート電極を形成して
第１ユニットの集合体を形成する工程と、 (ｂ)第１導電型の第２の半導体基板を準備し、前記第２
の半導体基板の第１の主面の表面内に選択的に第２導電
型の第３の半導体領域を形成し、前記第３の半導体領域
の表面内に選択的に第１導電型の第４の半導体領域を形
成し、少なくとも、前記第４の半導体領域と前記第１の
半導体層の間の前記第３の半導体領域の表面に接するよ
うに第２のゲート絶縁膜を形成し、前記第２のゲート絶
縁膜上に第２のゲート電極を形成して第２ユニットの集
合体を形成する工程と、 (ｃ)前記第１および第２の半導体基板のそれぞれの第２
の主面どうしを貼り合わせ法により接合する工程と、を
備える電力用半導体装置の製造方法。 - 【請求項１９】 (ａ)第１導電型の第１の半導体基板を
準備し、その第１の主面の表面内に選択的に第２導電型
半導体層を形成し、前記第２導電型半導体層の周囲に、
前記第１導電型半導体層中の電界を緩和する第１の電界
緩和手段を形成する工程と、 (ｂ)第１導電型の第２の半導体基板を準備し、その第１
の主面上に形成されるべき電極層よりも外側の前記第２
の半導体基板の電界を緩和する第２の電界緩和手段を形
成する工程と、 (ｃ)前記第１および第２の半導体基板のそれぞれの第２
の主面どうしを貼り合わせ法により接合する工程と、を
備える電力用半導体装置の製造方法。
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