JP2000201058A

JP2000201058A - 半導体装置

Info

Publication number: JP2000201058A
Application number: JP11000363A
Authority: JP
Inventors: Makoto Ishitani; 真石谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-01-05
Filing date: 1999-01-05
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】プロセスのばらつき等によって生じる遅延回
路における遅延時間のばらつきを判定し、該ばらつきに
応じた遅延時間の調整を行うことができる遅延回路を備
えた半導体装置を得る。【解決手段】プロセスのばらつき等によって比較遅延
回路３の遅延時間Ｄがばらつき、基準遅延回路２にあら
かじめ設定された基準遅延時間Ｄref1及びＤref2に対し
て遅延時間Ｄが、Ｄ＜Ｄref1の場合、もっとも遅延時間
の長い第１遅延回路５１を用いて信号の遅延を行い、Ｄ
ref1≦Ｄ＜Ｄref2の場合、第１遅延回路５１よりも遅延
時間の短い第２遅延回路５２を用いて信号の遅延を行
い、Ｄ≧Ｄref2の場合、もっとも遅延時間の短い第３遅
延回路５３を用いて信号の遅延を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延回路を備えた
半導体装置に関し、特にプロセスのばらつき等によって
生じる遅延時間のばらつきを調整することができる遅延
回路を備えた半導体装置に関するものである。

【０００２】

【従来の技術】図７は、従来のインバータを用いた遅延
回路の例を示した回路図である。図７において、遅延回
路２００は、複数のインバータ、例えば図７ではインバ
ータ２０１〜２０６を直列に接続して形成されている。
このような遅延回路２００は、直列に接続されたインバ
ータの数を変えることによって所望の遅延時間を得るも
のであり、配線によって生じる遅延に相当する遅延時間
を得るため等に、半導体装置を形成する半導体集積回路
内に形成されている。

【０００３】

【発明が解決しようとする課題】しかし、このような半
導体集積回路を形成するプロセスのばらつき等によって
インバータによる遅延時間がばらつき、必要とする遅延
時間が得られない場合があった。このため、半導体装置
において、内部配線とインバータのばらつきの相違によ
って、回路動作に支障をきたして不良品となってしまう
場合があり、このような場合、回路構成を変えて新たな
回路による半導体装置を再度作成していた。このよう
に、プロセスのばらつき等による遅延回路の遅延時間の
ばらつきに対応するためには、回路の変更及び回路を再
度形成するプロセスを行う必要があり、コストが増加す
るという問題があった。

【０００４】本発明は、上記のような問題を解決するた
めになされたものであり、プロセスのばらつき等によっ
て生じる遅延回路における遅延時間のばらつきを判定
し、該ばらつきに応じた遅延時間の調整を行うことがで
きる遅延回路を備えた半導体装置を得ることを目的とす
る。

【０００５】なお、本発明と構成が異なるが、特開平９
−３０４４８４号公報では、あらかじめ設定された基準
ディレイ値と外部クロックのサイクルを比較する回路
と、メインディレイ回路と複数の調整用ディレイ回路で
構成されている内部ディレイ回路からなり、モードレジ
スタセット時に基準ディレイ値と外部クロックのサイク
ルを比較して内部ディレイ値を自動的に最適化する同期
式半導体記憶装置が開示されている。また、本発明と目
的及び構成が異なるが、縦続接続された（ｎ＋１）個の
インバータの各出力抵抗と、隣接するインバータの接続
点と共通電位点との間にそれぞれ接続されたスイッチ及
びコンデンサの直列回路とを備え、遅延時間の最小調整
単位の微小化を行うことができる可変遅延回路が開示さ
れている。

【０００６】

【課題を解決するための手段】この発明に係る半導体装
置は、遅延回路を備えた半導体装置において、遅延時間
のばらつきを判定するために使用される遅延回路で構成
された比較遅延回路部と、遅延時間の基準値となる少な
くとも１つの所定の基準遅延時間に設定される遅延回路
で構成された基準遅延回路部と、該基準遅延回路部の基
準遅延時間を基にして比較遅延回路部における遅延時間
のばらつきを判定する遅延時間判定回路部と、異なる遅
延時間に設定された複数の遅延回路を有し、遅延時間判
定回路部の判定結果に応じて該各遅延回路の１つを選択
して、所望の信号に対する遅延を行う遅延調整回路部と
を備えるものである。

【０００７】また、この発明に係る半導体装置は、遅延
回路を備えた半導体装置において、遅延時間のばらつき
を判定するために使用される遅延回路で構成された比較
遅延回路部と、遅延時間の基準値となる少なくとも１つ
の所定の基準遅延時間に設定される遅延回路で構成され
た基準遅延回路部と、該基準遅延回路部の基準遅延時間
を基にして比較遅延回路部における遅延時間のばらつき
を判定する遅延時間判定回路部と、該遅延時間判定回路
部の判定結果を外部装置に出力する判定出力回路部と、
異なる遅延時間に設定された複数の遅延回路を有し、判
定出力回路部から出力された判定結果に応じて外部装置
により該各遅延回路の１つが選択され、該選択された遅
延回路を用いて所望の信号に対する遅延を行う遅延調整
回路部とを備えるものである。

【０００８】また、この発明に係る半導体装置は、請求
項１又は請求項２のいずれかにおいて、具体的には、上
記比較遅延回路部は、プロセスのばらつきに応じて遅延
時間がばらつく遅延回路で構成され、上記基準遅延回路
部は、プロセスのばらつきによる影響を受けない抵抗及
びコンデンサを用いて形成された少なくとも１つの遅延
回路で構成され、該遅延回路は、あらかじめ所定の基準
遅延時間に設定されるものである。

【０００９】また、この発明に係る半導体装置は、請求
項１から請求項３のいずれかにおいて、具体的には、上
記比較遅延回路部及び基準遅延回路部は、電源投入時に
入力される所定の信号に対してそれぞれ遅延を行い、遅
延時間判定回路部は、比較遅延回路部及び基準遅延回路
部からそれぞれ入力される遅延信号から遅延時間のばら
つきを判定するものである。

【００１０】また、この発明に係る半導体装置は、遅延
回路を備えた半導体装置において、遅延時間のばらつき
を判定するために使用される遅延回路で構成され、外部
装置から入力される信号の遅延を行って外部装置に出力
する比較遅延回路部と、異なる遅延時間に設定された複
数の遅延回路を有し、比較遅延回路部における遅延時間
のばらつきに応じて外部装置から該各遅延回路の１つが
選択され、該選択された遅延回路を用いて所望の信号に
対する遅延を行う遅延調整回路部とを備えるものであ
る。

【００１１】また、この発明に係る半導体装置は、請求
項２又は請求項５のいずれかにおいて、具体的には、上
記遅延調整回路部は、複数の遅延回路の１つを選択する
ためのヒューズが設けられた設定回路を備え、外部装置
によって該ヒューズが溶断されることにより各遅延回路
の１つが固定して選択されるものである。

【００１２】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
半導体装置の例を示した回路図である。図１において、
半導体装置１は、トランジスタの影響を受けないプロセ
ス的に安定した抵抗とコンデンサで形成され基準となる
遅延時間に設定された基準遅延回路２と、プロセスのば
らつき等による遅延時間のばらつきを判定するために使
用する遅延回路の比較遅延回路３と、基準遅延回路２の
遅延時間に対する比較遅延回路３の遅延時間の大きさを
判定し、該判定結果を出力する遅延時間判定回路４と、
該遅延時間判定回路４の判定結果に応じて遅延時間を可
変して調整する遅延調整回路５とを備えている。

【００１３】基準遅延回路２の入力には、電源投入時に
接地電位から時間をおいて電源電位へと変化する内部信
号が入力される。基準遅延回路２には比較遅延回路３が
接続され、更に基準遅延回路２及び比較遅延回路３は、
それぞれ遅延時間判定回路４にそれぞれ接続されてい
る。また、遅延時間判定回路４は、遅延調整回路５に接
続されている。遅延調整回路５の入力には、遅延を行う
内部信号が入力され、該内部信号は、遅延調整回路５に
よって調整された遅延時間だけ遅延されて出力される。

【００１４】基準遅延回路２は、インバータ１１，１
２、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯ
Ｓと呼ぶ）１３、抵抗１４，１５及びコンデンサ１６，
１７で形成されている。抵抗１４とコンデンサ１６で所
定の遅延時間に設定された１つの遅延回路を形成してお
り、抵抗１５とコンデンサ１７で所定の遅延時間に設定
されたもう１つの遅延回路を形成している。インバータ
１１，１２及びＮ−ＭＯＳ１３は、コンデンサ１６及び
１７にそれぞれ蓄積された電荷を接地にバイパスするバ
イパス回路を形成している。

【００１５】基準遅延回路２において、インバータ１１
及び１２は直列に接続され、該直列回路の出力をなすイ
ンバータ１２の出力は抵抗１４の一端に接続され、抵抗
１４の他端はコンデンサ１６を介して接地されている。
抵抗１４とコンデンサ１６との接続部は、抵抗１５の一
端に接続されており、該接続部をＡとする。抵抗１５の
他端はコンデンサ１７を介して接地されており、抵抗１
５とコンデンサ１７との接続部をＢとする。また、イン
バータ１１と１２との接続部はＮ−ＭＯＳ１３のゲート
に接続され、Ｎ−ＭＯＳ１３において、ドレインは接続
部Ｂに接続され、ソースは接地されている。インバータ
１１の入力は、基準遅延回路２の入力をなしており、イ
ンバータ１２の出力、接続部Ａ及び接続部Ｂは、それぞ
れ基準遅延回路２の出力をなしている。

【００１６】比較遅延回路３は、７つのインバータ２１
〜２７が順に直列に接続されて形成されており、６つの
インバータ２１〜２６で遅延回路を形成し、該遅延回路
の出力信号の信号レベルをインバータ２７で反転してい
る。インバータ２１の入力は、比較遅延回路３の入力を
なしてインバータ１２の出力に接続され、インバータ２
６及び２７の各出力が比較遅延回路３の出力をなしてい
る。

【００１７】遅延時間判定回路４は、インバータ３１〜
３６、トランスファゲート３７，３８及び２入力ＮＡＮ
Ｄ回路３９〜４１で形成され、インバータ３１及び３２
が逆方向に並列に接続されてもう１つのラッチ回路を形
成し、該ラッチ回路の出力信号の信号レベルをインバー
タ３５で反転している。同様に、インバータ３３及び３
４が逆方向に並列に接続されて１つのラッチ回路を形成
し、該ラッチ回路の出力信号の信号レベルをインバータ
３６で反転している。トランスファゲート３７は、Ｐチ
ャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと呼
ぶ）３７ａとＮ−ＭＯＳ３７ｂの各入出力端子を並列に
接続して形成されている。同様に、トランスファゲート
３８は、Ｐ−ＭＯＳ３８ａとＮ−ＭＯＳ３８ｂの各入出
力端子を並列に接続して形成されている。

【００１８】遅延時間判定回路４において、Ｐ−ＭＯＳ
３７ａと３８ａの各ゲートは互いに接続され、該接続部
は、比較遅延回路３におけるインバータ２６の出力に接
続されている。また、Ｎ−ＭＯＳ３７ｂと３８ｂの各ゲ
ートは互いに接続され、該接続部は、比較遅延回路３に
おけるインバータ２７の出力に接続されている。トラン
スファゲート３７において、一方の入出力端子は、基準
遅延回路２の接続部Ａに接続され、他方の入出力端子
は、インバータ３１の入力とインバータ３２の出力との
接続部に接続されている。インバータ３１の出力とイン
バータ３２の入力との接続部は、インバータ３５の入力
に接続されると共にＮＡＮＤ回路３９の一方の入力に接
続され、インバータ３５の出力はＮＡＮＤ回路４０及び
４１におけるそれぞれの一方の入力に接続されている。

【００１９】トランスファゲート３８において、一方の
入出力端子は、基準遅延回路２の接続部Ｂに接続され、
他方の入出力端子は、インバータ３３の入力とインバー
タ３４の出力との接続部に接続されている。インバータ
３３の出力とインバータ３４の入力との接続部は、イン
バータ３６の入力に接続されると共にＮＡＮＤ回路３９
及び４０の各他方の入力にそれぞれ接続され、インバー
タ３６の出力はＮＡＮＤ回路４１の他方の入力に接続さ
れている。ＮＡＮＤ回路３９〜４１の各出力は、それぞ
れ遅延時間判定回路４の出力をなしている。

【００２０】次に、遅延調整回路５は、第１遅延回路５
１、第２遅延回路５２、第３遅延回路５３及び遅延時間
切換回路５４で形成され、第１遅延回路５１、第２遅延
回路５２及び第３遅延回路５３は、それぞれ異なる遅延
時間に設定されている。例えば入力された信号の信号レ
ベルが反転しないように、異なる偶数のインバータを直
列に接続してそれぞれ形成され、第１遅延回路５１の遅
延時間がもっとも長く、第３遅延回路５３の遅延時間が
もっとも短く、第２遅延回路５２の遅延時間が該２つの
遅延時間の中間の値になるように形成されている。遅延
時間切換回路５４は、第１遅延回路５１、第２遅延回路
５２及び第３遅延回路５３を切り換えて遅延時間の調整
を行うものであり、２入力ＮＯＲ回路５６〜５８及び３
入力ＮＯＲ回路５９で形成されている。

【００２１】第１遅延回路５１、第２遅延回路５２及び
第３遅延回路５３の各入力は、それぞれ接続されて遅延
調整回路５の入力をなし、該入力には遅延を行う信号が
入力される。第１遅延回路５１の出力はＮＯＲ回路５６
の一方の入力に、第２遅延回路５２の出力はＮＯＲ回路
５７の一方の入力に、第３遅延回路５３の出力はＮＯＲ
回路５８の一方の入力にそれぞれ接続されている。ま
た、ＮＯＲ回路５６の他方の入力はＮＡＮＤ回路３９の
出力に、ＮＯＲ回路５７の他方の入力はＮＡＮＤ回路４
０の出力に、ＮＯＲ回路５８の他方の入力はＮＡＮＤ回
路４１の出力にそれぞれ接続されている。ＮＯＲ回路５
６〜５８の各出力は、ＮＯＲ回路５９の対応する入力に
接続され、ＮＯＲ回路５９の出力は、遅延調整回路５の
出力をなしている。

【００２２】このような構成において、基準遅延回路２
は、入力された信号に対して２種類の所定の遅延時間で
遅延した各信号を遅延時間判定回路４に出力すると共
に、比較遅延回路３は、基準遅延回路２に入力された信
号を遅延させた信号を遅延時間判定回路４に出力する。
遅延時間判定回路４は、比較遅延回路３から入力された
信号と、基準遅延回路２から入力された２つの信号とを
比較して、基準遅延回路２の２つの基準遅延時間Ｄref1
及びＤref2（Ｄref2＞Ｄref1）に対する比較遅延回路３
による遅延時間Ｄの関係を判定する。

【００２３】遅延調整回路５は、遅延時間判定回路４で
判定された結果に応じて、第１遅延回路５１、第２遅延
回路５２又は第３遅延回路５３のいずれかを用いて入力
された信号の遅延を行う。例えば、遅延調整回路５は、
遅延時間Ｄが基準遅延時間Ｄref1よりも小さい場合、遅
延時間のもっとも長い第１遅延回路５１を用い、遅延時
間Ｄが基準遅延時間Ｄref2よりも大きい場合、遅延時間
のもっとも短い第３遅延回路５３を用い、その他の場合
は第２遅延回路５２を用いて入力される信号の遅延を行
う。

【００２４】図２から図４は、図１で示した半導体装置
１における各部の波形を示したタイミングチャートであ
り、図２はＤ＜Ｄref1の場合を、図３はＤref1≦Ｄ＜Ｄ
ref2の場合を、図４はＤ≧Ｄref2の場合をそれぞれ示し
ており、図２から図４を用いて、半導体装置１の動作に
ついてもう少し詳細に説明する。

【００２５】なお、図２から図４において、（ａ）はイ
ンバータ１１の入力波形を、（ｂ）はインバータ１１の
出力波形を、（ｃ）はインバータ２６の出力波形を、
（ｄ）はインバータ２７の出力波形を、（ｅ）は基準遅
延回路２の接続部Ａの波形を、（ｆ）は基準遅延回路２
の接続部Ｂの波形を、（ｇ）はインバータ３１の出力波
形を、（ｈ）はインバータ３３の出力波形をそれぞれ示
している。

【００２６】電源が投入されると、インバータ１１の入
力には、接地電位となる「Ｌ」レベルから、時間をおい
て、電源電位となる「Ｈ」レベルへと変化する信号が入
力される。該信号が「Ｌ」レベルから「Ｈ」レベルに立
ち上がってから基準遅延時間Ｄref1後に、基準遅延回路
２の接続部Ａは「Ｌ」レベルから「Ｈ」レベルに立ち上
がる。また、インバータ１１の入力信号が「Ｌ」レベル
から「Ｈ」レベルに立ち上がってから基準遅延時間Ｄre
f2後に、基準遅延回路２の接続部Ｂは「Ｌ」レベルから
「Ｈ」レベルに立ち上がる。更に、インバータ１１の入
力信号が「Ｌ」レベルから「Ｈ」レベルに立ち上がって
から遅延時間Ｄ後に、比較遅延回路３の出力であるイン
バータ２６及び２７の各出力の信号レベルがそれぞれ変
化する。

【００２７】ここで、図２を参照しながら、Ｄ＜Ｄref1
の場合について説明する。インバータ１１の入力が
「Ｌ」レベルから「Ｈ」レベルに立ち上がってから遅延
時間Ｄまでは、比較遅延回路３のインバータ２６の出力
は「Ｌ」レベル、インバータ２７の出力は「Ｈ」レベル
であることからトランスファゲート３７及び３８はオン
して導通状態にある。

【００２８】このため、基準遅延回路２の接続部Ａの
「Ｌ」レベルの電位がトランスファゲート３７を介して
インバータ３１に入力され、インバータ３１の出力は
「Ｈ」レベルに、インバータ３５の出力は「Ｌ」レベル
になる。同時に、基準遅延回路２の接続部Ｂの「Ｌ」レ
ベルの電位がトランスファゲート３８を介してインバー
タ３３に入力され、インバータ３３の出力は「Ｈ」レベ
ルに、インバータ３６の出力は「Ｌ」レベルになる。こ
の状態において、ＮＡＮＤ回路３９〜４１の各出力の
内、ＮＡＮＤ回路３９の出力のみ「Ｌ」レベルとなり、
その他の出力は「Ｈ」レベルとなることから、遅延調整
回路５におけるＮＯＲ回路５７及び５８の各出力は、第
２遅延回路５２及び第３遅延回路５３の出力レベルに関
係なく、それぞれ「Ｌ」レベルとなる。

【００２９】次に、インバータ１１の入力が「Ｌ」レベ
ルから「Ｈ」レベルに立ち上がってから遅延時間Ｄが経
過すると、比較遅延回路３のインバータ２６の出力は
「Ｌ」レベルから「Ｈ」レベルに立ち上がり、インバー
タ２７の出力は「Ｈ」レベルから「Ｌ」レベルに立ち下
がることから、トランスファゲート３７及び３８は共に
オフして遮断状態となる。このため、インバータ３１及
び３３の各出力は「Ｈ」レベルにそれぞれラッチされ、
ＮＡＮＤ回路３９〜４１の内、ＮＡＮＤ回路３９の出力
のみが「Ｌ」レベルとなる。

【００３０】このことから、ＮＡＮＤ回路３９〜４１の
各出力の内、ＮＡＮＤ回路３９の出力のみ「Ｌ」レベル
となり、その他の出力は「Ｈ」レベルとなることから、
遅延調整回路５におけるＮＯＲ回路５７及び５８の各出
力は、第２遅延回路５２及び第３遅延回路５３の出力レ
ベルに関係なく、それぞれ「Ｌ」レベルとなる。一方、
遅延調整回路５のＮＯＲ回路５６の出力は、第１遅延回
路５１の出力が「Ｈ」レベルから「Ｌ」レベルに立ち下
がると「Ｌ」レベルから「Ｈ」レベルに立ち上がり、Ｎ
ＯＲ回路５９の出力は「Ｈ」レベルから「Ｌ」レベルに
立ち下がる。このように、第１〜第３遅延回路の各入力
に入力された信号は、もっとも遅延時間の長い第１遅延
回路５１を用いて遅延されることになる。

【００３１】次に、図３を参照しながら、Ｄref1≦Ｄ＜
Ｄref2の場合について説明する。インバータ１１の入力
が「Ｌ」レベルから「Ｈ」レベルに立ち上がってから基
準遅延時間Ｄref1までは、上記Ｄ＜Ｄref1の場合におけ
る遅延時間Ｄまでの状態と同じである。

【００３２】次に、インバータ１１の入力が「Ｌ」レベ
ルから「Ｈ」レベルに立ち上がってから基準遅延時間Ｄ
ref1が経過すると、基準遅延回路２の接続部Ａの電位が
「Ｌ」レベルから「Ｈ」レベルに立ち上がり、インバー
タ３１の出力は「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。この状態において、ＮＡＮＤ回路３９〜４１の各
出力の内、ＮＡＮＤ回路４０の出力のみ「Ｌ」レベルと
なり、その他の出力は「Ｈ」レベルとなる。

【００３３】次に、インバータ１１の入力が「Ｌ」レベ
ルから「Ｈ」レベルに立ち上がってから遅延時間Ｄ以降
になると、比較遅延回路３のインバータ２６の出力は
「Ｌ」レベルから「Ｈ」レベルの立ち上がり、インバー
タ２７の出力は「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。このため、トランスファゲート３７及び３８は共
にオフして遮断状態となり、インバータ３１の出力は
「Ｌ」レベルに、インバータ３３の出力は「Ｈ」レベル
にそれぞれラッチされる。

【００３４】このことから、インバータ１１の入力が
「Ｌ」レベルから「Ｈ」レベルに立ち上がってから基準
遅延時間Ｄref1が経過した後は、ＮＡＮＤ回路３９〜４
１の各出力の内、ＮＡＮＤ回路４０の出力のみ「Ｌ」レ
ベルとなり、その他の出力は「Ｈ」レベルとなることか
ら、遅延調整回路５におけるＮＯＲ回路５６及び５８の
各出力は、第１遅延回路５１及び第３遅延回路５３の出
力レベルに関係なく、それぞれ「Ｌ」レベルとなる。一
方、遅延調整回路５のＮＯＲ回路５７の出力は、第２遅
延回路５２の出力が「Ｈ」レベルから「Ｌ」レベルに立
ち下がると「Ｌ」レベルから「Ｈ」レベルに立ち上が
り、ＮＯＲ回路５９の出力は「Ｈ」レベルから「Ｌ」レ
ベルに立ち下がる。このように、第１〜第３遅延回路の
各入力に入力された信号は、第２遅延回路５２を用いて
遅延されることになる。

【００３５】次に、図４を参照しながら、Ｄ≧Ｄref2の
場合について説明する。インバータ１１の入力が「Ｌ」
レベルから「Ｈ」レベルに立ち上がってから基準遅延時
間Ｄref1までは、上記Ｄ＜Ｄref1の場合における遅延時
間Ｄまでの状態と同じである。また、インバータ１１の
入力が「Ｌ」レベルから「Ｈ」レベルに立ち上がってか
ら基準遅延時間Ｄref2を経過するまでは、上記Ｄref1≦
Ｄ＜Ｄref2の場合における遅延時間Ｄまでの状態と同じ
である。

【００３６】次に、インバータ１１の入力が「Ｌ」レベ
ルから「Ｈ」レベルに立ち上がってから基準遅延時間Ｄ
ref2が経過すると、基準遅延回路２の接続部Ｂの電位が
「Ｌ」レベルから「Ｈ」レベルに立ち上がり、インバー
タ３３の出力は「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。この状態において、ＮＡＮＤ回路３９〜４１の各
出力の内、ＮＡＮＤ回路４１の出力のみ「Ｌ」レベルと
なり、その他の出力は「Ｈ」レベルとなる。

【００３７】次に、インバータ１１の入力が「Ｌ」レベ
ルから「Ｈ」レベルに立ち上がってから基準遅延時間Ｄ
以降になると、比較遅延回路３のインバータ２６の出力
は「Ｌ」レベルから「Ｈ」レベルの立ち上がり、インバ
ータ２７の出力は「Ｈ」レベルから「Ｌ」レベルに立ち
下がる。このため、トランスファゲート３７及び３８は
共にオフして遮断状態となり、インバータ３１及び３３
の各出力はそれぞれ「Ｌ」レベルにラッチされる。

【００３８】このことから、インバータ１１の入力が
「Ｌ」レベルから「Ｈ」レベルに立ち上がってから基準
遅延時間Ｄref2が経過した後は、ＮＡＮＤ回路３９〜４
１の各出力の内、ＮＡＮＤ回路４１の出力のみ「Ｌ」レ
ベルとなり、その他の出力は「Ｈ」レベルとなることか
ら、遅延調整回路５におけるＮＯＲ回路５６及び５７の
各出力は、第１遅延回路５１及び第２遅延回路５２の出
力レベルに関係なく、それぞれ「Ｌ」レベルとなる。一
方、遅延調整回路５のＮＯＲ回路５８の出力は、第３遅
延回路５３の出力が「Ｈ」レベルから「Ｌ」レベルに立
ち下がると「Ｌ」レベルから「Ｈ」レベルに立ち上が
り、ＮＯＲ回路５９の出力は「Ｈ」レベルから「Ｌ」レ
ベルに立ち下がる。このように、第１〜第３遅延回路の
各入力に入力された信号は、最も遅延時間の短い第３遅
延回路５３を用いて遅延されることになる。

【００３９】このように、本実施の形態１における半導
体装置は、プロセスのばらつき等によって比較遅延回路
３の遅延時間Ｄがばらつき、基準遅延回路２にあらかじ
め設定された基準遅延時間Ｄref1及びＤref2に対して遅
延時間Ｄが、Ｄ＜Ｄref1の場合、もっとも遅延時間の長
い第１遅延回路５１を用いて信号の遅延を行い、Ｄref1
≦Ｄ＜Ｄref2の場合、第１遅延回路５１よりも遅延時間
の短い第２遅延回路５２を用いて信号の遅延を行い、Ｄ
≧Ｄref2の場合、もっとも遅延時間の短い第３遅延回路
５３を用いて信号の遅延を行うようにした。

【００４０】このことから、基準となる遅延時間に設定
された基準遅延回路２の各抵抗とコンデンサをトランジ
スタの影響を受けないプロセス的に安定したもので形成
すると共に、プロセスによるばらつき等からトランジス
タの遅延が変化した場合においても、第１〜第３遅延回
路の内いずれかが所望の遅延時間になるように設計して
おくことによって、一定の遅延時間を得ることができる
ため、外部より遅延時間の調整を行う必要がなく、電源
投入と共に自動的に遅延回路における遅延時間の調整を
行うことができる。また、基準遅延回路２を形成する抵
抗とコンデンサを、実際に使用する配線素材と同じもの
で形成することにより、配線素材のばらつきに対する遅
延時間のばらつきに対しても対応することができる。

【００４１】実施の形態２．実施の形態１では、第１〜
第３遅延回路の選択を行って遅延時間の調整を行う動作
を電源投入ごとに自動的に行ったが、プロセスのばらつ
き等によるトランジスタの遅延のばらつきを製造時に１
回だけ調整するようにしてもよく、このようにしたもの
を本発明の実施の形態２とする。図５は、本発明の実施
の形態２における半導体装置の例を示した回路図であ
る。なお、図５では、図１と同じものは同じ符号で示し
ており、ここではその説明を省略する。

【００４２】図５において、半導体装置６１は、基準遅
延回路２と、比較遅延回路３と、遅延時間判定回路４
と、電源投入時に入力される所定の信号に応じて該遅延
時間判定回路４の判定結果を外部装置（図示せず）に出
力する判定出力回路６２と、該判定出力回路６２から出
力される判定結果に応じて外部装置より遅延時間の調整
が行われる遅延調整回路６３とを備えている。

【００４３】判定出力回路６２は、トランスファゲート
７１〜７３及びインバータ７４で形成されている。トラ
ンスファゲート７１は、Ｐ−ＭＯＳ７１ａとＮ−ＭＯＳ
７１ｂの各入出力端子を並列に接続して形成され、トラ
ンスファゲート７２は、Ｐ−ＭＯＳ７２ａとＮ−ＭＯＳ
７２ｂの各入出力端子を並列に接続して形成されてい
る。同様に、トランスファゲート７３は、Ｐ−ＭＯＳ７
３ａとＮ−ＭＯＳ７３ｂの各入出力端子を並列に接続し
て形成されている。

【００４４】判定出力回路６２において、Ｐ−ＭＯＳ７
１ａ、７２ａ及び７３ａの各ゲートは互いに接続され、
該接続部は、インバータ７４の出力に接続されている。
また、Ｎ−ＭＯＳ７１ｂ、７２ｂ及び７３ｂの各ゲート
は互いに接続され、該接続部は、インバータ７４の入力
に接続され、所定の特殊動作モード時に活性化され
「Ｌ」レベルから「Ｈ」レベルへと変化する信号が入力
される。

【００４５】トランスファゲート７１において、一方の
入出力端子は、遅延時間判定回路４のＮＡＮＤ回路３９
の出力に接続され、他方の入出力端子は、外部装置との
接続が行われるパッド７７に接続されている。トランス
ファゲート７２において、一方の入出力端子は、遅延時
間判定回路４のＮＡＮＤ回路４０の出力に接続され、他
方の入出力端子は、外部装置との接続が行われるパッド
７８に接続されている。また、トランスファゲート７３
において、一方の入出力端子は、遅延時間判定回路４の
ＮＡＮＤ回路４１の出力に接続され、他方の入出力端子
は、外部装置との接続が行われるパッド７９に接続され
ている。

【００４６】次に、遅延調整回路６３は、第１遅延回路
５１、第２遅延回路５２、第３遅延回路５３、遅延時間
切換回路５４、第１設定回路８１、第２設定回路８２及
び第３設定回路８４で形成されている。第１設定回路８
１は、ヒューズ８１ａと抵抗８１ｂの直列回路で形成さ
れており、ヒューズ８１ａと抵抗８１ｂとの接続部は、
ＮＯＲ回路５６の一方の入力に接続され、該ＮＯＲ回路
５６の入力は、ヒューズ８１ａを介して、外部から所定
の電源電圧が印加される電源端子Ｖddに接続されると共
に、抵抗８１ｂを介して接地されている。

【００４７】第２設定回路８２は、ヒューズ８２ａと抵
抗８２ｂの直列回路で形成されており、ヒューズ８２ａ
と抵抗８２ｂとの接続部は、ＮＯＲ回路５７の一方の入
力に接続され、該ＮＯＲ回路５７の入力は、ヒューズ８
２ａを介して電源端子Ｖddに接続されると共に抵抗８２
ｂを介して接地されている。同様に、第３設定回路８３
は、ヒューズ８３ａと抵抗８３ｂの直列回路で形成され
ており、ヒューズ８３ａと抵抗８３ｂとの接続部は、Ｎ
ＯＲ回路５８の一方の入力に接続され、該ＮＯＲ回路５
８の入力は、ヒューズ８３ａを介して電源端子Ｖddに接
続されると共に抵抗８３ｂを介して接地されている。

【００４８】このような構成において、製造時に、電源
が投入されてインバータ１１の入力が「Ｌ」レベルから
「Ｈ」レベルに立ち上がり、遅延時間判定回路４におけ
る各ＮＡＮＤ回路３９〜４１のそれぞれの出力から出力
される遅延時間の判定結果に応じて、遅延調整回路６３
の各ヒューズ８１ａ〜８３ａのいずれかが溶断されて、
第１遅延回路５１、第２遅延回路５２及び第３遅延回路
５３の内、いずれかの遅延回路を使用して信号の遅延が
行われるようにする。

【００４９】このような、半導体装置６１における遅延
時間の調整動作を行う動作モード時に、判定出力回路６
２は、インバータ７４の入力に「Ｈ」レベルの信号が入
力される。該信号によって、トランスファゲート７１〜
７３はそれぞれオンして導通状態となり、ＮＡＮＤ回路
３９の出力電位はトランスファゲート７１を介してパッ
ド７７に、ＮＡＮＤ回路４０の出力電位はトランスファ
ゲート７２を介してパッド７８に、ＮＡＮＤ回路４１の
出力電位はトランスファゲート７３を介してパッド７９
にそれぞれ印加される。

【００５０】外部装置（図示せず）は、パッド７７〜７
９の各電位から、比較遅延回路３の遅延時間Ｄと、基準
遅延回路２の基準遅延時間Ｄref1及びＤref2との関係
が、Ｄ＜Ｄref1の場合は第１設定回路８１のヒューズ８
１ａを、Ｄref1≦Ｄ＜Ｄref2の場合は第２設定回路８２
のヒューズ８２ａを、Ｄ≧Ｄref2の場合は第３設定回路
８３のヒューズ８３ａを溶断する。

【００５１】遅延調整回路６３において、ヒューズ８１
ａが溶断されると、ＮＯＲ回路５６の一方の入力は抵抗
８１ｂを介して接地され、ＮＯＲ回路５７の一方の入力
はヒューズ８２ａを介して、ＮＯＲ回路５８の一方の入
力はヒューズ８３ａを介してそれぞれ電源電位が印加さ
れている。このことから、ＮＯＲ回路５７及び５８の各
出力は、対応する第２遅延回路５２及び第３遅延回路５
３の出力レベルに関係なくそれぞれ「Ｌ」レベルにな
る。一方、ＮＯＲ回路５６の出力は、第１遅延回路５１
の出力が「Ｈ」レベルから「Ｌ」レベルに立ち下がると
「Ｌ」レベルから「Ｈ」レベルに立ち上がり、ＮＯＲ回
路５９の出力は「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。

【００５２】同様に、ヒューズ８２ａが溶断されると、
ＮＯＲ回路５７の一方の入力は抵抗８２ｂを介して接地
され、ＮＯＲ回路５６の一方の入力はヒューズ８１ａを
介して、ＮＯＲ回路５８の一方の入力はヒューズ８３ａ
を介してそれぞれ電源電位が印加されている。このこと
から、ＮＯＲ回路５７の出力は、第２遅延回路５２の出
力が「Ｈ」レベルから「Ｌ」レベルに立ち下がると
「Ｌ」レベルから「Ｈ」レベルに立ち上がることによっ
て、ＮＯＲ回路５９の出力は「Ｈ」レベルから「Ｌ」レ
ベルに立ち下がる。

【００５３】同様に、ヒューズ８３ａが溶断されると、
ＮＯＲ回路５８の一方の入力は抵抗８３ｂを介して接地
され、ＮＯＲ回路５６の一方の入力はヒューズ８１ａを
介して、ＮＯＲ回路５７の一方の入力はヒューズ８２ａ
を介してそれぞれ電源電位が印加されている。このこと
から、ＮＯＲ回路５８の出力は、第３遅延回路５３の出
力が「Ｈ」レベルから「Ｌ」レベルに立ち下がると
「Ｌ」レベルから「Ｈ」レベルに立ち上がることによっ
て、ＮＯＲ回路５９の出力は「Ｈ」レベルから「Ｌ」レ
ベルに立ち下がる。

【００５４】このように、本実施の形態２における半導
体装置は、プロセスのばらつき等によって比較遅延回路
３の遅延時間Ｄがばらつき、基準遅延回路２にあらかじ
め設定された基準遅延時間Ｄref1及びＤref2に対して遅
延時間Ｄが、Ｄ＜Ｄref1の場合、外部装置によってヒュ
ーズ８１ａが溶断されてもっとも遅延時間の長い第１遅
延回路５１を用いて信号の遅延を行い、Ｄref1≦Ｄ＜Ｄ
ref2の場合、外部装置によってヒューズ８２ａが溶断さ
れて第１遅延回路５１よりも遅延時間の短い第２遅延回
路５２を用いて信号の遅延を行い、Ｄ≧Ｄref2の場合、
外部装置によってヒューズ８３ａが溶断されてもっとも
遅延時間の短い第３遅延回路５３を用いて信号の遅延を
行うようにした。

【００５５】このことから、プロセスのばらつき等に影
響されることなく所望の遅延時間を得ることができると
共に、電源投入ごとに遅延時間の調整を行う必要がな
く、温度変化等の周囲の状態変化による回路動作のばら
つきをなくすことができ、安定した遅延時間を得ること
ができる。また、基準遅延回路２を形成する抵抗とコン
デンサを、実際に使用する配線素材と同じもので形成す
ることにより、配線素材のばらつきに対する遅延時間の
ばらつきに対しても対応することができる。

【００５６】実施の形態３．実施の形態２では、半導体
装置内でプロセスのばらつき等による遅延時間のばらつ
きを検出したが、外部装置によってプロセスのばらつき
等による遅延時間のばらつきを検出するようにしてもよ
く、このようにしたものを本発明の実施の形態３とす
る。図６は、本発明の実施の形態３における半導体装置
の例を示した回路図である。なお、図６では、図５と同
じものは同じ符号で示しており、ここではその説明を省
略する。

【００５７】図６において、半導体装置９１は、プロセ
スのばらつき等による遅延時間のばらつきを判定するた
めに使用する遅延回路の比較遅延回路９２と遅延調整回
路６３とを備えている。比較遅延回路９２は、８つのイ
ンバータ１０１〜１０８が順に直列に接続されて遅延回
路を形成しており、比較遅延回路９２の入力をなすイン
バータ１０１の入力は、外部装置（図示せず）との接続
が行われるパッド１０９に、比較遅延回路９２の出力を
なすインバータ１０８の出力は、外部装置との接続が行
われるパッド１１０にそれぞれ接続されている。

【００５８】このような構成において、製造時に外部装
置によって、比較遅延回路９２のパッド１０９の電位レ
ベルを変化させ、該外部装置は、これによる比較遅延回
路９２のパッド１１０の電位レベルの変化を検出するこ
とにより、比較遅延回路９２の遅延時間Ｄを検出する。
外部装置は、検出した遅延時間Ｄ、あらかじめ設定され
た基準遅延時間Ｄref1及びＤref2との関係が、Ｄ＜Ｄre
f1の場合は第１遅延回路８１のヒューズ８１ａを、Ｄre
f1≦Ｄ＜Ｄref2の場合は第２遅延回路８２のヒューズ８
２ａを、Ｄ≧Ｄref2の場合は第３遅延回路８３のヒュー
ズ８３ａを溶断する。

【００５９】このように、本実施の形態３における半導
体装置は、実施の形態２と同様の効果を得ることができ
ると共に、プロセスのばらつき等による遅延時間のばら
つきを判定する回路を外部装置に設けたことから、回路
の簡略化を行うことができる。

【００６０】なお、実施の形態１及び実施の形態２で
は、あらかじめ設定された２つの基準遅延時間Ｄref1，
Ｄref2を使用する場合を例にして説明したが、本発明は
これに限定するものではなく、少なくと１つの基準遅延
時間を用いてプロセスのばらつき等による遅延時間のば
らつきを判定するようにすればよい。また、実施の形態
１及び実施の形態２における比較遅延回路３、及び実施
の形態３における比較遅延回路９２における直列に接続
されたインバータの数は一例であり、本発明はこれに限
定するものではない。

【００６１】

【発明の効果】請求項１に係る半導体装置は、基準遅延
回路部にあらかじめ設定された基準遅延時間を基にし
て、プロセスのばらつき等による比較遅延回路部の遅延
時間のばらつきを判定し、該判定結果に応じて遅延調整
回路部の各遅延回路の内の１つを選択して所望の信号に
対する遅延を行うようにした。このことから、プロセス
によるばらつき等からトランジスタの遅延が変化した場
合においても、遅延調整回路部における各遅延回路の内
いずれかが所望の遅延時間になるように設計しておくこ
とによって、プロセスのばらつき等に影響されることな
く所望の遅延時間を得ることができるため、外部より遅
延時間の調整を行う必要がなく、遅延回路における遅延
時間の調整を自動的に行うことができる。

【００６２】請求項２に係る半導体装置は、基準遅延回
路部にあらかじめ設定された基準遅延時間を基にして、
プロセスのばらつき等による比較遅延回路部の遅延時間
のばらつきを判定し、該判定結果に応じて遅延調整回路
部の各遅延回路の内の１つが外部装置によって選択され
所望の信号に対して遅延を行うようにした。このことか
ら、プロセスによるばらつき等からトランジスタの遅延
が変化した場合においても、遅延調整回路部における各
遅延回路の内いずれかが所望の遅延時間になるように設
計しておくことによって一定の遅延時間を得ることがで
きるため、プロセスのばらつき等に影響されることなく
所望の遅延時間を得ることができる。

【００６３】請求項３に係る半導体装置は、請求項１又
は請求項２のいずれかにおいて、具体的には、比較遅延
回路部を、プロセスのばらつきに応じて遅延時間がばら
つく遅延回路で構成し、基準となる遅延時間に設定され
た基準遅延回路部の遅延回路を、プロセスのばらつき等
による影響を受けない抵抗とコンデンサを用いて形成し
た。このことから、比較遅延回路部における遅延時間の
ばらつきを正確に判定することができると共に、該抵抗
とコンデンサを、実際に使用する配線素材と同じもので
形成することにより、配線素材のばらつきに対する遅延
時間のばらつきに対しても対応することができる。

【００６４】請求項４に係る半導体装置は、請求項１か
ら請求項３のいずれかにおいて、具体的には、上記比較
遅延回路部及び基準遅延回路部は、電源投入時に入力さ
れる所定の信号に対してそれぞれ遅延を行うようにし
た。このことから、電源投入と共に遅延回路における遅
延時間の調整を行うことができる。

【００６５】請求項５に係る半導体装置は、外部装置か
ら入力される信号に対して比較遅延回路部で遅延を行っ
て外部装置に出力し、外部装置はプロセスのばらつき等
による比較遅延回路部の遅延時間のばらつきを判定し、
該判定結果に応じて遅延調整回路部の各遅延回路の内の
１つが外部装置によって選択され所望の信号に対して遅
延を行うようにした。このことから、プロセスによるば
らつき等からトランジスタの遅延が変化した場合におい
ても、遅延調整回路部における各遅延回路の内いずれか
が所望の遅延時間になるように設計しておくことによっ
て一定の遅延時間を得ることができるため、プロセスの
ばらつき等に影響されることなく所望の遅延時間を得る
ことができる。更に、プロセスのばらつき等による遅延
時間のばらつきを判定する回路を外部装置に設けたこと
から、回路の簡略化を行うことができる。

【００６６】請求項６に係る半導体装置は、請求項２又
は請求項５のいずれかにおいて、具体的には、外部装置
によって遅延調整回路部における設定回路のヒューズが
溶断されて、各遅延回路の１つが固定して選択されるよ
うにした。このことから、遅延時間の調整を製造時に１
回行うだけでよく、温度変化等の周囲の状態変化による
回路動作のばらつきをなくすことができ、安定した遅延
時間を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体装置の
例を示した回路図である。

【図２】図１で示した半導体装置１における各部の波
形を示したタイミングチャートである。

【図３】図１で示した半導体装置１における各部の波
形を示したタイミングチャートである。

【図４】図１で示した半導体装置１における各部の波
形を示したタイミングチャートである。

【図５】本発明の実施の形態２における半導体装置の
例を示した回路図である。

【図６】本発明の実施の形態３における半導体装置の
例を示した回路図である。

【図７】従来の遅延回路の例を示した回路図である。

【符号の説明】

１，６１，９１半導体装置、２基準遅延回路、
３，９２比較遅延回路、４遅延時間判定回路、
５，６３遅延調整回路、５１第１遅延回路、５
２第２遅延回路、５３第３遅延回路、５４遅
延時間切換回路、６２判定出力回路、８１第１設
定回路、８２第２設定回路、第３設定回路。

Claims

【特許請求の範囲】

【請求項１】遅延回路を備えた半導体装置において、遅延時間のばらつきを判定するために使用される遅延回
路で構成された比較遅延回路部と、遅延時間の基準値となる少なくとも１つの所定の基準遅
延時間に設定される遅延回路で構成された基準遅延回路
部と、該基準遅延回路部の基準遅延時間を基にして上記比較遅
延回路部における遅延時間のばらつきを判定する遅延時
間判定回路部と、異なる遅延時間に設定された複数の遅延回路を有し、遅
延時間判定回路部の判定結果に応じて該各遅延回路の１
つを選択して、所望の信号に対する遅延を行う遅延調整
回路部と、を備えることを特徴とする半導体装置。
【請求項２】遅延回路を備えた半導体装置において、遅延時間のばらつきを判定するために使用される遅延回
路で構成された比較遅延回路部と、遅延時間の基準値となる少なくとも１つの所定の基準遅
延時間に設定される遅延回路で構成された基準遅延回路
部と、該基準遅延回路部の基準遅延時間を基にして上記比較遅
延回路部における遅延時間のばらつきを判定する遅延時
間判定回路部と、該遅延時間判定回路部の判定結果を外部装置に出力する
判定出力回路部と、異なる遅延時間に設定された複数の遅延回路を有し、判
定出力回路部から出力された判定結果に応じて外部装置
により該各遅延回路の１つが選択され、該選択された遅
延回路を用いて所望の信号に対する遅延を行う遅延調整
回路部と、を備えることを特徴とする半導体装置。
【請求項３】上記比較遅延回路部は、プロセスのばら
つきに応じて遅延時間がばらつく遅延回路で構成され、
上記基準遅延回路部は、プロセスのばらつきによる影響
を受けない抵抗及びコンデンサを用いて形成された少な
くとも１つの遅延回路で構成され、該遅延回路は、あら
かじめ上記所定の基準遅延時間に設定されることを特徴
とする請求項１又は請求項２のいずれかに記載の半導体
装置。
【請求項４】上記比較遅延回路部及び基準遅延回路部
は、電源投入時に入力される所定の信号に対してそれぞ
れ遅延を行い、上記遅延時間判定回路部は、比較遅延回
路部及び基準遅延回路部からそれぞれ入力される遅延信
号から遅延時間のばらつきを判定することを特徴とする
請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】遅延回路を備えた半導体装置において、遅延時間のばらつきを判定するために使用される遅延回
路で構成され、外部装置から入力される信号の遅延を行
って外部装置に出力する比較遅延回路部と、異なる遅延時間に設定された複数の遅延回路を有し、比
較遅延回路部における遅延時間のばらつきに応じて外部
装置から該各遅延回路の１つが選択され、該選択された
遅延回路を用いて所望の信号に対する遅延を行う遅延調
整回路部と、を備えることを特徴とする半導体装置。
【請求項６】上記遅延調整回路部は、複数の遅延回路
の１つを選択するためのヒューズが設けられた設定回路
を備え、外部装置によって該ヒューズが溶断されること
により各遅延回路の１つが固定して選択されることを特
徴とする請求項２又は請求項５のいずれかに記載の半導
体装置。