JP2000201065A - 論理回路 - Google Patents
論理回路Info
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Abstract
(57)【要約】
【課題】 １個のトランジスタで２個のトランジスタで
実現されていた論理回路を実現する。 【解決手段】 バックゲートの端子を他のトランジスタ
とは独立して取り出すことのできるＰＭＯＳトランジス
タを用いた論理回路において、バックゲートの論理が
「１」のときゲートの論理に関係なくオフし、前記バッ
クゲートの論理が「０」で前記ゲートの論理が「０」の
ときオンし「１」のときオフするよう、しきい値電圧を
設定したＰＭＯＳトランジスタを用いたことを特徴とす
る論理回路。
実現されていた論理回路を実現する。 【解決手段】 バックゲートの端子を他のトランジスタ
とは独立して取り出すことのできるＰＭＯＳトランジス
タを用いた論理回路において、バックゲートの論理が
「１」のときゲートの論理に関係なくオフし、前記バッ
クゲートの論理が「０」で前記ゲートの論理が「０」の
ときオンし「１」のときオフするよう、しきい値電圧を
設定したＰＭＯＳトランジスタを用いたことを特徴とす
る論理回路。
Description
【０００１】
【発明の属する技術分野】本発明は、従来では２トラン
ジスタで構成していた回路を１トランジスタで構成でき
るようにした論理回路に関するものである。
ジスタで構成していた回路を１トランジスタで構成でき
るようにした論理回路に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタでは、基板バ
イアス効果によるトランジスタのしきい値電圧の変動を
抑えるために、図７の(a)、(b)のＮＭＯＳトランジスタ
Ｔ１１，ＰＭＯＳトランジスタＴ１２に示すように、基
板電位をソース電位に固定するのが一般的であった。こ
のため、同極性の２つのトランジスタの接続は、直列接
続では図７の(c)に、また並列接続では図７の(d)に示す
ように接続されていた。図７の(a)〜(d)において、１〜
３は入力端子、４は出力端子、５は接地端子である。
イアス効果によるトランジスタのしきい値電圧の変動を
抑えるために、図７の(a)、(b)のＮＭＯＳトランジスタ
Ｔ１１，ＰＭＯＳトランジスタＴ１２に示すように、基
板電位をソース電位に固定するのが一般的であった。こ
のため、同極性の２つのトランジスタの接続は、直列接
続では図７の(c)に、また並列接続では図７の(d)に示す
ように接続されていた。図７の(a)〜(d)において、１〜
３は入力端子、４は出力端子、５は接地端子である。
【０００３】まず、図７の(c)は、２個のＮＭＯＳトラ
ンジスタＴ１１、Ｔ１１’を直列接続して、それらの各
ゲートを入力端子１，２に接続し、一方のトランジスタ
Ｔ１１のソースを入力端子３に接続し、他方のトランジ
スタＴ１１’のドレインを出力端子４に接続し、バック
ゲートを接地端子５に接続したものである。
ンジスタＴ１１、Ｔ１１’を直列接続して、それらの各
ゲートを入力端子１，２に接続し、一方のトランジスタ
Ｔ１１のソースを入力端子３に接続し、他方のトランジ
スタＴ１１’のドレインを出力端子４に接続し、バック
ゲートを接地端子５に接続したものである。
【０００４】この回路では、両入力端子１，２を電源レ
ベル（Ｖｄｄ）に接続したときトランジスタＴ１１，Ｔ
１１’がオンし、入力端子３と出力端子４の間が導通す
る。なお、トランジスタＴ１１，Ｔ１１’をＰＭＯＳト
ランジスタに置換したときは、両入力端子１，２を接地
レベル（ＧＮＤ）に接続したとき、同様に動作する。
ベル（Ｖｄｄ）に接続したときトランジスタＴ１１，Ｔ
１１’がオンし、入力端子３と出力端子４の間が導通す
る。なお、トランジスタＴ１１，Ｔ１１’をＰＭＯＳト
ランジスタに置換したときは、両入力端子１，２を接地
レベル（ＧＮＤ）に接続したとき、同様に動作する。
【０００５】次に、図７の(d)は、ＮＭＯＳトランジス
タＴ１１，Ｔ１１’を並列接続して、それらのゲートを
入力端子１，２に接続し、両トランジスタＴ１１，Ｔ１
１’のソースを入力端子３に接続し、ドレインを出力端
子４に接続し、バックゲートを接地端子５に接続したも
のである。
タＴ１１，Ｔ１１’を並列接続して、それらのゲートを
入力端子１，２に接続し、両トランジスタＴ１１，Ｔ１
１’のソースを入力端子３に接続し、ドレインを出力端
子４に接続し、バックゲートを接地端子５に接続したも
のである。
【０００６】この回路では、入力端子１，２のいずれか
一方を電源レベル（Ｖｄｄ）に接続したときその電圧Ｖ
ｄｄがゲートに印加する側のトランジスタがオンし、入
力端子３と出力端子４がの間が導通する。なお、トラン
ジスタＴ１１，Ｔ１１’をＰＭＯＳトランジスタに置換
したときは、入力端子１又は２を接地レベル（ＧＮＤ）
に接続したとき、同様に動作する。
一方を電源レベル（Ｖｄｄ）に接続したときその電圧Ｖ
ｄｄがゲートに印加する側のトランジスタがオンし、入
力端子３と出力端子４がの間が導通する。なお、トラン
ジスタＴ１１，Ｔ１１’をＰＭＯＳトランジスタに置換
したときは、入力端子１又は２を接地レベル（ＧＮＤ）
に接続したとき、同様に動作する。
【０００７】このように、従来では、３個の入力端子の
内の１個を入力信号端子、２個を制御端子として構成す
るとき、２個のトランジスタを使用した直列又は並列接
続の回路が必要であった。
内の１個を入力信号端子、２個を制御端子として構成す
るとき、２個のトランジスタを使用した直列又は並列接
続の回路が必要であった。
【０００８】一方、基板電位を操作する回路手法とし
て、ダイナミックスレッショルドＣＭＯＳ（ＤＴＣＭＯ
Ｓ）回路がREALIZE社の低消費電力高速ＬＳＩ技術のp.3
41に示されている。この回路は、図７の(e)に示すよう
に、ＮＭＯＳトランジスタＴ１１のゲート端子と基板端
子を接続した回路であり、ゲート電位によってそのトラ
ンジスタＴ１１のしきい値電圧が基板バイアス効果によ
り高くなったり低くなったりする。
て、ダイナミックスレッショルドＣＭＯＳ（ＤＴＣＭＯ
Ｓ）回路がREALIZE社の低消費電力高速ＬＳＩ技術のp.3
41に示されている。この回路は、図７の(e)に示すよう
に、ＮＭＯＳトランジスタＴ１１のゲート端子と基板端
子を接続した回路であり、ゲート電位によってそのトラ
ンジスタＴ１１のしきい値電圧が基板バイアス効果によ
り高くなったり低くなったりする。
【０００９】この図７の(e)において、ゲートを入力端
子１に接続し、ソースを入力端子３に接続し、ドレイン
を出力端子４に接続したとき、入力端子１を電源レベル
（Ｖｄｄ）に接続すると、トランジスタＴ１１はオン
し、且つしきい値電圧が低下するので、基板端子をソー
スに接続したときよりもオン抵抗が小さくなる。逆に、
入力端子１を接地レベル（ＧＮＤ）に接続すると、トラ
ンジスタＴ１１はオフし、且つしきい値電圧が高くなる
ので、基板端子をソースに接続したときよりもオフ抵抗
が大きくなる。
子１に接続し、ソースを入力端子３に接続し、ドレイン
を出力端子４に接続したとき、入力端子１を電源レベル
（Ｖｄｄ）に接続すると、トランジスタＴ１１はオン
し、且つしきい値電圧が低下するので、基板端子をソー
スに接続したときよりもオン抵抗が小さくなる。逆に、
入力端子１を接地レベル（ＧＮＤ）に接続すると、トラ
ンジスタＴ１１はオフし、且つしきい値電圧が高くなる
ので、基板端子をソースに接続したときよりもオフ抵抗
が大きくなる。
【００１０】しかし、この回路を用いても、３個の入力
端子をもつ論理回路を構成するときは、図７の(c)、(d)
と同様に、直列回路や並列回路を構成する２個のトラン
ジスタが必要となっていた。
端子をもつ論理回路を構成するときは、図７の(c)、(d)
と同様に、直列回路や並列回路を構成する２個のトラン
ジスタが必要となっていた。
【００１１】
【発明が解決しようとする課題】以上のように従来で
は、１個の入力端子、２個の制御端子、１個の出力端子
を有する論理回路を構成するとき、２個のトランジスタ
を必要としていた。
は、１個の入力端子、２個の制御端子、１個の出力端子
を有する論理回路を構成するとき、２個のトランジスタ
を必要としていた。
【００１２】本発明の課題は、１個の入力端子、２個の
制御端子、１個の出力端子を有する論理回路を１個のト
ランジスタで構成できるようにすることである。
制御端子、１個の出力端子を有する論理回路を１個のト
ランジスタで構成できるようにすることである。
【００１３】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、バックゲートの端子を他のトランジス
タとは独立して取り出すことのできるＰＭＯＳトランジ
スタを用いた論理回路において、バックゲートの論理が
「１」のときゲートの論理に関係なくオフし、前記バッ
クゲートの論理が「０」で前記ゲートの論理が「０」の
ときオンし「１」のときオフするよう、しきい値電圧を
設定したＰＭＯＳトランジスタを用いて構成した。
の第１の発明は、バックゲートの端子を他のトランジス
タとは独立して取り出すことのできるＰＭＯＳトランジ
スタを用いた論理回路において、バックゲートの論理が
「１」のときゲートの論理に関係なくオフし、前記バッ
クゲートの論理が「０」で前記ゲートの論理が「０」の
ときオンし「１」のときオフするよう、しきい値電圧を
設定したＰＭＯＳトランジスタを用いて構成した。
【００１４】第２の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「０」のときゲートの論理に関係なくオ
ンし、前記バックゲートの論理が「１」で前記ゲートの
論理が「０」のときオンし「１」のときオフするよう、
しきい値電圧を設定したＰＭＯＳトランジスタを用いて
構成した。
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「０」のときゲートの論理に関係なくオ
ンし、前記バックゲートの論理が「１」で前記ゲートの
論理が「０」のときオンし「１」のときオフするよう、
しきい値電圧を設定したＰＭＯＳトランジスタを用いて
構成した。
【００１５】第３の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「０」のときゲートの論理に関係なくオ
フし、前記バックゲートの論理が「１」で前記ゲートの
論理が「１」のときオンし「０」のときオフするよう、
しきい値電圧を設定したＮＭＯＳトランジスタを用いて
構成した。
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「０」のときゲートの論理に関係なくオ
フし、前記バックゲートの論理が「１」で前記ゲートの
論理が「１」のときオンし「０」のときオフするよう、
しきい値電圧を設定したＮＭＯＳトランジスタを用いて
構成した。
【００１６】第４の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「１」のときゲートの論理に関係なくオ
ンし、前記バックゲートの論理が「０」で前記ゲートの
論理が「１」のときオンし「０」のときオフするよう、
しきい値電圧を設定したＮＭＯＳトランジスタを用いて
構成した。
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートの論理が「１」のときゲートの論理に関係なくオ
ンし、前記バックゲートの論理が「０」で前記ゲートの
論理が「１」のときオンし「０」のときオフするよう、
しきい値電圧を設定したＮＭＯＳトランジスタを用いて
構成した。
【００１７】第５の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＶｄｄのときのしきい値電圧をＶｔ、前記バッ
クゲートがＧＮＤのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 （−Ｖｄｄ−ΔＶｔ）＜Ｖｔ＜−Ｖｄｄ に設定したＰＭＯＳトランジスタを用いて構成した。
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＶｄｄのときのしきい値電圧をＶｔ、前記バッ
クゲートがＧＮＤのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 （−Ｖｄｄ−ΔＶｔ）＜Ｖｔ＜−Ｖｄｄ に設定したＰＭＯＳトランジスタを用いて構成した。
【００１８】第６の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＶｄｄのときのしきい値電圧をＶｔ、前記バッ
クゲートがＧＮＤのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 （−Ｖｄｄ＋ΔＶｔ）＜Ｖｔ＜０ に設定したＰＭＯＳトランジスタを用いて構成した。
トランジスタとは独立して取り出すことのできるＰＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＶｄｄのときのしきい値電圧をＶｔ、前記バッ
クゲートがＧＮＤのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 （−Ｖｄｄ＋ΔＶｔ）＜Ｖｔ＜０ に設定したＰＭＯＳトランジスタを用いて構成した。
【００１９】第７の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＧＮＤのときのしきい値電圧をＶｔ、前記バッ
クゲートがＶｄｄのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 Ｖｄｄ＜Ｖｔ＜（Ｖｔ＋ΔＶｔ） に設定したＮＭＯＳトランジスタを用いて構成した。
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＧＮＤのときのしきい値電圧をＶｔ、前記バッ
クゲートがＶｄｄのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 Ｖｄｄ＜Ｖｔ＜（Ｖｔ＋ΔＶｔ） に設定したＮＭＯＳトランジスタを用いて構成した。
【００２０】第８の発明は、バックゲートの端子を他の
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＧＮＤのときのしきい値電圧をＶｔ、前記バッ
クゲートがＶｄｄのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 ０＜Ｖｔ＜（Ｖｔ−ΔＶｔ） に設定したＮＭＯＳトランジスタを用いて構成した。
トランジスタとは独立して取り出すことのできるＮＭＯ
Ｓトランジスタを用いた論理回路において、前記バック
ゲートがＧＮＤのときのしきい値電圧をＶｔ、前記バッ
クゲートがＶｄｄのときのしきい値電圧の減少をΔＶｔ
とするとき、前記Ｖｔを、 ０＜Ｖｔ＜（Ｖｔ−ΔＶｔ） に設定したＮＭＯＳトランジスタを用いて構成した。
【００２１】第９の発明は、前記第１又は第５の発明の
ＰＭＯＳトランジスタと前記第４他は第８の発明のＮＭ
ＯＳトランジスタのバックゲートを共通接続して第１の
入力端子とし、ゲートを共通接続して第２の入力端子と
し、ドレインを共通接続して出力端子として構成した。
ＰＭＯＳトランジスタと前記第４他は第８の発明のＮＭ
ＯＳトランジスタのバックゲートを共通接続して第１の
入力端子とし、ゲートを共通接続して第２の入力端子と
し、ドレインを共通接続して出力端子として構成した。
【００２２】第１０の発明は、前記第２又は第６の発明
のＰＭＯＳトランジスタと前記第３又は第７の発明のＮ
ＭＯＳトランジスタのバックゲートを共通接続して第１
の入力端子とし、ゲートを共通接続して第２の入力端子
とし、ドレインを共通接続して出力端子として構成し
た。
のＰＭＯＳトランジスタと前記第３又は第７の発明のＮ
ＭＯＳトランジスタのバックゲートを共通接続して第１
の入力端子とし、ゲートを共通接続して第２の入力端子
とし、ドレインを共通接続して出力端子として構成し
た。
【００２３】
【発明の実施の形態】［実施形態１］図１は本発明の実
施形態１の論理回路を示す図である。これは、高しきい
値電圧の１個のＰＭＯＳトランジスタＴ１で構成した論
理回路を示すものであり、そのトランジスタＴ１のゲー
トは入力端子１に、バックゲートは入力端子２に、ソー
スは入力端子３に、ドレインは出力端子４に接続されて
いる。
施形態１の論理回路を示す図である。これは、高しきい
値電圧の１個のＰＭＯＳトランジスタＴ１で構成した論
理回路を示すものであり、そのトランジスタＴ１のゲー
トは入力端子１に、バックゲートは入力端子２に、ソー
スは入力端子３に、ドレインは出力端子４に接続されて
いる。
【００２４】ここでは、電源電圧をＶｄｄ、トランジス
タＴ１のしきい値電圧をＶｔ、バックゲート（入力端子
２）を接地レベル（ＧＮＤ）に接続したときのしきい値
電圧の減少分をΔＶｔとしたとき、しきい値電圧Ｖｔ
を、 （−Ｖｄｄ−ΔＶｔ）＜Ｖｔ＜−Ｖｄｄ に設定している。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2
Ｖとしたとき、Ｖｔ＝−0.5Ｖとしたものである。
タＴ１のしきい値電圧をＶｔ、バックゲート（入力端子
２）を接地レベル（ＧＮＤ）に接続したときのしきい値
電圧の減少分をΔＶｔとしたとき、しきい値電圧Ｖｔ
を、 （−Ｖｄｄ−ΔＶｔ）＜Ｖｔ＜−Ｖｄｄ に設定している。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2
Ｖとしたとき、Ｖｔ＝−0.5Ｖとしたものである。
【００２５】いま、Ｖｄｄを論理「１」、ＧＮＤを論理
「０」とする。そして、ソース（入力端子３）が論理
「１」であるとき、バックゲート（入力端子２）が論理
「１」であれば、トランジスタＴ１はバックゲートがソ
ースに接続されたのと等価で、そのしきい値電圧はＶｔ
であり、 ｜Ｖｄｄ｜＜｜Ｖｔ｜ であるから、ゲート（入力端子１）が論理「１」、
「０」のいずれであっても、トランジスタＴ１はオフの
ままである。
「０」とする。そして、ソース（入力端子３）が論理
「１」であるとき、バックゲート（入力端子２）が論理
「１」であれば、トランジスタＴ１はバックゲートがソ
ースに接続されたのと等価で、そのしきい値電圧はＶｔ
であり、 ｜Ｖｄｄ｜＜｜Ｖｔ｜ であるから、ゲート（入力端子１）が論理「１」、
「０」のいずれであっても、トランジスタＴ１はオフの
ままである。
【００２６】次に、バックゲート（入力端子２）が論理
「０」であれば、トランジスタＴ１のしきい値電圧はΔ
Ｖｔだけ減少し、 ｜Ｖｔ＋ΔＶｔ｜＜Ｖｄｄ であるから、ゲート（入力端子１）が論理「０」のとき
トランジスタＴ１はオンするが、論理「１」のときはオ
ンしない。
「０」であれば、トランジスタＴ１のしきい値電圧はΔ
Ｖｔだけ減少し、 ｜Ｖｔ＋ΔＶｔ｜＜Ｖｄｄ であるから、ゲート（入力端子１）が論理「０」のとき
トランジスタＴ１はオンするが、論理「１」のときはオ
ンしない。
【００２７】つまり、このトランジスタＴ１は、入力端
子１，２の信号が共に論理「０」になったときのみ、ト
ランジスタＴ１がオンし、それ以外ではオフすることに
なる。これは、前述した図７の(c)のＮＭＯＳトランジ
スタＴ１１，Ｔ１１’をＰＭＯＳトランジスタに置換し
たときの論理動作と同等の動作である。
子１，２の信号が共に論理「０」になったときのみ、ト
ランジスタＴ１がオンし、それ以外ではオフすることに
なる。これは、前述した図７の(c)のＮＭＯＳトランジ
スタＴ１１，Ｔ１１’をＰＭＯＳトランジスタに置換し
たときの論理動作と同等の動作である。
【００２８】［実施形態２］図２は本発明の実施形態２
の論理回路を示す図である。これは、低しきい値電圧の
１個のＰＭＯＳトランジスタＴ２で構成した論理回路を
示すものであり、そのトランジスタＴ２のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
の論理回路を示す図である。これは、低しきい値電圧の
１個のＰＭＯＳトランジスタＴ２で構成した論理回路を
示すものであり、そのトランジスタＴ２のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
【００２９】ここでは、しきい値電圧Ｖｔを、 （−Ｖｄｄ＋ΔＶｔ）＜Ｖｔ＜０ としている。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2Ｖと
したとき、Ｖｔ＝−0.1Ｖとしたものである。
したとき、Ｖｔ＝−0.1Ｖとしたものである。
【００３０】いま、ソース（入力端子３）に論理「１」
の信号を印加したとき、バックゲート（入力端子２）が
論理「１」であれば、トランジスタＴ１はバックゲート
がソースに接続されたのと等価で、そのしきい値電圧は
Ｖｔであり、 ｜Ｖｔ｜＜｜Ｖｄｄ｜ であるから、入力端子１が論理「０」のとき、トランジ
スタＴ１はオンし、論理「１」のときオフする。
の信号を印加したとき、バックゲート（入力端子２）が
論理「１」であれば、トランジスタＴ１はバックゲート
がソースに接続されたのと等価で、そのしきい値電圧は
Ｖｔであり、 ｜Ｖｔ｜＜｜Ｖｄｄ｜ であるから、入力端子１が論理「０」のとき、トランジ
スタＴ１はオンし、論理「１」のときオフする。
【００３１】次に、バックゲート（入力端子２）が論理
「０」であれば、トランジスタＴ１のしきい値電圧はΔ
Ｖｔだけ減少し、 ０＜｜Ｖｔ＋ΔＶｔ｜ であるから、入力端子１が論理「０」、「１」に関係な
く、トランジスタＴ１はオンする。
「０」であれば、トランジスタＴ１のしきい値電圧はΔ
Ｖｔだけ減少し、 ０＜｜Ｖｔ＋ΔＶｔ｜ であるから、入力端子１が論理「０」、「１」に関係な
く、トランジスタＴ１はオンする。
【００３２】つまり、このトランジスタＴ２は、入力端
子１，２の信号が共に論理「１」になったときのみオフ
し、それ以外ではオンすることになる。これは、前述し
た図７の(d)のＮＭＯＳトランジスタＴ１１，Ｔ１１’
をＰＭＯＳトランジスタに置換したときの論理動作と同
等の動作である。
子１，２の信号が共に論理「１」になったときのみオフ
し、それ以外ではオンすることになる。これは、前述し
た図７の(d)のＮＭＯＳトランジスタＴ１１，Ｔ１１’
をＰＭＯＳトランジスタに置換したときの論理動作と同
等の動作である。
【００３３】［実施形態３］図３は本発明の実施形態３
の論理回路を示す図である。これは、高しきい値電圧の
１個のＮＭＯＳトランジスタＴ３で構成した論理回路を
示すものであり、そのトランジスタＴ３のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
の論理回路を示す図である。これは、高しきい値電圧の
１個のＮＭＯＳトランジスタＴ３で構成した論理回路を
示すものであり、そのトランジスタＴ３のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
【００３４】ここでは、電源電圧をＶｄｄ、トランジス
タＴ３のしきい値電圧をＶｔ、バックゲート（入力端子
２）を電源レベル（Ｖｄｄ）に接続したときのしきい値
電圧の減少分をΔＶｔとしたとき、しきい値電圧Ｖｔ
を、 Ｖｄｄ＜Ｖｔ＜（Ｖｔ＋ΔＶｔ） に設定している。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2
Ｖとしたとき、Ｖｔ＝0.5Ｖとしたものである。
タＴ３のしきい値電圧をＶｔ、バックゲート（入力端子
２）を電源レベル（Ｖｄｄ）に接続したときのしきい値
電圧の減少分をΔＶｔとしたとき、しきい値電圧Ｖｔ
を、 Ｖｄｄ＜Ｖｔ＜（Ｖｔ＋ΔＶｔ） に設定している。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2
Ｖとしたとき、Ｖｔ＝0.5Ｖとしたものである。
【００３５】いま、ソース（入力端子３）が論理「０」
であるとき、バックゲート（入力端子２）が論理「０」
であれば、トランジスタＴ３はバックゲートがソースに
接続されたのと等価で、そのしきい値電圧はＶｔであ
り、 Ｖｄｄ＜Ｖｔ であるから、ゲート（入力端子１）が論理「１」、
「０」のいずれであっても、トランジスタＴ１はオフの
ままである。
であるとき、バックゲート（入力端子２）が論理「０」
であれば、トランジスタＴ３はバックゲートがソースに
接続されたのと等価で、そのしきい値電圧はＶｔであ
り、 Ｖｄｄ＜Ｖｔ であるから、ゲート（入力端子１）が論理「１」、
「０」のいずれであっても、トランジスタＴ１はオフの
ままである。
【００３６】次に、バックゲート（入力端子２）が論理
「１」であれば、トランジスタＴ３のしきい値電圧はΔ
Ｖｔだけ減少し、 （Ｖｔ−ΔＶｔ）＜Ｖｄｄ であるから、ゲート（入力端子１）が論理「１」のとき
トランジスタＴ３はオンするが、論理「０」のときはオ
フする。
「１」であれば、トランジスタＴ３のしきい値電圧はΔ
Ｖｔだけ減少し、 （Ｖｔ−ΔＶｔ）＜Ｖｄｄ であるから、ゲート（入力端子１）が論理「１」のとき
トランジスタＴ３はオンするが、論理「０」のときはオ
フする。
【００３７】つまり、このトランジスタＴ３は、入力端
子１，２の信号が共に論理「１」になったときのみオン
し、それ以外ではオフすることになる。これは、前述し
た図７の(c)の論理動作と同等の動作である。
子１，２の信号が共に論理「１」になったときのみオン
し、それ以外ではオフすることになる。これは、前述し
た図７の(c)の論理動作と同等の動作である。
【００３８】［実施形態４］図４は本発明の実施形態４
の論理回路を示す図である。これは、低しきい値電圧の
１個のＮＭＯＳトランジスタＴ４で構成した論理回路を
示すものであり、そのトランジスタＴ４のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
の論理回路を示す図である。これは、低しきい値電圧の
１個のＮＭＯＳトランジスタＴ４で構成した論理回路を
示すものであり、そのトランジスタＴ４のゲートは入力
端子１に、バックゲートは入力端子２に、ソースは入力
端子３に、ドレインは出力端子４に接続されている。
【００３９】ここでは、しきい値電圧Ｖｔを、 ０＜Ｖｔ＜（Ｖｄｄ−ΔＶｔ） としている。例えば、Ｖｄｄ＝0.4Ｖ、ΔＶｔ＝0.2Ｖと
したとき、Ｖｔ＝0.1Ｖとしたものである。
したとき、Ｖｔ＝0.1Ｖとしたものである。
【００４０】いま、ソース（入力端子３）に論理「０」
の信号を印加したとき、バックゲート（入力端子２）が
論理「０」であれば、トランジスタＴ４はバックゲート
がソースに接続されたのと等価で、そのしきい値電圧は
Ｖｔであり、 Ｖｔ＜Ｖｄｄ であるから、入力端子１が論理「１」のとき、トランジ
スタＴ１はオンし、論理「０」のときオフする。
の信号を印加したとき、バックゲート（入力端子２）が
論理「０」であれば、トランジスタＴ４はバックゲート
がソースに接続されたのと等価で、そのしきい値電圧は
Ｖｔであり、 Ｖｔ＜Ｖｄｄ であるから、入力端子１が論理「１」のとき、トランジ
スタＴ１はオンし、論理「０」のときオフする。
【００４１】次に、バックゲート（入力端子２）が論理
「１」であれば、トランジスタＴ４のしきい値電圧はΔ
Ｖｔだけ減少し、 （Ｖｔ−ΔＶｔ）＜０ であるから、入力端子１が論理「０」、「１」に関係な
く、トランジスタＴ４はオンする。
「１」であれば、トランジスタＴ４のしきい値電圧はΔ
Ｖｔだけ減少し、 （Ｖｔ−ΔＶｔ）＜０ であるから、入力端子１が論理「０」、「１」に関係な
く、トランジスタＴ４はオンする。
【００４２】つまり、このトランジスタＴ４は、入力端
子１，２の信号が共に論理「０」になったときのみオフ
し、それ以外ではオンすることになる。これは、前述し
た図７の(d)の論理動作と同等の動作である。
子１，２の信号が共に論理「０」になったときのみオフ
し、それ以外ではオンすることになる。これは、前述し
た図７の(d)の論理動作と同等の動作である。
【００４３】［実施形態５］図５の(a)は本発明の実施
形態５の論理回路を示す図である。ここでは、図１に示
した高しきい値電圧のＰＭＯＳトランジスタＴ１と図４
に示した低しきい値電圧のＮＭＯＳトランジスタＴ４を
使用してＮＯＲ回路を構成している。すなわち、各トラ
ンジスタＴ１，Ｔ４のバックゲートを入力端子１１に、
ゲートを入力端子１２に、ドレインを出力端子１３に接
続し、トランジスタＴ１のソースを電源端子１４に、ト
ランジスタＴ４のソースを接地端子１５に接続してい
る。
形態５の論理回路を示す図である。ここでは、図１に示
した高しきい値電圧のＰＭＯＳトランジスタＴ１と図４
に示した低しきい値電圧のＮＭＯＳトランジスタＴ４を
使用してＮＯＲ回路を構成している。すなわち、各トラ
ンジスタＴ１，Ｔ４のバックゲートを入力端子１１に、
ゲートを入力端子１２に、ドレインを出力端子１３に接
続し、トランジスタＴ１のソースを電源端子１４に、ト
ランジスタＴ４のソースを接地端子１５に接続してい
る。
【００４４】高しきい値ＰＭＯＳトランジスタＴ１は、
入力端子１１が論理「１」の場合に入力端子１２の論理
に無関係にオフし、入力端子１１が論理「０」の場合は
入力端子１２が論理「０」のときのみオンする。
入力端子１１が論理「１」の場合に入力端子１２の論理
に無関係にオフし、入力端子１１が論理「０」の場合は
入力端子１２が論理「０」のときのみオンする。
【００４５】また、低しきい値トランジスタＴ４は、入
力端子１１が論理「１」の場合は入力端子１２が論理
「１」、「０」に関係なくオンし、入力端子１１が論理
「０」の場合は入力端子１２が論理「１」のときのみオ
ンする。
力端子１１が論理「１」の場合は入力端子１２が論理
「１」、「０」に関係なくオンし、入力端子１１が論理
「０」の場合は入力端子１２が論理「１」のときのみオ
ンする。
【００４６】したがって、入力端子１１，１２がともに
論理「０」のときのみ、出力端子１３の論理が「１」と
なり、他の場合は「０」となり、ＮＯＲ動作を実現す
る。すなわち、図５の(b)に示す従来のＮＯＲ回路の機
能を２個のトランジスタで実現することができる。図５
の(b)において、Ｔ２１，Ｔ２２はＰＭＯＳトランジス
タ、Ｔ２３，Ｔ２４はＮＭＯＳトランジスタである。
論理「０」のときのみ、出力端子１３の論理が「１」と
なり、他の場合は「０」となり、ＮＯＲ動作を実現す
る。すなわち、図５の(b)に示す従来のＮＯＲ回路の機
能を２個のトランジスタで実現することができる。図５
の(b)において、Ｔ２１，Ｔ２２はＰＭＯＳトランジス
タ、Ｔ２３，Ｔ２４はＮＭＯＳトランジスタである。
【００４７】［実施形態６］図６の(a)は本発明の実施
形態４の論理回路を示す図である。ここでは、図２に示
した低しきい値電圧のＰＭＯＳトランジスタＴ２と図３
に示した高しきい値電圧のＮＭＯＳトランジスタＴ３を
使用してＮＡＮＤ回路を構成している。すなわち、各ト
ランジスタＴ２，Ｔ３のバックゲートを入力端子１１
に、ゲートを入力端子１２に、ドレインを出力端子１３
に接続し、トランジスタＴ２のソースを電源端子１４
に、トランジスタＴ３のソースを接地端子１５に接続し
ている。
形態４の論理回路を示す図である。ここでは、図２に示
した低しきい値電圧のＰＭＯＳトランジスタＴ２と図３
に示した高しきい値電圧のＮＭＯＳトランジスタＴ３を
使用してＮＡＮＤ回路を構成している。すなわち、各ト
ランジスタＴ２，Ｔ３のバックゲートを入力端子１１
に、ゲートを入力端子１２に、ドレインを出力端子１３
に接続し、トランジスタＴ２のソースを電源端子１４
に、トランジスタＴ３のソースを接地端子１５に接続し
ている。
【００４８】低しきい値ＰＭＯＳトランジスタＴ２は、
入力端子１１が論理「０」の場合に入力端子１２の論理
に関係なくオンし、入力端子１１が論理「１」の場合は
入力端子１２が論理「０」のときのみオンする。
入力端子１１が論理「０」の場合に入力端子１２の論理
に関係なくオンし、入力端子１１が論理「１」の場合は
入力端子１２が論理「０」のときのみオンする。
【００４９】また、高しきい値トランジスタＴ３は、入
力端子１１が論理「０」の場合は入力端子１２が論理
「１」、「０」に関係なくオフし、入力端子１１が論理
「１」の場合は入力端子１２が論理「１」のときのみオ
ンする。
力端子１１が論理「０」の場合は入力端子１２が論理
「１」、「０」に関係なくオフし、入力端子１１が論理
「１」の場合は入力端子１２が論理「１」のときのみオ
ンする。
【００５０】したがって、入力端子１１，１２がともに
論理「１」のときのみ、出力端子１３の論理が「０」と
なり、他の場合は「１」となり、ＮＡＮＤ動作を実現す
る。すなわち、図６の(b)に示す従来のＮＡＮＤ回路の
機能を２個のトランジスタで実現することができる。図
６の(b)において、Ｔ３１，Ｔ３２はＰＭＯＳトランジ
スタ、Ｔ３３，Ｔ３４はＮＭＯＳトランジスタである。
論理「１」のときのみ、出力端子１３の論理が「０」と
なり、他の場合は「１」となり、ＮＡＮＤ動作を実現す
る。すなわち、図６の(b)に示す従来のＮＡＮＤ回路の
機能を２個のトランジスタで実現することができる。図
６の(b)において、Ｔ３１，Ｔ３２はＰＭＯＳトランジ
スタ、Ｔ３３，Ｔ３４はＮＭＯＳトランジスタである。
【００５１】
【発明の効果】以上から本発明によれば、従来のＣＭＯ
Ｓ論理回路で必要とされていたトランジスタ数を半減さ
せることができる。
Ｓ論理回路で必要とされていたトランジスタ数を半減さ
せることができる。
【図１】 本発明の実施形態１の回路図である。
【図２】 本発明の実施形態２の回路図である。
【図３】 本発明の実施形態３の回路図である。
【図４】 本発明の実施形態４の回路図である。
【図５】 (a)は本発明の実施形態５の回路図、(b)は同
機能の従来例の回路図である。
機能の従来例の回路図である。
【図６】 (a)は本発明の実施形態６の回路図、(b)は同
機能の従来例の回路図である。
機能の従来例の回路図である。
【図７】 (a)〜(e)は従来のトランジスタの接続説明図
である。
である。
１〜３、１１、１２：入力端子 ４，１３：出力端子 ５、１４：電源端子 １５：接地端子
Claims (10)
- 【請求項１】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＰＭＯＳトランジスタ
を用いた論理回路において、 バックゲートの論理が「１」のときゲートの論理に関係
なくオフし、前記バックゲートの論理が「０」で前記ゲ
ートの論理が「０」のときオンし「１」のときオフする
よう、しきい値電圧を設定したＰＭＯＳトランジスタを
用いたことを特徴とする論理回路。 - 【請求項２】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＰＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートの論理が「０」のときゲートの論理に
関係なくオンし、前記バックゲートの論理が「１」で前
記ゲートの論理が「０」のときオンし「１」のときオフ
するよう、しきい値電圧を設定したＰＭＯＳトランジス
タを用いたことを特徴とする論理回路。 - 【請求項３】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＮＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートの論理が「０」のときゲートの論理に
関係なくオフし、前記バックゲートの論理が「１」で前
記ゲートの論理が「１」のときオンし「０」のときオフ
するよう、しきい値電圧を設定したＮＭＯＳトランジス
タを用いたことを特徴とする論理回路。 - 【請求項４】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＮＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートの論理が「１」のときゲートの論理に
関係なくオンし、前記バックゲートの論理が「０」で前
記ゲートの論理が「１」のときオンし「０」のときオフ
するよう、しきい値電圧を設定したＮＭＯＳトランジス
タを用いたことを特徴とする論理回路。 - 【請求項５】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＰＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートがＶｄｄのときのしきい値電圧をＶ
ｔ、前記バックゲートがＧＮＤのときのしきい値電圧の
減少をΔＶｔとするとき、前記Ｖｔを、 （−Ｖｄｄ−ΔＶｔ）＜Ｖｔ＜−Ｖｄｄ に設定したＰＭＯＳトランジスタを用いたことを特徴と
する論理回路。 - 【請求項６】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＰＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートがＶｄｄのときのしきい値電圧をＶ
ｔ、前記バックゲートがＧＮＤのときのしきい値電圧の
減少をΔＶｔとするとき、前記Ｖｔを、 （−Ｖｄｄ＋ΔＶｔ）＜Ｖｔ＜０ に設定したＰＭＯＳトランジスタを用いたことを特徴と
する論理回路。 - 【請求項７】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＮＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートがＧＮＤのときのしきい値電圧をＶ
ｔ、前記バックゲートがＶｄｄのときのしきい値電圧の
減少をΔＶｔとするとき、前記Ｖｔを、 Ｖｄｄ＜Ｖｔ＜（Ｖｔ＋ΔＶｔ） に設定したＮＭＯＳトランジスタを用いたことを特徴と
する論理回路 - 【請求項８】バックゲートの端子を他のトランジスタと
は独立して取り出すことのできるＮＭＯＳトランジスタ
を用いた論理回路において、 前記バックゲートがＧＮＤのときのしきい値電圧をＶ
ｔ、前記バックゲートがＶｄｄのときのしきい値電圧の
減少をΔＶｔとするとき、前記Ｖｔを、 ０＜Ｖｔ＜（Ｖｔ−ΔＶｔ） に設定したＮＭＯＳトランジスタを用いたことを特徴と
する論理回路 - 【請求項９】前記請求項１又は５のＰＭＯＳトランジス
タと前記請求項４又は８のＮＭＯＳトランジスタのバッ
クゲートを共通接続して第１の入力端子とし、ゲートを
共通接続して第２の入力端子とし、ドレインを共通接続
して出力端子としたことを特徴とする論理回路。 - 【請求項１０】前記請求項２又は６のＰＭＯＳトランジ
スタと前記請求３又は７のＮＭＯＳトランジスタのバッ
クゲートを共通接続して第１の入力端子とし、ゲートを
共通接続して第２の入力端子とし、ドレインを共通接続
して出力端子としたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001261A JP2000201065A (ja) | 1999-01-06 | 1999-01-06 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001261A JP2000201065A (ja) | 1999-01-06 | 1999-01-06 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000201065A true JP2000201065A (ja) | 2000-07-18 |
Family
ID=11496523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001261A Pending JP2000201065A (ja) | 1999-01-06 | 1999-01-06 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000201065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353781A (ja) * | 2001-05-24 | 2002-12-06 | Mitsubishi Electric Corp | 内部クロック発生回路 |
| JP2010109994A (ja) * | 2009-12-04 | 2010-05-13 | National Institute Of Advanced Industrial Science & Technology | 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、ｓｒａｍセル回路、多入力ｃｍｏｓゲート回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
-
1999
- 1999-01-06 JP JP11001261A patent/JP2000201065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353781A (ja) * | 2001-05-24 | 2002-12-06 | Mitsubishi Electric Corp | 内部クロック発生回路 |
| JP2010109994A (ja) * | 2009-12-04 | 2010-05-13 | National Institute Of Advanced Industrial Science & Technology | 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、ｓｒａｍセル回路、多入力ｃｍｏｓゲート回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |