JP2000201129A - ガ―ドインタ―バル相関器及びその相関取得方法 - Google Patents
ガ―ドインタ―バル相関器及びその相関取得方法Info
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 相関の精度を低下させることなく、回路規模
の増大を抑えるようにする。 【解決手段】 遅延回路１により、入力値に対するガー
ドインターバル長分の遅延を行い、減算回路２により、
遅延された出力と１クロック遅延した相関出力との減算
を行うとともに、加算回路３により、入力値と減算され
た出力とを加算し、さらに遅延回路５により、加算され
た値を１クロック遅延させて相関出力とする。
の増大を抑えるようにする。 【解決手段】 遅延回路１により、入力値に対するガー
ドインターバル長分の遅延を行い、減算回路２により、
遅延された出力と１クロック遅延した相関出力との減算
を行うとともに、加算回路３により、入力値と減算され
た出力とを加算し、さらに遅延回路５により、加算され
た値を１クロック遅延させて相関出力とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ガードインターバ
ル相関を計算する際に好適なガードインターバル相関器
及びその相関取得方法に関する。
ル相関を計算する際に好適なガードインターバル相関器
及びその相関取得方法に関する。
【０００２】
【従来の技術】符号化されたディジタル映像信号等を限
られた周波数帯域で伝送する方式の一つとして、ＱＡＭ
（２５６直交振幅変調）等の多値変調されたディジタル
情報を多数の搬送波を用いて伝送するＯＦＤ（直交周波
数分割多重）方式が知られている。
られた周波数帯域で伝送する方式の一つとして、ＱＡＭ
（２５６直交振幅変調）等の多値変調されたディジタル
情報を多数の搬送波を用いて伝送するＯＦＤ（直交周波
数分割多重）方式が知られている。
【０００３】このようなＯＦＤＭ方式においては、同期
回路とされるガードインターバル相関を計算するための
ガードインターバル相関器が用いられている。
回路とされるガードインターバル相関を計算するための
ガードインターバル相関器が用いられている。
【０００４】このようなガードインターバル相関器の一
例を、図４に示す。図４に示すガードインターバル相関
器は、累算回路６〜９、選択回路１０及びタイミング調
整回路１１を備えている。
例を、図４に示す。図４に示すガードインターバル相関
器は、累算回路６〜９、選択回路１０及びタイミング調
整回路１１を備えている。
【０００５】累算回路６〜９は、乗算値である１〜Ｎ個
のデータを累算する。選択回路１０は、累算回路６〜９
の出力を切換えて出力する。タイミング調整回路１１
は、累算回路６〜９のリセット及び選択回路１０の切換
えのタイミングを生成する。すなわち、累算回路６〜９
に対して１クロックずつずれた累算動作を行わせる。ま
た、選択回路１０に対して１クロックずつずれた選択動
作を行わせる。
のデータを累算する。選択回路１０は、累算回路６〜９
の出力を切換えて出力する。タイミング調整回路１１
は、累算回路６〜９のリセット及び選択回路１０の切換
えのタイミングを生成する。すなわち、累算回路６〜９
に対して１クロックずつずれた累算動作を行わせる。ま
た、選択回路１０に対して１クロックずつずれた選択動
作を行わせる。
【０００６】このような構成では、タイミング調整回路
１１によってタイミングがとられている累算回路６〜９
がそれぞれ図５の矢印の期間で計算を行う。計算終了時
には、タイミング調整回路１１によってタイミングがと
られている選択回路１０から計算結果（相関値）が出力
される。
１１によってタイミングがとられている累算回路６〜９
がそれぞれ図５の矢印の期間で計算を行う。計算終了時
には、タイミング調整回路１１によってタイミングがと
られている選択回路１０から計算結果（相関値）が出力
される。
【０００７】
【発明が解決しようとする課題】ところが、上述した従
来のガードインターバル相関器では、ガードインターバ
ル長をＮとすると、最新のｎ個の累算値（相関値）をリ
アルタイムに計算するためには、Ｎ個の累算回路６〜９
が必要となる。言換えれば、Ｎが大きくなるに従い、累
算回路６〜９が増えることになるので、回路規模の増大
を招いてしまう。
来のガードインターバル相関器では、ガードインターバ
ル長をＮとすると、最新のｎ個の累算値（相関値）をリ
アルタイムに計算するためには、Ｎ個の累算回路６〜９
が必要となる。言換えれば、Ｎが大きくなるに従い、累
算回路６〜９が増えることになるので、回路規模の増大
を招いてしまう。
【０００８】また、回路規模を抑えるために、累算の頻
度を少なくすると、計算の精度である相関の精度が得ら
れなくなってしまうという問題がある。
度を少なくすると、計算の精度である相関の精度が得ら
れなくなってしまうという問題がある。
【０００９】本発明は、このような状況に鑑みてなされ
たものであり、相関の精度を低下させることなく、回路
規模の増大を抑えることができるガードインターバル相
関器及びその相関取得方法を提供することができるよう
にするものである。
たものであり、相関の精度を低下させることなく、回路
規模の増大を抑えることができるガードインターバル相
関器及びその相関取得方法を提供することができるよう
にするものである。
【００１０】
【課題を解決するための手段】請求項１に記載のガード
インターバル相関器は、入力値に対しガードインターバ
ル長分の遅延を行う第１の遅延手段と、第１の遅延手段
の出力と１クロック遅延した相関出力との減算を行う減
算手段と、入力値と減算手段の出力とを加算する加算手
段と、加算手段によって加算された値を１クロック遅延
させて相関出力とするとともに、相関出力を減算手段に
与える第２の遅延手段とを備えることを特徴とする。ま
た、加算手段は、入力値と第２の遅延手段の出力とを加
算し、減算回路２は、第１の遅延手段の出力と加算手段
の出力とを減算し、減算結果を第２の遅延手段に出力す
るようにすることができる。また、第１の遅延手段、減
算手段及び加算手段の動作状態は、リセット手段によっ
て監視されるとともに、リセット手段は第１の遅延手
段、減算手段及び加算手段の動作状態が変化したとき、
リセットパルスを生成するようにすることができる。ま
た、リセット手段は、動作開始時に、第１の遅延手段、
減算手段及び加算手段にリセットパルスを出力するよう
にすることができる。また、リセット手段は、ガードイ
ンターバル長が変化したとき、リセットパルスを出力す
るようにすることができる。請求項６に記載のガードイ
ンターバルの相関取得方法は、入力値に対しガードイン
ターバル長分の遅延を行う第１の工程と、遅延された出
力と１クロック遅延した相関出力との減算を行う第２の
工程と、入力値と減算された出力とを加算する第３の工
程と、加算された値を１クロック遅延させて相関出力と
するとともに、相関出力を第２の工程に与える第４の工
程とを備えることを特徴とする。また、第３の工程に
は、入力値と１クロック遅延させた相関出力とを加算す
る第５の工程が含まれ、第２の工程には、第５の工程に
おける加算出力と第１の工程における遅延出力とを減算
する第６の工程が含まれるようにすることができる。ま
た、第１〜第３又は第５及び第６の工程には、それぞれ
の手順を監視するとともに、それぞれの手順が変化した
とき、リセットパルスを生成する第７の工程が含まれる
ようにすることができる。また、第７の工程には、動作
開始時に、第１〜第３又は第５及び第６の工程における
手順をリセットパルスによってリセットさせる工程が含
まれるようにすることができる。また、第７の工程に
は、ガードインターバル長が変化したとき、リセットさ
せる工程が含まれるようにすることができる。本発明に
係るガードインターバル相関器及びその相関取得方法に
おいては、入力値に対するガードインターバル長分の遅
延を行い、遅延された出力と１クロック遅延した相関出
力との減算を行うとともに、入力値と減算された出力と
を加算し、さらに加算された値を１クロック遅延させて
相関出力とする。
インターバル相関器は、入力値に対しガードインターバ
ル長分の遅延を行う第１の遅延手段と、第１の遅延手段
の出力と１クロック遅延した相関出力との減算を行う減
算手段と、入力値と減算手段の出力とを加算する加算手
段と、加算手段によって加算された値を１クロック遅延
させて相関出力とするとともに、相関出力を減算手段に
与える第２の遅延手段とを備えることを特徴とする。ま
た、加算手段は、入力値と第２の遅延手段の出力とを加
算し、減算回路２は、第１の遅延手段の出力と加算手段
の出力とを減算し、減算結果を第２の遅延手段に出力す
るようにすることができる。また、第１の遅延手段、減
算手段及び加算手段の動作状態は、リセット手段によっ
て監視されるとともに、リセット手段は第１の遅延手
段、減算手段及び加算手段の動作状態が変化したとき、
リセットパルスを生成するようにすることができる。ま
た、リセット手段は、動作開始時に、第１の遅延手段、
減算手段及び加算手段にリセットパルスを出力するよう
にすることができる。また、リセット手段は、ガードイ
ンターバル長が変化したとき、リセットパルスを出力す
るようにすることができる。請求項６に記載のガードイ
ンターバルの相関取得方法は、入力値に対しガードイン
ターバル長分の遅延を行う第１の工程と、遅延された出
力と１クロック遅延した相関出力との減算を行う第２の
工程と、入力値と減算された出力とを加算する第３の工
程と、加算された値を１クロック遅延させて相関出力と
するとともに、相関出力を第２の工程に与える第４の工
程とを備えることを特徴とする。また、第３の工程に
は、入力値と１クロック遅延させた相関出力とを加算す
る第５の工程が含まれ、第２の工程には、第５の工程に
おける加算出力と第１の工程における遅延出力とを減算
する第６の工程が含まれるようにすることができる。ま
た、第１〜第３又は第５及び第６の工程には、それぞれ
の手順を監視するとともに、それぞれの手順が変化した
とき、リセットパルスを生成する第７の工程が含まれる
ようにすることができる。また、第７の工程には、動作
開始時に、第１〜第３又は第５及び第６の工程における
手順をリセットパルスによってリセットさせる工程が含
まれるようにすることができる。また、第７の工程に
は、ガードインターバル長が変化したとき、リセットさ
せる工程が含まれるようにすることができる。本発明に
係るガードインターバル相関器及びその相関取得方法に
おいては、入力値に対するガードインターバル長分の遅
延を行い、遅延された出力と１クロック遅延した相関出
力との減算を行うとともに、入力値と減算された出力と
を加算し、さらに加算された値を１クロック遅延させて
相関出力とする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１２】（第１の実施の形態）図１は、本発明のガ
ードインターバル相関器の第１の実施の形態を示すブロ
ック図、図２は、図１のガードインターバル相関器の動
作を説明するためのタイミングチャートである。
ードインターバル相関器の第１の実施の形態を示すブロ
ック図、図２は、図１のガードインターバル相関器の動
作を説明するためのタイミングチャートである。
【００１３】図１に示すガードインターバル相関器は、
遅延回路１、減算回路２、加算回路３、リセット回路４
及び遅延回路５を備えている。
遅延回路１、減算回路２、加算回路３、リセット回路４
及び遅延回路５を備えている。
【００１４】第１の遅延手段としての遅延回路１は、ガ
ードインターバル長分の遅延を行う。減算回路２は、遅
延回路５の出力である相関出力から遅延回路１で遅延し
た値を減算する。加算回路３は、入力した値（乗算値）
と減算回路２で計算した値とを加算する。
ードインターバル長分の遅延を行う。減算回路２は、遅
延回路５の出力である相関出力から遅延回路１で遅延し
た値を減算する。加算回路３は、入力した値（乗算値）
と減算回路２で計算した値とを加算する。
【００１５】リセット回路４は、遅延回路１、減算回路
２及び加算回路３をリセットする。第２の遅延手段とし
ての遅延回路５は、加算回路３で加算した値を１クロッ
ク遅延させる。
２及び加算回路３をリセットする。第２の遅延手段とし
ての遅延回路５は、加算回路３で加算した値を１クロッ
ク遅延させる。
【００１６】次に、このような構成のガードインターバ
ル相関器の動作を、図２を用いて説明する。
ル相関器の動作を、図２を用いて説明する。
【００１７】まず、動作開始時又はガードインターバル
長の変化といった動作条件が変化した場合、回路のリセ
ット動作が必要となる。そのため、リセット回路４が遅
延回路１、減算回路２及び加算回路３の動作状態を監視
し、状態が変わった場合にリセットパルスを生成する。
長の変化といった動作条件が変化した場合、回路のリセ
ット動作が必要となる。そのため、リセット回路４が遅
延回路１、減算回路２及び加算回路３の動作状態を監視
し、状態が変わった場合にリセットパルスを生成する。
【００１８】リセット時の動作及び定常時の動作は、次
の通りである。
の通りである。
【００１９】すなわち、リセット時の動作においては、
リセット回路４からリセットパルスが出力されると、遅
延回路１、減算回路２及び加算回路３は全て０にリセッ
トされる。
リセット回路４からリセットパルスが出力されると、遅
延回路１、減算回路２及び加算回路３は全て０にリセッ
トされる。
【００２０】ここで、リセットされた直後の入力データ
（乗算値）をＡ１とし、これに続くデータをＡ２，Ａ３
・・・とする。また、ガードインターバル長をｎとす
る。これにより、遅延回路１ではｎクロックデータが遅
延する。つまり、ｎクロック間だけ０が出力され、ｎ＋
１クロック後にＡ１のデータが出力される。
（乗算値）をＡ１とし、これに続くデータをＡ２，Ａ３
・・・とする。また、ガードインターバル長をｎとす
る。これにより、遅延回路１ではｎクロックデータが遅
延する。つまり、ｎクロック間だけ０が出力され、ｎ＋
１クロック後にＡ１のデータが出力される。
【００２１】リセットパルスが入力された直後は、減算
回路２への遅延回路１の出力と遅延回路５の出力とは共
に０である。このため、減算回路２の出力も０である。
回路２への遅延回路１の出力と遅延回路５の出力とは共
に０である。このため、減算回路２の出力も０である。
【００２２】よって、加算回路３の出力は、入力データ
であるＡ１となる。この値が遅延回路５にて１クロック
遅延された相関出力となる。リセットパルスが入力され
た１クロック後になると、減算回路２の入力はＡ１と０
となる。減算回路２では、（Ａ１−０）を計算し、Ａ１
を出力する。
であるＡ１となる。この値が遅延回路５にて１クロック
遅延された相関出力となる。リセットパルスが入力され
た１クロック後になると、減算回路２の入力はＡ１と０
となる。減算回路２では、（Ａ１−０）を計算し、Ａ１
を出力する。
【００２３】よって、加算回路３には、１クロック後の
Ａ２と減算回路２からのＡ１とが入力される。加算回路
３は、（Ａ１＋Ａ２）を計算して出力する。加算回路３
からの出力（Ａ１＋Ａ２）は、遅延回路５にて１クロッ
ク遅延され相関出力とされる。この値をＳ（１，２）と
する。以下、このような手順をｎ繰返すことにより、Ｓ
（１，ｎ）が得られる。
Ａ２と減算回路２からのＡ１とが入力される。加算回路
３は、（Ａ１＋Ａ２）を計算して出力する。加算回路３
からの出力（Ａ１＋Ａ２）は、遅延回路５にて１クロッ
ク遅延され相関出力とされる。この値をＳ（１，２）と
する。以下、このような手順をｎ繰返すことにより、Ｓ
（１，ｎ）が得られる。
【００２４】定常時の動作は、次の通りである。
【００２５】定常時は、最新のｎ個（ガードインターバ
ル長分）の累算値が必要となる。リセット時の動作が完
了した時点で、累算値（相関値）は最新のｎ個の累算値
となっている。（ｎ＋１）クロック後の動作では、遅延
回路１からＡ１が出力されるため、減算回路２ではＳ
（１，ｎ）−Ａ１を計算する。
ル長分）の累算値が必要となる。リセット時の動作が完
了した時点で、累算値（相関値）は最新のｎ個の累算値
となっている。（ｎ＋１）クロック後の動作では、遅延
回路１からＡ１が出力されるため、減算回路２ではＳ
（１，ｎ）−Ａ１を計算する。
【００２６】この値に加算回路３でＡｎ＋１が加算され
ると、Ｓ（１，ｎ）−Ａ１＋（Ａｎ＋１）となる。これ
はＳ（２，ｎ＋１）と等しくなる。以下、このような手
順の繰返しにより、常に最新のｎ個の累算値を得ること
ができる。
ると、Ｓ（１，ｎ）−Ａ１＋（Ａｎ＋１）となる。これ
はＳ（２，ｎ＋１）と等しくなる。以下、このような手
順の繰返しにより、常に最新のｎ個の累算値を得ること
ができる。
【００２７】このように、第１の実施の形態では、遅延
回路１により、入力値に対するガードインターバル長分
の遅延を行い、減算回路２により、遅延された出力と１
クロック遅延した相関出力との減算を行うとともに、加
算回路３により、入力値と減算された出力とを加算し、
さらに遅延回路５により、加算された値を１クロック遅
延させて相関出力とするようにしたので、相関の精度を
低下させることなく、回路規模の増大を抑えることがで
きる。
回路１により、入力値に対するガードインターバル長分
の遅延を行い、減算回路２により、遅延された出力と１
クロック遅延した相関出力との減算を行うとともに、加
算回路３により、入力値と減算された出力とを加算し、
さらに遅延回路５により、加算された値を１クロック遅
延させて相関出力とするようにしたので、相関の精度を
低下させることなく、回路規模の増大を抑えることがで
きる。
【００２８】（第２の実施の形態）図３は、本発明のガ
ードインターバル相関器の第２の実施の形態を示すブロ
ック図である。
ードインターバル相関器の第２の実施の形態を示すブロ
ック図である。
【００２９】第２の実施の形態では、減算回路２を加算
回路３の出力側に設けている。このような構成では、減
算回路２により、加算回路３の出力と遅延回路１の出力
とを減算することで、第１の実施の形態と同様の効果が
得られる。
回路３の出力側に設けている。このような構成では、減
算回路２により、加算回路３の出力と遅延回路１の出力
とを減算することで、第１の実施の形態と同様の効果が
得られる。
【００３０】
【発明の効果】以上の如く本発明に係るガードインター
バル相関器及びその相関取得方法によれば、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と１クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を１クロック遅延させて相関出力とするように
したので、相関の精度を低下させることなく、回路規模
の増大を抑えることができる。
バル相関器及びその相関取得方法によれば、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と１クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を１クロック遅延させて相関出力とするように
したので、相関の精度を低下させることなく、回路規模
の増大を抑えることができる。
【図１】本発明のガードインターバル相関器の第１の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図２】図１のガードインターバル相関器の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図３】本発明のガードインターバル相関器の第２の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図４】従来のガードインターバル相関器を示すブロッ
ク図である。
ク図である。
【図５】図４のガードインターバル相関器の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１，５ 遅延回路 ２ 減算回路 ３ 加算回路 ４ リセット回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月３日（２０００．４．３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１に記載のガード
インターバル相関器は、入力値に対しガードインターバ
ル長分の遅延を行う第１の遅延手段と、第１の遅延手段
の出力と１クロック遅延した相関出力との減算を行う減
算手段と、入力値と減算手段の出力とを加算する加算手
段と、加算手段によって加算された値を１クロック遅延
させて相関出力とするとともに、相関出力を減算手段に
与える第２の遅延手段とを備え、加算手段は、入力値と
第２の遅延手段の出力とを加算し、減算回路２は、第１
の遅延手段の出力と加算手段の出力とを減算し、減算結
果を第２の遅延手段に出力し、第１の遅延手段、減算手
段及び加算手段の動作状態は、リセット手段によって監
視されるとともに、リセット手段は第１の遅延手段、減
算手段及び加算手段の動作状態が変化したとき、リセッ
トパルスを生成することを特徴とする。また、リセット
手段は、動作開始時に、第１の遅延手段、減算手段及び
加算手段にリセットパルスを出力するようにすることが
できる。また、リセット手段は、動作中にガードインタ
ーバル長が変化したとき、リセットパルスを出力するよ
うにすることができる。請求項４に記載のガードインタ
ーバルの相関取得方法は、入力値に対しガードインター
バル長分の遅延を行う第１の工程と、遅延された出力と
１クロック遅延した相関出力との減算を行う第２の工程
と、入力値と減算された出力とを加算する第３の工程
と、加算された値を１クロック遅延させて相関出力とす
るとともに、相関出力を第２の工程に与える第４の工程
と、第３の工程にて、入力値と１クロック遅延させた相
関出力とを加算する第５の工程と、第２の工程にて、第
５の工程における加算出力と第１の工程における遅延出
力とを減算する第６の工程と、第１〜第３又は第５及び
第６の工程におけるそれぞれの手順を監視するととも
に、それぞれの手順が変化したとき、リセットパルスを
生成する第７の工程とを備えることを特徴とする。ま
た、第７の工程には、動作開始時に、第１〜第３又は第
５及び第６の工程における手順をリセットパルスによっ
てリセットさせる工程が含まれるようにすることができ
る。また、第７の工程には、動作中にガードインターバ
ル長が変化したとき、リセットさせる工程が含まれるよ
うにすることができる。本発明に係るガードインターバ
ル相関器及びその相関取得方法においては、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と１クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を１クロック遅延させて相関出力とする。
インターバル相関器は、入力値に対しガードインターバ
ル長分の遅延を行う第１の遅延手段と、第１の遅延手段
の出力と１クロック遅延した相関出力との減算を行う減
算手段と、入力値と減算手段の出力とを加算する加算手
段と、加算手段によって加算された値を１クロック遅延
させて相関出力とするとともに、相関出力を減算手段に
与える第２の遅延手段とを備え、加算手段は、入力値と
第２の遅延手段の出力とを加算し、減算回路２は、第１
の遅延手段の出力と加算手段の出力とを減算し、減算結
果を第２の遅延手段に出力し、第１の遅延手段、減算手
段及び加算手段の動作状態は、リセット手段によって監
視されるとともに、リセット手段は第１の遅延手段、減
算手段及び加算手段の動作状態が変化したとき、リセッ
トパルスを生成することを特徴とする。また、リセット
手段は、動作開始時に、第１の遅延手段、減算手段及び
加算手段にリセットパルスを出力するようにすることが
できる。また、リセット手段は、動作中にガードインタ
ーバル長が変化したとき、リセットパルスを出力するよ
うにすることができる。請求項４に記載のガードインタ
ーバルの相関取得方法は、入力値に対しガードインター
バル長分の遅延を行う第１の工程と、遅延された出力と
１クロック遅延した相関出力との減算を行う第２の工程
と、入力値と減算された出力とを加算する第３の工程
と、加算された値を１クロック遅延させて相関出力とす
るとともに、相関出力を第２の工程に与える第４の工程
と、第３の工程にて、入力値と１クロック遅延させた相
関出力とを加算する第５の工程と、第２の工程にて、第
５の工程における加算出力と第１の工程における遅延出
力とを減算する第６の工程と、第１〜第３又は第５及び
第６の工程におけるそれぞれの手順を監視するととも
に、それぞれの手順が変化したとき、リセットパルスを
生成する第７の工程とを備えることを特徴とする。ま
た、第７の工程には、動作開始時に、第１〜第３又は第
５及び第６の工程における手順をリセットパルスによっ
てリセットさせる工程が含まれるようにすることができ
る。また、第７の工程には、動作中にガードインターバ
ル長が変化したとき、リセットさせる工程が含まれるよ
うにすることができる。本発明に係るガードインターバ
ル相関器及びその相関取得方法においては、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と１クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を１クロック遅延させて相関出力とする。
Claims (10)
- 【請求項１】 入力値に対しガードインターバル長分の
遅延を行う第１の遅延手段と、 前記第１の遅延手段の出力と１クロック遅延した相関出
力との減算を行う減算手段と、 前記入力値と前記減算手段の出力とを加算する加算手段
と、 前記加算手段によって加算された値を１クロック遅延さ
せて前記相関出力とするとともに、前記相関出力を前記
減算手段に与える第２の遅延手段とを備えることを特徴
とするガードインターバル相関器。 - 【請求項２】 前記加算手段は、前記入力値と前記第２
の遅延手段の出力とを加算し、前記減算回路２は、前記
第１の遅延手段の出力と前記加算手段の出力とを減算
し、減算結果を前記第２の遅延手段に出力することを特
徴とする請求項１に記載のガードインターバル相関器。 - 【請求項３】 前記第１の遅延手段、減算手段及び加算
手段の動作状態は、リセット手段によって監視されると
ともに、前記リセット手段は前記第１の遅延手段、減算
手段及び加算手段の動作状態が変化したとき、リセット
パルスを生成することを特徴とする請求項１又は２に記
載のガードインターバル相関器。 - 【請求項４】 前記リセット手段は、動作開始時に、前
記第１の遅延手段、減算手段及び加算手段に前記リセッ
トパルスを出力することを特徴とする請求項３に記載の
ガードインターバル相関器。 - 【請求項５】 前記リセット手段は、前記ガードインタ
ーバル長が変化したとき、前記リセットパルスを出力す
ることを特徴とする請求項３に記載のガードインターバ
ル相関器。 - 【請求項６】 入力値に対しガードインターバル長分の
遅延を行う第１の工程と、 前記遅延された出力と１クロック遅延した相関出力との
減算を行う第２の工程と、 前記入力値と前記減算された出力とを加算する第３の工
程と、 前記加算された値を１クロック遅延させて前記相関出力
とするとともに、前記相関出力を前記第２の工程に与え
る第４の工程とを備えることを特徴とするガードインタ
ーバルの相関取得方法。 - 【請求項７】 前記第３の工程には、前記入力値と前記
１クロック遅延させた前記相関出力とを加算する第５の
工程が含まれ、 前記第２の工程には、前記第５の工程における加算出力
と前記第１の工程における遅延出力とを減算する第６の
工程が含まれることを特徴とする請求項６に記載のガー
ドインターバルの相関取得方法。 - 【請求項８】 前記第１〜第３又は第５及び第６の工程
には、それぞれの手順を監視するとともに、それぞれの
手順が変化したとき、リセットパルスを生成する第７の
工程が含まれることを特徴とする請求項６又は７に記載
のガードインターバルの相関取得方法。 - 【請求項９】 前記第７の工程には、動作開始時に、前
記第１〜第３又は第５及び第６の工程における手順を前
記リセットパルスによってリセットさせる工程が含まれ
ることを特徴とする請求項８に記載のガードインターバ
ルの相関取得方法。 - 【請求項１０】 前記第７の工程には、前記ガードイン
ターバル長が変化したとき、前記リセットさせる工程が
含まれることを特徴とする請求項８に記載のガードイン
ターバル相関器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000115A JP3082757B2 (ja) | 1999-01-04 | 1999-01-04 | ガードインターバル相関器及びその相関取得方法 |
| EP99125963A EP1018828A3 (en) | 1999-01-04 | 1999-12-27 | Guard interval correlator and correlation method therefor for OFDM signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000115A JP3082757B2 (ja) | 1999-01-04 | 1999-01-04 | ガードインターバル相関器及びその相関取得方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000201129A true JP2000201129A (ja) | 2000-07-18 |
| JP3082757B2 JP3082757B2 (ja) | 2000-08-28 |
Family
ID=11465066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000115A Expired - Lifetime JP3082757B2 (ja) | 1999-01-04 | 1999-01-04 | ガードインターバル相関器及びその相関取得方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1018828A3 (ja) |
| JP (1) | JP3082757B2 (ja) |
Families Citing this family (3)
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| JP5006097B2 (ja) * | 2007-04-24 | 2012-08-22 | 京セラ株式会社 | 受信制御方法および無線通信装置 |
| JP4359638B2 (ja) * | 2007-08-24 | 2009-11-04 | Ｏｋｉセミコンダクタ株式会社 | 相関演算器及び相関演算装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SE514986C2 (sv) * | 1995-03-01 | 2001-05-28 | Telia Ab | Metod och anordning för synkronisering vid OFDM-system |
| GB2307155B (en) * | 1995-11-02 | 1999-09-15 | British Broadcasting Corp | Synchronisation of OFDM signals |
| DE69739012D1 (de) * | 1997-09-04 | 2008-11-06 | Sony Deutschland Gmbh | Übertragungssystem für OFDM-Signale mit optimierter Synchronisation |
-
1999
- 1999-01-04 JP JP11000115A patent/JP3082757B2/ja not_active Expired - Lifetime
- 1999-12-27 EP EP99125963A patent/EP1018828A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1018828A3 (en) | 2003-02-05 |
| EP1018828A2 (en) | 2000-07-12 |
| JP3082757B2 (ja) | 2000-08-28 |
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