JP2000207207A - パイプラインを有するプロセッサにおいて複数の命令を実行するシステムおよび方法 - Google Patents

パイプラインを有するプロセッサにおいて複数の命令を実行するシステムおよび方法

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JP2000207207A JP11141673A JP14167399A JP2000207207A JP 2000207207 A JP2000207207 A JP 2000207207A JP 11141673 A JP11141673 A JP 11141673A JP 14167399 A JP14167399 A JP 14167399A JP 2000207207 A JP2000207207 A JP 2000207207A
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Chandar G Subash
ジー．スバシュ チャンダー
Deepak Mital
ミタル ディーパク
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Abstract

(57)【要約】 【課題】 パイプラインを有するプロセッサにおいて複
数の命令を処理するシステムおよび方法を提供する。 【解決手段】 パイプラインは、フェッチ段と実行段と
の間に第１数の段階を含む。プログラム・カウンタは、
フェッチする所望の命令を格納するメモリ位置のアドレ
スを示すカウント値を与える。条件付きコール命令に対
する条件が満たされたか否かについて判定し、条件が満
たされた場合、算術演算素子が、カウンタのカウント値
を第１の段階数に関連する数値と結合し、調節リターン
・アドレスを生成する。条件付きコール命令に伴うあら
ゆる命令をフェッチし実行した後に、調節リターン・ア
ドレスが指定するアドレスを有する次の命令をフェッチ
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、プロセ
ッサに関し、更に特定すれば、パイプラインを有するプ
ロセッサにおいて複数の命令を実行するシステムおよび
方法に関するものである。
【０００２】
【従来の技術】最新のプロセッサは、その多くが効率を
一層高めるためにプロセッサ内にパイプラインを利用し
ている。パイプラインを使用することによって、タスク
を複数の連続サブタスクに分割する。タスクの連続サブ
タスクへの分割によって、いずれの所与の時点において
も、多数のプログラム命令のフェッチ、デコード、およ
び実行が可能となる。したがって、いずれの特定時点に
おいても、パイプラインの種々の段階において、いくつ
かの命令を処理することができる。パイプラインの使用
は、通常、命令が実行可能になるまでプロセッサが待た
なくてもよいことを保証することにより、実行時間を短
縮する。プロセッサが１つの命令の実行を完了したとき
には、次の命令の準備ができて実行を待っている状態に
あるので、これは間違いのないことである。
【０００３】通常、パイプラインを有するプロセッサ
は、プログラム・カウンタのカウント値をアドレスとし
て有するメモリ位置に格納された命令をフェッチし、カ
ウンタを１増分することにより、次の連続メモリ位置に
ある命令を、次にフェッチされる命令とする。パイプラ
インを有するプロセッサでは、条件付きコール命令に伴
って問題が生ずる。条件付きコール命令では、条件をチ
ェックし条件を満たす場合、指定されたアドレスから開
始して、一連の格納されている命令を実行する。これら
の命令にアクセスするには、カウンタのカウント値を指
定のアドレスに調節し、現命令をフェッチし、条件命令
に関連する全ての命令にアクセスするまで、プログラム
・カウンタのカウント値を増分する。条件付きコール命
令の例には、サブルーチン・コール(call)、トラップ(t
rap)、または割り込み(interrupt)が含まれる。サブル
ーチン、割り込み、またはトラップから通常処理に戻る
と、条件付き命令と関連する条件を満たしたときに有し
ていたカウント値に対応するように、プログラム・カウ
ンタをリセットする。このカウント値は、条件を満たし
た時に格納される。
【０００４】
【発明が解決しようとする課題】しかしながら、パイプ
ラインを有するプロセッサでは、コールを実行した時点
におけるプログラム・カウンタのカウント値は、条件付
き命令直後のパイプライン内における命令のアドレス位
置に対応しない。したがって、主処理に戻ったときに返
されるプログラム・カウンタのカウント値は、プログラ
ム・カウンタに望ましいカウント値ではない。
【０００５】従来のシステムはこの問題に対処するに当
たり、複数の遅延プログラム・カウンタを用い、プログ
ラム・カウンタの以前のカウント値を格納した。しかし
ながら、遅延プログラム・カウンタの使用には欠点も伴
う。例えば、遅延プログラム・カウンタを使用すると、
プロセッサに余分なシリコン面積が必要となる。プロセ
ッサ内のパイプラインの段数が増大するに連れて、遅延
プログラム・カウンタの数も増大する。したがって、遅
延プログラム・カウンタを利用するプロセッサのシリコ
ン空間の必要量は、パイプラインの深さ(depth)と共に
増大していく。
【０００６】
【課題を解決するための手段】したがって、パイプライ
ンを有するプロセッサにおいて複数の命令を実行する、
改良された装置が必要とされている。本発明は、従来の
システムおよび方法の欠点に対処するために、パイプラ
イン型プロセッサにおいて複数の命令を実行するシステ
ムおよび方法を提供する。
【０００７】本発明の一実施形態によれば、パイプライ
ンを有するプロセッサにおいて複数の命令を処理する方
法が提供される。パイプラインは、フェッチ段と実行段
との間に第１数の段を有する。本方法は、条件付きコー
ル命令に対して、条件が満たされたか否かについて判定
を行うステップと、条件が満たされた場合、（ｉ）カウ
ンタのカウント値を第１の段階数と結合して、調節リタ
ーン・アドレスを生成するステップと、（ｉｉ）条件付
きコール命令に関連するあらゆる命令をフェッチしかつ
実行するステップと、（ｉｉｉ）条件付きコール命令に
関連するあらゆる命令をフェッチし実行した後に、調節
リターン・アドレスが示すアドレスを有する次の命令を
フェッチするステップとを含む。
【０００８】本発明の別の実施形態によれば、プロセッ
サが、フェッチ段および実行段を含む複数の連続段を含
む。また、連続段は、フェッチ段と実行段との間に第１
数の段階を含む。また、プロセッサは、フェッチ段によ
るフェッチのために所望の命令を格納するメモリ位置の
アドレスを与えるように動作可能なプログラム・カウン
タ、および算術演算素子も含む。算術演算素子は、プロ
グラム・カウンタのカウント値を受け取り、さらにフェ
ッチ段と実行段との間の第１の段階数も受け取るように
実行可能である。また、算術演算素子は、フェッチ段と
実行段との間の第１の段階数を、プログラム・カウンタ
のカウント値と結合し、プログラム・カウンタが受け取
る調節カウント値を生成するように動作可能である。
【０００９】本発明の実施形態は、多数の技術的な利点
を与える。例えば、本発明の一実施形態では、単一のプ
ログラム・カウンタを用いて、コールに続く次の命令の
アドレス位置を指定する。単一のプログラム・カウンタ
の使用により、アドレス位置の減少に伴ってメモリの必
要量も減少し、したがってプロセッサの他のエリアにお
いてかかるメモリ位置の使用が可能となる。多数のプロ
グラム・カウンタを不要にしたため、特に大容量のメモ
リにアドレスするプロセッサにおいて有利である。例え
ば、３２ビット・アドレスを必要とする量のメモリ位置
にアドレスするプロセッサの場合、内部メモリの必要量
が増大するという欠点がある。したがって、本発明は、
コールから戻る際に次の命令に正確にアドレスするため
に必要なレジスタ数を削減することによって、結果的に
プロセッサに必要なシリコン面積を縮小し、パイプライ
ン管理の複雑性を低下させることにより、更にシリコン
面積の縮小、および検査時間の短縮をもたらす。
【００１０】他の技術的な利点は、以下の図面、説明、
および特許請求の範囲から、当業者には容易に明確とな
ろう。
【００１１】
【発明の実施の形態】本発明およびその利点を一層よく
理解するために、これより図面に関連付けて以下の説明
を参照する。本発明の実施形態およびその利点は、図面
の図１ないし図３を参照することによって最良に理解さ
れよう。尚、同様の参照番号は、種々の図面において同
様の部分および対応する部分に用いられている。
【００１２】図１Ａは、本発明の教示によるコンピュー
タ・システム１０のブロック図である。コンピュータ・
システム１０は、メモリ・システム１４にアクセスする
ように動作可能なプロセッサ１２を含む。メモリ・シス
テム１４は、プログラム・メモリ１６およびデータ・メ
モリ１８の双方を含むものとするとよい。また、データ
・メモリ１８はスタック２０を含むとよい。
【００１３】プロセッサ１２は、複数のパイプライン段
を有するパイプライン２２を含む。１つのパイプライン
段は、取得(obtaining)、デコード、実行に関連するサ
ブタスク、またはプログラム・メモリ１６に格納されて
いる命令に関連するその他のサブタスクを実行すること
ができる。図１Ａに示す実施形態では、パイプライン２
２は、フェッチ段２４、プリデコード段２６、デコード
段２８、リード段３０、実行段３２、および格納段３４
を含む。また、プロセッサ１２は、更に追加のプロセッ
サ素子２１を含んでもよい。
【００１４】フェッチ段２４は、プログラム・メモリ１
６内のメモリ位置から命令を得る。フェッチ段２４は、
メモリ・アドレスをプログラム・メモリ１６に発行し、
このアドレスに対応するプログラム・メモリ１６内の位
置に格納されている命令がフェッチ段２４に与えられ
る。フェッチ段２４によってプログラム・メモリ１６に
アドレスを与える動作を矢印３６で示す。プログラム・
メモリ１６からフェッチ段２４に命令を与える動作を参
照番号３８で示す。フェッチ段２４は、プログラム・カ
ウンタ２５を含み、プログラム・メモリ１６内に格納さ
れている命令に対応するアドレスを発生するようにして
もよい。フェッチ段２４は、１つより多いパイプライン
段と置換してもよい。例えば、フェッチ段２４は、命令
を読み出すプログラム・メモリ１６内のメモリ位置のア
ドレスを計算する機能を実行する別個の段と、指定され
たアドレスから命令を読み出す機能を実行する別個の段
とによって置換することも可能である。しかしながら、
以下で用いる場合、「フェッチ段」は、命令を得ようと
するアドレスを実際に計算するパイプライン内の段を意
味するものとする。最近のプロセッサの中には、この段
を「プリフェッチ」段(prefetch state)と呼ぶものもあ
る。フェッチ段２４の別の適切な例を、本発明の教示に
組み込むことも可能である。フェッチ段２４の詳細につ
いては、図２との関連において更に説明することにす
る。
【００１５】プリデコード段２６は、命令をデコードす
るためのデコード段２８の準備に伴う動作を行う。リー
ド段３０は、デコード段２８によってデコードする命令
の実行に必要なあらゆるデータを、データ・メモリ１８
から読み出す。パイプライン２２内の段の各々は、更に
多数の段に再分割してもよい。例えば、リード段３０
は、データ・メモリ１８内のどの位置からデータを読み
出すのかを決定するために必要な計算を実行する別個の
段と、かかるデータを読み出す機能を実行する別個の段
とで置換してもよい。実行段３２は、命令３８を実行す
る機能を行う。実行段３２は複数の段に分割することも
可能であるが、以下で用いる場合、「実行段」は、条件
付きコールに伴う条件が満たされるか否かについて判定
を行う機能を少なくとも実行する、パイプライン内の段
階を意味するものとする。格納段２４は、命令３８の実
行の結果として書き込む必要のある、あらゆるデータを
書き込む機能を行う。
【００１６】本発明の一実施形態によれば、フェッチ段
２４は、条件付きコール命令に伴う命令の実行完了時
に、次の命令を受けるべきプログラム・メモリ１６内の
メモリ位置を指定するアドレスを算出する。この算出
は、プロセッサ１２に対するシリコン面積の必要量を減
少させるように行う。これについては、以下で更に詳し
く説明する。
【００１７】図１Ｂは、プロセッサ１２の動作の一例と
して、パイプライン２２による命令の進展を示す。第１
クロック・サイクルにおいて、命令Ｉ1がフェッチ段２
４によってフェッチされる。命令Ｉ1は、プログラム・
カウンタ２５が指定するアドレスを有するメモリ位置か
ら得られる。この例では、命令Ｉ1は、メモリ位置００
０６から得られる。次のサイクル、即ち、クロック・サ
イクル２において、命令Ｉ1はプリデコード段２６に進
み、フェッチ段２４によって第２命令Ｉ2をプログラム
・メモリ１６からフェッチする。プログラム・カウンタ
２５が、次の命令Ｉ2をフェッチする位置を与える。こ
の例では、フェッチ毎に連続プログラム・カウンタ２５
を１だけ増分する。したがって、クロック・サイクル２
の間に、プログラム・カウンタは０００７のカウント値
を有することになる。次のクロック・サイクルの間に、
命令Ｉ1はデコード段２８に進み、命令Ｉ2はプリデコー
ド段２６に進み、更に０００８のアドレスを有するプロ
グラム・メモリ１６内のメモリ位置から第３命令3をフ
ェッチする。
【００１８】第４クロック・サイクルの間、命令Ｉ1は
リード段３０に進み、命令Ｉ2はデコード段２８に進
み、命令Ｉ3はプリデコード段２６に進み、０００９の
アドレスを有するプログラム・メモリ１６内のメモリ位
置から次の命令Ｉ4をフェッチする。第５クロック・サ
イクルの間に、命令Ｉ1は実行段３２に進み、命令Ｉ2は
リード段３０に進み、命令Ｉ3はデコード段２８に進
み、命令Ｉ4はプリデコード段２６に進み、００１０の
アドレスを有するプログラム・メモリ１６内のメモリ位
置から次の命令Ｉ5をフェッチする。
【００１９】命令Ｉ1が条件付きコール命令である場
合、第６クロック・サイクルの間に２つの可能な選択肢
(alternative)がある。クロック・サイクル６ａによっ
て示す第１の場合では、命令Ｉ1の実行によって、条件
付きコール命令に伴う条件が満たされないと判定され
る。かかる場合、命令Ｉ1は格納段３４に進み、命令Ｉ2
は実行段３２に進み、命令Ｉ3はリード段３０に進み、
命令Ｉ4はデコード段２８に進み、命令Ｉ5はプリデコー
ド段２６に進み、００１１のアドレスを有するプログラ
ム・メモリ１６内の位置から第６命令Ｉ6をフェッチす
る。
【００２０】あるいは、クロック・サイクル６ｂで示す
ように、条件付きコール命令Ｉ1に伴う条件が満たされ
る場合、命令Ｉ1は格納段４に進み、命令Ｉ2ないしＩ5
を破棄する。条件付きコール命令Ｉ1に伴うサブルーチ
ン・アドレスに対応するプログラム・メモリ１６内の位
置から、次の命令をフェッチする。このようにして、条
件付きコール命令に対応する、フェッチすべき次の命令
のサブルーチン・アドレスに対応するように、プログラ
ム・カウンタ２５を調節する。
【００２１】プログラム・カウンタ２５のカウント値を
調節する前に、プログラム・カウンタ２５のカウント
値、この例では００１１をデータ・メモリ１８内のスタ
ック２０に格納しておく。プログラム・カウンタ２５の
格納値は、条件付きコール命令に伴う命令の実行から戻
って主処理を再開する際に用いるリターン・アドレスで
ある。
【００２２】条件付きコール命令に伴う命令の実行から
戻ったときに、クロック・サイクルＮで示すように、フ
ェッチ命令を発行して、条件付きコール命令Ｉ1直後の
命令、この例では命令Ｉ2を得る。したがって、プログ
ラム・カウンタ２５のカウント値は、０００７の値に調
節する必要がある。しかしながら、スタック２０内に格
納されているリターン・アドレスは００１０である。プ
ログラム・カウンタの正しい値０００７を得るには、ス
タック２０内に格納されているリターン・アドレスか
ら、フェッチ段２４と実行段３２との間の段数を減算す
ればよい。この例では、パイプライン２２は、フェッチ
段２４と実行段３２との間に３つの段階、即ち、プリデ
コード段２６、デコード段２８、およびリード段３０を
含む。したがって、プログラム・カウンタ２５の正しい
カウント値を得るには、命令Ｉ1に伴う条件を満たす際
に、スタック２０に格納されている値から３を減算すれ
ばよい。プログラム・カウンタ２５内に格納されている
値から、フェッチ段２４と実行段３２との間の段数を減
算することにより、条件付きコール命令に伴う命令の実
行完了時に、遅延プログラム・カウンタを全く必要とす
ることなく、プログラム・カウンタ２５に正しいリター
ン・アドレスが得られる。フェッチ段２４または実行段
３２を１つより多い段階に分割する実施形態では、命令
を読み出すアドレスを算出する段と、条件付きコール命
令に伴う条件が満たされたか否かについて判定する段と
の間の段数を、プログラム・カウンタ２５に格納されて
いる値から減算することによって、正しいリターン・ア
ドレスが得られる。遅延プログラム・カウンタを排除す
ることにより、プロセッサ１２に必要なシリコン面積が
減少する。これまでに述べた方法の実施態様の一例につ
いて、図２と関連付けながら以下に説明する。
【００２３】図２は、フェッチ段２４の更なる詳細を示
す、コンピュータ・システム１０の一部のブロック図で
ある。条件付きコール命令に伴う命令を実行した後に、
追加の命令を得るための正しいアドレスを得るために、
算術演算部即ち素子４８を備えている。算術演算素子４
８は、２つの入力信号を受け取る。第１の入力信号４０
は、プログラム・カウンタ２５のカウント値を示す。第
２の入力信号４２は、（ｉ）所与のプロセッサに対す
る、実行段３２とフェッチ段２４との間の段数、この例
では３、または（ｉｉ）１のいずれかを示す。加えて、
算術演算素子４８は、実行段３２から制御信号５２を受
け取る。制御信号５２は、算術演算素子４８が加算演算
または減算演算のどちらを実行するのかについて選択を
行う。これについては、以下で更に詳しく説明する。条
件付きコール命令に伴う命令を実行した後、通常の処理
に戻る際に、実行段３２とフェッチ段２４との間の段数
を、算術演算素子４８に与える。しかしながら、条件付
きコール命令に伴う条件が満たされず、リターンが行わ
れない場合、算術演算素子４８には１が与えられる。
【００２４】本発明の一実施形態では、実行段３２とフ
ェッチ段２４との間の段数を算術演算素子４８に与える
か、あるいは０を算術演算素子４８に与えるかについて
の判定は、マルチプレクサ５０によって、実行段３２か
ら受け取る制御信号５２との関連によって行われる。制
御信号５２は、条件付きコール命令に伴う命令の実行か
らリターンが行われている場合には、実行段３２とフェ
ッチ段２４との間の段数を選択し、条件付きコール命令
からのリターンが行われていない場合１を選択する。加
えて、制御信号５２は、条件付きコール命令の実行から
リターンが行われている場合には、算術演算素子４８に
減算演算子(subtraction operator)を選択し、条件付き
コール命令の実行からリターンが行われていない場合に
は算術演算素子４８に加算演算子を選択する。本実施形
態では、算術演算素子４８は、プログラム・カウンタ２
５の現カウント値を表す信号４０から信号４２の値を減
算し、調節したリターン・アドレスを生成してプログラ
ム・メモリ１６に与えることにより、条件付きコール命
令の後に続く次の命令を得る。この例では、条件付きコ
ール命令の後に続く次の命令とは、命令Ｉ2のことであ
る。条件付きコール命令の実行からリターンが行われな
い場合、算術演算素子４８は信号４０の値に１を加算す
る。
【００２５】以上のように、本発明は、条件付きコール
命令に伴う命令の実行から戻り、主処理を中断した点か
ら主処理を継続する方法およびシステムを提供する。リ
ターン・アドレスを、フェッチ段２４と実行段３２との
間の段数に関連する数値と結合することにより、プログ
ラム・メモリ１６における適正なアドレス位置に戻るこ
とができる。前述のプロセスがなければ、条件付きコー
ル命令からのリターン時に、正しい命令に適正に戻るた
めには、プログラム・カウンタの以前のカウントを格納
する遅延プログラム・カウンタが必要となるが、このプ
ロセスによってその必要性は全て軽減される。遅延プロ
グラム・カウンタ遅延が不要のため、プロセッサ１２に
必要なシリコン面積を減少することができる。シリコン
面積の削減は、大量のアドレス空間を利用するプロセッ
サには特に有利である。何故なら、３２ビット・アドレ
ス位置のような大量のアドレス位置を格納するために
は、本発明がなければ、遅延プログラム・カウンタが必
要となり、余分なシリコン面積を必要とするからであ
る。
【００２６】図３は、プロセッサ１２のパイプライン内
における、種々の命令の位置を示すタイミング図であ
る。プロセッサ１２の動作例を、図３と関連付けて説明
する。特に、条件付きコール命令の実行について説明す
る。図３に示すように、５回のクロック・サイクルの期
間に、５つの命令を順次フェッチする。これらの命令に
は、条件付きコール命令、およびそれに続く４つの命
令、「ＮＩ1」、「ＮＩ2」、「ＮＩ3」、および「Ｎ
Ｉ4」が含まれる。条件付きコール命令は、パイプライ
ン２２に沿って進み、５回のクロック・サイクルの間に
実行段３２に到達する。実行段３２においてチェックを
行い、条件付きコール命令に伴う条件が満たされたこと
を判定する。条件付きコール命令に伴う条件を満たして
いることは、図３に示す変数「ｉｆｃａｌｌ」がロー値
からハイ値に移行することによって表される。条件付き
コール命令に伴う条件が満たされたと判定した場合、プ
ログラム・カウンタ２５の現カウント値を、リターン・
アドレスとして格納し、プログラム・カウンタ２５を調
節して、条件付きコールに伴う命令を格納する最初のア
ドレス位置に対応するサブルーチン・アドレスの値を保
持させる。リターン・アドレスを格納するための位置の
例は、スタック２０である。条件付きコール命令によっ
てコールされるサブルーチンに伴う命令全ての実行を完
了した後、実行段３２によってリターン命令（明示的に
示されていない）が受け取られる。リターン命令の受け
取り時に、リターン・アドレスによって保持されている
値にプログラム・カウンタ２５をセットし、実行段３２
とフェッチ段２４との間の段数をリターン・アドレスか
ら減算した結果に対応する値を有するように、算術演算
素子４８によってプログラム・カウンタ２５を調整す
る。こうして、サブルーチンの処理から戻ったときに、
次の命令ＮＩ1を実行する。実行段３２とフェッチ段２
４との間の段数に基づいてリターン・アドレスを調節す
ることにより、遅延プログラム・カウンタの使用を回避
することができる。遅延プログラム・カウンタの使用を
回避することにより、プロセッサ１２に対するシリコン
面積の必要量が減少するため、これは望ましいことであ
る。
【００２７】尚、本発明およびその利点について詳細に
説明したが、特許請求の範囲に定義する本発明の精神お
よび範囲から逸脱することなく、種々の変更、交換、お
よび変形も可能であることは理解されよう。
【００２８】以上の説明に関して更に以下の項を開示す
る。 （１）パイプラインを有するプロセッサにおいて複数の
命令を処理する方法であって、該パイプラインはフェッ
チ段と実行段との間に第１数の段階を有し、前記方法
が、条件付きコール命令に対する条件が満たされたか否
かについて判定を行い、前記条件が満たされた場合に、
カウンタのカウント値と、前記第１数の段階に関連する
数値とを結合し、調節リターン・アドレスを生成するス
テップと、前記条件付きコール命令に伴うあらゆる命令
をフェッチしかつ実行するステップと、前記条件付きコ
ール命令に伴うあらゆる命令をフェッチしかつ実行した
後に、前記調節リターン・アドレスが指定するアドレス
を有する次の命令をフェッチするステップと、から成る
方法。 （２）カウンタのカウント値と前記第１数の段階に関連
する数値とを結合する前記ステップが、前記カウンタの
カウント値と前記第１の段階数とを結合するステップを
含む第１項記載の方法。 （３）カウンタのカウント値と前記第１数の段階に関連
する数値を結合して調節リターン・アドレスを生成する
前記ステップが、更に、前記カウンタのカウント値から
前記第１の段階数を減算し、前記調節リターン・アドレ
スを生成するステップを含む第１項記載の方法。 （４）更に、第１アドレスを有するメモリ位置から前記
条件付きコール命令をフェッチするステップを含み、前
記調節リターン・アドレスが前記第１のアドレスに１を
加算した値に等しい第１項記載の方法。
【００２９】（５）前記リターン・アドレスと前記第１
数の段階に関連する数値を結合して調節リターン・アド
レスを生成する前記ステップが、更に、算術演算部にお
いて、前記リターン・アドレスと前記第１の段階数とを
受け取るステップと、前記リターン・アドレスから前記
第１の段階数を減算することにより、前記調節リターン
・アドレスを生成するステップと、を含む第１項記載の
方法。 （６）カウンタのカウント値と前記第１数の段階に関連
する数値を結合して調節リターン・アドレスを生成する
前記ステップが、前記条件付きコール命令に伴うあらゆ
る命令を実行する前に、前記カウンタのカウント値をリ
ターン・アドレスとして格納するステップと、前記第１
数の段階に伴うあらゆる命令をフェッチしかつ実行した
後に、前記第１の段階数に関連する数値を前記リターン
・アドレスと結合することにより、調節リターン・アド
レスを生成するステップとを含む第１項記載の方法。 （７）カウンタのカウント値と前記第１数の段階に関連
する数値を結合して調節リターン・アドレスを生成する
前記ステップが、カウンタのカウント値を前記第１の段
階数と結合し、前記条件付きコール命令に伴うあらゆる
命令を実行する前に、調節リターン・アドレスを生成す
るステップを含む第１項記載の方法。 （８）条件付きコールに対する条件が満たされたか否か
について判定する前記ステップが、割り込みに対する条
件が満たされたか否かについて判定するステップを含む
第１項記載の方法。
【００３０】（９）プロセッサであって、複数の連続段
階であって、フェッチ段と、実行段と、該フェッチ段の
一部と該実行段との間に、第１数の段階とを含む、複数
の連続段階と、前記フェッチ段によってフェッチする所
望の命令を格納するメモリ位置のアドレスを与えるよう
に動作可能なプログラム・カウンタと、算術演算素子で
あって、前記プログラム・カウンタのカウント値と、前
記フェッチ段と前記実行段との間の前記第１の段階数と
を受け取り、前記フェッチ段と前記実行段との間の前記
第１の段階数を、前記プログラム・カウンタのカウント
値と結合し、前記プログラム・カウンタが受け取る調節
カウント値を生成する、ように動作可能な算術演算素子
と、とから成るプロセッサ。 （１０）更に、前記フェッチ段と前記実行段との間の前
記第１の段階数を受け取り、条件付きコールの処理が完
了したことを示す信号を受け取り、条件付きコールの処
理が完了したことを示す前記信号を受け取ったことに応
答して、前記フェッチ段と前記実行段との間の前記第１
の段階数を前記算術演算部に与える、ように動作可能な
論理部を備える第９項記載のプロセッサ。 （１１）前記複数の連続段階が、プリデコード段と、デ
コード段と、リード段とを含む第９項記載のプロセッ
サ。 （１２）前記論理部がマルチプレクサを備える第９項記
載のプロセッサ。 （１３）前記フェッチ段が、命令のアドレスを計算する
ように動作可能な第１段階と、前記命令を読み出すよう
に動作可能な第２段階とから成り、前記フェッチ段の前
記一部が前記第１段階である第９項記載のプロセッサ。
【００３１】（１４）パイプラインを有するプロセッサ
において複数の命令を処理する方法を提供する。パイプ
ラインは、フェッチ段と実行段との間に第１数の段階を
含む。本方法は、条件付きコール命令に対する条件が満
たされたか否かについて判定するステップを含む。条件
が満たされた場合、カウンタのカウント値を、第１の段
階数に関連する数値と結合し、調節リターン・アドレス
を生成する。また、本方法は、条件付きコール命令に伴
うあらゆる命令をフェッチし実行した後に、調節リター
ン・アドレスが指定するアドレスを有する次の命令をフ
ェッチするステップも含む。
【図面の簡単な説明】
【図１】Ａは本発明の教示によるコンピュータ・システ
ムのブロック図。Ｂは図１Ａのコンピュータ・システム
のパイプラインを通じた命令の進展を示すタイミング
図。
【図２】図１のプロセッサにおけるフェッチ段の詳細を
追加して示す、図１のコンピュータ・システムの一部の
ブロック図。
【図３】図１におけるコンピュータ・システムのプロセ
ッサのパイプライン内における種々の命令の位置(locat
ion)を示すタイミング図。
【符号の説明】
１０ コンピュータ・システム １４ メモリ・システム １２ プロセッサ １６ プログラム・メモリ １８ データ・メモリ ２０ スタック ２２ パイプライン ２４ フェッチ段 ２６ プリデコード段 ２８ デコード段 ３０ リード段 ３２ 実行段 ３４ 格納段 ２５ プログラム・カウンタ ３８ 命令 ４０ 入力信号 ４８ 算術演算部 ５０ マルチプレクサ ５２ 制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーパク ミタル インド国 ニュー デリー，ディルスハド ガーデン，エフ − ２，ビー28 Ｆターム(参考） 5B013 AA18 BB00 5B033 AA07 AA13 EA09

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサ内で複数の命令を実行するシ
    ステムにおいて、 複数の連続段階であって、フェッチ段と、実行段と、該
    フェッチ段の一部と該実行段との間に、第１数の段階と
    を含む、複数の連続段階と、 前記フェッチ段によってフェッチする所望の命令を格納
    するメモリ位置のアドレスを与えるように動作可能なプ
    ログラム・カウンタと、 算術演算素子であって、 前記プログラム・カウンタのカウント値と、前記フェッ
    チ段と前記実行段との間の前記第１の段階数とを受け取
    り、 前記フェッチ段と前記実行段との間の前記第１の段階数
    を、前記プログラム・カウンタのカウント値と結合し、
    前記プログラム・カウンタが受け取る調節カウント値を
    生成する、ように動作可能な算術演算素子と、とから成
    ることを特徴とするプロセッサ。
  2. 【請求項２】 パイプラインを有するプロセッサにおい
    て複数の命令を処理する方法であって、該パイプライン
    はフェッチ段と実行段との間に第１数の段階を有し、前
    記方法が、 条件付きコール命令に対する条件が満たされたか否かに
    ついて判定を行い、前記条件が満たされた場合に、 カウンタのカウント値と、前記第１数の段階に関連する
    数値とを結合し、調節リターン・アドレスを生成するス
    テップと、 前記条件付きコール命令に伴うあらゆる命令をフェッチ
    しかつ実行するステップと、 前記条件付きコール命令に伴うあらゆる命令をフェッチ
    しかつ実行した後に、前記調節リターン・アドレスが指
    定するアドレスを有する次の命令をフェッチするステッ
    プと、 から成ることを特徴とする方法。
JP11141673A 1998-05-21 1999-05-21 パイプラインを有するプロセッサにおいて複数の命令を実行するシステムおよび方法 Pending JP2000207207A (ja)

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