JP2000207276A - 画像形成装置 - Google Patents
画像形成装置Info
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- image forming
- card
- cpu
- program
- chip select
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Abstract
(57)【要約】
【課題】 画像形成装置開発テーマ間の共通使用及び設
計変更に容易に対応可能となる画像形成装置を提供す
る。 【解決手段】 画像形成動作を行う画像形成部と、プロ
グラムにより画像形成の各構成要素の動作を制御するＣ
ＰＵ（２１）と、該ＣＰＵ（２１）の動作プログラムを
保持するフラッシュＲＯＭ（２６）と、該フラッシュＲ
ＯＭへダウンロード可能なプログラムを保持するＩＣカ
ード（１９）と、該ＩＣカード（１９）を接続するＩＣ
カード接続手段（２４）と、ＩＣカードの接続を検知す
る検知手段（２５）と、ユーザデータを記録する不揮発
性メモリ（２７）とを有する画像形成装置において、フ
ラッシュＲＯＭ（２６）、ＩＣカード（１９）及び不揮
発性メモリ（２７）をＣＰＵ（２１）のメモリマップに
論理的に配置し、ＣＰＵ（２１）より出力されるアドレ
ス信号をデコードするアドレスデコード（２３）を設け
た。
計変更に容易に対応可能となる画像形成装置を提供す
る。 【解決手段】 画像形成動作を行う画像形成部と、プロ
グラムにより画像形成の各構成要素の動作を制御するＣ
ＰＵ（２１）と、該ＣＰＵ（２１）の動作プログラムを
保持するフラッシュＲＯＭ（２６）と、該フラッシュＲ
ＯＭへダウンロード可能なプログラムを保持するＩＣカ
ード（１９）と、該ＩＣカード（１９）を接続するＩＣ
カード接続手段（２４）と、ＩＣカードの接続を検知す
る検知手段（２５）と、ユーザデータを記録する不揮発
性メモリ（２７）とを有する画像形成装置において、フ
ラッシュＲＯＭ（２６）、ＩＣカード（１９）及び不揮
発性メモリ（２７）をＣＰＵ（２１）のメモリマップに
論理的に配置し、ＣＰＵ（２１）より出力されるアドレ
ス信号をデコードするアドレスデコード（２３）を設け
た。
Description
【０００１】
【発明の属する技術分野】本発明は画像形成装置に関
し、詳細にはＣＰＵプログラムにより動作する画像形成
装置に関する。
し、詳細にはＣＰＵプログラムにより動作する画像形成
装置に関する。
【０００２】
【従来の技術】従来の画像形成装置のプログラム制御等
は、プログラムをＥＰＲＯＭに保存し、このＥＰＲＯＭ
を装置内に設置し、プログラムを実行している。しか
し、バグ等によりプログラム変更の必要が生じた場合に
は、このＥＰＲＯＭを交換する作業が発生していた。こ
のＥＰＲＯＭ交換作業はＲＯＭが交換できるレベルまで
装置を分解しなければならず、特に装置が完成品の場合
には交換作業に膨大な時間が必要とされていた。
は、プログラムをＥＰＲＯＭに保存し、このＥＰＲＯＭ
を装置内に設置し、プログラムを実行している。しか
し、バグ等によりプログラム変更の必要が生じた場合に
は、このＥＰＲＯＭを交換する作業が発生していた。こ
のＥＰＲＯＭ交換作業はＲＯＭが交換できるレベルまで
装置を分解しなければならず、特に装置が完成品の場合
には交換作業に膨大な時間が必要とされていた。
【０００３】最近はこの交換作業時間を軽減するため、
フラッシュＲＯＭにプログラムを保持するようになっ
た。プログラム更新時はＩＣカード等の外部記憶装置か
らフラッシュＲＯＭにプログラムをダウンロードする方
法が採られるようになり、プログラム更新作業時間は大
幅に短縮された。この場合、ＩＣカードを接続すること
によりメモリマップ上のフラッシュＲＯＭとＩＣカード
のアドレスの入れ替えが行なわれ、ＩＣカードのプログ
ラムで本体が立ち上がり、フラッシュＲＯＭにプログラ
ムをダウンロードしている。
フラッシュＲＯＭにプログラムを保持するようになっ
た。プログラム更新時はＩＣカード等の外部記憶装置か
らフラッシュＲＯＭにプログラムをダウンロードする方
法が採られるようになり、プログラム更新作業時間は大
幅に短縮された。この場合、ＩＣカードを接続すること
によりメモリマップ上のフラッシュＲＯＭとＩＣカード
のアドレスの入れ替えが行なわれ、ＩＣカードのプログ
ラムで本体が立ち上がり、フラッシュＲＯＭにプログラ
ムをダウンロードしている。
【０００４】また、ＩＣカードの今後の利用方法とし
て、フラッシュＲＯＭ上の本体プログラムのデータテー
ブルの追加のように、オプションプログラムとして利用
する方法も考えられている。この場合、ユーザーはＩＣ
カードを接続して装置を利用することにより、標準仕様
以外の機能を利用することが可能となる。
て、フラッシュＲＯＭ上の本体プログラムのデータテー
ブルの追加のように、オプションプログラムとして利用
する方法も考えられている。この場合、ユーザーはＩＣ
カードを接続して装置を利用することにより、標準仕様
以外の機能を利用することが可能となる。
【０００５】通常、フラッシュＲＯＭやＩＣカードはＣ
ＰＵのメモリアップに論理的に配置されており、これら
のデバイスへのアクセスはＣＰＵより出力されるアドレ
ス信号をアドレスデコーダによってデコードし、このア
ドレスデコーダより発生させるチップセレクト信号によ
り制御される。
ＰＵのメモリアップに論理的に配置されており、これら
のデバイスへのアクセスはＣＰＵより出力されるアドレ
ス信号をアドレスデコーダによってデコードし、このア
ドレスデコーダより発生させるチップセレクト信号によ
り制御される。
【０００６】近年の画像形成装置の開発においては、機
密保持及び回路の集約化によるコストダウンのためアド
レスデコーダ等の回路はＣＰＵ周辺ＡＳＩＣに取り込ま
れる場合が多い。また、開発リソースの共有による品質
安定及びコストダウン等の目的のため、ＣＰＵ周辺ＡＳ
ＩＣを複数の開発テーマで共通に使用するという方法も
一般的に採られている。
密保持及び回路の集約化によるコストダウンのためアド
レスデコーダ等の回路はＣＰＵ周辺ＡＳＩＣに取り込ま
れる場合が多い。また、開発リソースの共有による品質
安定及びコストダウン等の目的のため、ＣＰＵ周辺ＡＳ
ＩＣを複数の開発テーマで共通に使用するという方法も
一般的に採られている。
【０００７】
【発明が解決しようとする課題】このような開発方法を
採用する場合、下記のような問題が発生する恐れがあ
る。一例として、下記の３つのテーマで上記開発方法を
採用する場合について説明する。
採用する場合、下記のような問題が発生する恐れがあ
る。一例として、下記の３つのテーマで上記開発方法を
採用する場合について説明する。
【０００８】 テーマＡ：ＣＰＵメモリマップに容量の大きなデバイス
を数少なく配置したい テーマＢ：ＣＰＵメモリマップに容量の小さなデバイス
を数多く配置したい テーマＣ：ＣＰＵメモリマップに中程度の容量のデバイ
スを中程度配置したい
を数少なく配置したい テーマＢ：ＣＰＵメモリマップに容量の小さなデバイス
を数多く配置したい テーマＣ：ＣＰＵメモリマップに中程度の容量のデバイ
スを中程度配置したい
【０００９】これらの３つのテーマでアドレスデコーダ
を内蔵したＡＳＩＣを共通使用する場合アドレスデコー
ダの仕様としてチップセレクト信号出力はテーマＢで必
要とする個数必要であり更にそれぞれの容量はテーマＡ
で必要とされるだけ必要となる。ＣＰＵメモリ空間が無
限に大きい場合は問題ないが、実際は限られた空間しか
ないので１本１本の容量を変えることは回路の組み方に
よりもちろん可能であるが、チップセレクト信号の出力
本数と１本当たりの容量の関係は一般的に反比例の関係
となる。すると、アドレスデコーダテーマＢで必要とす
る個数だけチップセレクト信号を用意した場合はテーマ
Ａでは１本当たりの容量確保のため、外付け回路で新た
にチップセレクト信号をテーマＢ，Ｃでは必要なデバイ
スを配置するだけの本数が確保できなくなる恐れがあ
る。
を内蔵したＡＳＩＣを共通使用する場合アドレスデコー
ダの仕様としてチップセレクト信号出力はテーマＢで必
要とする個数必要であり更にそれぞれの容量はテーマＡ
で必要とされるだけ必要となる。ＣＰＵメモリ空間が無
限に大きい場合は問題ないが、実際は限られた空間しか
ないので１本１本の容量を変えることは回路の組み方に
よりもちろん可能であるが、チップセレクト信号の出力
本数と１本当たりの容量の関係は一般的に反比例の関係
となる。すると、アドレスデコーダテーマＢで必要とす
る個数だけチップセレクト信号を用意した場合はテーマ
Ａでは１本当たりの容量確保のため、外付け回路で新た
にチップセレクト信号をテーマＢ，Ｃでは必要なデバイ
スを配置するだけの本数が確保できなくなる恐れがあ
る。
【００１０】本発明はこれらの問題点を解決するための
ものであり、各チップセレクト信号に対応するアドレス
空間の大きさを任意に変更可能とすることにより、大容
量のチップセレクト信号が必要な場合でも外付け回路等
が必要なく、接続されるデバイスに最適な容量文のチッ
プセレクト信号を生成することのできるアドレスデコー
ダを提供し、画像形成装置開発テーマ間の共通使用及び
設計変更に容易に対応可能となる画像形成装置を提供す
ることを目的とする。
ものであり、各チップセレクト信号に対応するアドレス
空間の大きさを任意に変更可能とすることにより、大容
量のチップセレクト信号が必要な場合でも外付け回路等
が必要なく、接続されるデバイスに最適な容量文のチッ
プセレクト信号を生成することのできるアドレスデコー
ダを提供し、画像形成装置開発テーマ間の共通使用及び
設計変更に容易に対応可能となる画像形成装置を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明は前記問題点を解
決するために、画像形成動作を行う画像形成部と、プロ
グラムにより画像形成の各構成要素の動作を制御するＣ
ＰＵと、該ＣＰＵの動作プログラムを保持するフラッシ
ュＲＯＭと、該フラッシュＲＯＭへダウンロード可能な
プログラムを保持するＩＣカードと、該ＩＣカードを接
続するＩＣカード接続手段と、ＩＣカードの接続を検知
する検知手段と、ユーザデータを記録する不揮発性メモ
リとを有する画像形成装置において、フラッシュＲＯ
Ｍ、ＩＣカード及び不揮発性メモリをＣＰＵのメモリマ
ップに論理的に配置し、ＣＰＵより出力されるアドレス
信号をデコードするアドレスデコードを設け、該アドレ
スデコードにより発生するチップセレクト信号に基づい
て各デバイスへのアクセスを制御し、各チップセレクト
信号に対応するアドレス空間の大きさを変更することに
特徴がある。また、各チップセレクト信号に対応するア
ドレス空間の大きさの指定は前記アドレスデコーダに接
続されたハードピンの選択によって行い、または各チッ
プセレクト信号に対応するアドレス空間の大きさの指定
はソフトウェアで書き換え可能なレジスタによって行
う。よって、このような構成を有する本発明によれば、
各チップセレクト信号に対応するアドレス空間の大きさ
を任意に変更可能とすることにより、大容量のチップセ
レクト信号が必要な場合でも外付け回路等が必要なく、
接続されるデバイスに最適な容量文のチップセレクト信
号を生成することのできるアドレスデコーダを提供し、
画像形成装置開発テーマ間の共通使用及び設計変更に容
易に対応可能となる画像形成装置を提供できる。
決するために、画像形成動作を行う画像形成部と、プロ
グラムにより画像形成の各構成要素の動作を制御するＣ
ＰＵと、該ＣＰＵの動作プログラムを保持するフラッシ
ュＲＯＭと、該フラッシュＲＯＭへダウンロード可能な
プログラムを保持するＩＣカードと、該ＩＣカードを接
続するＩＣカード接続手段と、ＩＣカードの接続を検知
する検知手段と、ユーザデータを記録する不揮発性メモ
リとを有する画像形成装置において、フラッシュＲＯ
Ｍ、ＩＣカード及び不揮発性メモリをＣＰＵのメモリマ
ップに論理的に配置し、ＣＰＵより出力されるアドレス
信号をデコードするアドレスデコードを設け、該アドレ
スデコードにより発生するチップセレクト信号に基づい
て各デバイスへのアクセスを制御し、各チップセレクト
信号に対応するアドレス空間の大きさを変更することに
特徴がある。また、各チップセレクト信号に対応するア
ドレス空間の大きさの指定は前記アドレスデコーダに接
続されたハードピンの選択によって行い、または各チッ
プセレクト信号に対応するアドレス空間の大きさの指定
はソフトウェアで書き換え可能なレジスタによって行
う。よって、このような構成を有する本発明によれば、
各チップセレクト信号に対応するアドレス空間の大きさ
を任意に変更可能とすることにより、大容量のチップセ
レクト信号が必要な場合でも外付け回路等が必要なく、
接続されるデバイスに最適な容量文のチップセレクト信
号を生成することのできるアドレスデコーダを提供し、
画像形成装置開発テーマ間の共通使用及び設計変更に容
易に対応可能となる画像形成装置を提供できる。
【００１２】
【発明の実施の形態】画像形成動作を行う画像形成部
と、プログラムにより画像形成の各構成要素の動作を制
御するＣＰＵと、該ＣＰＵの動作プログラムを保持する
フラッシュＲＯＭと、該フラッシュＲＯＭへダウンロー
ド可能なプログラムを保持するＩＣカードと、該ＩＣカ
ードを接続するＩＣカード接続手段と、ＩＣカードの接
続を検知する検知手段と、ユーザデータを記録する不揮
発性メモリとを有する画像形成装置において、フラッシ
ュＲＯＭ、ＩＣカード及び不揮発性メモリをＣＰＵのメ
モリマップに論理的に配置し、ＣＰＵより出力されるア
ドレス信号をデコードするアドレスデコードを設けた。
と、プログラムにより画像形成の各構成要素の動作を制
御するＣＰＵと、該ＣＰＵの動作プログラムを保持する
フラッシュＲＯＭと、該フラッシュＲＯＭへダウンロー
ド可能なプログラムを保持するＩＣカードと、該ＩＣカ
ードを接続するＩＣカード接続手段と、ＩＣカードの接
続を検知する検知手段と、ユーザデータを記録する不揮
発性メモリとを有する画像形成装置において、フラッシ
ュＲＯＭ、ＩＣカード及び不揮発性メモリをＣＰＵのメ
モリマップに論理的に配置し、ＣＰＵより出力されるア
ドレス信号をデコードするアドレスデコードを設けた。
【００１３】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明を適用する画像形成装置の構成を
示すブロック図である。同図に示す画像形成装置１は、
本体制御基板１１、電子写真プロセス部１２、読み取り
制御部１３、書き込み制御部１４、表示部１５、特定ス
イッチ（以下特定ＳＷと称す）１６、電源１７、電源ス
イッチ（以下電源ＳＷと称す）１８及びＩＣカード１９
おを含んで構成されている。このような構成を有する画
像形成装置１が例えばデジタルコピアの場合読み取り制
御部１３によって読み取られた画像信号が本体制御基板
１１を経由して書き込み制御部１４に送られる。そし
て、書き込み制御１４に送られた画像信号に従って静電
潜像が形成され、その後電子写真プロセス部１２によっ
て画像形成が実行される。
明する。図１は本発明を適用する画像形成装置の構成を
示すブロック図である。同図に示す画像形成装置１は、
本体制御基板１１、電子写真プロセス部１２、読み取り
制御部１３、書き込み制御部１４、表示部１５、特定ス
イッチ（以下特定ＳＷと称す）１６、電源１７、電源ス
イッチ（以下電源ＳＷと称す）１８及びＩＣカード１９
おを含んで構成されている。このような構成を有する画
像形成装置１が例えばデジタルコピアの場合読み取り制
御部１３によって読み取られた画像信号が本体制御基板
１１を経由して書き込み制御部１４に送られる。そし
て、書き込み制御１４に送られた画像信号に従って静電
潜像が形成され、その後電子写真プロセス部１２によっ
て画像形成が実行される。
【００１４】図２は図１の本体制御基板１１の構成を示
すブロック図である。同図に示す制御基板２０はＣＰＵ
２１、リセットＩＣ２２、アドレスデコーダ２３、ＩＣ
カードコネクタ２４、ＩＣカード接続検知手段２５、フ
ラッシュＲＯＭ２６、ＳＲＡＭ２７、デバイス２８−１
〜２８−ｎを含んで構成されている。ここで、図３に図
２のＣＰＵ２１のメモリマップの一例を示す。なお、Ｔ
ＯＴＡＬは１６Ｍｂｙｔｅである。同図の（ａ）に示す
ように上述したテーマＡの場合デバイス数は５個で、最
大容量は４Ｍｂｙｔｅである。同図の（ｂ）に示すよう
に上述したテーマＢの場合デバイス数は１６個で、最大
容量は１Ｍｂｙｔｅである。
すブロック図である。同図に示す制御基板２０はＣＰＵ
２１、リセットＩＣ２２、アドレスデコーダ２３、ＩＣ
カードコネクタ２４、ＩＣカード接続検知手段２５、フ
ラッシュＲＯＭ２６、ＳＲＡＭ２７、デバイス２８−１
〜２８−ｎを含んで構成されている。ここで、図３に図
２のＣＰＵ２１のメモリマップの一例を示す。なお、Ｔ
ＯＴＡＬは１６Ｍｂｙｔｅである。同図の（ａ）に示す
ように上述したテーマＡの場合デバイス数は５個で、最
大容量は４Ｍｂｙｔｅである。同図の（ｂ）に示すよう
に上述したテーマＢの場合デバイス数は１６個で、最大
容量は１Ｍｂｙｔｅである。
【００１５】次に、図４、図５及び図６に本発明を用い
たアドレスデコーダの一例を示す。図４はＣＰＵメモリ
マップの１６Ｍｂｙｔｅのアドレス空間を１６分割する
部分である。このように、ＣＰＵアドレスの上位４ｂｉ
ｔをデコードすることにより１６本のデコード信号（Ｘ
ＣＳ）を生成している。図５は各チップセレクト信号出
力に対応するアドレス空間の大きさを設定するレジスタ
群を示している。図４において生成したデコーダ信号を
チップセレクト信号として出力する際どのデコーダ信号
を有効とするかを設定し、その設定情報をエリア指定信
号（ＸＣＳ０ＡＲＥＡ，ＸＣＳ１ＡＲＥＡ，・・・，Ｘ
ＣＳＦＡＲＥＡ）として出力する。図６は各チップセレ
クト信号の出力制御部を示す。図４のデコード信号（Ｘ
ＣＳ）と図５のエリア指定信号（ＸＣＳ０ＡＲＥＡ，Ｘ
ＣＳ１ＡＲＥＡ，・・・，ＸＣＳＦＡＲＥＡ）をＡＮＤ
−ＯＲすることにより、各チップセレクト信号によって
アドレス空間を可変し、チップセレクト信号（ＣＳ信
号）の出力として出力する。
たアドレスデコーダの一例を示す。図４はＣＰＵメモリ
マップの１６Ｍｂｙｔｅのアドレス空間を１６分割する
部分である。このように、ＣＰＵアドレスの上位４ｂｉ
ｔをデコードすることにより１６本のデコード信号（Ｘ
ＣＳ）を生成している。図５は各チップセレクト信号出
力に対応するアドレス空間の大きさを設定するレジスタ
群を示している。図４において生成したデコーダ信号を
チップセレクト信号として出力する際どのデコーダ信号
を有効とするかを設定し、その設定情報をエリア指定信
号（ＸＣＳ０ＡＲＥＡ，ＸＣＳ１ＡＲＥＡ，・・・，Ｘ
ＣＳＦＡＲＥＡ）として出力する。図６は各チップセレ
クト信号の出力制御部を示す。図４のデコード信号（Ｘ
ＣＳ）と図５のエリア指定信号（ＸＣＳ０ＡＲＥＡ，Ｘ
ＣＳ１ＡＲＥＡ，・・・，ＸＣＳＦＡＲＥＡ）をＡＮＤ
−ＯＲすることにより、各チップセレクト信号によって
アドレス空間を可変し、チップセレクト信号（ＣＳ信
号）の出力として出力する。
【００１６】図７にテーマＡの場合各ＣＳ信号に対する
レジスタ設定状態を、図８にテーマＢの場合各ＣＳ信号
に対するレジスタ設定状態を、それぞれ示す。両図から
わかるように、各チップセレクト信号に対応するアドレ
ス空間の大きさを任意に変更できる。
レジスタ設定状態を、図８にテーマＢの場合各ＣＳ信号
に対するレジスタ設定状態を、それぞれ示す。両図から
わかるように、各チップセレクト信号に対応するアドレ
ス空間の大きさを任意に変更できる。
【００１７】図９は本発明のアドレスデコーダの構成の
一例を示す図である。同図に示すように、ハードピンで
ある３つの端子の電源９１〜９３の電源／ＧＮＤへの接
続状況ににより、図５のレジスタ群に相当する各チップ
セレクト信号用のアドレス空間指定用ルックアップテー
ブルの出力が決定される。
一例を示す図である。同図に示すように、ハードピンで
ある３つの端子の電源９１〜９３の電源／ＧＮＤへの接
続状況ににより、図５のレジスタ群に相当する各チップ
セレクト信号用のアドレス空間指定用ルックアップテー
ブルの出力が決定される。
【００１８】図１０は本発明のアドレスデコーダの構成
の別の一例を示す図である。同図に示すように、各チッ
プセレクト信号用のアドレス空間指定用レジスタ群であ
り、ソフトウェアでレジスタを書き換えることにより、
図５のレジスタ群に相当するレジスタ群の出力が決定さ
れる。図１１は当該動作を示すフローチャートである。
同図において、電源を投入する（ステップＳ１０１）
と、デフォルトのＸＣＳ信号によるブートプログラムを
読み出す（ステップＳ１０２）。ここで、デフォルトの
ＸＣＳ信号の出力は図１０においてパワーオンリセット
信号の入力により各フリップフロップがクリア／プリセ
ットされることにより決定される。そして、ソフトウェ
アによってレジスタ群が設定される（ステップＳ１０
３）。決定後本発明によるＸＣＳ信号が出力される（ス
テップＳ１０４）。
の別の一例を示す図である。同図に示すように、各チッ
プセレクト信号用のアドレス空間指定用レジスタ群であ
り、ソフトウェアでレジスタを書き換えることにより、
図５のレジスタ群に相当するレジスタ群の出力が決定さ
れる。図１１は当該動作を示すフローチャートである。
同図において、電源を投入する（ステップＳ１０１）
と、デフォルトのＸＣＳ信号によるブートプログラムを
読み出す（ステップＳ１０２）。ここで、デフォルトの
ＸＣＳ信号の出力は図１０においてパワーオンリセット
信号の入力により各フリップフロップがクリア／プリセ
ットされることにより決定される。そして、ソフトウェ
アによってレジスタ群が設定される（ステップＳ１０
３）。決定後本発明によるＸＣＳ信号が出力される（ス
テップＳ１０４）。
【００１９】なお、本発明は上記実施例に限定されるも
のではなく、特許請求の範囲内に記載であれば多種の変
形や置換可能であることは言うまでもない。
のではなく、特許請求の範囲内に記載であれば多種の変
形や置換可能であることは言うまでもない。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
画像形成動作を行う画像形成部と、プログラムにより画
像形成の各構成要素の動作を制御するＣＰＵと、該ＣＰ
Ｕの動作プログラムを保持するフラッシュＲＯＭと、該
フラッシュＲＯＭへダウンロード可能なプログラムを保
持するＩＣカードと、該ＩＣカードを接続するＩＣカー
ド接続手段と、ＩＣカードの接続を検知する検知手段
と、ユーザデータを記録する不揮発性メモリとを有する
画像形成装置において、フラッシュＲＯＭ、ＩＣカード
及び不揮発性メモリをＣＰＵのメモリマップに論理的に
配置し、ＣＰＵより出力されるアドレス信号をデコード
するアドレスデコードを設け、該アドレスデコードによ
り発生するチップセレクト信号に基づいて各デバイスへ
のアクセスを制御し、各チップセレクト信号に対応する
アドレス空間の大きさを変更することに特徴がある。ま
た、各チップセレクト信号に対応するアドレス空間の大
きさの指定は前記アドレスデコーダに接続されたハード
ピンの選択によって行い、または各チップセレクト信号
に対応するアドレス空間の大きさの指定はソフトウェア
で書き換え可能なレジスタによって行う。よって、この
ような構成を有する本発明によれば、各チップセレクト
信号に対応するアドレス空間の大きさを任意に変更可能
とすることにより、大容量のチップセレクト信号が必要
な場合でも外付け回路等が必要なく、接続されるデバイ
スに最適な容量文のチップセレクト信号を生成すること
のできるアドレスデコーダを提供し、画像形成装置開発
テーマ間の共通使用及び設計変更に容易に対応可能とな
る画像形成装置を提供できる。
画像形成動作を行う画像形成部と、プログラムにより画
像形成の各構成要素の動作を制御するＣＰＵと、該ＣＰ
Ｕの動作プログラムを保持するフラッシュＲＯＭと、該
フラッシュＲＯＭへダウンロード可能なプログラムを保
持するＩＣカードと、該ＩＣカードを接続するＩＣカー
ド接続手段と、ＩＣカードの接続を検知する検知手段
と、ユーザデータを記録する不揮発性メモリとを有する
画像形成装置において、フラッシュＲＯＭ、ＩＣカード
及び不揮発性メモリをＣＰＵのメモリマップに論理的に
配置し、ＣＰＵより出力されるアドレス信号をデコード
するアドレスデコードを設け、該アドレスデコードによ
り発生するチップセレクト信号に基づいて各デバイスへ
のアクセスを制御し、各チップセレクト信号に対応する
アドレス空間の大きさを変更することに特徴がある。ま
た、各チップセレクト信号に対応するアドレス空間の大
きさの指定は前記アドレスデコーダに接続されたハード
ピンの選択によって行い、または各チップセレクト信号
に対応するアドレス空間の大きさの指定はソフトウェア
で書き換え可能なレジスタによって行う。よって、この
ような構成を有する本発明によれば、各チップセレクト
信号に対応するアドレス空間の大きさを任意に変更可能
とすることにより、大容量のチップセレクト信号が必要
な場合でも外付け回路等が必要なく、接続されるデバイ
スに最適な容量文のチップセレクト信号を生成すること
のできるアドレスデコーダを提供し、画像形成装置開発
テーマ間の共通使用及び設計変更に容易に対応可能とな
る画像形成装置を提供できる。
【図１】本発明を適用する画像形成装置の構成を示すブ
ロック図である。
ロック図である。
【図２】図１の本体制御基板の構成を示すブロック図で
ある。
ある。
【図３】図２のＣＰＵのメモリマップの一例を示す図で
ある。
ある。
【図４】本発明を用いたアドレスデコーダの一例を示す
図である。
図である。
【図５】本発明を用いたアドレスデコーダの一例を示す
図である。
図である。
【図６】本発明を用いたアドレスデコーダの一例を示す
図である。
図である。
【図７】テーマＡの場合各ＣＳ信号に対するレジスタ設
定状態を示す図である。
定状態を示す図である。
【図８】テーマＢの場合各ＣＳ信号に対するレジスタ設
定状態を示す図である。
定状態を示す図である。
【図９】本発明のアドレスデコーダの構成の一例を示す
図である。
図である。
【図１０】本発明のアドレスデコーダの構成の別の一例
を示す図である。
を示す図である。
【図１１】本発明におけるソフトウェアによる動作を示
すフローチャートである。
すフローチャートである。
１ 画像形成装置 １１ 本体制御基板 １２ 電子写真プロセス部 １３ 読み取り制御部 １４ 書き込み制御部 １５ 表示部 １７ 電源 １９ ＩＣカード
Claims (3)
- 【請求項１】 画像形成動作を行う画像形成部と、プロ
グラムにより画像形成の各構成要素の動作を制御するＣ
ＰＵと、該ＣＰＵの動作プログラムを保持するフラッシ
ュＲＯＭと、該フラッシュＲＯＭへダウンロード可能な
プログラムを保持するＩＣカードと、該ＩＣカードを接
続するＩＣカード接続手段と、ＩＣカードの接続を検知
する検知手段と、ユーザデータを記録する不揮発性メモ
リとを有する画像形成装置において、 前記フラッシュＲＯＭ、前記ＩＣカード及び前記不揮発
性メモリを前記ＣＰＵのメモリマップに論理的に配置
し、前記ＣＰＵより出力されるアドレス信号をデコード
するアドレスデコードを設け、該アドレスデコードによ
り発生するチップセレクト信号に基づいて各デバイスへ
のアクセスを制御し、各チップセレクト信号に対応する
アドレス空間の大きさを変更することを特徴とする画像
形成装置。 - 【請求項２】 各チップセレクト信号に対応するアドレ
ス空間の大きさの指定は前記アドレスデコーダに接続さ
れたハードピンの選択によって行う請求項１記載の画像
形成装置。 - 【請求項３】 各チップセレクト信号に対応するアドレ
ス空間の大きさの指定はソフトウェアで書き換え可能な
レジスタによって行う請求項１記載の画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004068A JP2000207276A (ja) | 1999-01-11 | 1999-01-11 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004068A JP2000207276A (ja) | 1999-01-11 | 1999-01-11 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207276A true JP2000207276A (ja) | 2000-07-28 |
Family
ID=11574516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004068A Pending JP2000207276A (ja) | 1999-01-11 | 1999-01-11 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198171A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ｕｓｂホストコントローラ、及びｕｓｂホストコントローラの制御方法 |
| US8259339B2 (en) | 2006-10-23 | 2012-09-04 | Ricoh Company, Limited | Image forming apparatus |
-
1999
- 1999-01-11 JP JP11004068A patent/JP2000207276A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8259339B2 (en) | 2006-10-23 | 2012-09-04 | Ricoh Company, Limited | Image forming apparatus |
| JP2010198171A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ｕｓｂホストコントローラ、及びｕｓｂホストコントローラの制御方法 |
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Legal Events
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|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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