JP2000207537A - 多値情報に基づく画像処理回路 - Google Patents
多値情報に基づく画像処理回路Info
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- 230000010354 integration Effects 0.000 abstract description 6
- 230000015654 memory Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】 この発明の目的は、複数個の画素からの多値
情報の演算を行うことにより画像のエッジ検出、画像の
縮小、画像の拡大等の処理を行うことを特徴とする多値
情報に基づく画像処理回路を提供することである。 【構成】 少なくとも二つの端子に与えらた電流を減
算、加算するためにＰＦＥＴによるカレント・ミラーと
ＮＦＥＴによるカレント・ミラーの組み合わせにより画
像処理回路を構成する。
情報の演算を行うことにより画像のエッジ検出、画像の
縮小、画像の拡大等の処理を行うことを特徴とする多値
情報に基づく画像処理回路を提供することである。 【構成】 少なくとも二つの端子に与えらた電流を減
算、加算するためにＰＦＥＴによるカレント・ミラーと
ＮＦＥＴによるカレント・ミラーの組み合わせにより画
像処理回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は多値情報に基づく画像処
理回路に関するもので、多値情報に対応する電流の減
算、加算を行うことにより回路構成を単純化し、結果と
して画像処理に必要な回路素子数を減らすと共に多くの
画素数を集積しうる画像処理回路を提供するものであ
る。
理回路に関するもので、多値情報に対応する電流の減
算、加算を行うことにより回路構成を単純化し、結果と
して画像処理に必要な回路素子数を減らすと共に多くの
画素数を集積しうる画像処理回路を提供するものであ
る。
【０００２】
【従来の技術】従来の画像処理回路においては、多値情
報を２値情報に変換して後、２値情報の演算に基づく画
像処理が行われているので、回路が複雑となることによ
る集積密度の向上は困難である。
報を２値情報に変換して後、２値情報の演算に基づく画
像処理が行われているので、回路が複雑となることによ
る集積密度の向上は困難である。
【０００３】
【発明が解決しようとする課題】従来の画像処理回路に
おいて行われている２値情報の演算では多値情報の２値
化が必要であるが、多値情報をそのまま演算に用いるこ
とにより２値化に必要な回路を割愛できる。さらに、本
発明による画像処理回路の発明者の発明による正および
負の重み付け可能な電流制御型ディジタル回路（特開平
９＝１９０４８７参照）による多値演算を用いることに
より、演算回路を単純化し、集積密度を向上させること
である。
おいて行われている２値情報の演算では多値情報の２値
化が必要であるが、多値情報をそのまま演算に用いるこ
とにより２値化に必要な回路を割愛できる。さらに、本
発明による画像処理回路の発明者の発明による正および
負の重み付け可能な電流制御型ディジタル回路（特開平
９＝１９０４８７参照）による多値演算を用いることに
より、演算回路を単純化し、集積密度を向上させること
である。
【０００４】
【課題を解決するための手段】画像の明暗に対応して各
画素が発生する電流は本来多値情報であるが、この情報
を２値化して使用されているので、結果として、回路が
複雑となり、集積度向上が困難となる。そこで、２値情
報を含むすべての情報に関して多値演算を行うことによ
り回路の簡単化および集積度の向上を達成しようとする
ものである。さらなる高集積化のために画像処理回路を
ＭＯＳトランジスタのみで構成する。
画素が発生する電流は本来多値情報であるが、この情報
を２値化して使用されているので、結果として、回路が
複雑となり、集積度向上が困難となる。そこで、２値情
報を含むすべての情報に関して多値演算を行うことによ
り回路の簡単化および集積度の向上を達成しようとする
ものである。さらなる高集積化のために画像処理回路を
ＭＯＳトランジスタのみで構成する。
【０００５】
【作用と実施例】次に、本発明の実施例について説明す
る。本実施例の説明に先だって、９個の画素１の配列を
第１図に示す。第１図において、注目画素Ａには８個の
画素Ｂ、Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉより多値情報が電
流の形で供給される。さらに、各画素には第２図に示す
電流発生回路が組み込まれており、逆方向にバイアスさ
れたダイオード３により光の明暗が電流の強弱に変換さ
れ、さらに、ＮチャネルＭＯＳトランジスタ（ＮＦＥＴ
と呼ぶ）４と８個のＮＦＥＴ（１３から２０）で構成さ
れるカレント・ミラーによりダイオード３の電流が８個
複製される。これらの電流は端子５、６、７、８、９、
１０、１１、１２を介してそれぞれ画素Ｂ、Ｃ、Ｄ、
Ｅ、Ｆ、Ｇ、Ｈ、Ｉに供給される。第１図に示すよう
に、画素Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉからの電流は
画素Ａに与えられる。
る。本実施例の説明に先だって、９個の画素１の配列を
第１図に示す。第１図において、注目画素Ａには８個の
画素Ｂ、Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉより多値情報が電
流の形で供給される。さらに、各画素には第２図に示す
電流発生回路が組み込まれており、逆方向にバイアスさ
れたダイオード３により光の明暗が電流の強弱に変換さ
れ、さらに、ＮチャネルＭＯＳトランジスタ（ＮＦＥＴ
と呼ぶ）４と８個のＮＦＥＴ（１３から２０）で構成さ
れるカレント・ミラーによりダイオード３の電流が８個
複製される。これらの電流は端子５、６、７、８、９、
１０、１１、１２を介してそれぞれ画素Ｂ、Ｃ、Ｄ、
Ｅ、Ｆ、Ｇ、Ｈ、Ｉに供給される。第１図に示すよう
に、画素Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉからの電流は
画素Ａに与えられる。
【０００６】次に、画素Ａが画素ＣおよびＧの間にエッ
ジが存在する場合について述べると、画素ＣおよびＧか
らのそれぞれの電流は第３図に示す画像エッジ検出回路
の端子２４および３０に与えられる。端子２４に与えら
た電流はＰチャネルＭＯＳトランジスタ（ＰＦＥＴと呼
ぶ）ＰＦＥＴ２１，２２，２３よりなるカレント・ミラ
ーにより複製されＰＦＥＴ２２および２３により出力さ
れる。同様に、端子３０に与えらた電流はＰＦＥＴ２
７，２８，２９なるカレント・ミラーにより複製されＰ
ＦＥＴ２８および２９により出力される。以上画素Ｃと
Ｇの対について述べたが、画素ＤとＨ，画素ＥとＩ、画
素ＦとＢの対についても同様の回路により、よりきめ細
かいエッジ検出を行うことができる。また，画素Ａを取
り囲む８個のさらに外側の画素対によっても画素Ａ近傍
のエッジをさらにきめ細かく検出できる．
ジが存在する場合について述べると、画素ＣおよびＧか
らのそれぞれの電流は第３図に示す画像エッジ検出回路
の端子２４および３０に与えられる。端子２４に与えら
た電流はＰチャネルＭＯＳトランジスタ（ＰＦＥＴと呼
ぶ）ＰＦＥＴ２１，２２，２３よりなるカレント・ミラ
ーにより複製されＰＦＥＴ２２および２３により出力さ
れる。同様に、端子３０に与えらた電流はＰＦＥＴ２
７，２８，２９なるカレント・ミラーにより複製されＰ
ＦＥＴ２８および２９により出力される。以上画素Ｃと
Ｇの対について述べたが、画素ＤとＨ，画素ＥとＩ、画
素ＦとＢの対についても同様の回路により、よりきめ細
かいエッジ検出を行うことができる。また，画素Ａを取
り囲む８個のさらに外側の画素対によっても画素Ａ近傍
のエッジをさらにきめ細かく検出できる．
【０００７】次に、ＰＦＥＴ２２からの電流はＮＦＥＴ
２５および２６よりなるカレント・ミラーにより電流の
方向が変更され、ＰＦＥＴ２９から供給される電流から
差し引かれる。ＰＦＥＴ２９の電流がＮＦＥＴ２６の電
流より大きい場合には、その電流差がＮＦＥＴ３５およ
び３６よりなるカレント・ミラーにより複製されＮＦＥ
Ｔ３６により出力される。従って、画素Ｇが画素Ｃより
明るい場合すなわち画素Ｇの光電流が大きい場合に端子
３９に出力電流が得られる。
２５および２６よりなるカレント・ミラーにより電流の
方向が変更され、ＰＦＥＴ２９から供給される電流から
差し引かれる。ＰＦＥＴ２９の電流がＮＦＥＴ２６の電
流より大きい場合には、その電流差がＮＦＥＴ３５およ
び３６よりなるカレント・ミラーにより複製されＮＦＥ
Ｔ３６により出力される。従って、画素Ｇが画素Ｃより
明るい場合すなわち画素Ｇの光電流が大きい場合に端子
３９に出力電流が得られる。
【０００８】ＮＦＥＴ３１および３２、ＮＦＥＴ３３お
よび３４よりなるカレント・ミラーとＰＦＥＴ２３を用
いて画素Ｃの電流から画素Ｇの電流を差し引くことによ
り、電流差がＮＦＥＴ３３および３４よりなるカレント
・ミラーにより複製され端子３７に出力される。画素Ｃ
が画素Ｇより明るい場合、すなわち画素Ｃの光電流が大
きい場合に端子３７に出力電流が得られる。また、端子
３８には電圧出力が得られる。以上要約すると、画素Ｃ
と画素Ｇの間に画像エッジが存在する場合、端子３７あ
るいは３９のいずれかに出力電流が得られる。電流差は
多値情報の演算により得られるので、予め光電流を２値
化する必要はなく、また、多値情報の演算は簡単である
ため、少ない数のＮＦＥＴおよびＰＦＥＴでエッジ検出
回路が構成できる。
よび３４よりなるカレント・ミラーとＰＦＥＴ２３を用
いて画素Ｃの電流から画素Ｇの電流を差し引くことによ
り、電流差がＮＦＥＴ３３および３４よりなるカレント
・ミラーにより複製され端子３７に出力される。画素Ｃ
が画素Ｇより明るい場合、すなわち画素Ｃの光電流が大
きい場合に端子３７に出力電流が得られる。また、端子
３８には電圧出力が得られる。以上要約すると、画素Ｃ
と画素Ｇの間に画像エッジが存在する場合、端子３７あ
るいは３９のいずれかに出力電流が得られる。電流差は
多値情報の演算により得られるので、予め光電流を２値
化する必要はなく、また、多値情報の演算は簡単である
ため、少ない数のＮＦＥＴおよびＰＦＥＴでエッジ検出
回路が構成できる。
【０００９】端子３７あるいは３９に得られる電流は多
値情報であるため、２値情報を記憶するメモリにそのま
ま記憶できない。多値情報の記憶に用いる本発明の一実
施例による多値メモリを第４図に示す。第４図におい
て、書込情報は端子４７から流出する電流として外部か
ら与えられ、ＰＦＥＴ４１により電圧に変換される。次
に、端子４８に負の書込パルスを印加すると、ＰＦＥＴ
４２はオンとなり、また、インバータ４４の正の出力パ
ルスによりＮＦＥＴ４３もオンとなり、書込電流に対応
した電圧によりコンデンサ５１に電荷が蓄えられる。記
憶情報の読出しは端子４９に印加する負の読取りパルス
によりＰＦＥＴ４６をオンにすると、コンデンサ５１の
電圧に対応してＰＦＥＴ４５に発生する電流が端子５０
から外部に供給される。以上要約すると、書込みパルス
により選択されたメモリに電流の形で書込情報を与え、
読出しパルスにより選択されたメモリから電流の形で記
憶情報の読出しが行われる。
値情報であるため、２値情報を記憶するメモリにそのま
ま記憶できない。多値情報の記憶に用いる本発明の一実
施例による多値メモリを第４図に示す。第４図におい
て、書込情報は端子４７から流出する電流として外部か
ら与えられ、ＰＦＥＴ４１により電圧に変換される。次
に、端子４８に負の書込パルスを印加すると、ＰＦＥＴ
４２はオンとなり、また、インバータ４４の正の出力パ
ルスによりＮＦＥＴ４３もオンとなり、書込電流に対応
した電圧によりコンデンサ５１に電荷が蓄えられる。記
憶情報の読出しは端子４９に印加する負の読取りパルス
によりＰＦＥＴ４６をオンにすると、コンデンサ５１の
電圧に対応してＰＦＥＴ４５に発生する電流が端子５０
から外部に供給される。以上要約すると、書込みパルス
により選択されたメモリに電流の形で書込情報を与え、
読出しパルスにより選択されたメモリから電流の形で記
憶情報の読出しが行われる。
【００１０】画像処理の中間段階での演算結果を記憶す
るために、各画素にはいくつかの多値メモリを配置す
る。第５図は各画素に４個のメモリ５２、５３、５４、
５５を配置した場合を示す。次に，このメモリを使用し
た画像の縮小について述べる。
るために、各画素にはいくつかの多値メモリを配置す
る。第５図は各画素に４個のメモリ５２、５３、５４、
５５を配置した場合を示す。次に，このメモリを使用し
た画像の縮小について述べる。
【００１１】第６図に示すように隣接する４個の画素
Ａ、Ｂ、Ｃ、Ｄのそれぞれのメモリ５３からの読出電流
の加算によって生ずる合計電流が電流源５６の電流より
大きい場合、ＮＦＥＴ５８のゲート電圧が高くなり、Ｎ
ＦＥＴ５８がオンになる。この場合電流源５７からの電
流が画素Ａのメモリ５２に記憶される。この動作により
４個の画素からの電流は２値化され、画素Ａに記憶され
る。従って、４個の画素が１個に縮小されることにな
る。図には示されていないが、４個の画素の平均電流を
１個のメモリに記憶させることもできる。
Ａ、Ｂ、Ｃ、Ｄのそれぞれのメモリ５３からの読出電流
の加算によって生ずる合計電流が電流源５６の電流より
大きい場合、ＮＦＥＴ５８のゲート電圧が高くなり、Ｎ
ＦＥＴ５８がオンになる。この場合電流源５７からの電
流が画素Ａのメモリ５２に記憶される。この動作により
４個の画素からの電流は２値化され、画素Ａに記憶され
る。従って、４個の画素が１個に縮小されることにな
る。図には示されていないが、４個の画素の平均電流を
１個のメモリに記憶させることもできる。
【００１２】次に、第７図を参照して画像の拡大につい
て述べると、画素Ａの記憶情報を画素Ａ、Ｂ、Ｃ、Ｄの
それぞれのメモリ５３に格納することによって画像の拡
大が行われる。画素Ａのメモリ５２からの読出し電流は
ＮＦＥＴ６２、６３、６４、６５、６６で構成されるカ
レント・ミラーにより複製されて、それぞれ画素Ａ、
Ｂ，Ｃ，Ｄのメモリ５３に記憶されるので、１個の画素
が４個の画素に拡大されることになる。
て述べると、画素Ａの記憶情報を画素Ａ、Ｂ、Ｃ、Ｄの
それぞれのメモリ５３に格納することによって画像の拡
大が行われる。画素Ａのメモリ５２からの読出し電流は
ＮＦＥＴ６２、６３、６４、６５、６６で構成されるカ
レント・ミラーにより複製されて、それぞれ画素Ａ、
Ｂ，Ｃ，Ｄのメモリ５３に記憶されるので、１個の画素
が４個の画素に拡大されることになる。
【００１３】以上の説明を要約すると、４画素を１画素
に縮小する場合、４個の読出し電流を加算して得られる
合計電流の２値化または平均電流を１個のメモリに記憶
することにより行われる。画像を拡大する場合、１個の
画素の読出し電流を複製して４個の画素に与える。画像
の縮小において、２値化の機能を用いて画像を縮小して
後、拡大すると鋭いエッジを有する画像が得られるの
で、安定したエッジ検出動作を行わせることができる。
に縮小する場合、４個の読出し電流を加算して得られる
合計電流の２値化または平均電流を１個のメモリに記憶
することにより行われる。画像を拡大する場合、１個の
画素の読出し電流を複製して４個の画素に与える。画像
の縮小において、２値化の機能を用いて画像を縮小して
後、拡大すると鋭いエッジを有する画像が得られるの
で、安定したエッジ検出動作を行わせることができる。
【００１４】
【発明の効果】第３図に示す本発明の実施例による画像
のエッジ検出回路において、多値情報に対応する電流の
差によりエッジ検出が容易となるので、回路構成が簡単
となるので、集積度を高めることができる。また、第６
図および第７図に示す本発明の実施例による画像の縮小
と拡大において、２値化回路が簡単となることも本発明
の利点である。また、ＰＦＥＴおよびＮＦＥＴのみで画
像処理回路を構成できるので集積化が容易となる利点が
ある。
のエッジ検出回路において、多値情報に対応する電流の
差によりエッジ検出が容易となるので、回路構成が簡単
となるので、集積度を高めることができる。また、第６
図および第７図に示す本発明の実施例による画像の縮小
と拡大において、２値化回路が簡単となることも本発明
の利点である。また、ＰＦＥＴおよびＮＦＥＴのみで画
像処理回路を構成できるので集積化が容易となる利点が
ある。
第１図は本発明の原理を説明するための９個の画素の配
列図 第２図は本発明に用いる電流発生回路 第３図は本発明の実施例による画像エッジ検出回路 第４図は本発明の実施例に使用する多値メモリ 第５図は本発明の画素に配置される多値メモリ配列図 第６図は本発明による画像縮小の動作を説明するための
原理図 第７図は本発明による画像拡大の動作を説明するための
原理図である．
列図 第２図は本発明に用いる電流発生回路 第３図は本発明の実施例による画像エッジ検出回路 第４図は本発明の実施例に使用する多値メモリ 第５図は本発明の画素に配置される多値メモリ配列図 第６図は本発明による画像縮小の動作を説明するための
原理図 第７図は本発明による画像拡大の動作を説明するための
原理図である．
１は画素 ２は光・電流変換器および出力回路 ３はフォトダイオード ４はＮＦＥＴ ５、６、７、８、９、１０、１１、１２は出力端子 ２１、２２、２３、２７、２８、２９はＰＦＥＴ ２４、３０、３７、３８、３９は出力端子 ２５、２６、３１、３２、３３、３４、３５、３６、は
ＮＦＥＴ ４０は多値メモリ ４１、４２、４５、４６はＰＦＥＴ ４３はＮＦＥＴ ４４はインバータ ４７は書込情報印加端子 ４８は書込パルス印加端 ４９は読出パルス印加端子 ５０は読出電流出力端子 ５１はコンデンサ ５２、５３、５４、５５は多値メモリ ５６、５７は電流源 ６２、６３、６４、６５、６６はＮＦＥＴ
ＮＦＥＴ ４０は多値メモリ ４１、４２、４５、４６はＰＦＥＴ ４３はＮＦＥＴ ４４はインバータ ４７は書込情報印加端子 ４８は書込パルス印加端 ４９は読出パルス印加端子 ５０は読出電流出力端子 ５１はコンデンサ ５２、５３、５４、５５は多値メモリ ５６、５７は電流源 ６２、６３、６４、６５、６６はＮＦＥＴ
Claims (1)
- 【請求項１】 複数個の画素からの多値情報の演算を行
うことにより画像のエッジ検出、画像の縮小、画像の拡
大等の処理を行うことを特徴とする多値情報に基づく画
像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040457A JP2000207537A (ja) | 1999-01-08 | 1999-01-08 | 多値情報に基づく画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040457A JP2000207537A (ja) | 1999-01-08 | 1999-01-08 | 多値情報に基づく画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207537A true JP2000207537A (ja) | 2000-07-28 |
Family
ID=12581185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11040457A Pending JP2000207537A (ja) | 1999-01-08 | 1999-01-08 | 多値情報に基づく画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116471492A (zh) * | 2023-03-24 | 2023-07-21 | 北京领丰视芯科技有限责任公司 | 基于图像处理算法的像素电路、模数转换器及红外成像仪 |
-
1999
- 1999-01-08 JP JP11040457A patent/JP2000207537A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116471492A (zh) * | 2023-03-24 | 2023-07-21 | 北京领丰视芯科技有限责任公司 | 基于图像处理算法的像素电路、模数转换器及红外成像仪 |
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