JP2000208703A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000208703A JP2000208703A JP11002908A JP290899A JP2000208703A JP 2000208703 A JP2000208703 A JP 2000208703A JP 11002908 A JP11002908 A JP 11002908A JP 290899 A JP290899 A JP 290899A JP 2000208703 A JP2000208703 A JP 2000208703A
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Abstract
(57)【要約】
【解決手段】半導体基板上にレイアウトする抵抗素子に
よる分圧回路のパターンに関し、特に高抵抗素子を用い
た分圧回路のレイアウトパターンに関する。分圧電圧取
り出し用のコンタクト６−１、取り出し電極の金属パタ
ーン６−２、抵抗パターン６−３、低抵抗用パターン６
−４、基本抵抗パターン６−５、６−５と同一形状のダ
ミーパターン６−６から構成される分圧回路のレイアウ
トパターンである。ここで分圧電極を取り出すパターン
を低抵抗素子により構成し、また分圧回路の両端にダミ
ーパターンを付加したことを特徴としている。 【効果】高抵抗を使用した分圧回路パターンであって
も、分圧電圧を高精度に取り出すことができる。また高
抵抗素子の使用が可能となるので消費電流の低減をはか
ることができる。さらにはダミーパターンを付加したこ
とで、両端のパターン疎密度が内部と同一に保たれ製造
バラツキを回避することができる。
よる分圧回路のパターンに関し、特に高抵抗素子を用い
た分圧回路のレイアウトパターンに関する。分圧電圧取
り出し用のコンタクト６−１、取り出し電極の金属パタ
ーン６−２、抵抗パターン６−３、低抵抗用パターン６
−４、基本抵抗パターン６−５、６−５と同一形状のダ
ミーパターン６−６から構成される分圧回路のレイアウ
トパターンである。ここで分圧電極を取り出すパターン
を低抵抗素子により構成し、また分圧回路の両端にダミ
ーパターンを付加したことを特徴としている。 【効果】高抵抗を使用した分圧回路パターンであって
も、分圧電圧を高精度に取り出すことができる。また高
抵抗素子の使用が可能となるので消費電流の低減をはか
ることができる。さらにはダミーパターンを付加したこ
とで、両端のパターン疎密度が内部と同一に保たれ製造
バラツキを回避することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にレ
イアウトする抵抗素子による分圧回路のパターンに関
し、特に高抵抗素子を用いた分圧回路のレイアウトパタ
ーンに関する。
イアウトする抵抗素子による分圧回路のパターンに関
し、特に高抵抗素子を用いた分圧回路のレイアウトパタ
ーンに関する。
【０００２】また、該抵抗パターンにダミーパターンを
付加するレイアウトパターンに関する。
付加するレイアウトパターンに関する。
【０００３】また、該ダミーパターンを内部抵抗パター
ンと同一の抵抗パターンとするレイアウトパターンに関
する。
ンと同一の抵抗パターンとするレイアウトパターンに関
する。
【０００４】
【従来の技術】従来、抵抗素子による分圧回路をレイア
ウトする場合、特開昭６１−２６９３５７号公報にある
ように一つの抵抗パターンから端子電極を取り出す方法
がとられていた。
ウトする場合、特開昭６１−２６９３５７号公報にある
ように一つの抵抗パターンから端子電極を取り出す方法
がとられていた。
【０００５】従来の抵抗素子による分圧回路のレイアウ
トパターンの第１の実施例として、図１を示す。ここで
１−１は分圧電圧取り出し用のコンタクト、１−２は取
り出し電極の金属パターン、１−３は抵抗パターンであ
る。
トパターンの第１の実施例として、図１を示す。ここで
１−１は分圧電圧取り出し用のコンタクト、１−２は取
り出し電極の金属パターン、１−３は抵抗パターンであ
る。
【０００６】また第２の実施例として、基本抵抗パター
ンを並べて、分圧抵抗値を同一となるように工夫した分
圧回路のレイアウトパターンを図２に示す。図２は１−
１のコンタクト部の抵抗（以後コンタクト抵抗と呼ぶ）
によって分圧抵抗が影響されないように改良したレイア
ウトパターンである。
ンを並べて、分圧抵抗値を同一となるように工夫した分
圧回路のレイアウトパターンを図２に示す。図２は１−
１のコンタクト部の抵抗（以後コンタクト抵抗と呼ぶ）
によって分圧抵抗が影響されないように改良したレイア
ウトパターンである。
【０００７】図３は図１の等価回路であり、図４は図２
の等価回路図である。また３−１はコンタクト抵抗、３
−２は分圧用抵抗である。Ｖ２−Ｖ１間に電圧ＶＲを与
えると、ＶＯＵＴ１、ＶＯＵＴ２端子からは、コンタク
ト抵抗値が分圧抵抗値より十分小さいという条件のもと
で、それぞれ１／３ＶＲ、２／３ＶＲの電圧を取り出す
ことができる。
の等価回路図である。また３−１はコンタクト抵抗、３
−２は分圧用抵抗である。Ｖ２−Ｖ１間に電圧ＶＲを与
えると、ＶＯＵＴ１、ＶＯＵＴ２端子からは、コンタク
ト抵抗値が分圧抵抗値より十分小さいという条件のもと
で、それぞれ１／３ＶＲ、２／３ＶＲの電圧を取り出す
ことができる。
【０００８】
【発明が解決しようとする課題】しかるに、前記のよう
な抵抗素子のパターンを採用した場合、特にその抵抗素
子のシート抵抗が高抵抗の場合、コンタクト抵抗が不安
定となる現象がある。そのため、前記図１の分圧回路は
図３の等価回路図で示すようになるが、ここでコンタク
ト抵抗３−１が不安定でバラツキが大きい場合、取り出
し電極の電圧値がこのコンタクト抵抗のバラツキの影響
を受けて変動するという問題が生じる。コンタクト抵抗
がバラツク原因としては、シート抵抗が大きくなるとコ
ンタクト部のオーム接触が不安定となることがあげられ
る。例えば、抵抗体のシート抵抗が約１０〜５０Ωでは
コンタクト抵抗は約１０Ω程度であるが、抵抗体のシー
ト抵抗がおおよそ１ＫΩ以上になるとコンタクト抵抗は
１００Ω〜１０ＫΩと不安定になる。この現象は、半導
体レイアウトの高密度化を進めてコンタクト面積を微細
化したとき、あるいは低電流化を進めるために、抵抗値
を上げて電流値をしぼる方法を採用した場合により顕著
に現れてくる。またＤ／Ａ変換などの高精度化に伴い分
圧電圧を高精度にする要求が増加するにつれて、前記コ
ンタクト抵抗のバラツキは無視できなくなってきてい
る。
な抵抗素子のパターンを採用した場合、特にその抵抗素
子のシート抵抗が高抵抗の場合、コンタクト抵抗が不安
定となる現象がある。そのため、前記図１の分圧回路は
図３の等価回路図で示すようになるが、ここでコンタク
ト抵抗３−１が不安定でバラツキが大きい場合、取り出
し電極の電圧値がこのコンタクト抵抗のバラツキの影響
を受けて変動するという問題が生じる。コンタクト抵抗
がバラツク原因としては、シート抵抗が大きくなるとコ
ンタクト部のオーム接触が不安定となることがあげられ
る。例えば、抵抗体のシート抵抗が約１０〜５０Ωでは
コンタクト抵抗は約１０Ω程度であるが、抵抗体のシー
ト抵抗がおおよそ１ＫΩ以上になるとコンタクト抵抗は
１００Ω〜１０ＫΩと不安定になる。この現象は、半導
体レイアウトの高密度化を進めてコンタクト面積を微細
化したとき、あるいは低電流化を進めるために、抵抗値
を上げて電流値をしぼる方法を採用した場合により顕著
に現れてくる。またＤ／Ａ変換などの高精度化に伴い分
圧電圧を高精度にする要求が増加するにつれて、前記コ
ンタクト抵抗のバラツキは無視できなくなってきてい
る。
【０００９】また、従来例である図１では、始端および
終端における電圧が、始端及び終端のパターンが内部パ
ターンと異なるために、分圧誤差が生じる問題がある。
この分圧電圧が両端で誤差がでる原因としては、両端近
辺では分圧抵抗パターン内部とパターンの疎密度が異な
るため、ホトエッチング等の製造工程で周辺部のパター
ンが内部パターンと比べて細くあるいは太く製造される
現象が知られており、このため両端で誤差が生じること
があげられる。この現象は、図２のレイアウトパターン
においても同様に両端で誤差が生じる問題がある。
終端における電圧が、始端及び終端のパターンが内部パ
ターンと異なるために、分圧誤差が生じる問題がある。
この分圧電圧が両端で誤差がでる原因としては、両端近
辺では分圧抵抗パターン内部とパターンの疎密度が異な
るため、ホトエッチング等の製造工程で周辺部のパター
ンが内部パターンと比べて細くあるいは太く製造される
現象が知られており、このため両端で誤差が生じること
があげられる。この現象は、図２のレイアウトパターン
においても同様に両端で誤差が生じる問題がある。
【００１０】
【課題を解決するための手段】本発明は、かかる問題を
解決するために、分圧電極を取り出すパターンを低抵抗
素子により構成することを特徴とする。また、分圧回路
の両端にダミーパターンを付加したことを特徴とする。
さらには、前記ダミーパターンを内部抵抗パターンと同
一パターンとしたことを特徴とする。
解決するために、分圧電極を取り出すパターンを低抵抗
素子により構成することを特徴とする。また、分圧回路
の両端にダミーパターンを付加したことを特徴とする。
さらには、前記ダミーパターンを内部抵抗パターンと同
一パターンとしたことを特徴とする。
【００１１】本発明は、前記分圧電極を取り出すパター
ンを低抵抗素子により構成することで、コンタクト抵抗
のバラツキを回避し分圧電圧の精度を高めることを目的
としている。
ンを低抵抗素子により構成することで、コンタクト抵抗
のバラツキを回避し分圧電圧の精度を高めることを目的
としている。
【００１２】
【作用】本発明によれば、高抵抗を使用した分圧回路パ
ターンであっても、分圧電圧を高精度に取り出すことが
できる。また高抵抗素子の使用が可能となるので消費電
流の低減をはかることができる。さらにはダミーパター
ンを付加したことで、両端の取り出し電極近辺のパター
ン疎密度が内部と同一に保たれるためにホトエッチング
等の製造バラツキを回避することができる。特にダミー
パターンを内部抵抗パターンと同一にすることで、より
均一な露光やエッチング量が得られるので、より製造バ
ラツキを回避することができる。
ターンであっても、分圧電圧を高精度に取り出すことが
できる。また高抵抗素子の使用が可能となるので消費電
流の低減をはかることができる。さらにはダミーパター
ンを付加したことで、両端の取り出し電極近辺のパター
ン疎密度が内部と同一に保たれるためにホトエッチング
等の製造バラツキを回避することができる。特にダミー
パターンを内部抵抗パターンと同一にすることで、より
均一な露光やエッチング量が得られるので、より製造バ
ラツキを回避することができる。
【００１３】
【発明の実施の形態】次に、本発明を図を参照して詳細
に説明する。
に説明する。
【００１４】図５は本発明の第１の実施例である分圧回
路のレイアウトパターン図である。５−１は分圧電圧取
り出し用のコンタクト、５−２は取り出し電極の金属パ
ターン、５−３は抵抗パターン、５−４は低抵抗用パタ
ーンで、５−５はダミー抵抗パターンある。ここで低抵
抗とはシート抵抗が約２００Ω以下の抵抗体を意味し、
高抵抗とはシート抵抗が約１ＫΩ以上の抵抗体を意味し
ている。
路のレイアウトパターン図である。５−１は分圧電圧取
り出し用のコンタクト、５−２は取り出し電極の金属パ
ターン、５−３は抵抗パターン、５−４は低抵抗用パタ
ーンで、５−５はダミー抵抗パターンある。ここで低抵
抗とはシート抵抗が約２００Ω以下の抵抗体を意味し、
高抵抗とはシート抵抗が約１ＫΩ以上の抵抗体を意味し
ている。
【００１５】本発明によるこの抵抗パターンを使えば、
半導体集積回路を製造する時に、例えば抵抗体がポリシ
リコンであるなら、ポリシリコンのシート抵抗を決める
Ｐ型あるいはＮ型の不純物を打ち込む時は、所望するポ
リシリコンの全面領域に所望の高抵抗値となるような不
純物量を打ち込み、その後で５−４のマスクパターン領
域にのみ低抵抗にするために不純物を追加して打ち込む
ことで低抵抗の領域と高抵抗の領域を製造することがで
きる。低抵抗領域は、５−４で覆われた領域、つまりコ
ンタクト領域に形成される。また高抵抗領域は５−４以
外と５−３をＡＮＤ処理した領域となる。高抵抗領域に
は高抵抗用の不純物が打ち込まれることになるので、所
望の高抵抗のシート抵抗が得られ、低抵抗領域には低抵
抗用の不純物が追加して打ち込み所望の低抵抗のポリシ
リコンを得ることができる。つまり図３の等価回路図で
は３−２のみ抵抗を高くすることができ、３−１は低抵
抗なコンタクト抵抗値を維持できることになる。
半導体集積回路を製造する時に、例えば抵抗体がポリシ
リコンであるなら、ポリシリコンのシート抵抗を決める
Ｐ型あるいはＮ型の不純物を打ち込む時は、所望するポ
リシリコンの全面領域に所望の高抵抗値となるような不
純物量を打ち込み、その後で５−４のマスクパターン領
域にのみ低抵抗にするために不純物を追加して打ち込む
ことで低抵抗の領域と高抵抗の領域を製造することがで
きる。低抵抗領域は、５−４で覆われた領域、つまりコ
ンタクト領域に形成される。また高抵抗領域は５−４以
外と５−３をＡＮＤ処理した領域となる。高抵抗領域に
は高抵抗用の不純物が打ち込まれることになるので、所
望の高抵抗のシート抵抗が得られ、低抵抗領域には低抵
抗用の不純物が追加して打ち込み所望の低抵抗のポリシ
リコンを得ることができる。つまり図３の等価回路図で
は３−２のみ抵抗を高くすることができ、３−１は低抵
抗なコンタクト抵抗値を維持できることになる。
【００１６】従来例である図１では、抵抗パターンのシ
ート抵抗を１ＫΩ程度の高抵抗にした場合、図３の３−
１で示されるコンタクト抵抗も大きくなり、さらにはコ
ンタクト抵抗値が大きくバラツク問題がある。これは１
ＫΩ以上の高抵抗体の不純物量は、低抵抗体を作成する
不純物量に比べ、約２桁以上も少量の不純物であるた
め、製造上シート抵抗値の制御が難しくなり、ひいては
金属との接触抵抗が不安定となる現象のためである。コ
ンタクト抵抗が増加する別な要因としては、レイアウト
パターンの微細化によるコンタクト面積の減少もあげら
れる。コンタクト面積が減少すれば、当然そのコンタク
ト抵抗が増加する。このことは集積回路の大規模化に伴
いより顕著に現れてくる。
ート抵抗を１ＫΩ程度の高抵抗にした場合、図３の３−
１で示されるコンタクト抵抗も大きくなり、さらにはコ
ンタクト抵抗値が大きくバラツク問題がある。これは１
ＫΩ以上の高抵抗体の不純物量は、低抵抗体を作成する
不純物量に比べ、約２桁以上も少量の不純物であるた
め、製造上シート抵抗値の制御が難しくなり、ひいては
金属との接触抵抗が不安定となる現象のためである。コ
ンタクト抵抗が増加する別な要因としては、レイアウト
パターンの微細化によるコンタクト面積の減少もあげら
れる。コンタクト面積が減少すれば、当然そのコンタク
ト抵抗が増加する。このことは集積回路の大規模化に伴
いより顕著に現れてくる。
【００１７】しかるに本発明である図４で示される抵抗
パターンでは、所望とする抵抗体のシート抵抗が大きく
なってもコンタクト部がシート抵抗の小さい抵抗パター
ンで構成されているため、３−１のコンタクト抵抗は小
さくかつ安定に製造することができる。前記レイアウト
パターンの微細化によるコンタクト抵抗の増加の問題に
ついても、コンタクト領域を低抵抗領域として製造でき
るため、コンタクト抵抗値を低く抑えることができ、さ
らには例えば低抵抗領域をシリサイド化する等の別な方
法を採用することでコンタクト抵抗値をさらに下げるこ
とが可能で、前記コンタクト抵抗値の増加問題を容易に
回避することができる。
パターンでは、所望とする抵抗体のシート抵抗が大きく
なってもコンタクト部がシート抵抗の小さい抵抗パター
ンで構成されているため、３−１のコンタクト抵抗は小
さくかつ安定に製造することができる。前記レイアウト
パターンの微細化によるコンタクト抵抗の増加の問題に
ついても、コンタクト領域を低抵抗領域として製造でき
るため、コンタクト抵抗値を低く抑えることができ、さ
らには例えば低抵抗領域をシリサイド化する等の別な方
法を採用することでコンタクト抵抗値をさらに下げるこ
とが可能で、前記コンタクト抵抗値の増加問題を容易に
回避することができる。
【００１８】また、本発明の請求項２である５−５に示
されるダミー抵抗パターンを挿入することによって、内
部抵抗パターンと両端周辺の抵抗パターンの疎密度が一
様に保たれるため、露光時の光照射量あるいはホトエッ
チング等のエッチング速度を一様に制御できるため製造
バラツキを回避することができる。
されるダミー抵抗パターンを挿入することによって、内
部抵抗パターンと両端周辺の抵抗パターンの疎密度が一
様に保たれるため、露光時の光照射量あるいはホトエッ
チング等のエッチング速度を一様に制御できるため製造
バラツキを回避することができる。
【００１９】さらには、本発明の請求項３であるダミー
パターンの形状を内部分圧回路素子と同じ抵抗パターン
を使うことで、より露光時の光照射量あるいはホトエッ
チング等のエッチング速度を一様に制御でき、製造バラ
ツキをより抑制することができる。
パターンの形状を内部分圧回路素子と同じ抵抗パターン
を使うことで、より露光時の光照射量あるいはホトエッ
チング等のエッチング速度を一様に制御でき、製造バラ
ツキをより抑制することができる。
【００２０】図６は本発明の第２の実施例である分圧回
路のレイアウトパターンである。６−１は分圧電圧取り
出し用のコンタクト、６−２は取り出し電極の金属パタ
ーン、６−３は抵抗パターン、６−４は低抵抗用パター
ン、６−５は基本抵抗パターン、６−６は６−５と同一
形状のダミーパターンである。また等価回路図は図４と
同じである。
路のレイアウトパターンである。６−１は分圧電圧取り
出し用のコンタクト、６−２は取り出し電極の金属パタ
ーン、６−３は抵抗パターン、６−４は低抵抗用パター
ン、６−５は基本抵抗パターン、６−６は６−５と同一
形状のダミーパターンである。また等価回路図は図４と
同じである。
【００２１】内部の抵抗パターンは６−５の基本抵抗パ
ターンで構成されており、４−２の分圧用抵抗は同一に
なるようにレイアウトされている。このような基本抵抗
パターンを使って所望の抵抗値を作成する方法は良く使
われる方法であるが、従来は６−４の低抵抗領域制御用
のレイアウトパターンが無いために、抵抗のシート抵抗
を上げたときコンタクト抵抗がバラツク現象が生じる。
しかるに本発明である図６ではコンタクト抵抗は、低抵
抗パターンで構成されているので、抵抗のバラツキを抑
えるレイアウトパターンとなっている。さらには６−６
のダミーパターンにより第１の実施例で説明したことと
同様に露光およびエッチング等の製造バラツキによる抵
抗値のバラツキを回避することができる。
ターンで構成されており、４−２の分圧用抵抗は同一に
なるようにレイアウトされている。このような基本抵抗
パターンを使って所望の抵抗値を作成する方法は良く使
われる方法であるが、従来は６−４の低抵抗領域制御用
のレイアウトパターンが無いために、抵抗のシート抵抗
を上げたときコンタクト抵抗がバラツク現象が生じる。
しかるに本発明である図６ではコンタクト抵抗は、低抵
抗パターンで構成されているので、抵抗のバラツキを抑
えるレイアウトパターンとなっている。さらには６−６
のダミーパターンにより第１の実施例で説明したことと
同様に露光およびエッチング等の製造バラツキによる抵
抗値のバラツキを回避することができる。
【００２２】図７は本発明の第３の実施例である分圧回
路の実施例である。７−１は分圧電圧取り出し用のコン
タクト、７−２は取り出し電極の金属パターン、７−３
は抵抗パターン、７−４は高抵抗用パターン、７−５は
基本抵抗パターン、７−６は７−５と同一形状のダミー
パターンである。また等価回路図は図４と同じである。
実施例である図６との違いは２箇所ある。一つは、実施
例の低抵抗用パターン６−２を高抵抗用パターン７−４
に替えたことであり、もう一つは低抵抗部のコンタクト
抵抗が高抵抗パターン７−４のマスクずれによるコンタ
クト抵抗値のずれを無くすためにコンタクト部を横に取
り出して接続したことである。前記実施例である図６の
レイアウトでは、低抵抗用パターン６−２が、例えば上
方向にずれたとすると基本抵抗パターン６−５のコンタ
クト抵抗は、基本抵抗パターンの上下のコンタクト抵抗
で誤差が生じることになる。本実施例である７のレイア
ウト図では、抵抗値制御用の７−４のパターンが上下左
右にマスクずれを起こしたとしても、コンタクト部は上
下左右で同じ方向にずれるので基本抵抗パターン６−５
の上下のコンタクト抵抗値は同一に維持できることにな
る。
路の実施例である。７−１は分圧電圧取り出し用のコン
タクト、７−２は取り出し電極の金属パターン、７−３
は抵抗パターン、７−４は高抵抗用パターン、７−５は
基本抵抗パターン、７−６は７−５と同一形状のダミー
パターンである。また等価回路図は図４と同じである。
実施例である図６との違いは２箇所ある。一つは、実施
例の低抵抗用パターン６−２を高抵抗用パターン７−４
に替えたことであり、もう一つは低抵抗部のコンタクト
抵抗が高抵抗パターン７−４のマスクずれによるコンタ
クト抵抗値のずれを無くすためにコンタクト部を横に取
り出して接続したことである。前記実施例である図６の
レイアウトでは、低抵抗用パターン６−２が、例えば上
方向にずれたとすると基本抵抗パターン６−５のコンタ
クト抵抗は、基本抵抗パターンの上下のコンタクト抵抗
で誤差が生じることになる。本実施例である７のレイア
ウト図では、抵抗値制御用の７−４のパターンが上下左
右にマスクずれを起こしたとしても、コンタクト部は上
下左右で同じ方向にずれるので基本抵抗パターン６−５
の上下のコンタクト抵抗値は同一に維持できることにな
る。
【００２３】本特許は、抵抗体がポリシリコンでもシリ
コン上の拡散層でも良く、特に抵抗素子を制限するもの
ではない。
コン上の拡散層でも良く、特に抵抗素子を制限するもの
ではない。
【００２４】
【発明の効果】本発明によれば、高抵抗を使用した分圧
回路パターンであっても、分圧電圧を高精度に取り出す
ことができる効果がある。また高抵抗素子の使用が可能
となるので消費電流の低減をはかることができる効果が
ある。さらにはダミーパターンを付加したこと、特にダ
ミーパターン内部抵抗パターンと同一パターンとしたこ
とで、両端の取り出し電極近辺のパターン疎密度が内部
と同一に保たれるためにホトエッチング等の製造バラツ
キを回避する効果がある。
回路パターンであっても、分圧電圧を高精度に取り出す
ことができる効果がある。また高抵抗素子の使用が可能
となるので消費電流の低減をはかることができる効果が
ある。さらにはダミーパターンを付加したこと、特にダ
ミーパターン内部抵抗パターンと同一パターンとしたこ
とで、両端の取り出し電極近辺のパターン疎密度が内部
と同一に保たれるためにホトエッチング等の製造バラツ
キを回避する効果がある。
【図１】従来の第１の実施例であるレイアウト図。
【図２】従来の第２の実施例であるレイアウト図。
【図３】従来の第１の実施例であるレイアウトの等価回
路図。
路図。
【図４】従来の第２の実施例であるレイアウトの等価回
路図。
路図。
【図５】本発明による第１の実施例であるレイアウト
図。
図。
【図６】本発明による第２の実施例であるレイアウト
図。
図。
【図７】本発明による第３の実施例であるレイアウト
図。
図。
１−１ コンタクト １−２ 金属電極 １−３ 抵抗パターン ３−１ コンタクト抵抗 ３−２ 分圧用抵抗 ４−１ コンタクト抵抗 ４−２ 分圧用抵抗 ５−１ コンタクト ５−２ 金属電極 ５−３ 抵抗パターン ５−４ 低抵抗用パターン ５−５ ダミーパターン ６−１ コンタクト ６−２ 金属電極 ６−３ 抵抗パターン ６−４ 低抵抗用パターン ６−５ 基本抵抗パターン ６−６ ダミーパターン ７−１ コンタクト ７−２ 金属電極 ７−３ 抵抗パターン ７−４ 高抵抗用パターン ７−５ 基本抵抗パターン ７−６ ダミーパターン
Claims (3)
- 【請求項１】半導体基板上に構成する抵抗素子による分
圧回路のパターンにおいて、特に高抵抗素子を用いた分
圧回路において、分圧電極を取り出すパターンを低抵抗
素子により構成することを特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路に於いて、
分圧回路の両端にダミーパターンを付加したことを特徴
とする半導体集積回路。 - 【請求項３】請求項２記載の半導体集積回路に於いて、
該ダミーパターンを内部分圧回路の抵抗素子と同じ抵抗
パターンを用いることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002908A JP2000208703A (ja) | 1999-01-08 | 1999-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002908A JP2000208703A (ja) | 1999-01-08 | 1999-01-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208703A true JP2000208703A (ja) | 2000-07-28 |
Family
ID=11542466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002908A Withdrawn JP2000208703A (ja) | 1999-01-08 | 1999-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208703A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287899A (ja) * | 2006-04-17 | 2007-11-01 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2008146028A (ja) * | 2006-11-02 | 2008-06-26 | Nec Electronics Corp | マルチレベル電圧発生器、データドライバ、及び液晶表示装置 |
| US7737547B2 (en) | 2005-07-25 | 2010-06-15 | Oki Semiconductor Co., Ltd. | Dummy buried contacts and vias for improving contact via resistance in a semiconductor device |
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
| US8094109B2 (en) | 2006-11-02 | 2012-01-10 | Renesas Electronics Corporation | Data driver with multilevel voltage generating circuit, and liquid crystal display apparatus including layout pattern of resistor string of the multilevel generating circuit |
| WO2019080377A1 (zh) * | 2017-10-24 | 2019-05-02 | 惠科股份有限公司 | 一种显示装置、驱动装置及驱动方法 |
| JP2021051143A (ja) * | 2019-09-24 | 2021-04-01 | ラピスセミコンダクタ株式会社 | レベル電圧生成回路、データドライバ及び表示装置 |
-
1999
- 1999-01-08 JP JP11002908A patent/JP2000208703A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737547B2 (en) | 2005-07-25 | 2010-06-15 | Oki Semiconductor Co., Ltd. | Dummy buried contacts and vias for improving contact via resistance in a semiconductor device |
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
| JP2007287899A (ja) * | 2006-04-17 | 2007-11-01 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2008146028A (ja) * | 2006-11-02 | 2008-06-26 | Nec Electronics Corp | マルチレベル電圧発生器、データドライバ、及び液晶表示装置 |
| US8094109B2 (en) | 2006-11-02 | 2012-01-10 | Renesas Electronics Corporation | Data driver with multilevel voltage generating circuit, and liquid crystal display apparatus including layout pattern of resistor string of the multilevel generating circuit |
| WO2019080377A1 (zh) * | 2017-10-24 | 2019-05-02 | 惠科股份有限公司 | 一种显示装置、驱动装置及驱动方法 |
| JP2021051143A (ja) * | 2019-09-24 | 2021-04-01 | ラピスセミコンダクタ株式会社 | レベル電圧生成回路、データドライバ及び表示装置 |
| JP7286498B2 (ja) | 2019-09-24 | 2023-06-05 | ラピスセミコンダクタ株式会社 | レベル電圧生成回路、データドライバ及び表示装置 |
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