JP2000208708A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 230000001902 propagating effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明では、デジタル回路がスイッチングする
際に発生するノイズがアナログ回路に伝わる事を防止し
た半導体装置を提供する事にある。 【解決手段】本発明では、デジタル回路を構成している
第一のＭＯＳトランジスタが形成されているＰ型ウエル
領域は、アナログ回路を構成している第二のＭＯＳトラ
ンジスタが形成されているＰ型半導体基板あるいは、Ｐ
型ウエル領域との間にＮ型ウエル領域を挟む事で分離し
ている。なおかつ第一のＭＯＳトランジスタの基板に接
続している電源線と、第二のＭＯＳトランジスタの基板
に接続している電源線とはそれぞれ一方の電源線のレベ
ル変動が電源線間の容量カップリング等の影響により他
方の電源線に伝播する事を防止しているのでデジタル回
路で発生したノイズがアナログ回路へ伝播する事を防止
できるのである。
際に発生するノイズがアナログ回路に伝わる事を防止し
た半導体装置を提供する事にある。 【解決手段】本発明では、デジタル回路を構成している
第一のＭＯＳトランジスタが形成されているＰ型ウエル
領域は、アナログ回路を構成している第二のＭＯＳトラ
ンジスタが形成されているＰ型半導体基板あるいは、Ｐ
型ウエル領域との間にＮ型ウエル領域を挟む事で分離し
ている。なおかつ第一のＭＯＳトランジスタの基板に接
続している電源線と、第二のＭＯＳトランジスタの基板
に接続している電源線とはそれぞれ一方の電源線のレベ
ル変動が電源線間の容量カップリング等の影響により他
方の電源線に伝播する事を防止しているのでデジタル回
路で発生したノイズがアナログ回路へ伝播する事を防止
できるのである。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータ、Ｎ
ＡＮＤ、ＮＯＲ等の論理回路（以下デジタル回路とい
う）がスイッチングする際に発生するノイズ（以下スイ
ッチング・ノイズとする）によるセンスアンプや、定電
圧回路等のアナログ回路への影響を低減させる事を目的
とした半導体装置に関する。
ＡＮＤ、ＮＯＲ等の論理回路（以下デジタル回路とい
う）がスイッチングする際に発生するノイズ（以下スイ
ッチング・ノイズとする）によるセンスアンプや、定電
圧回路等のアナログ回路への影響を低減させる事を目的
とした半導体装置に関する。
【０００２】
【従来の技術】近年、情報処理の高速化の要求の高まり
をうけて、高速動作を実現できる半導体装置が開発され
てきている。この様な半導体装置では、チップ内部の長
距離信号配線や、チップ外部の出力負荷といった容量の
大きい負荷を高速で充放電する必要があるためデジタル
回路においてスイッチング・ノイズが発生し易くなる。
をうけて、高速動作を実現できる半導体装置が開発され
てきている。この様な半導体装置では、チップ内部の長
距離信号配線や、チップ外部の出力負荷といった容量の
大きい負荷を高速で充放電する必要があるためデジタル
回路においてスイッチング・ノイズが発生し易くなる。
【０００３】特にＤＲＡＭ等のＰ型半導体基板を用いた
半導体装置では、基板電圧発生回路（以下ＶＢＢ回路と
する）の出力とＰ型半導体基板や、チップ各部にあるＰ
型ウエル領域を低抵抗配線で接続している場合が多いた
め、チップ外負荷を駆動する出力回路や、チップ内にあ
る負荷駆動能力の大きいドライバ回路に代表されるデジ
タル回路のスイッチング・ノイズによるレベル変動がＶ
ＢＢ回路の出力配線（以下ＶＢＢ配線とする）を伝播経
路としてレベル変換回路やセンスアンプ回路に代表され
るアナログ回路へ伝わる事がある。
半導体装置では、基板電圧発生回路（以下ＶＢＢ回路と
する）の出力とＰ型半導体基板や、チップ各部にあるＰ
型ウエル領域を低抵抗配線で接続している場合が多いた
め、チップ外負荷を駆動する出力回路や、チップ内にあ
る負荷駆動能力の大きいドライバ回路に代表されるデジ
タル回路のスイッチング・ノイズによるレベル変動がＶ
ＢＢ回路の出力配線（以下ＶＢＢ配線とする）を伝播経
路としてレベル変換回路やセンスアンプ回路に代表され
るアナログ回路へ伝わる事がある。
【０００４】図６は従来の半導体装置を示したものであ
る。図６では、デジタル回路を構成するＮＭＯＳトラン
ジスタである第一のＭＯＳトランジスタとアナログ回路
を構成するＮＭＯＳトランジスタである第二のＭＯＳト
ランジスタがＰ型半導体基板上に形成されており、なお
かつＰ型半導体基板の電位はデジタル回路とアナログ回
路で共通のＶＢＢ回路の出力であるＶＢＢが接続されて
いる。このような半導体装置ではデジタル回路で発生し
たスイッチング・ノイズは直ちにアナログ回路へ到達
し、アナログ回路を構成するＭＯＳトランジスタのＰＮ
ジャンクション容量を増大させトランジスタのスイッチ
ング動作速度の低下や、トランジスタのスイッチング時
の消費電力の増大を引き起こす他、ＭＯＳトランジスタ
の性能が基板効果の影響を受け易くなる事によって微少
信号を感知するセンスアンプ回路が誤動作したり、ＭＯ
Ｓトランジスタ特性によって一定の電圧を出力する定電
圧回路の出力電圧を不安定にさせる等の問題を引き起こ
すのである。
る。図６では、デジタル回路を構成するＮＭＯＳトラン
ジスタである第一のＭＯＳトランジスタとアナログ回路
を構成するＮＭＯＳトランジスタである第二のＭＯＳト
ランジスタがＰ型半導体基板上に形成されており、なお
かつＰ型半導体基板の電位はデジタル回路とアナログ回
路で共通のＶＢＢ回路の出力であるＶＢＢが接続されて
いる。このような半導体装置ではデジタル回路で発生し
たスイッチング・ノイズは直ちにアナログ回路へ到達
し、アナログ回路を構成するＭＯＳトランジスタのＰＮ
ジャンクション容量を増大させトランジスタのスイッチ
ング動作速度の低下や、トランジスタのスイッチング時
の消費電力の増大を引き起こす他、ＭＯＳトランジスタ
の性能が基板効果の影響を受け易くなる事によって微少
信号を感知するセンスアンプ回路が誤動作したり、ＭＯ
Ｓトランジスタ特性によって一定の電圧を出力する定電
圧回路の出力電圧を不安定にさせる等の問題を引き起こ
すのである。
【０００５】
【発明が解決しようとする課題】本発明では、以上に示
した様なデジタル回路がスイッチングする際に発生する
スイッチング・ノイズがアナログ回路に伝わる事を防止
した半導体装置を提供する事にある。
した様なデジタル回路がスイッチングする際に発生する
スイッチング・ノイズがアナログ回路に伝わる事を防止
した半導体装置を提供する事にある。
【０００６】
【課題を解決するための手段】インバータやＮＡＮＤ，
ＮＯＲ等のトランジスタからなるデジタル、アナログ混
在回路の半導体装置において、デジタル回路を構成して
いる第一のＭＯＳトランジスタの基板電位と、アナログ
回路を構成している第二のＭＯＳトランジスタの基板電
位が独立している事を特徴とする。
ＮＯＲ等のトランジスタからなるデジタル、アナログ混
在回路の半導体装置において、デジタル回路を構成して
いる第一のＭＯＳトランジスタの基板電位と、アナログ
回路を構成している第二のＭＯＳトランジスタの基板電
位が独立している事を特徴とする。
【０００７】請求項１において、前記第一のＭＯＳトラ
ンジスタが形成されているＰ型ウエル領域と前記第二の
ＭＯＳトランジスタが形成されているＰ型半導体基板、
あるいはＰ型ウエル領域との間にＮ型ウエル領域を挟む
事により分離している事を特徴とする。
ンジスタが形成されているＰ型ウエル領域と前記第二の
ＭＯＳトランジスタが形成されているＰ型半導体基板、
あるいはＰ型ウエル領域との間にＮ型ウエル領域を挟む
事により分離している事を特徴とする。
【０００８】請求項１、請求項２において、デジタル回
路を構成している第一のＭＯＳトランジスタの基板に第
一の電源を接続している事を特徴とする。
路を構成している第一のＭＯＳトランジスタの基板に第
一の電源を接続している事を特徴とする。
【０００９】請求項１、請求項２において、アナログ回
路を構成している第二のＭＯＳトランジスタの基板に第
二の電源を接続している事を特徴とする。
路を構成している第二のＭＯＳトランジスタの基板に第
二の電源を接続している事を特徴とする。
【００１０】請求項３、請求項４において、前記第一の
電源と前記第二の電源は、チップ外部にある電源（以下
外部電源とする）もしくは、チップ内部で基板電圧発生
回路等の電圧発生手段によって電圧を発生させている事
を特徴とする。
電源と前記第二の電源は、チップ外部にある電源（以下
外部電源とする）もしくは、チップ内部で基板電圧発生
回路等の電圧発生手段によって電圧を発生させている事
を特徴とする。
【００１１】この発明によれば、一方の電源線のレベル
変動が電源線間の容量カップリング等の影響により他方
の電源線に伝播する事を防止しているのでデジタル回路
で発生したスイッチング・ノイズがアナログ回路へ伝播
する事を防止できるのである。
変動が電源線間の容量カップリング等の影響により他方
の電源線に伝播する事を防止しているのでデジタル回路
で発生したスイッチング・ノイズがアナログ回路へ伝播
する事を防止できるのである。
【００１２】
【発明の実施の形態】以下、発明の実施形態を図を参照
しながら説明する。
しながら説明する。
【００１３】（実施の形態１）図１に示す実施形態の半
導体装置では、Ｎ＋のソース１１とＮ＋のドレイン１３
とゲート１２からなるＮＭＯＳトランジスタ７である第
一のＭＯＳトランジスタの基板であるＰ型ウエル領域３
をＮ＋のソース１５とＮ＋のドレイン１７とゲート１６
からなるＮＭＯＳトランジスタ８である第二のＭＯＳト
ランジスタの基板であるＰ型半導体基板１からＮ型ウエ
ル領域２で分離し、さらに第一のＭＯＳトランジスタの
基板上にあるＰ＋６と接続されている電源線１０と第二
のＭＯＳトランジスタの基板上にあるＰ＋４と接続され
ている電源線９とはそれぞれ独立した図示していない電
源パットから電源線を引出したり、共通の図示していな
い電源パットからの電源線の引出しを分離したり、それ
ぞれ独立した図示していないＶＢＢ回路の出力から電源
線を引出す等の電源線の分離手段を用いて配線されてい
る。第一のＭＯＳトランジスタの基板に接続されている
容量が大きく低抵抗配線である電源線１０は、図示して
いない外部電源あるいは、図示していないＶＢＢ回路等
の電圧発生回路からなる第一の電源へ接続されており、
第一のＭＯＳトランジスタの基板電位が上昇あるいは下
降した場合に速やかにＰ型ウエル領域３へ電荷を充放電
可能となっている。第二のＭＯＳトランジスタの基板に
接続されている第一のＭＯＳトランジスタの基板と接続
している電源線１０より容量の小さい低抵抗配線である
電源線９は、図示していないＶＢＢ回路の出力と接続さ
れており、ＶＢＢ回路が作動している間、負の電圧を第
二のＭＯＳトランジスタの基板であるＰ型半導体基板１
に供給している。Ｐ型半導体基板１へ負の電圧を供給す
る事により、第二のＭＯＳトランジスタ８のＰＮジャン
クション容量を小さくする事ができるためアナログ回路
の高速化・低消費電力動作が可能になり、さらに、第二
のＭＯＳトランジスタ８の基板効果の影響を小さく押さ
える事を可能としている。
導体装置では、Ｎ＋のソース１１とＮ＋のドレイン１３
とゲート１２からなるＮＭＯＳトランジスタ７である第
一のＭＯＳトランジスタの基板であるＰ型ウエル領域３
をＮ＋のソース１５とＮ＋のドレイン１７とゲート１６
からなるＮＭＯＳトランジスタ８である第二のＭＯＳト
ランジスタの基板であるＰ型半導体基板１からＮ型ウエ
ル領域２で分離し、さらに第一のＭＯＳトランジスタの
基板上にあるＰ＋６と接続されている電源線１０と第二
のＭＯＳトランジスタの基板上にあるＰ＋４と接続され
ている電源線９とはそれぞれ独立した図示していない電
源パットから電源線を引出したり、共通の図示していな
い電源パットからの電源線の引出しを分離したり、それ
ぞれ独立した図示していないＶＢＢ回路の出力から電源
線を引出す等の電源線の分離手段を用いて配線されてい
る。第一のＭＯＳトランジスタの基板に接続されている
容量が大きく低抵抗配線である電源線１０は、図示して
いない外部電源あるいは、図示していないＶＢＢ回路等
の電圧発生回路からなる第一の電源へ接続されており、
第一のＭＯＳトランジスタの基板電位が上昇あるいは下
降した場合に速やかにＰ型ウエル領域３へ電荷を充放電
可能となっている。第二のＭＯＳトランジスタの基板に
接続されている第一のＭＯＳトランジスタの基板と接続
している電源線１０より容量の小さい低抵抗配線である
電源線９は、図示していないＶＢＢ回路の出力と接続さ
れており、ＶＢＢ回路が作動している間、負の電圧を第
二のＭＯＳトランジスタの基板であるＰ型半導体基板１
に供給している。Ｐ型半導体基板１へ負の電圧を供給す
る事により、第二のＭＯＳトランジスタ８のＰＮジャン
クション容量を小さくする事ができるためアナログ回路
の高速化・低消費電力動作が可能になり、さらに、第二
のＭＯＳトランジスタ８の基板効果の影響を小さく押さ
える事を可能としている。
【００１４】次に、図２の半導体装置でデジタル回路が
スイッチング動作した場合に発生するスイッチング・ノ
イズの説明を行う。
スイッチング動作した場合に発生するスイッチング・ノ
イズの説明を行う。
【００１５】まず、図２の半導体装置では、Ｎ＋ソース
３１とＮ＋ドレイン３３とゲート３２からなるＮＭＯＳ
トランジスタ２７である第一のＭＯＳトランジスタがＮ
型ウエル領域２２によってＰ型半導体基板２１と分離さ
れたＰ型ウエル領域２３上に形成されている。Ｐ型半導
体基板２１は図示していない第二の電源に電源線２９で
Ｐ＋２４を通して接続されている。Ｎ型ウエル領域は図
示していない第一の電源や第二の電源の電位よりＰ型半
導体基板２１とＮ型ウエル領域２２の接している部分
や、Ｐ型ウエル領域２３とＮ型ウエル領域２２が接して
いる部分の様なＰＮジャンクション部分が順方向バイア
スされない程に電位が高く、外部電源または電圧発生回
路等からなる図示していない第三の電源にＮ＋２５を通
して接続されている。Ｐ型ウエル領域２３は図示してい
ない第一の電源に電源線３０でＰ＋２６を通して接続さ
れているようなデジタル回路が示されている。
３１とＮ＋ドレイン３３とゲート３２からなるＮＭＯＳ
トランジスタ２７である第一のＭＯＳトランジスタがＮ
型ウエル領域２２によってＰ型半導体基板２１と分離さ
れたＰ型ウエル領域２３上に形成されている。Ｐ型半導
体基板２１は図示していない第二の電源に電源線２９で
Ｐ＋２４を通して接続されている。Ｎ型ウエル領域は図
示していない第一の電源や第二の電源の電位よりＰ型半
導体基板２１とＮ型ウエル領域２２の接している部分
や、Ｐ型ウエル領域２３とＮ型ウエル領域２２が接して
いる部分の様なＰＮジャンクション部分が順方向バイア
スされない程に電位が高く、外部電源または電圧発生回
路等からなる図示していない第三の電源にＮ＋２５を通
して接続されている。Ｐ型ウエル領域２３は図示してい
ない第一の電源に電源線３０でＰ＋２６を通して接続さ
れているようなデジタル回路が示されている。
【００１６】図２のようなデジタル回路では、ＮＭＯＳ
トランジスタ２７である第一のＭＯＳトランジスタのゲ
ート３２の電位が‘Ｌ’レベルから‘Ｈ’レベルに変化
した場合に、ゲート３２とＰ型ウエル領域２３の間にあ
る図示していないゲート酸化膜容量によって、Ｐ型ウエ
ル領域２３の電位が容量カップリングにより引き上げら
れる。この時、一時的にＰ型ウエル領域２３の電位が上
昇するが電源線３０は容量が大きく低抵抗であるため、
速やかにＰ型ウエル領域２３の電荷を基板電流２８によ
って放電する事ができる。ここで、基板電流２８は一般
に、定常的に流れるＰＮジャンクション部におけるジャ
ンクション電流と、ＭＯＳトランジスタがスイッチング
する際に流れる電流からなり、電流量で比較した場合、
後者のＭＯＳトランジスタがスイッチングする際に流れ
る電流の方が多い。図２のＰ型ウエル領域２３の抵抗値
が十分に低くない場合には、基板電流によるＰ型ウエル
領域の寄生抵抗での電圧降下が生じＮＭＯＳトランジス
タ２７である第一のＭＯＳトランジスタのＮ＋ソース３
１あるいはＮ＋ドレイン３３とＰ型ウエル領域２３、Ｎ
型ウエル領域２２で構成されるＮＰＮ型寄生バイポーラ
・トランジスタがＯＮしてしまい、半導体基板の熱的破
壊を生じさせる様なラッチ・アップ現象を引き起こして
しまう事もある。従って図２の場合、ＮＭＯＳトランジ
スタ２７である第一のＭＯＳトランジスタとＰ＋２６と
の距離を短くする等の手法により基板電流が流れるＰ型
ウエル領域２３の寄生抵抗を小さくする手段を講じる必
要がある。
トランジスタ２７である第一のＭＯＳトランジスタのゲ
ート３２の電位が‘Ｌ’レベルから‘Ｈ’レベルに変化
した場合に、ゲート３２とＰ型ウエル領域２３の間にあ
る図示していないゲート酸化膜容量によって、Ｐ型ウエ
ル領域２３の電位が容量カップリングにより引き上げら
れる。この時、一時的にＰ型ウエル領域２３の電位が上
昇するが電源線３０は容量が大きく低抵抗であるため、
速やかにＰ型ウエル領域２３の電荷を基板電流２８によ
って放電する事ができる。ここで、基板電流２８は一般
に、定常的に流れるＰＮジャンクション部におけるジャ
ンクション電流と、ＭＯＳトランジスタがスイッチング
する際に流れる電流からなり、電流量で比較した場合、
後者のＭＯＳトランジスタがスイッチングする際に流れ
る電流の方が多い。図２のＰ型ウエル領域２３の抵抗値
が十分に低くない場合には、基板電流によるＰ型ウエル
領域の寄生抵抗での電圧降下が生じＮＭＯＳトランジス
タ２７である第一のＭＯＳトランジスタのＮ＋ソース３
１あるいはＮ＋ドレイン３３とＰ型ウエル領域２３、Ｎ
型ウエル領域２２で構成されるＮＰＮ型寄生バイポーラ
・トランジスタがＯＮしてしまい、半導体基板の熱的破
壊を生じさせる様なラッチ・アップ現象を引き起こして
しまう事もある。従って図２の場合、ＮＭＯＳトランジ
スタ２７である第一のＭＯＳトランジスタとＰ＋２６と
の距離を短くする等の手法により基板電流が流れるＰ型
ウエル領域２３の寄生抵抗を小さくする手段を講じる必
要がある。
【００１７】図２のＮＭＯＳトランジスタ２７である第
一のＭＯＳトランジスタのゲート３２が‘Ｌ’から
‘Ｈ’に変化する事によって発生する基板電流は、電源
線３０の持つ抵抗により、電源線３０の電位を若干上昇
させるが、電源線３０と電源線２９は独立した第一の電
源と第二の電源とに接続され、なおかつ電源線３０と電
源線２９は容量結合を持たないため、電源線３０の電位
上昇は電源線２９へ影響を与えないのである。従って、
電源線２９がＰ＋２４を通して接続されているＰ型半導
体基板２１の電位を上昇させる事は無い。
一のＭＯＳトランジスタのゲート３２が‘Ｌ’から
‘Ｈ’に変化する事によって発生する基板電流は、電源
線３０の持つ抵抗により、電源線３０の電位を若干上昇
させるが、電源線３０と電源線２９は独立した第一の電
源と第二の電源とに接続され、なおかつ電源線３０と電
源線２９は容量結合を持たないため、電源線３０の電位
上昇は電源線２９へ影響を与えないのである。従って、
電源線２９がＰ＋２４を通して接続されているＰ型半導
体基板２１の電位を上昇させる事は無い。
【００１８】一方、図２に示すＮＭＯＳトランジスタ２
７である第一のＭＯＳトランジスタのゲート３２の電位
が‘Ｈ’レベルから‘Ｌ’レベルに変化した場合に、ゲ
ート３２とＰ型ウエル領域２３の間にある図示していな
いゲート酸化膜容量によって、Ｐ型ウエル領域２３の電
位が容量カップリングにより引き下げられる。この時、
一時的にＰ型ウエル領域２３の電位が下降するが電源線
３０は容量が大きく低抵抗であるため、速やかにＰ型ウ
エル領域２３の電荷を基板電流２８とは逆向きの電流に
よって充電する事ができる。
７である第一のＭＯＳトランジスタのゲート３２の電位
が‘Ｈ’レベルから‘Ｌ’レベルに変化した場合に、ゲ
ート３２とＰ型ウエル領域２３の間にある図示していな
いゲート酸化膜容量によって、Ｐ型ウエル領域２３の電
位が容量カップリングにより引き下げられる。この時、
一時的にＰ型ウエル領域２３の電位が下降するが電源線
３０は容量が大きく低抵抗であるため、速やかにＰ型ウ
エル領域２３の電荷を基板電流２８とは逆向きの電流に
よって充電する事ができる。
【００１９】図２のＮＭＯＳトランジスタ２７である第
一のＭＯＳトランジスタのゲート３２が‘Ｈ’から
‘Ｌ’に変化する事によって発生する基板電流は、電源
線３０の持つ抵抗により、電源線３０の電位を若干下降
させるが、電源線３０と電源線２９は独立した第一の電
源と第二の電源とに接続され、なおかつ電源線３０と電
源線２９は容量結合を持たないため、電源線３０の電位
下降は電源線２９へ影響を与えないのである。従って、
電源線２９がＰ＋２４を通して接続されているＰ型半導
体基板２１の電位を下降させる事は無い。
一のＭＯＳトランジスタのゲート３２が‘Ｈ’から
‘Ｌ’に変化する事によって発生する基板電流は、電源
線３０の持つ抵抗により、電源線３０の電位を若干下降
させるが、電源線３０と電源線２９は独立した第一の電
源と第二の電源とに接続され、なおかつ電源線３０と電
源線２９は容量結合を持たないため、電源線３０の電位
下降は電源線２９へ影響を与えないのである。従って、
電源線２９がＰ＋２４を通して接続されているＰ型半導
体基板２１の電位を下降させる事は無い。
【００２０】なお、実施の形態は図１に限定される事は
無く、以下にさらなる実施の形態を説明していく。
無く、以下にさらなる実施の形態を説明していく。
【００２１】（実施の形態２）図３の様にアナログ回路
を構成するＮＭＯＳトランジスタ５１である第二のＭＯ
ＳトランジスタをＰ型半導体基板４１との間にＮ型ウエ
ル領域４２を挟んだＰ型ウエル領域４５上に形成しても
良い。この場合、アナログ回路が形成されているＰ型ウ
エル領域４５をＰ＋４９を通して図示していないＶＢＢ
回路の出力と接続する事により、Ｐ型半導体基板４１の
電位をデジタル回路が形成されているＰ型ウエル領域４
６の電位や、アナログ回路が形成されているＰ型ウエル
領域４５の電位、または、図示していない第三の電源や
図示していないＶＢＢ回路以外の電圧発生手段による電
位の内から選択する事が可能となる。また、デジタル回
路が形成されているＰ型ウエル領域４６の電位とアナロ
グ回路が形成されているＰ型ウエル領域４５の電位を共
通の図示していない外部電源から電源線を分離する手段
を用いてＰ＋５０や、Ｐ＋４９を通して供給しても良
い。
を構成するＮＭＯＳトランジスタ５１である第二のＭＯ
ＳトランジスタをＰ型半導体基板４１との間にＮ型ウエ
ル領域４２を挟んだＰ型ウエル領域４５上に形成しても
良い。この場合、アナログ回路が形成されているＰ型ウ
エル領域４５をＰ＋４９を通して図示していないＶＢＢ
回路の出力と接続する事により、Ｐ型半導体基板４１の
電位をデジタル回路が形成されているＰ型ウエル領域４
６の電位や、アナログ回路が形成されているＰ型ウエル
領域４５の電位、または、図示していない第三の電源や
図示していないＶＢＢ回路以外の電圧発生手段による電
位の内から選択する事が可能となる。また、デジタル回
路が形成されているＰ型ウエル領域４６の電位とアナロ
グ回路が形成されているＰ型ウエル領域４５の電位を共
通の図示していない外部電源から電源線を分離する手段
を用いてＰ＋５０や、Ｐ＋４９を通して供給しても良
い。
【００２２】以上はＰ型半導体基板を用いた半導体装置
に関して説明したが、半導体基板としてＮ型半導体基板
を用いても良い。
に関して説明したが、半導体基板としてＮ型半導体基板
を用いても良い。
【００２３】（実施の形態３）図４に示す実施形態の半
導体装置では、Ｐ＋のソース８１とＰ＋のドレイン８３
とゲート８２からなるＰＭＯＳトランジスタ７７である
第一のＭＯＳトランジスタの基板であるＮ型ウエル領域
７３をＰ＋のソース８５とＰ＋のドレイン８７とゲート
８６からなるＰＭＯＳトランジスタ７８である第二のＭ
ＯＳトランジスタの基板であるＮ型半導体基板７１から
Ｐ型ウエル領域７２で分離し、さらに第一のＭＯＳトラ
ンジスタの基板上にあるＮ＋７６と接続されている電源
線８０と第二のＭＯＳのトランジスタの基板上にあるＮ
＋７４と接続されている電源線７９とはそれぞれ独立し
た図示していない電源パットから電源線を引出したり、
共通の図示していない電源パットからの電源線の引出し
を分離したり、それぞれ独立した図示していない正の電
圧を発生させる基板電圧発生回路の出力から電源線を引
出す等の電源線の分離手段を用いて配線されている。第
一のＭＯＳトランジスタの基板に接続されている容量が
大きく低抵抗である電源線８０は、図示していない外部
電源あるいは、図示していない基板電圧発生回路等の電
圧発生回路からなる第一の電源へ接続されており、第一
のＭＯＳトランジスタの基板電位が上昇あるいは下降し
た場合に速やかにＮ型ウエル領域７３へ電荷を充放電可
能となっている。第二のＭＯＳトランジスタの基板に接
続されている第一のＭＯＳトランジスタの基板と接続し
ている電源線８０より容量の小さい低抵抗である電源線
７９は、図示していない基板電圧発生回路の出力と接続
されており、基板電圧発生回路が作動している間、正の
電圧を第二のＭＯＳトランジスタの基板であるＮ型半導
体基板７１に供給している。Ｎ型半導体基板７１へ正の
電圧を供給する事により、第二のＭＯＳトランジスタ７
８のＰＮジャンクション容量を小さくする事ができるた
めアナログ回路の高速化・低消費電力動作が可能にな
り、さらに、第二のＭＯＳトランジスタ７８の基板効果
の影響を小さく押さえる事を可能としている。
導体装置では、Ｐ＋のソース８１とＰ＋のドレイン８３
とゲート８２からなるＰＭＯＳトランジスタ７７である
第一のＭＯＳトランジスタの基板であるＮ型ウエル領域
７３をＰ＋のソース８５とＰ＋のドレイン８７とゲート
８６からなるＰＭＯＳトランジスタ７８である第二のＭ
ＯＳトランジスタの基板であるＮ型半導体基板７１から
Ｐ型ウエル領域７２で分離し、さらに第一のＭＯＳトラ
ンジスタの基板上にあるＮ＋７６と接続されている電源
線８０と第二のＭＯＳのトランジスタの基板上にあるＮ
＋７４と接続されている電源線７９とはそれぞれ独立し
た図示していない電源パットから電源線を引出したり、
共通の図示していない電源パットからの電源線の引出し
を分離したり、それぞれ独立した図示していない正の電
圧を発生させる基板電圧発生回路の出力から電源線を引
出す等の電源線の分離手段を用いて配線されている。第
一のＭＯＳトランジスタの基板に接続されている容量が
大きく低抵抗である電源線８０は、図示していない外部
電源あるいは、図示していない基板電圧発生回路等の電
圧発生回路からなる第一の電源へ接続されており、第一
のＭＯＳトランジスタの基板電位が上昇あるいは下降し
た場合に速やかにＮ型ウエル領域７３へ電荷を充放電可
能となっている。第二のＭＯＳトランジスタの基板に接
続されている第一のＭＯＳトランジスタの基板と接続し
ている電源線８０より容量の小さい低抵抗である電源線
７９は、図示していない基板電圧発生回路の出力と接続
されており、基板電圧発生回路が作動している間、正の
電圧を第二のＭＯＳトランジスタの基板であるＮ型半導
体基板７１に供給している。Ｎ型半導体基板７１へ正の
電圧を供給する事により、第二のＭＯＳトランジスタ７
８のＰＮジャンクション容量を小さくする事ができるた
めアナログ回路の高速化・低消費電力動作が可能にな
り、さらに、第二のＭＯＳトランジスタ７８の基板効果
の影響を小さく押さえる事を可能としている。
【００２４】なお、実施の形態は図４に限定されない事
はいうまでもなく、以下にさらなる実施の形態を説明し
ていく。
はいうまでもなく、以下にさらなる実施の形態を説明し
ていく。
【００２５】（実施の形態４）図５の様にアナログ回路
を構成するＰＭＯＳトランジスタ１０１である第二のＭ
ＯＳトランジスタをＮ型半導体基板９１との間にＰ型ウ
エル領域９２を挟んだＮ型ウエル領域９５上に形成して
も良い。この場合、アナログ回路が形成されているＮ型
ウエル領域９５をＮ＋９９を通して図示していない基板
電圧発生回路の出力と接続する事により、Ｎ型半導体基
板９１の電位をデジタル回路が形成されているＮ型ウエ
ル領域９６の電位や、アナログ回路が形成されているＮ
型ウエル領域９５の電位、または、図示していない外部
電源や図示していない基板電圧発生回路以外の電圧発生
手段による電位の内から選択する事が可能となる。ま
た、デジタル回路が形成されているＮ型ウエル領域９６
の電位とアナログ回路が形成されているＮ型ウエル領域
９５の電位を共通の図示していない外部電源から電源線
を分離してＮ＋１００や、Ｎ＋９９を通して供給しても
良い。
を構成するＰＭＯＳトランジスタ１０１である第二のＭ
ＯＳトランジスタをＮ型半導体基板９１との間にＰ型ウ
エル領域９２を挟んだＮ型ウエル領域９５上に形成して
も良い。この場合、アナログ回路が形成されているＮ型
ウエル領域９５をＮ＋９９を通して図示していない基板
電圧発生回路の出力と接続する事により、Ｎ型半導体基
板９１の電位をデジタル回路が形成されているＮ型ウエ
ル領域９６の電位や、アナログ回路が形成されているＮ
型ウエル領域９５の電位、または、図示していない外部
電源や図示していない基板電圧発生回路以外の電圧発生
手段による電位の内から選択する事が可能となる。ま
た、デジタル回路が形成されているＮ型ウエル領域９６
の電位とアナログ回路が形成されているＮ型ウエル領域
９５の電位を共通の図示していない外部電源から電源線
を分離してＮ＋１００や、Ｎ＋９９を通して供給しても
良い。
【００２６】
【発明の効果】本発明によれば、第一のＭＯＳトランジ
スタの基板電位と第二のＭＯＳトランジスタの基板電位
を独立させており、なおかつ第一のＭＯＳトランジスタ
の基板であるＰ型ウエル領域と第二のＭＯＳトランジス
タの基板であるＰ型ウエル領域をＮ型ウエル領域で分離
している半導体装置では、デジタル回路を構成する第一
のＭＯＳトランジスタでスイッチング・ノイズが発生し
ても、デジタル回路を構成する第二のＭＯＳトランジス
タへスイッチング・ノイズを伝播させる経路をなくす事
ができる。よって、デジタル回路を構成する第一のＭＯ
Ｓトランジスタでスイッチング・ノイズが発生してもア
ナログ回路を構成する第二のＭＯＳトランジスタの基板
電位は変動する事がないので、アナログ回路を構成する
第二のＭＯＳトランジスタのＰＮジャンクション容量は
小さく一定に保たれ、トランジスタのスイッチングの高
速化・低消費電力動作が可能になるとともに、第二のＭ
ＯＳトランジスタの基板効果の影響を小さく押さえる事
も可能になるため、高速動作可能な半導体装置に関し
て、デジタル回路を高速に動作させつつも、センスアン
プや、定電圧回路等のアナログ回路の安定動作が可能に
なる。
スタの基板電位と第二のＭＯＳトランジスタの基板電位
を独立させており、なおかつ第一のＭＯＳトランジスタ
の基板であるＰ型ウエル領域と第二のＭＯＳトランジス
タの基板であるＰ型ウエル領域をＮ型ウエル領域で分離
している半導体装置では、デジタル回路を構成する第一
のＭＯＳトランジスタでスイッチング・ノイズが発生し
ても、デジタル回路を構成する第二のＭＯＳトランジス
タへスイッチング・ノイズを伝播させる経路をなくす事
ができる。よって、デジタル回路を構成する第一のＭＯ
Ｓトランジスタでスイッチング・ノイズが発生してもア
ナログ回路を構成する第二のＭＯＳトランジスタの基板
電位は変動する事がないので、アナログ回路を構成する
第二のＭＯＳトランジスタのＰＮジャンクション容量は
小さく一定に保たれ、トランジスタのスイッチングの高
速化・低消費電力動作が可能になるとともに、第二のＭ
ＯＳトランジスタの基板効果の影響を小さく押さえる事
も可能になるため、高速動作可能な半導体装置に関し
て、デジタル回路を高速に動作させつつも、センスアン
プや、定電圧回路等のアナログ回路の安定動作が可能に
なる。
【図１】本発明の実施の形態１を示した図である。
【図２】本発明のトランジスタのスイッチング・ノイズ
を説明した図である。
を説明した図である。
【図３】本発明の実施の形態２を示した図である。
【図４】本発明の実施の形態３を示した図である。
【図５】本発明の実施の形態４を示した図である。
【図６】従来の実施形態の構成を示した図である。
１，２１，４１ Ｐ型
半導体基板 ７１，９１ Ｎ型
半導体基板 ２，２２，４２，４３，７３，９５，９６ Ｎ型
ウエル領域 ３，２３，４５，４６，７２，９２，９３ Ｐ型
ウエル領域 ４，２４，４４ Ｐ型
半導体基板上のＰ＋ ７４，９４ Ｎ型
半導体基板上のＮ＋ ５，２５，４７，４８，７６，９９，１００ Ｎ型
ウエル領域上のＮ＋ ６，２６，４９，５０，７５，９７，９８ Ｐ型
ウエル領域上のＰ＋ ７，８，２７，５１，５２ ＮＭ
ＯＳトランジスタ ７７，７８，１０１，１０２ ＰＭ
ＯＳトランジスタ ９，２９，５３，５９ Ｐ型
半導体基板への電源線 ７９，１０３，１０９ Ｎ型
半導体基板への電源線 １０，３０，５４，６０，８４，１０８，１１４ Ｐ型
ウエル領域への電源線 １１，１５，３１，５５，６１ Ｎ＋
ソース １２，１６，３２，５６，６２ ゲー
ト（ＮＭＯＳ） １３，１７，３３，５７，６３ Ｎ＋
ドレイン １４，３４，５８，６４，８０，１０４，１１０ Ｎ型
ウエル領域への電源線 ８１，８５，１０５，１１１ Ｐ＋
ソース ８２，８６，１０６，１１２ ゲー
ト（ＰＭＯＳ） ８３，８７，１０７，１１３ Ｐ＋
ドレイン ２８ 基板
電流
半導体基板 ７１，９１ Ｎ型
半導体基板 ２，２２，４２，４３，７３，９５，９６ Ｎ型
ウエル領域 ３，２３，４５，４６，７２，９２，９３ Ｐ型
ウエル領域 ４，２４，４４ Ｐ型
半導体基板上のＰ＋ ７４，９４ Ｎ型
半導体基板上のＮ＋ ５，２５，４７，４８，７６，９９，１００ Ｎ型
ウエル領域上のＮ＋ ６，２６，４９，５０，７５，９７，９８ Ｐ型
ウエル領域上のＰ＋ ７，８，２７，５１，５２ ＮＭ
ＯＳトランジスタ ７７，７８，１０１，１０２ ＰＭ
ＯＳトランジスタ ９，２９，５３，５９ Ｐ型
半導体基板への電源線 ７９，１０３，１０９ Ｎ型
半導体基板への電源線 １０，３０，５４，６０，８４，１０８，１１４ Ｐ型
ウエル領域への電源線 １１，１５，３１，５５，６１ Ｎ＋
ソース １２，１６，３２，５６，６２ ゲー
ト（ＮＭＯＳ） １３，１７，３３，５７，６３ Ｎ＋
ドレイン １４，３４，５８，６４，８０，１０４，１１０ Ｎ型
ウエル領域への電源線 ８１，８５，１０５，１１１ Ｐ＋
ソース ８２，８６，１０６，１１２ ゲー
ト（ＰＭＯＳ） ８３，８７，１０７，１１３ Ｐ＋
ドレイン ２８ 基板
電流
Claims (5)
- 【請求項１】インバータやＮＡＮＤ，ＮＯＲ等のトラン
ジスタからなるデジタル、アナログ混在回路の半導体装
置において、デジタル回路を構成している第一のＭＯＳ
トランジスタの基板電位と、アナログ回路を構成してい
る第二のＭＯＳトランジスタの基板電位が独立している
事を特徴とする半導体装置。 - 【請求項２】請求項１において、前記第一のＭＯＳトラ
ンジスタが形成されているＰ型ウエル領域と前記第二の
ＭＯＳトランジスタが形成されているＰ型半導体基板、
あるいはＰ型ウエル領域との間にＮ型ウエル領域を挟む
事により分離している事を特徴とする半導体装置。 - 【請求項３】請求項１、請求項２において、デジタル回
路を構成している第一のＭＯＳトランジスタの基板に第
一の電源を接続している事を特徴とする半導体装置。 - 【請求項４】請求項１、請求項２において、アナログ回
路を構成している第二のＭＯＳトランジスタの基板に第
二の電源を接続している事を特徴とする半導体装置。 - 【請求項５】請求項３、請求項４において、前記第一の
電源と前記第二の電源は、チップ外部にある電源（以下
外部電源とする）もしくは、チップ内部で基板電圧発生
回路等の電圧発生手段によって電圧を発生させている事
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002914A JP2000208708A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002914A JP2000208708A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208708A true JP2000208708A (ja) | 2000-07-28 |
Family
ID=11542627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002914A Withdrawn JP2000208708A (ja) | 1999-01-08 | 1999-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208708A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068548B2 (en) | 2004-05-07 | 2006-06-27 | Fujitsu Limited | Semiconductor integrated circuit with noise reduction circuit |
| JP2009111164A (ja) * | 2007-10-30 | 2009-05-21 | Yamatake Corp | 圧力センサ及びその製造方法 |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
-
1999
- 1999-01-08 JP JP11002914A patent/JP2000208708A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068548B2 (en) | 2004-05-07 | 2006-06-27 | Fujitsu Limited | Semiconductor integrated circuit with noise reduction circuit |
| JP2009111164A (ja) * | 2007-10-30 | 2009-05-21 | Yamatake Corp | 圧力センサ及びその製造方法 |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |