JP2000208760A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2000208760A JP2000208760A JP11006013A JP601399A JP2000208760A JP 2000208760 A JP2000208760 A JP 2000208760A JP 11006013 A JP11006013 A JP 11006013A JP 601399 A JP601399 A JP 601399A JP 2000208760 A JP2000208760 A JP 2000208760A
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Abstract
(57)【要約】
【課題】 ＧａＮ系化合物半導体で構成され、発熱、ノ
イズ及びサージ電圧が小さい新規構造の電界効果トラン
ジスタを提供する。 【解決手段】 半絶縁性もしくは第１の導電型の導電性
基板１の上に、バッファ層２、半絶縁性半導体層３、第
１の導電型の半導体層４、第１の導電型とは逆の第２の
導電型の半導体層５、第１の導電型の半導体層６が順自
積層され、第１の導電型の半導体層６上にソース電極Ｓ
が装荷され、前記半絶縁性半導体層３上にドレイン電極
Ｄが装荷され、前記第１の導電型の半導体層４，第２の
導電型の半導体層５、第１の導電型の半導体層６にまた
がるようにゲート電極Ｇが装荷された構造になってい
る。そして各電極以外の部分は、例えばＳｉＯ2 膜、Ｓ
ｉＮ膜、ＡｌＮ膜、ＡｌＧａＮ膜のような絶縁膜７で被
覆されている。
イズ及びサージ電圧が小さい新規構造の電界効果トラン
ジスタを提供する。 【解決手段】 半絶縁性もしくは第１の導電型の導電性
基板１の上に、バッファ層２、半絶縁性半導体層３、第
１の導電型の半導体層４、第１の導電型とは逆の第２の
導電型の半導体層５、第１の導電型の半導体層６が順自
積層され、第１の導電型の半導体層６上にソース電極Ｓ
が装荷され、前記半絶縁性半導体層３上にドレイン電極
Ｄが装荷され、前記第１の導電型の半導体層４，第２の
導電型の半導体層５、第１の導電型の半導体層６にまた
がるようにゲート電極Ｇが装荷された構造になってい
る。そして各電極以外の部分は、例えばＳｉＯ2 膜、Ｓ
ｉＮ膜、ＡｌＮ膜、ＡｌＧａＮ膜のような絶縁膜７で被
覆されている。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、更に詳しくは、各半導体層が全てＧａＮ系化
合物半導体で形成されている新規構造の電界効果トラン
ジスタに関する。
タに関し、更に詳しくは、各半導体層が全てＧａＮ系化
合物半導体で形成されている新規構造の電界効果トラン
ジスタに関する。
【０００２】
【従来の技術】近年、化合物半導体を用いたＭＩＳ（金
属−絶縁体−半導体）構造の電界効果トランジスタ（以
下、ＭＩＳ型ＦＥＴという）の研究開発が進められてい
る。この絶縁体の部分が酸化物により形成されるＭＯＳ
（金属−酸化物−半導体）構造の電界効果トランジスタ
（以下、ＭＯＳ型ＦＥＴという）であるＳｉ系電界効果
トランジスタは概ね次のようにして製造されている。
属−絶縁体−半導体）構造の電界効果トランジスタ（以
下、ＭＩＳ型ＦＥＴという）の研究開発が進められてい
る。この絶縁体の部分が酸化物により形成されるＭＯＳ
（金属−酸化物−半導体）構造の電界効果トランジスタ
（以下、ＭＯＳ型ＦＥＴという）であるＳｉ系電界効果
トランジスタは概ね次のようにして製造されている。
【０００３】まず、例えばｐ型のＳｉ基板の上に、気相
成長法（ＭＯＣＶＤ法）により、ｐ - 型Ｓｉ層をエピタ
キシャル成長させる。ついで、このｐ- 型Ｓｉ層の表面
に、例えばプラズマＣＶＤ法でＳｉＯ2 膜を成膜した
後、このＳｉＯ2 膜に対し、ホトリソグラフィーとエッ
チング処理を施してパターニングを行い、エッチングさ
れたｐ- 型Ｓｉ層上には選択成長法によりｎ+ 型Ｓｉ層
を形成する。その後、ｎ + 型Ｓｉ層の上にはＡｌなどの
金属を蒸着してソース電極とドレイン電極が装荷され、
また、前記ＳｉＯ2 膜の上には、Ｔｉなどの金属を蒸着
してゲート電極が装荷される。
成長法（ＭＯＣＶＤ法）により、ｐ - 型Ｓｉ層をエピタ
キシャル成長させる。ついで、このｐ- 型Ｓｉ層の表面
に、例えばプラズマＣＶＤ法でＳｉＯ2 膜を成膜した
後、このＳｉＯ2 膜に対し、ホトリソグラフィーとエッ
チング処理を施してパターニングを行い、エッチングさ
れたｐ- 型Ｓｉ層上には選択成長法によりｎ+ 型Ｓｉ層
を形成する。その後、ｎ + 型Ｓｉ層の上にはＡｌなどの
金属を蒸着してソース電極とドレイン電極が装荷され、
また、前記ＳｉＯ2 膜の上には、Ｔｉなどの金属を蒸着
してゲート電極が装荷される。
【０００４】このようにして構成されたＭＯＳ型ＦＥＴ
をスイッチデバイスとすると従来のメカニカルなスイッ
チに比べて、信頼性が高く長寿命のスイッチを実現する
ことが可能である。
をスイッチデバイスとすると従来のメカニカルなスイッ
チに比べて、信頼性が高く長寿命のスイッチを実現する
ことが可能である。
【０００５】しかしながら、ＭＯＳ型ＦＥＴを用いた前
記スイッチデバイスは前記メカニカルスイッチに比べて
発熱及びノイズが大きく、またスイッチを入れた際のサ
ージ電圧が大きいため、冷却のための放熱装置やノイズ
及びサージ電圧に対する保護回路を必要とする。したが
って、大規模集積回路とせざるを得ず、その工程は複雑
であり、また動作時の電気抵抗を最小化するという観点
から半導体チップの表面積を大きくしなければならず、
半導体チップを小型化できないという問題があった。
記スイッチデバイスは前記メカニカルスイッチに比べて
発熱及びノイズが大きく、またスイッチを入れた際のサ
ージ電圧が大きいため、冷却のための放熱装置やノイズ
及びサージ電圧に対する保護回路を必要とする。したが
って、大規模集積回路とせざるを得ず、その工程は複雑
であり、また動作時の電気抵抗を最小化するという観点
から半導体チップの表面積を大きくしなければならず、
半導体チップを小型化できないという問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記した事
情に鑑み、ＧａＮ系化合物半導体で構成され、発熱、ノ
イズ及びサージ電圧が小さい新規構造の電界効果トラン
ジスタの提供を目的とする。
情に鑑み、ＧａＮ系化合物半導体で構成され、発熱、ノ
イズ及びサージ電圧が小さい新規構造の電界効果トラン
ジスタの提供を目的とする。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、ＧａＮ系化合物半導体からなる複数の半導体
層の積層構造を有し、かつ、表面にはゲート電極とソー
ス電極とドレイン電極とが装荷されている電解効果トラ
ンジスタであって、前記ゲート電極は第１導電型の半導
体層と第１導電型とは逆の第２導電型の半導体層と前記
第１の導電型の半導体層とは異なる第１の導電型の半導
体層からなる多層膜にまたがって装荷されていることを
特徴とする。
ジスタは、ＧａＮ系化合物半導体からなる複数の半導体
層の積層構造を有し、かつ、表面にはゲート電極とソー
ス電極とドレイン電極とが装荷されている電解効果トラ
ンジスタであって、前記ゲート電極は第１導電型の半導
体層と第１導電型とは逆の第２導電型の半導体層と前記
第１の導電型の半導体層とは異なる第１の導電型の半導
体層からなる多層膜にまたがって装荷されていることを
特徴とする。
【０００８】このような構成を取ることにより、動作時
の電気抵抗が小さく、高耐圧の電界効果トランジスタを
作成することができ、よって本発明の目的を達成するこ
とができる。
の電気抵抗が小さく、高耐圧の電界効果トランジスタを
作成することができ、よって本発明の目的を達成するこ
とができる。
【０００９】
【本発明の形態】以下、本発明のＭＩＳ型ＦＥＴをその
一例の断面構造を示す図１に基づいて詳細に説明する。
このＭＩＳ型ＦＥＴは、半絶縁性もしくは第１の導電型
の導電性基板１の上に、バッファ層２、半絶縁性もしく
は第１の導電型の半導体層３、第１の導電型の半導体層
４、第１の導電型とは逆の第２の導電型の半導体層５、
第１の導電型の半導体層６が順自積層され、第１の導電
型の半導体層６上にソース電極Ｓが装荷され、前記半導
体層３上にドレイン電極Ｄが装荷され、前記第１の導電
型の半導体層４，第２の導電型の半導体層５、第１の導
電型の半導体層６にまたがるようにゲート電極Ｇが、例
えばＳｉＯ2 膜、ＳｉＮ膜、ＡｌＮ膜、ＡｌＧａＮ膜の
ような絶縁膜７を介して装荷された構造になっている。
また各電極以外の部分もまた、前記絶縁膜７で被覆され
ている。
一例の断面構造を示す図１に基づいて詳細に説明する。
このＭＩＳ型ＦＥＴは、半絶縁性もしくは第１の導電型
の導電性基板１の上に、バッファ層２、半絶縁性もしく
は第１の導電型の半導体層３、第１の導電型の半導体層
４、第１の導電型とは逆の第２の導電型の半導体層５、
第１の導電型の半導体層６が順自積層され、第１の導電
型の半導体層６上にソース電極Ｓが装荷され、前記半導
体層３上にドレイン電極Ｄが装荷され、前記第１の導電
型の半導体層４，第２の導電型の半導体層５、第１の導
電型の半導体層６にまたがるようにゲート電極Ｇが、例
えばＳｉＯ2 膜、ＳｉＮ膜、ＡｌＮ膜、ＡｌＧａＮ膜の
ような絶縁膜７を介して装荷された構造になっている。
また各電極以外の部分もまた、前記絶縁膜７で被覆され
ている。
【００１０】このＭＩＳ型ＦＥＴは、上記した各半導体
層がいずれもＧａＮ系化合物半導体層からなり、ＭＯＣ
ＶＤ法やＭＢＥ法などの公知のエピタキシャル結晶成長
法により、前記半絶縁性基板１の上に所定組成のＧａＮ
系化合物半導体層を成膜して製造される。ここで半絶縁
性もしくは第１の導電型の導電性基板１としては、この
上に成膜している各半導体層との間で格子整合している
材料からなることが本来は好ましいが、ＧａＮ系に関し
てはそのような材料は存在しないので、従来から使用さ
れている材料、例えばサファイアなどの半絶縁性材料の
基板、もしくはＳｉなどの第１の導電型の導電性基板で
あればよい。
層がいずれもＧａＮ系化合物半導体層からなり、ＭＯＣ
ＶＤ法やＭＢＥ法などの公知のエピタキシャル結晶成長
法により、前記半絶縁性基板１の上に所定組成のＧａＮ
系化合物半導体層を成膜して製造される。ここで半絶縁
性もしくは第１の導電型の導電性基板１としては、この
上に成膜している各半導体層との間で格子整合している
材料からなることが本来は好ましいが、ＧａＮ系に関し
てはそのような材料は存在しないので、従来から使用さ
れている材料、例えばサファイアなどの半絶縁性材料の
基板、もしくはＳｉなどの第１の導電型の導電性基板で
あればよい。
【００１１】また、バッファ層２としては、第１の導電
型となるようなドーパントをドープしたＧａＮ層が選択
される。ここで第１の導電型がｎ型の場合には、第１の
導電型のバッファ層２の成膜に用いるドーパントとして
は、例えば金属Ｓｉ（ＭＢＥ法の場合）やシラン（ＭＯ
ＣＶＤ法の場合）をあげることができる。また、第１の
導電型がｐ型の場合には、第１の導電型のバッファ層２
の成膜に用いるドーパントとしては、例えばＭｇまたは
ビスシクロペンタジエチルマグネシウムをあげることが
できる（以下、本発明においてｎ型もしくはｐ型のドー
パントとして用いることができるものは同様であるので
記載を省略する）。このとき、第１の導電型のタイプに
係わらず、キャリア濃度はドーパントの流量を調整し
て、５×１０17ｃｍ-3以上とすることが好ましい。成膜
されたバッファ層２のキャリア濃度が１×１０17ｃｍ-3
以下となると高抵抗化する（電流が流れにくくなる）か
らである。
型となるようなドーパントをドープしたＧａＮ層が選択
される。ここで第１の導電型がｎ型の場合には、第１の
導電型のバッファ層２の成膜に用いるドーパントとして
は、例えば金属Ｓｉ（ＭＢＥ法の場合）やシラン（ＭＯ
ＣＶＤ法の場合）をあげることができる。また、第１の
導電型がｐ型の場合には、第１の導電型のバッファ層２
の成膜に用いるドーパントとしては、例えばＭｇまたは
ビスシクロペンタジエチルマグネシウムをあげることが
できる（以下、本発明においてｎ型もしくはｐ型のドー
パントとして用いることができるものは同様であるので
記載を省略する）。このとき、第１の導電型のタイプに
係わらず、キャリア濃度はドーパントの流量を調整し
て、５×１０17ｃｍ-3以上とすることが好ましい。成膜
されたバッファ層２のキャリア濃度が１×１０17ｃｍ-3
以下となると高抵抗化する（電流が流れにくくなる）か
らである。
【００１２】半絶縁性もしくは第１の導電型の半導体層
３としては、例えばアンドープのまたは第１の導電型の
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、Ｉ
ｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化合物半導
体が選択される。このとき、第１の導電型のタイプに係
わらず、キャリア濃度は５×１０17ｃｍ-3以上とするこ
とが好ましい。成膜された半導体層３のキャリア濃度が
１×１０17ｃｍ-3以下となると高抵抗化するからであ
る。
３としては、例えばアンドープのまたは第１の導電型の
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、Ｉ
ｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化合物半導
体が選択される。このとき、第１の導電型のタイプに係
わらず、キャリア濃度は５×１０17ｃｍ-3以上とするこ
とが好ましい。成膜された半導体層３のキャリア濃度が
１×１０17ｃｍ-3以下となると高抵抗化するからであ
る。
【００１３】この半絶縁性もしくは第１の導電型の半導
体層３の上に成膜される第１の導電型の半導体層４は、
例えば、第１の導電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａ
Ｎ、ＩｎＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰな
どのＧａＮ系化合物半導体で形成される。このとき、第
１の導電型のタイプに係わらず、キャリア濃度はドーパ
ントの流量を調整して、５×１０17ｃｍ-3以上とするこ
とが好ましい。成膜された第１の導電型の半導体層４の
キャリア濃度が１×１０17ｃｍ-3以下となると高抵抗化
するからである。
体層３の上に成膜される第１の導電型の半導体層４は、
例えば、第１の導電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａ
Ｎ、ＩｎＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰな
どのＧａＮ系化合物半導体で形成される。このとき、第
１の導電型のタイプに係わらず、キャリア濃度はドーパ
ントの流量を調整して、５×１０17ｃｍ-3以上とするこ
とが好ましい。成膜された第１の導電型の半導体層４の
キャリア濃度が１×１０17ｃｍ-3以下となると高抵抗化
するからである。
【００１４】また、第１の導電型の半導体層４の上に形
成される第２の導電型の半導体層５は、例えば第２の導
電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａ
Ｎ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化合
物半導体で形成される。第１の導電型がｐ型の場合には
第２の導電型はｎ型となり、このときはキャリア濃度を
１×１０18ｃｍ-3以上とすることが好ましい。成膜され
たｎ型半導体層５のキャリア濃度が５×１０17ｃｍ-3以
下となると電界効果トランジスタ動作時の反転キャリア
が形成されにくいという問題が発生するからである。ま
た、第１の導電型がｎ型の場合には第２の導電型はｐ型
となり、このときはキャリア濃度を１×１０18ｃｍ-3以
上とすることが好ましい。成膜されたｐ型半導体層５の
キャリア濃度が１×１０17ｃｍ-3以下となると電界効果
トランジスタ動作時の反転キャリアが形成されにくいと
いう問題が発生するからである。
成される第２の導電型の半導体層５は、例えば第２の導
電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａ
Ｎ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化合
物半導体で形成される。第１の導電型がｐ型の場合には
第２の導電型はｎ型となり、このときはキャリア濃度を
１×１０18ｃｍ-3以上とすることが好ましい。成膜され
たｎ型半導体層５のキャリア濃度が５×１０17ｃｍ-3以
下となると電界効果トランジスタ動作時の反転キャリア
が形成されにくいという問題が発生するからである。ま
た、第１の導電型がｎ型の場合には第２の導電型はｐ型
となり、このときはキャリア濃度を１×１０18ｃｍ-3以
上とすることが好ましい。成膜されたｐ型半導体層５の
キャリア濃度が１×１０17ｃｍ-3以下となると電界効果
トランジスタ動作時の反転キャリアが形成されにくいと
いう問題が発生するからである。
【００１５】さらに、第２の導電型の半導体層５の上に
形成される第１の導電型の半導体層６は、例えば第１の
導電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧ
ａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化
合物半導体で形成される。このとき、第１の導電型のタ
イプに係わらず、キャリア濃度は５×１０17ｃｍ-3以上
とすることが好ましい。成膜された第１の導電型の半導
体層６のキャリア濃度が１×１０17ｃｍ-3以下となると
高抵抗化するという問題が発生するからである。
形成される第１の導電型の半導体層６は、例えば第１の
導電型のＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧ
ａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰなどのＧａＮ系化
合物半導体で形成される。このとき、第１の導電型のタ
イプに係わらず、キャリア濃度は５×１０17ｃｍ-3以上
とすることが好ましい。成膜された第１の導電型の半導
体層６のキャリア濃度が１×１０17ｃｍ-3以下となると
高抵抗化するという問題が発生するからである。
【００１６】前記第１の導電型の半導体層４，第２の導
電型の半導体層５、第１の導電型の半導体層６にまたが
るように装荷されたゲート電極Ｇの材料としては、仕事
関数の大きな金属材料が用いられ、例えば、Ｉｒ、Ｒ
ｅ、Ｐｄ、Ｎｉ、Ｃｒ、Ｔｉ、Ａｕ、Ｗまたはそれらを
組み合わせたものをあげることができる。また第１の導
電型の半導体層６上に装荷されるソース電極Ｓと半導体
層３上に装荷されるドレイン電極Ｄの材料としては仕事
関数の小さい金属材料が用いられ、例えばＡｕ、Ａｇ、
Ｓｉ、Ｔｉ、Ｍｏ、Ｉｎまたはそれらを組み合わせたも
のをあげることができる。
電型の半導体層５、第１の導電型の半導体層６にまたが
るように装荷されたゲート電極Ｇの材料としては、仕事
関数の大きな金属材料が用いられ、例えば、Ｉｒ、Ｒ
ｅ、Ｐｄ、Ｎｉ、Ｃｒ、Ｔｉ、Ａｕ、Ｗまたはそれらを
組み合わせたものをあげることができる。また第１の導
電型の半導体層６上に装荷されるソース電極Ｓと半導体
層３上に装荷されるドレイン電極Ｄの材料としては仕事
関数の小さい金属材料が用いられ、例えばＡｕ、Ａｇ、
Ｓｉ、Ｔｉ、Ｍｏ、Ｉｎまたはそれらを組み合わせたも
のをあげることができる。
【００１７】
【実施例】図１で示したＭＩＳ型ＦＥＴをＭＢＥ法によ
り次のようにして製造した。なお、ここでは第１の導電
型がｎ型である場合を例にとって説明する。まず、半絶
縁性のサファイア基板１の上に、Ｇａ源として金属Ｇａ
（５×１０ -7Torr）、Ｎ源としてジメチルヒドラジン
（３×１０-6Torr）、ｎ型ドーパントとしてＳｉ（５×
１０-9Torr）を用い、成長温度６４０℃でエピタキシャ
ル成長を行い、厚み５０nmのｎ- 型ＧａＮバッファ層２
を成膜した。次いで、Ｇａ源として金属Ｇａ（１×１０
-6Torr）、Ｎ源としてアンモニア（５×１０-5Torr）、
ｎ型ドーパントとしてＳｉ（８×１０-9Torr）を用い、
成長温度８５０℃でエピタキシャル成長を行い、厚み５
００nmのｎ型ＧａＮ半導体層３を成膜した。
り次のようにして製造した。なお、ここでは第１の導電
型がｎ型である場合を例にとって説明する。まず、半絶
縁性のサファイア基板１の上に、Ｇａ源として金属Ｇａ
（５×１０ -7Torr）、Ｎ源としてジメチルヒドラジン
（３×１０-6Torr）、ｎ型ドーパントとしてＳｉ（５×
１０-9Torr）を用い、成長温度６４０℃でエピタキシャ
ル成長を行い、厚み５０nmのｎ- 型ＧａＮバッファ層２
を成膜した。次いで、Ｇａ源として金属Ｇａ（１×１０
-6Torr）、Ｎ源としてアンモニア（５×１０-5Torr）、
ｎ型ドーパントとしてＳｉ（８×１０-9Torr）を用い、
成長温度８５０℃でエピタキシャル成長を行い、厚み５
００nmのｎ型ＧａＮ半導体層３を成膜した。
【００１８】前記ｎ型半導体層３の上に、Ｇａ源として
金属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア
（５×１０-5Torr）、ｎ型ドーパントとしてＳｉ（５×
１０-8Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚み２００nmのキャリア濃度が５×１０
18ｃｍ-3であるｎ型ＧａＮ半導体層４を成膜した。ま
た、前記ｎ型ＧａＮ半導体層４の上に、Ｇａ源として金
属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア（５
×１０-5Torr）、ｐ型ドーパントとしてＭｇ（５×１０
-9Torr）を用い、成長温度８５０℃でエピタキシャル成
長を行い、厚み２００nmのキャリア濃度が５×１０18ｃ
ｍ-3であるｐ+ 型ＧａＮ半導体層５を成膜した。さら
に、前記ｐ+ 型ＧａＮ半導体層５の上に、Ｇａ源として
金属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア
（５×１０-5Torr）、ｎ型ドーパントとしてＳｉ（１×
１０-9Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚み１００nmのキャリア濃度が１×１０
18ｃｍ-3であるｎ型ＧａＮ半導体層６を成膜した。この
ようにして、ＧａＮエピを成長させた。
金属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア
（５×１０-5Torr）、ｎ型ドーパントとしてＳｉ（５×
１０-8Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚み２００nmのキャリア濃度が５×１０
18ｃｍ-3であるｎ型ＧａＮ半導体層４を成膜した。ま
た、前記ｎ型ＧａＮ半導体層４の上に、Ｇａ源として金
属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア（５
×１０-5Torr）、ｐ型ドーパントとしてＭｇ（５×１０
-9Torr）を用い、成長温度８５０℃でエピタキシャル成
長を行い、厚み２００nmのキャリア濃度が５×１０18ｃ
ｍ-3であるｐ+ 型ＧａＮ半導体層５を成膜した。さら
に、前記ｐ+ 型ＧａＮ半導体層５の上に、Ｇａ源として
金属Ｇａ（１×１０-6Torr）、Ｎ源としてアンモニア
（５×１０-5Torr）、ｎ型ドーパントとしてＳｉ（１×
１０-9Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚み１００nmのキャリア濃度が１×１０
18ｃｍ-3であるｎ型ＧａＮ半導体層６を成膜した。この
ようにして、ＧａＮエピを成長させた。
【００１９】続いて、前記ＧａＮエピ表面全体に、保護
膜としてＳｉＯ2 膜を熱化学堆積法で成膜し、ホトレジ
ストでパターニングした後、メタンとアルゴンと水素の
混合ガス（混合体積比５：７：１５）をプラズマ化した
もので選択的なドライエッチングを行い、ソース電極を
装荷すべき箇所を残して他の箇所をｎ型ＧａＮ半導体層
３が表出するまでエッチング除去した。
膜としてＳｉＯ2 膜を熱化学堆積法で成膜し、ホトレジ
ストでパターニングした後、メタンとアルゴンと水素の
混合ガス（混合体積比５：７：１５）をプラズマ化した
もので選択的なドライエッチングを行い、ソース電極を
装荷すべき箇所を残して他の箇所をｎ型ＧａＮ半導体層
３が表出するまでエッチング除去した。
【００２０】その後、絶縁ゲート膜となるＳｉＯ2 膜か
らなる絶縁膜７を熱化学堆積法で１００ｎｍ堆積させ
た。次いで、ソース電極及びドレイン電極を装荷すべき
箇所のＳｉＯ2 膜７をフッ酸で選択的にエッチング除去
して開口部を形成し、そこにｎ型ＧａＮ半導体層３（ド
レイン電極用開口部）及びｎ型ＧａＮ半導体層３（ソー
ス電極用開口部）を表出させた。そして最後に、それぞ
れ所定の箇所にＡｌ、Ｔｉ、Ａｕを順次蒸着し、ソース
電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを装荷して、図
１に示すＭＩＳ型ＦＥＴを製造した。
らなる絶縁膜７を熱化学堆積法で１００ｎｍ堆積させ
た。次いで、ソース電極及びドレイン電極を装荷すべき
箇所のＳｉＯ2 膜７をフッ酸で選択的にエッチング除去
して開口部を形成し、そこにｎ型ＧａＮ半導体層３（ド
レイン電極用開口部）及びｎ型ＧａＮ半導体層３（ソー
ス電極用開口部）を表出させた。そして最後に、それぞ
れ所定の箇所にＡｌ、Ｔｉ、Ａｕを順次蒸着し、ソース
電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを装荷して、図
１に示すＭＩＳ型ＦＥＴを製造した。
【００２１】このＭＩＳ型ＦＥＴを用いてスイッチデバ
イスを形成し、その特性調査を行った。その結果、ソー
スドレイン電圧は１０Ａで飽和する特性が得られ、また
トランジスタの耐圧は１００Ｖを越えることが確認さ
れ、さらに３００℃の高温下でも動作することが確認さ
れた。これらの特性は従来のＭＩＳ型ＦＥＴを用いたス
イッチデバイスに比べてノイズに強く、信頼性が高いこ
とがあげられる。また、スイッチデバイスの動作抵抗は
１０ｍΩｃｍ-2以下と従来のＭＯＳ型ＦＥＴの１００ｍ
Ωｃｍ-2に比べて十分に低いものとなった。
イスを形成し、その特性調査を行った。その結果、ソー
スドレイン電圧は１０Ａで飽和する特性が得られ、また
トランジスタの耐圧は１００Ｖを越えることが確認さ
れ、さらに３００℃の高温下でも動作することが確認さ
れた。これらの特性は従来のＭＩＳ型ＦＥＴを用いたス
イッチデバイスに比べてノイズに強く、信頼性が高いこ
とがあげられる。また、スイッチデバイスの動作抵抗は
１０ｍΩｃｍ-2以下と従来のＭＯＳ型ＦＥＴの１００ｍ
Ωｃｍ-2に比べて十分に低いものとなった。
【００２２】図２は本発明の別の実施例の構造を示す断
面図である。この実施例においては、基板１をＳｉ、Ｓ
ｉＣ、ＧａＡｓ、ＧａＰなどの導電性基板としているた
め、基板１の裏面にドレイン電極Ｄを設けている。そし
て、ゲート電極Ｇを装荷すべき箇所をｎ+ 型ＧａＮ半導
体層８まで矩形状にエッチングし、その表面にＳｉＯ 2
膜からなる絶縁膜７を成膜した上でゲート電極Ｇを装荷
している。このようにするとゲート部の有効面積を大き
くすることができるため、大電流制御をすることが可能
となる。
面図である。この実施例においては、基板１をＳｉ、Ｓ
ｉＣ、ＧａＡｓ、ＧａＰなどの導電性基板としているた
め、基板１の裏面にドレイン電極Ｄを設けている。そし
て、ゲート電極Ｇを装荷すべき箇所をｎ+ 型ＧａＮ半導
体層８まで矩形状にエッチングし、その表面にＳｉＯ 2
膜からなる絶縁膜７を成膜した上でゲート電極Ｇを装荷
している。このようにするとゲート部の有効面積を大き
くすることができるため、大電流制御をすることが可能
となる。
【００２３】なお、図１及び図２に示した構造の電界効
果トランジスタにおいて、各電極と半導体層との接触抵
抗を小さくするためにキャリア濃度が５×１０18ｃｍ-3
程度である第１の導電型の半導体層８，９を設けて図
３、図４のような構造としても良い。図３の場合には、
実施例で説明した図１の構造において、半導体層３上に
Ｇａ源として金属Ｇａ（１×１０-6Torr）、Ｎ源として
アンモニア（５×１０-5Torr）、ｎ型ドーパントとして
Ｓｉ（１×１０-9Torr）を用い、成長温度８５０℃でエ
ピタキシャル成長を行い、厚み４００nmのｎ+ 型ＧａＮ
半導体層８を成膜した。なおここで、ｎ+ 型ＧａＮ半導
体層８のキャリア濃度は５×１０18ｃｍ-3となるように
予めホール測定などを用いて設定している。また、同様
にｎ型ＧａＮ半導体層６の上には、Ｇａ源として金属Ｇ
ａ（１×１０-6Torr）、Ｎ源としてアンモニア（５×１
０-5Torr）、ｎ型ドーパントとしてＳｉ（８×１０-9To
rr）を用い、成長温度８５０℃でエピタキシャル成長を
行い、厚み１００nmのキャリア濃度が５×１０18ｃｍ-3
であるｎ+ 型ＧａＮ半導体層９を成膜した。図４の場合
にも、同様に実施例で説明した図2 の構造において該当
箇所にｎ+ 型ＧａＮ半導体層８及びｎ+ 型ＧａＮ半導体
層９を成膜した。
果トランジスタにおいて、各電極と半導体層との接触抵
抗を小さくするためにキャリア濃度が５×１０18ｃｍ-3
程度である第１の導電型の半導体層８，９を設けて図
３、図４のような構造としても良い。図３の場合には、
実施例で説明した図１の構造において、半導体層３上に
Ｇａ源として金属Ｇａ（１×１０-6Torr）、Ｎ源として
アンモニア（５×１０-5Torr）、ｎ型ドーパントとして
Ｓｉ（１×１０-9Torr）を用い、成長温度８５０℃でエ
ピタキシャル成長を行い、厚み４００nmのｎ+ 型ＧａＮ
半導体層８を成膜した。なおここで、ｎ+ 型ＧａＮ半導
体層８のキャリア濃度は５×１０18ｃｍ-3となるように
予めホール測定などを用いて設定している。また、同様
にｎ型ＧａＮ半導体層６の上には、Ｇａ源として金属Ｇ
ａ（１×１０-6Torr）、Ｎ源としてアンモニア（５×１
０-5Torr）、ｎ型ドーパントとしてＳｉ（８×１０-9To
rr）を用い、成長温度８５０℃でエピタキシャル成長を
行い、厚み１００nmのキャリア濃度が５×１０18ｃｍ-3
であるｎ+ 型ＧａＮ半導体層９を成膜した。図４の場合
にも、同様に実施例で説明した図2 の構造において該当
箇所にｎ+ 型ＧａＮ半導体層８及びｎ+ 型ＧａＮ半導体
層９を成膜した。
【００２４】なお、本実施例においてはいずれも第１の
導電型がｎ型である電界効果トランジスタについて説明
したが、本発明が第１の導電型がｐ型である電界効果ト
ランジスタに適用できることは明らかである。また、第
１の導電型がｐ型である電界効果トランジスタの場合に
は、得られた電界効果トランジスタの特性が第１の導電
型がｎ型とは反転したものであること以外は全て本実施
例と同様である。
導電型がｎ型である電界効果トランジスタについて説明
したが、本発明が第１の導電型がｐ型である電界効果ト
ランジスタに適用できることは明らかである。また、第
１の導電型がｐ型である電界効果トランジスタの場合に
は、得られた電界効果トランジスタの特性が第１の導電
型がｎ型とは反転したものであること以外は全て本実施
例と同様である。
【００２５】なお、上記した実施例においては、Ｇａ源
として金属Ｇａを例示したが、その他、トリエチルガリ
ウムやトリメチルガリウムなどの有機ガスを用いても良
く、またＮ源としては、ジメチルヒドラジンやアンモニ
アの他に、モノメチルヒドラジン、プラスマ窒素、ラジ
カル窒素などを用いても良い。
として金属Ｇａを例示したが、その他、トリエチルガリ
ウムやトリメチルガリウムなどの有機ガスを用いても良
く、またＮ源としては、ジメチルヒドラジンやアンモニ
アの他に、モノメチルヒドラジン、プラスマ窒素、ラジ
カル窒素などを用いても良い。
【００２６】
【発明の効果】以上の説明で明らかなように、本発明の
ＭＩＳ型ＦＥＴは、用いる半導体材料が全てＧａＮ系化
合物半導体であるため、高温動作が可能で高電圧の印加
ができ、さらにＯＮ抵抗が小さい、ノイズが小さい、サ
ージ電圧が小さいという効果を得ることができる。
ＭＩＳ型ＦＥＴは、用いる半導体材料が全てＧａＮ系化
合物半導体であるため、高温動作が可能で高電圧の印加
ができ、さらにＯＮ抵抗が小さい、ノイズが小さい、サ
ージ電圧が小さいという効果を得ることができる。
【００２７】したがって、放熱装置やノイズ及びサージ
電圧に対する保護回路などを用いなくても良好な動作を
するので、自動車のリレースイッチ、直流−直流（ＤＣ
−ＤＣ）のコンバータや直流−交流（ＤＣ−ＡＣ）のイ
ンバータ回路のスイッチデバイスとしても好適である。
さらに、動作時の抵抗及び発熱が小さく、高耐圧である
という点から、直流−直流（ＤＣ−ＤＣ）のコンバー
タ、直流−交流（ＤＣ−ＡＣ）のインバータ回路などの
安定化電源回路にも好適である。
電圧に対する保護回路などを用いなくても良好な動作を
するので、自動車のリレースイッチ、直流−直流（ＤＣ
−ＤＣ）のコンバータや直流−交流（ＤＣ−ＡＣ）のイ
ンバータ回路のスイッチデバイスとしても好適である。
さらに、動作時の抵抗及び発熱が小さく、高耐圧である
という点から、直流−直流（ＤＣ−ＤＣ）のコンバー
タ、直流−交流（ＤＣ−ＡＣ）のインバータ回路などの
安定化電源回路にも好適である。
【図１】本発明の一実施例である電界効果型トランジス
タの断面構造を示す断面図である。
タの断面構造を示す断面図である。
【図２】本発明の他の実施例である電界効果型トランジ
スタの断面構造を示す断面図である。
スタの断面構造を示す断面図である。
【図３】本発明の他の実施例である電界効果型トランジ
スタの断面構造を示す断面図である。
スタの断面構造を示す断面図である。
【図４】本発明の他の実施例である電界効果型トランジ
スタの断面構造を示す断面図である。
スタの断面構造を示す断面図である。
１ 基板 ２ バッファ層 ３ 半導体層 ４ 第１の導電型の半導体層 ５ 第２の導電型の半導体層 ６ 第１の導電型の半導体層 ７ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA03 DA22 DA23 DA24 DC03 EA04 EB12 EB13 EC04 EC08 EC10 EC24 ED03 ED04 EE03 EE04 EH02 FC05
Claims (1)
- 【請求項１】 ＧａＮ系化合物半導体からなる複数の半
導体層の積層構造を有し、かつ、表面にはゲート電極と
ソース電極とドレイン電極とが装荷されている電解効果
トランジスタであって、 前記ゲート電極は第１導電型の半導体層と第１導電型と
は逆の第２導電型の半導体層と前記第１の導電型の半導
体層とは異なる第１の導電型の半導体層からなる多層膜
にまたがって装荷されていることを特徴とする電解効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006013A JP2000208760A (ja) | 1999-01-13 | 1999-01-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006013A JP2000208760A (ja) | 1999-01-13 | 1999-01-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208760A true JP2000208760A (ja) | 2000-07-28 |
Family
ID=11626837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006013A Pending JP2000208760A (ja) | 1999-01-13 | 1999-01-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208760A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230410A (ja) * | 2000-02-18 | 2001-08-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタとその製造方法 |
| JP2006286954A (ja) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置及びその製造方法 |
| JP2007527623A (ja) * | 2004-02-12 | 2007-09-27 | インターナショナル レクティファイアー コーポレイション | 相補的窒化膜トランジスタの垂直およびコモンドレイン |
| WO2008023738A1 (en) * | 2006-08-24 | 2008-02-28 | Rohm Co., Ltd. | Mis field effect transistor and method for manufacturing the same |
| WO2008102806A1 (ja) * | 2007-02-20 | 2008-08-28 | Rohm Co., Ltd. | ＧａＮ系半導体素子の製造方法 |
| JP2008205414A (ja) * | 2007-01-26 | 2008-09-04 | Rohm Co Ltd | 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法 |
| WO2008108299A1 (ja) * | 2007-03-06 | 2008-09-12 | Rohm Co., Ltd. | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| WO2008108456A1 (ja) * | 2007-03-08 | 2008-09-12 | Rohm Co., Ltd. | ＧａＮ系半導体素子 |
| JP2009032796A (ja) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP2009044035A (ja) * | 2007-08-10 | 2009-02-26 | Sanken Electric Co Ltd | 電界効果半導体装置 |
| JP2009188397A (ja) * | 2008-01-11 | 2009-08-20 | Furukawa Electric Co Ltd:The | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| JP2009239275A (ja) * | 2008-03-07 | 2009-10-15 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体素子 |
| CN108352408A (zh) * | 2016-01-21 | 2018-07-31 | 索尼公司 | 半导体装置、电子部件、电子设备以及半导体装置的制造方法 |
-
1999
- 1999-01-13 JP JP11006013A patent/JP2000208760A/ja active Pending
Cited By (18)
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| CN108352408A (zh) * | 2016-01-21 | 2018-07-31 | 索尼公司 | 半导体装置、电子部件、电子设备以及半导体装置的制造方法 |
| US20190035922A1 (en) * | 2016-01-21 | 2019-01-31 | Sony Corporation | Semiconductor device, electronic part, electronic apparatus, and method for fabricating semiconductor device |
| TWI732813B (zh) * | 2016-01-21 | 2021-07-11 | 日商新力股份有限公司 | 半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法 |
| CN108352408B (zh) * | 2016-01-21 | 2021-09-17 | 索尼公司 | 半导体装置、电子部件、电子设备以及半导体装置的制造方法 |
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