JP2000209100A - デコ―ダ及びデコ―ド方法 - Google Patents

Abstract

(57)【要約】 【課題】 多数の情報が含まれているＶＬＣデータを高
速にデコードする。 【解決手段】 短コードデコーダ２は、シフトレジスタ
１から入力したＶＬＣデータに含まれている、短いコー
ドが割り当てられているＶＬＣを先頭ビットから順次総
て検出する。デコード用組み合わせ回路３は、入力した
ＶＬＣデータに含まれる１つのＶＬＣをデコードし、こ
の結果とデコードしたビット数を出力する。判定回路４
では、短コードデコーダ２により短コードのＶＬＣが検
出されなかった場合、デコード用組み合わせ回路３から
送られたデコード結果とビット数を出力する。１つ以上
の短コードのＶＬＣが検出された場合、検出されたＶＬ
Ｃのデコード結果が出力されるとともに、この１つ以上
の短コードのＶＬＣの合計のビット数を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、圧縮されたデー
タを伸張（デコード）するデコーダに関し、特に、ＶＬ
Ｃ(Variable Length Code)の符号化にしたがって圧縮さ
れたデータをデコードするデコーダ及びデコード方法に
関する。

【０００２】

【従来の技術】情報化の発達に伴なって、画像データな
どの膨大な量のデータを保存したり、要求先に送信する
要求が増えている。通常、このような膨大なデータを、
そのまま保存すると記憶容量の不足が生じ、送信した場
合には送信時間が増大するという不具合が生じる。

【０００３】このような不具合を回避するため、近年で
は、このような膨大なデータを保存または送信する際に
は圧縮し、データを再生する際に圧縮されたデータを伸
張する符号化（復号化）技術が開発されている。特に、
自然界の信号の特質からデータ値の分布にかたよりがで
きることを利用した、可変ビット長（ＶＬＣ：Variable
Length Code、またはハフマンコード）の符号化がよく
知られている。

【０００４】このＶＬＣで符号化されたデータは、１つ
の情報を示すデータの長さ、すなわちビット数がそれぞ
れの情報によって異なる。そのため、いくつもの情報を
ＶＬＣで符号化したデータをデコードする場合、デコー
ドするデータの先頭ビットから順次解読（デコード処
理）を行う必要がある。

【０００５】すなわち、符号化されたデータの先頭ビッ
トから解読を行い、１つの情報が解読されたときに、次
の情報を示すデータの先頭ビットが判明する。

【０００６】以下、図４及び図５を参照し、ＶＬＣで符
号化されたデータ（以下、ＶＬＣデータと称する）をデ
コードする従来のデコーダについて説明する。なお、こ
の従来技術の説明では、ＭＰＥＧ(Motion Picture Expe
rts Group)１にしたがって動きベクトルを記述するため
のＶＬＣで符号化されたデータのデコード処理について
説明する。

【０００７】ここで以下にＶＬＣのコード表例を示す。

【０００８】

【表１】

【０００９】このＶＬＣデータの場合、１ビットから１
１ビットまでの可変ビット長のコーデインクにより十進
数の−１６より＋１６までの数値をあらわすことができ
る。特に、ここで取り扱われる画像信号の性質は、０を
中心とする絶対値の小さい値の出現頻度が高く、絶対値
の大きい値の出現頻度が低い。このため、０近傍の値に
対して短いビット長のＶＬＣが割り当てられ、絶対値の
大きい値についてより長いピット長のＶＬＣが割り当て
られている。

【００１０】従来のデコーダ２０は、図４及び図５に示
されるように、シフトレジスタ２１、デコード用組み合
わせ回路２２、及びシフト量指示回路２３により構成さ
れている。

【００１１】デコーダ２０は、入力されたＶＬＣデータ
をシフトレジスタ２１に順次格納する。デコード用組み
合わせ回路２２は、先頭の第１ビットから第１１ビット
までを入力し、前記表１の組み合わせにしたがって、先
頭のビットからデコードを行う。デコード用組み合わせ
回路２２は、通常１つのタイミング（１クロック）でＶ
ＬＣデータに含まれる１つのＶＬＣをデコードし、デコ
ードした結果とこのデコードに使用したＶＬＣのビット
数を生成する。

【００１２】デコード用組み合わせ回路２２は、デコー
ド結果を出力するとともに、シフト量指示回路２３にデ
コードされたＶＬＣのビット数を通知する。シフト量指
示回路２３は、通知されたビット数をシフト量としてシ
フトレジスタ２１に通知する。シフトレジスタ２１は、
通知されたシフト量だけＶＬＣデータをシフトする。

【００１３】ここで、デコーダ２０に以下のＶＬＣデー
タ「 ０１０１０１１０００００１１００１００００００１１０００１００１１」 が入力されたことを想定し、これらをデコードする処理
について説明する。

【００１４】前述したように、従来のデコーダ２０で
は、１クロックでＶＬＣデータに含まれる１つのＶＬＣ
をデコードし、デコードした結果とこのデコードに使用
したＶＬＣのビット数を生成する。

【００１５】したがって、第１のクロックに応じ、ＶＬ
Ｃ「０１０」がデコードされる(図４参照)。デコード用組
み合わせ回路２２は、デコード結果「＋１」を出力すると
ともに、シフト量「３ビット」をシフト量指示回路２３に
通知する。

【００１６】シフトレジスタ２１においいて、ＶＬＣデ
ータが３ビットだけシフトされた後、第２のクロックに
応じてＶＬＣ「１」がデコードされる(図５参照)。デコー
ド用組み合わせ回路２２は、デコード結果「０」を出力す
るとともに、シフト量「１ビット」をシフト量指示回路２
３に通知する。

【００１７】以降、クロックにしたがって同様のデコー
ド処理が実行される。このような処理の結果、ＶＬＣデ
ータ「 ０１０１０１１０００００１１００１００００００１１０００１００１１」 には、８つのをＶＬＣが含まれており、ＶＬＣデータ全
体をデコードするのに８クロック必要となる。

【００１８】

【発明が解決しようとする課題】前述したように従来の
デコーダでは、１つのクロックに応じて１個のＶＬＣし
かデコードすることができない。このため、多数の情報
(ＶＬＣ)を含んでいるＶＬＣデータをデコードする場
合、ＶＬＣデータに含まれている情報数に応じたデコー
ド時間が必要となり、デコーダによるデコード処理にか
かる時間が増大する。

【００１９】そこでこの発明の課題は、多数の情報が含
まれているＶＬＣデータを高速にデコードするデコーダ
及びデコード方法を提供することである。

【００２０】

【課題を解決するための手段】この発明に係るデコーダ
は、符号化された複数のコードを含むデータを順次格納
する格納手段と、前記格納手段に格納されたデータを、
先頭ビットから１つのコードだけデコードする第１デコ
ード手段と、所定のビット長以下のコードをデコードす
る第２デコード手段であって、前記格納手段に格納され
たデータを先頭ビットから所定ビット数入力し、入力さ
れたデータの先頭ビットから前記所定のビット長以下の
コードが１つあるかまたは２つ以上連続している場合、
前記先頭ビットからのコードを総てデコードする第２デ
コード手段と、前記第２デコード手段により、前記所定
のビット長以下のコードが１つまたはそれ以上デコード
された場合、この第２デコード手段によりデコードされ
たデコード結果を出力し、前記第２デコード手段におい
て、入力されたデータの先頭ビットから前記所定のビッ
ト長以下のコードがない場合、前記第１デコード手段に
よりデコードされたデコード結果を出力する出力手段と
を備えることを特徴とする。

【００２１】このデコーダによれば、データの先頭ビッ
トから所定のビット長以下のコードが連続している場
合、前記第２デコード手段により複数のコードが同時に
デコードされる。これにより、多数の情報が含まれてい
る符号化されたデータを高速にデコードすることが可能
となる。

【００２２】前記出力手段は、出力するデコード結果に
おいてデコードされたコードの総ビット数を出力し、前
記デコーダはさらに、前記出力手段により出力される総
ビット数だけ、前記格納手段に格納されたデータを先頭
ビットより削除するシフト手段を備えるように構成して
もよい。

【００２３】また、前記格納手段に格納される複数のコ
ードは、ＶＬＣであることが好適である。

【００２４】また、前記第２デコード手段により入力さ
れる所定ビット数は、前記コードの最長ビット数以下で
あることが望ましい。

【００２５】前記所定のビット長以下のコードは、前記
デコーダにおいて使用頻度の高いコードであることが望
ましい。

【００２６】この発明に係るデコード方法は、符号化さ
れた複数のコードを含むデータをデコードするデコード
方法であって、前記データを、先頭ビットから１つのコ
ードだけデコードする第１デコードステップと、所定の
ビット長以下のコードをデコードする第２デコードステ
ップであって、先頭ビットから前記所定のビット長以下
のコードが１つあるかまたは２つ以上連続している場
合、前記先頭ビットからのコードを総てデコードする第
２デコードステップと、前記第２デコードステップによ
り、前記所定のビット長以下のコードが１つまたはそれ
以上デコードされた場合、この第２デコードステップに
よりデコードされたデコード結果を出力し、前記第２デ
コードステップにおいて、前記データの先頭ビットから
前記所定のビット長以下のコードがない場合、前記第１
デコードステップによりデコードされたデコード結果を
出力するステップとを有することを特徴とする。

【００２７】以上、この発明に係るデコーダ及びデコー
ド方法は、信号の性質により出現頻皮が高いものほど短
いピット長にエンコードするというＶＬＣの特徴を生か
して少ないハードウエア量にて高速化できる。

【００２８】

【発明の実施の形態】以下、図１を参照してこの発明に
係るデコーダの実施形態について説明する。図１は、デ
コーダ１０の構成を示すブロック図である。

【００２９】デコーダ１０は、シフトレジスタ１、短コ
ードデコーダ２、デコード用組み合わせ回路３、判定回
路４、及びシフト量指示回路５で構成されている。

【００３０】シフトレジスタ１は、デコード対象のＶＬ
Ｃデータを先頭ビットから順次格納する。また、シフト
レジスタ１は、シフト量指示回路５から送られるシフト
量にしたがって格納したＶＬＣデータをシフトし、後続
するＶＬＣデータがある場合にはそのＶＬＣデータを順
次格納する。

【００３１】短コードデコーダ２は、シフトレジスタ１
に格納されている先頭ビットから所定量のビット数を入
力し、入力したビット数に含まれている、出現頻度が高
いために短いコード(短いビット数)が割り当てられてい
るＶＬＣを先頭ビットから順次総て検出する回路であ
る。短いコードが割り当てられているＶＬＣとは、例え
ば、ＶＬＣの最長ビット数が１１ビットである場合に
は、１〜４ビットが割り当てられているＶＬＣである。
ただし、短コードデコーダ２が複数のＶＬＣを検出する
場合、これら複数のＶＬＣは先頭ビットから総て連続し
ている必要がある。

【００３２】短コードデコーダ２は検出結果を判定回路
４に出力する。

【００３３】短コードデコーダ２は、従来のデコード用
組み合わせ回路と異なって、ＶＬＣの最長ビット数と同
じ数のビットをシフトレジスタ１から入力するように構
成する必要はない。例えば、ＶＬＣの最長ビット数が１
１ビットである場合、後述するデコード用組み合わせ回
路３は、この最長ビット数と同じビット数である１１ビ
ットをシフトレジスタ１に格納されている先頭ビットか
ら入力する。しかし、この短コードデコーダ２は、あく
までも出現頻度が高いために短いコードが割り当てられ
ているＶＬＣを検出するための回路であるため、例え
ば、シフトレジスタの先頭から５、または６ビットを入
力するように構成される。ただし、短コードデコーダ２
の入力ビット数をＶＬＣの最長ビット数と同じにするこ
ともできるが、デコーダ１０全体の装置構成を考慮する
と、最長ビット数よりも少ないビット数を入力するよう
に構成した方が装置構成を簡略化でき、好適である。

【００３４】なお、短コードデコーダ２が検出するＶＬ
Ｃのビット数(コード長)は、処理対象となるＶＬＣデー
タの量と、適用されるＶＬＣの種類(最短ビット数と最
長ビット数)に応じて設定するのが適切である。さら
に、検出するＶＬＣのビット数に応じてシフトレジスタ
１から入力するビット数を設定するのが好適である。

【００３５】デコード用組み合わせ回路３は、前述した
従来のデコーダ用組み合わせ回路３と同様の機能を有す
る。デコード用組み合わせ回路３は、通常１つのタイミ
ング（１クロック）でＶＬＣデータに含まれる１つのＶ
ＬＣをデコードし、デコードした結果とこのデコードに
使用したＶＬＣのビット数を生成する。

【００３６】判定回路４は、短コードデコーダ２の検出
結果と、デコード用組み合わせ回路３により生成された
デコード結果及びデコードしたＶＬＣのビット数とを入
力する。判定回路４は、短コードデコーダ２から送られ
た検出結果が、短コードのＶＬＣが検出されなかったこ
とを示している場合、デコード用組み合わせ回路３から
送られたデコード結果とＶＬＣのビット数を採用し、デ
コード結果を出力するとともにビット数をシフト量指示
回路５にシフト量ビットとして出力する。

【００３７】判定回路４は、短コードデコーダ２により
１つ以上の短コードのＶＬＣが検出された場合、検出さ
れたＶＬＣのデコード結果を出力するとともに、この１
つ以上の短コードのＶＬＣの合計のビット数をシフト量
指示回路５にシフト量ビットとして出力する。

【００３８】シフト量指示回路５は、判定回路４から受
け取ったビット数をシフト量ビットとしてシフトレジス
タ１に出力する。

【００３９】次に、この実施形態の動作について説明す
る。

【００４０】まず、ＶＬＣデータがシフトレジスタ１に
順次格納される。シフトレジスタ１に格納されたＶＬＣ
データのうち、先頭ビットから所定の数ビットが短コー
ドデコーダ２およびデコード組み合わせ回路３に送られ
る。この所定の数ビットに加え、ＶＬＣの最長コード数
に足りないビット数が、シフトレジスタ１からデコード
用組み合わせ回路３にさらに送られる。

【００４１】短コードデコーダ２において、入力したＶ
ＬＣデータ(前記所定の数ビット)に含まれている、出現
頻度が高いために短いコード(短いビット数)が割り当て
られているＶＬＣが先頭ビットから順次総て検出され
る。

【００４２】一方、デコード用組み合わせ回路３におい
ても、入力したＶＬＣデータに含まれる１つのＶＬＣが
デコードされ、デコードされた結果とこのデコードに使
用したＶＬＣのビット数が生成される。

【００４３】短コードデコーダ２の検出結果と、デコー
ド用組み合わせ回路３により生成されたデコード結果及
びビット数は、判定回路４に送られる。

【００４４】判定回路４において、短コードデコーダ２
から送られた検出結果が、短コードのＶＬＣが検出され
なかったことを示している場合、デコード用組み合わせ
回路３から送られたデコード結果が出力されるとともに
生成されたビット数がシフト量指示回路５に出力され
る。

【００４５】また、短コードデコーダ２により１つ以上
の短コードのＶＬＣが検出された場合、検出されたＶＬ
Ｃのデコード結果が出力されるとともに、この１つ以上
の短コードのＶＬＣの合計のビット数がシフト量指示回
路５に出力される。

【００４６】シフト量指示回路５では、判定回路４から
送られたビット数をシフト量ビットとしてシフトレジス
タ１に出力する。

【００４７】このような動作が、デコーダ１０の１つの
動作クロックに応じて実行される。

【００４８】以上説明した動作の結果、デコーダ１０の
１つの動作クロックで、１つ以上のＶＬＣがデコードさ
れる。すなわち、短コードデコーダ２によって複数のＶ
ＬＣが検出されている場合、これら複数のＶＬＣが同時
にデコードされることになる。前述したように、ＶＬＣ
では、信号の性質により出現頻皮が高い情報ほど短いピ
ット長にエンコードされている。したがって、短コード
のＶＬＣが、短コードデコーダ２によって複数個が同時
に検出される頻度が高くなる。このため、従来のように
１つの動作クロックで１つのＶＬＣがデコードされるの
に比べ、高速なデコード処理が可能となる。

【００４９】

【実施例】次に、この発明に係るデコーダの実施例につ
いて図２及び図３を参照して説明する。なお、この実施
例の説明では、デジタルビデオ信号の圧縮・伸張に使用
されるＭＰＥＧ(Motion Picture Experts Group)１にし
たがって動きベクトルを記述するためのＶＬＣで符号化
されたデータのデコード処理について説明する。ＶＬＣ
のコード対応は、前記表１に示されるものと同様であ
る。

【００５０】この実施例におけるデコーダ１１の構成要
素のうち、前記デコーダ１０の構成要素と同様の構成要
素については同じ参照符号を付し、詳細な説明は省略す
る。

【００５１】デコーダ１１において、検出回路６は、図
１に示されている前記短コードデコーダ２の機能とデコ
ード組み合わせ回路３の機能とをともに有し、デコード
用組み合わせ回路３を内蔵している。以下に検出回路６
に含まれる各検出回路(デコード用組み合わせ回路３を
除く)について説明する。なお、シフトレジスタ１に格
納されているＶＬＣデータは、先頭ビットをビット０と
し、ビット０〜ビット１１が検出回路６に接続されてい
る。

【００５２】検出回路６ａは、シフトレジスタ１のビッ
ト０に接続され、このビット０が１であることを検出す
る回路である。

【００５３】検出回路６ｂは、シフトレジスタ１のビッ
ト１に接続され、このビット１が１であることを検出す
る回路である。

【００５４】検出回路６ｃは、シフトレジスタ１のビッ
ト２に接続され、このビット２が１であることを検出す
る回路である。

【００５５】検出回路６ｄは、シフトレジスタ１のビッ
ト３に接続され、このビット３が１であることを検出す
る回路である。

【００５６】検出回路６ｅは、シフトレジスタ１のビッ
ト４に接続され、このビット４が１であることを検出す
る回路である。 なお、これら検出回路６ａ〜６ｅは、
ビットｎ(ビット０〜４)が１であることを検出結果と考
えればビットｎの信号そのものを検出結果とすることも
可能である。

【００５７】検出回路６ｆは、ビット０、１、２に接続
され、これらのビットの並びが「０１０」または「０１１」
であることを検出する回路である。また、検出回路６ｆ
は、他の出力として最後のビット(ビット２)を符号出力
として出力する。

【００５８】検出回路６ｇは、ビット０、１、２に接続
され、これらのビットの並びが「０１０」または「０１１」
であることを検出する回路である。また、検出回路６ｇ
は、他の出力として最後のビット(ビット３)を符号出力
として出力する。

【００５９】検出回路６ｈは、ビット２、３、４に接続
され、これらのビットの並びが「０１０」または「０１１」
であることを検出する回路である。また、検出回路６ｈ
は、他の出力として最後のビット(ビット４)を符号出力
として出力する。

【００６０】なお、検出回路６ｆ〜６ｈは、最初の２ビ
ットが「０１」であることを検出する回路とし、後続の１
ビットを符号出力とするように構成してもよい。

【００６１】検出回路６ｉは、ビット０、１、２、３に
接続され、このらのビットの並びが「００１０」または
「００１１」であることを検出する回路である。また、検
出回路６ｉは、他の出力として最後のビットを(ビット
３)を符号出力として出力する。

【００６２】検出回路６ｊは、ビット１、２、３、４に
接続され、このらのビットの並びが「００１０」または
「００１１」であることを検出する回路である。また、検
出回路６ｊは、他の出力として最後のビットを(ビット
４)を符号出力として出力する。

【００６３】なお、検出回路６ｉ，６ｈは、最初の３ビ
ットが「００１」であることを検出する回路とし、後続の
１ビットを符号出力とするように構成してもよい。

【００６４】判定回路４は、検出回路６から送られる各
種検出結果から、デコード結果と、シフト量とを判定す
る回路であり。これらの判定動作を以下の表２に示す。

【００６５】

【表２】

【００６６】この表においては、検出回路６ａの検出結
果が真(ヒット)であることをａ○、偽(ミスヒット)であ
ることをａ×として示している。また、デコード結果で
「±」と表示されている部分は、対応する検出回路６ｆ，
６ｇ，６ｈ，６ｉ，６ｊの各検出回路からの符号出力に
したがって決定される。このように、判定回路４は、高
々１５の状態を識別する回路である。

【００６７】デコード結果出力回路７は、判定回路４に
より判定されたデコード結果を入力し、これを図示され
ていない他の構成要素に出力する。

【００６８】次に、この実施例の動作を説明する。

【００６９】ここでは、ＶＬＣデータとして「 ０１０１０１１１０００００１１００１００００００１１０００１００１１」 をデコーダ１１が入力したことを想定する。

【００７０】前記ＶＬＣデータは、シフトレジスタ１に
順次格納される。

【００７１】この後、ビット０〜ビット１１までのＶＬ
Ｃデータが検出回路６に送られる。検出回路６において
は、第１の動作クロックに応じ、前述した検出回路６ａ
〜６ｊが検出処理を行うとともに、デコード用組み合わ
せ検出回路３によりデコード結果及びシフト量(ビット
数)が求められ、これらが判定回路に送られる。

【００７２】ここでは、検出回路６ｆ及び検出回路６ｄ
がヒットする。このため、判定回路では、ＶＬＣデータ
「０１０１」の４ビットを「０１０」と「１」でデコードした
結果「＋１，０」をデコード結果として判定する。さら
に、「０１０１」である４ビットをシフト量としてシフト
量指示回路４に通知する。

【００７３】シフト量指示回路４は、シフトレジスタ１
に対して４ビットシフトするように指示し、シフトレジ
スタ１はこの指示にしたがって、ＶＬＣデータを４ビッ
トシフトする。デコード結果出力回路７は、デコード結
果である「＋１，０」を出力する。

【００７４】以上の動作が図２に示されている。これに
より、１つの動作クロック(第１の動作クロック)で２つ
のＶＬＣが同時にデコードされる。

【００７５】この後、再度、ビット０〜ビット１１まで
のＶＬＣデータが検出回路６に送られる。検出回路６に
おいては、前記第１の動作クロックの場合と同様に第２
動作クロックに応じて、前述した検出回路６ａ〜６ｊが
検出処理を行うとともに、デコード用組み合わせ検出回
路３によりデコード結果及びシフト量(ビット数)が求め
られ、これらが判定回路に送られる。

【００７６】ここでは、検出回路６ｆ及び検出回路６ｄ
がヒットする。このため、判定回路では、ＶＬＣデータ
「０１１１」の４ビットを「０１１」と「１」でデコードした
結果「−１，０」をデコード結果として判定する。さら
に、「０１１１」である４ビットをシフト量としてシフト
量指示回路４に通知する。

【００７７】シフト量指示回路４は、シフトレジスタ１
に対して４ビットシフトするように指示し、シフトレジ
スタ１はこの指示にしたがって、ＶＬＣデータを４ビッ
トシフトする。デコード結果出力回路７は、デコード結
果である「−１，０」を出力する。

【００７８】以上の動作が図３に示されている。これに
より、１つの動作クロック(第２の動作クロック)で２つ
のＶＬＣが同時にデコードされる。

【００７９】以降、同様の動作が、第３動作クロック〜
第５動作クロックまで繰り返される。

【００８０】この結果、図示していないが、第３動作ク
ロックにおいて、検出回路６ａ，６ｆ，６ｉはミスヒッ
トとなり、デコード用組み合わせ回路３のデコード結果
である、「−１６」が得られる。このときデコードされた
ＶＬＣは１つであり、シフト量は１１ビットである。

【００８１】第４動作クロックにおいて、検出回路６
ａ，６ｆ，６ｉはミスヒットとなり、デコード用組み合
わせ回路３のデコード結果である、「＋１６」が得られ
る。このときデコードされたＶＬＣは１つであり、シフ
ト量は１１ビットである。

【００８２】第５動作クロックにおいて、検出回路６
ａ，６ｊがヒットし、デコード結果「０，−２」が得られ
る。このときデコーダされたＶＬＣは、２つである。

【００８３】以上の説明した動作により、ＶＬＣデータ「 ０１０１０１１１０００００１１００１００００００１１０００１００１１」 をデコードする場合、従来では８つの動作クロックだけ
デコード処理に時間がかかっていたが、この実施例では
５つの動作クロックでデコード処理が完了する。

【００８４】特に、この実施例では、最大で同時に５つ
のＶＬＣがデコード可能であり、少なくとも１つのＶＬ
Ｃのスループットでデコード処理が実現できる。適用す
る情報(データ)の特性によって速度がある程度変わり、
データ依存性があるが、より短いコードのＶＬＣが高頻
度であるように設定されているため、従来に比べて大幅
にスループットが改善される。

【００８５】このように、この発明によれば、明らかに
従来に比べて高速なデコード処理が可能となる。

【００８６】なお、前述した実施例では、デジタルビデ
オ信号の圧縮・伸張に使用されるＭＰＥＧ(Motion Pict
ure Experts Group)１にしたがって動きベクトルを記述
するためのＶＬＣで符号化されたデータのデコード処理
について説明したがこれに限らない。すなわち、ＭＰＥ
Ｇ１フォーマットて使われる他のＶＬＣ、例えばＤＣＴ
係数のランレンクス符号などをはじめとして、その他の
ブオーマットで使われろＶＬＣのデコードー般について
この発明は適用可能である。

【００８７】

【発明の効果】以上の説明から明らかなように、この発
明によれば、多数の情報が含まれているＶＬＣデータを
高速にデコードすることが可能となる。

【図面の簡単な説明】

【図１】この発明に係るデコーダの構成を示すブロック
図である。

【図２】この発明に係るデコーダの実施例を説明するた
めの図である。

【図３】この発明に係るデコーダの実施例を説明するた
めの図である。

【図４】従来のデコーダを説明するための図である。

【図５】従来のデコーダを説明するための図である。

【符号の説明】

１ シフトレジスタ ２ 短コードデコーダ ３ デコード用組み合わせ回路 ４ 判定回路 ５ シフト量指示回路 ６ 検出回路 ７ デコード結果出力回路 １０ デコーダ １１ デコーダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 符号化された複数のコードを含むデータ
   を順次格納する格納手段と、 前記格納手段に格納されたデータを、先頭ビットから１
   つのコードだけデコードする第１デコード手段と、 所定のビット長以下のコードをデコードする第２デコー
   ド手段であって、前記格納手段に格納されたデータを先
   頭ビットから所定ビット数入力し、入力されたデータの
   先頭ビットから前記所定のビット長以下のコードが１つ
   あるかまたは２つ以上連続している場合、前記先頭ビッ
   トからのコードを総てデコードする第２デコード手段
   と、 前記第２デコード手段により、前記所定のビット長以下
   のコードが１つまたはそれ以上デコードされた場合、こ
   の第２デコード手段によりデコードされたデコード結果
   を出力し、前記第２デコード手段において、入力された
   データの先頭ビットから前記所定のビット長以下のコー
   ドがない場合、前記第１デコード手段によりデコードさ
   れたデコード結果を出力する出力手段とを備えることを
   特徴とするデコーダ。
2. 【請求項２】 前記出力手段は、出力するデコード結果
   においてデコードされたコードの総ビット数を出力し、 前記デコーダはさらに、 前記出力手段により出力される総ビット数だけ、前記格
   納手段に格納されたデータを先頭ビットより削除するシ
   フト手段を備えることを特徴とする請求項１記載のデコ
   ーダ。
3. 【請求項３】 前記格納手段に格納される複数のコード
   は、ＶＬＣであることを特徴とする請求項１または２記
   載のデコーダ。
4. 【請求項４】 前記第２デコード手段により入力される
   所定ビット数は、前記コードの最長ビット数以下である
   ことを特徴とする請求項１または２記載のデコーダ。
5. 【請求項５】 前記所定のビット長以下のコードは、前
   記デコーダにおいて使用頻度の高いコードであることを
   特徴とする請求項１または２記載のデコーダ。
6. 【請求項６】 符号化された複数のコードを含むデータ
   をデコードするデコード方法において、 前記データを、先頭ビットから１つのコードだけデコー
   ドする第１デコードステップと、 所定のビット長以下のコードをデコードする第２デコー
   ドステップであって、先頭ビットから前記所定のビット
   長以下のコードが１つあるかまたは２つ以上連続してい
   る場合、前記先頭ビットからのコードを総てデコードす
   る第２デコードステップと、 前記第２デコードステップにより、前記所定のビット長
   以下のコードが１つまたはそれ以上デコードされた場
   合、この第２デコードステップによりデコードされたデ
   コード結果を出力し、前記第２デコードステップにおい
   て、前記データの先頭ビットから前記所定のビット長以
   下のコードがない場合、前記第１デコードステップによ
   りデコードされたデコード結果を出力するステップとを
   有することを特徴とするデコード方法。