JP2000215616A - デ―タ復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ転送レートの高速化対応として、復調
器の入力をＮビット幅に拡張し、かつ同期符号の位置と
Ｎビットの境界位置が任意に変化するデータ入力に対し
ても正しい復調を行う復調器を提供する。 【解決手段】 １クロック入力ごとにＮビットシフトす
るＭビット幅のシフトレジスタと、シフトレジスタに１
ビットずらして接続されたＮ個の同期符号検出手段と、
Ｎ個の検出手段のどれで同期符号が検出されたかを記憶
するＮ状態の記憶手段と、Ｎ状態値に応じてシフトレジ
スタの異なるビット位置からＫビットを抽出するデータ
選択手段と、Ｋビットから復調データを得る復調手段に
より構成される。パラレル入力により、見かけ上のデー
タ入力速度を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタルデータの復
調装置に関するものであり、特にデータを複数ビット幅
で受信するデータ復調装置に関するものである。

【０００２】

【従来の技術】従来のデータ復調装置について説明す
る。データの変復調において、使用する変復調符号は発
明の本質と関係ないが、ここでは説明の都合上（８−ｔ
ｏ−１６）符号について説明する。（８−ｔｏ−１６）
変調は、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅ
Ｄｉｓｋ）に用いられている変調符号で、詳細について
は、Ｓｔａｎｄａｒｄ ＥＣＭＡ−２６７（Ｄｅｃｅｍ
ｂｅｒ １９９７）１２０ｍｍＤＶＤ−Ｒｅａｄ−Ｏｎ
ｌｙ Ｄｉｓｋ規格に記載されている。この規格のｐ３
０には同期符号（ＳＹＮＣ）が、ＡｎｎｅｘＧには変換
表が記載されている。

【０００３】すなわち、（８−ｔｏ−１６）変調符号の
復調では、１６ビットの変調データから８ビットの復調
データを得る。また、復調データの開始位置を識別する
ために、先頭に同期信号（ここではＳＹＮＣと表記す
る）が挿入される。

【０００４】次に従来のデータ復調装置の構成について
説明を行う。図４は従来のデータ復調装置である。図４
において５０は入力データ、５１は入力クロックで、入
力データは入力クロックに同期して１ビットずつ復調装
置に入力される。５２はシフトレジスタ、５３はＳＹＮ
Ｃ検出器でシフトレジスタ５２から同期符号（ＳＹＮ
Ｃ）を検出する。５４はデータラッチで、シフトレジス
タ出力をＳＹＮＣ検出器の検出タイミングをもとに１６
ビット単位のデータをラッチするタイミングを生成し、
１６ビットのデータとプラス１ビットの変換情報の計１
７ビットのデータを変換ＲＯＭ５５へ出力する。５５は
変換ＲＯＭで復調テーブルが格納されている。５６は復
調データを示す。また、図５は従来のデータ復調装置の
タイミングチャートである。図５において６０は３２ビ
ット幅のＳＹＮＣを示す。６１はＳＹＮＣ検出器出力を
示す。

【０００５】次に、従来のデータ復調装置について詳細
に説明する。図４の入力データ５０には、最初に復調開
始位置を区別するための同期符号として、図５に示す３
２ビット長のＳＹＮＣデータ６０が挿入されている。Ｓ
ＹＮＣがすべて入力し終わったところでＳＹＮＣ検出器
５３は、図６に示すような検出出力６１を出力する。検
出出力６１の位置から後続の入力データは、データラッ
チ５４により１６ビット単位に区切られて、１６ビット
単位のデータとプラス１ビットの変換情報データの計１
７ビットが変換ＲＯＭ５５に入力される。これは図５で
は「Ｄａｔａ１」として表記している。プラス１ビット
が必要な理由は、（８−ｔｏ−１６）変調においては、
変換テーブルが２種類定義されているためである。変換
ＲＯＭからは入力に応じた８ビット単位の復調データ５
６を得る。復調データは図５のタイミングチャート上で
は、［Ｄａｔａ２」として表記している。入力データ５
０には、適当な間隔でＳＹＮＣ符号が挿入されており、
データの区切り動作と変換ＲＯＭによるデータ変換が繰
り返されて、復調装置は動作する。

【０００６】

【発明が解決しようとする課題】データ復調を必要とす
る装置として例えば光ディスク装置がある。光ディスク
装置の典型的な設計としては、再生ヘッドからのアナロ
グ信号を処理してデジタルの２値化信号にする信号処理
ＩＣと、前記２値化信号を入力データとして変復調を行
うデジタルＩＣより装置を構成する。

【０００７】ところが、近年の装置性能の向上に伴って
入力データ、入力クロックの速度は格段に高速化されて
きている。例えば１倍速のＣＤ−ＲＯＭ装置では、復調
装置の入力データのクロック周波数は約４．３ＭＨｚで
あるが、１０倍速のＤＶＤ−ＲＯＭ装置では、２６０Ｍ
Ｈｚにも達する。通常、デジタルＩＣとして安定に入出
力できる速度は、プロセスにもよるが、５０〜１００Ｍ
Ｈｚ程度なので、実質的な転送速度を確保しつつ高速化
に対応するための手段として、上記信号処理ＩＣとデジ
タルＩＣとの間の結合をパラレルインタフェースとして
多ビット構成にして、信号線１本あたりのクロック速度
を下げる必要がある。この場合、パラレルインタフェー
スのビットの区切りと、同期符号の挿入位置は必ずしも
送出側で管理されているとは限らない。例えば、４ビッ
ト幅のパラレルインタフェースを定義した場合、同期符
号が、４ビット中の１ビット目から始まる場合と２ビッ
ト目から始まる場合と３ビット目から始まる場合と４ビ
ット目から始まる場合があり、データ中のビットスリッ
プなどにより、データ復調途中でも予測不可能に同期符
号の挿入位置が変化する。従来のデータ復調装置そのま
までは、上記のような同期符号の挿入位置が不規則に変
化するパラレルデータ入力に対して、正確な復調動作が
不可能である。

【０００８】

【課題を解決するための手段】この課題を解決するする
ために本発明のデータ復調装置は、Ｎビット幅でデータ
が入力されるデータ復調回路で、１クロック入力ごとに
ＮビットシフトするＭビット幅のシフトレジスタ（Ｍ≧
Ｎ）と、前記シフトレジスタの一部のビットを入力とし
て同期符号を検出するＮ個の同期符号検出手段と、前記
Ｎ個の検出手段のうちどの検出手段で同期符号が検出さ
れたかを記憶するＮ状態の記憶手段と、前記Ｎ状態の状
態値に応じて前記シフトレジスタの異なるビット位置か
らＫビットを抽出するデータ選択手段と、前記Ｋビット
から復調データを得る復調手段を備えたものであり、前
記Ｎ個の同期符号検出手段の入力は、前記シフトレジス
タに各々１ビットずらして接続されていることを特徴と
する。

【０００９】

【発明の実施の形態】次に本発明の実施の形態を説明す
る。

【００１０】（実施の形態１）図１は、本発明の第１の
実施の形態である。第１の実施の形態においては、説明
をわかりやすくするため、変復調符号として、４ビット
の同期符号と、それに続くデータ４ビット単位のデータ
を仮定する。またデータの復調は４ビット単位で２ビッ
トに変換すればよいとする。なお、変復調符号の長さ
は、発明の本質と関係ない。

【００１１】図１において、１は入力データで４ビット
のパラレルデータである。２は入力クロック、３は７ビ
ットのシフトレジスタで１クロックごとに４ビットシフ
トする動作をする。４はＳＹＮＣ検出器１でシフトレジ
スタの出力のビット０〜３が接続されている。図１では
これを「３：０」として図示している。５はＳＹＮＣ検
出器２でシフトレジスタのビット１〜４が接続されてい
る。６はＳＹＮＣ検出器３でシフトレジスタのビット２
〜５が接続されている。７はＳＹＮＣ検出器４でシフト
レジスタのビット３〜６が接続されている。すなわち４
つのＳＹＮＣ検出器は、シフトレジスタに１ビットずつ
ずらして接続されている。８は状態保持器で、４つのＳ
ＹＮＣ検出器のどれで検出されたかを記憶する。すなわ
ちＳＹＮＣ検出器１でＳＹＮＣが検出された場合は状態
０を記憶し、ＳＹＮＣ検出器２の場合は状態１、ＳＹＮ
Ｃ検出器３の場合は状態２、ＳＹＮＣ検出器４の場合は
状態３を記憶し、これを選択情報１２として出力する。
９はデータ選択器で、選択情報が０のときには、シフト
レジスタのビット０〜３を出力し、選択情報入力が１の
ときには、シフトレジスタ出力のビット１〜４を出力
し、選択情報入力が２のときには、シフトレジスタ出力
のビット２〜５を出力し、選択情報入力が３のときに
は、シフトレジスタ出力のビット３〜６を出力する。１
０はＳＹＮＣ位置より４ビットごとのタイミングでデー
タを保持するデータラッチ、１１は変換ＲＯＭ、１２は
選択情報、１３はＳＹＮＣ検出出力、１４は復調データ
である。

【００１２】図２は、第１の実施の形態のタイミングチ
ャートである。図２の入力データにおいて、ハッチング
された部分はＳＹＮＣであることを示し、入力データの
桝目内に打たれている０１，０２，０３．．．の番号
は、図を分かりやすくするためデータの順序に番号をつ
けたものである。また、データのＸＸで示した部分はＳ
ＹＮＣ位置をわざとずたした説明をするために付加した
もので、復調する必要がないデータを示している。図２
において、２１は１番目のＳＹＮＣ、２２は２番目のＳ
ＹＮＣ、２３は３番目のＳＹＮＣ、２４は４番目のＳＹ
ＮＣ、２５はＳＹＮＣ検出器１の出力で、ＳＹＮＣ検出
器１でＳＹＮＣが検出されたことを示すパルス、２６は
同様にＳＹＮＣ検出器４でＳＹＮＣが検出されたことを
示すパルス、２７はＳＹＮＣ検出器２でＳＹＮＣが検出
されたことを示すパルス、２８はＳＹＮＣ検出器１でＳ
ＹＮＣが検出されたことを示すパルスである。

【００１３】次に第１の実施の形態について、詳細な説
明を行う。図１に示すように、４ビット幅の入力データ
１は、シフトレジスタ３に入力され、入力クロック２が
入力されるたびに、４ビットずつシフトしていく。入力
データは、図２に示すように、ハッチングされたＳＹＮ
Ｃの部分とそれに続くデータ部から構成されている。

【００１４】１番目のＳＹＮＣ２１は、４ビットの入力
データのビット０からビット３に位置しているので、Ｓ
ＹＮＣ検出器１でＳＹＮＣが検出され、ＳＹＮＣ検出器
１の検出出力２５が出る。そして状態保持器８はＳＹＮ
Ｃ検出状態として値０を保持する。したがって、選択情
報１２は０となり、データ選択器９は、入力としてタッ
プＡすなわちビット３〜０をデータラッチに出力する状
態となる。ＳＹＮＣにつづく後続のデータは、データ選
択器でタップＡがセレクトされているので、入力データ
のビット０〜３がそのままデータラッチ１０でラッチさ
れ、復調ＲＯＭ１１に入力されていく。すなわち、図２
では、データとして０１，０２，０３，０４番目のデー
タ、０５，０６，０７，０８番目の入力データが、その
まま変換ＲＯＭ１１の入力になる。それぞれに対応する
変換ＲＯＭ出力を、図２ではＡ，ＢおよびＣ，Ｄとして
概念的に図示している。なお、ＳＹＮＣそのものは復調
する必要がないので、ＳＹＮＣに相当する部分の変換Ｒ
ＯＭ入力および復調データのタイミングチャートには示
していない。

【００１５】図２をさらに見てみると、２番目のＳＹＮ
Ｃ２２は、入力データの４ビット境界にたいして、１ビ
ット遅れて入力されている。この場合、すべてのＳＹＮ
Ｃビットが入力され終わった時点で、ＳＹＮＣ検出器４
の検出出力２６が出力される。したがって、状態保持器
は３になり、データ選択器はタップＤをセレクトするの
で、データ選択器は、シフトレジスタのビット３〜６を
出力する。すなわち、これは入力データの０９，１０，
１１，１２および１３，１４，１５，１６に相当し、Ｓ
ＹＮＣ位置がずれたにもかかわらず、正しくデータが変
換ＲＯＭに入力される。これに相当する復調データとし
ては、Ｅ，ＦおよびＧ，Ｈとして図示している。

【００１６】図２で３番目のＳＹＮＣ２３は、４ビット
入力データのビット境界に対して３ビットずれている。
この場合、ＳＹＮＣ検出器２の検出出力２７が出力さ
れ、状態保持器は１になり、データ選択器はタップＢを
セレクトするので、選択器出力は、シフトレジスタのビ
ット１〜４を出力する。これは入力データの１７，１
８，１９，２０および２１，２２，２３，２４に相当
し、ＳＹＮＣ検出位置が再度変化したにもかかわらず、
ただしいアラインメントが保たれて、データが変換ＲＯ
Ｍに入力されているのがわかる。これに相当する復調デ
ータとしては、Ｉ，ＪおよびＫ，Ｌとして図示してい
る。

【００１７】図２の最後のＳＹＮＣ２４は、ふたたびＳ
ＹＮＣ検出位置が４ビット入力と整合した場合である。
この場合は、ＳＹＮＣ検出器１の検出出力２８が出力さ
れて、状態保持器は１となり、同様の動作が行われる。
以上でわかるように、いずれの場合においても、本発明
のデータ復調装置は、正しい復調動作を行うことができ
る。

【００１８】（実施の形態２）図３は、本発明の第２の
実施の形態である。図３において、３１は入力データ、
３２は入力クロック、３３はシフトレジスタ、３４はＳ
ＹＮＣ検出器１、３５はＳＹＮＣ検出器２、３６はＳＹ
ＮＣ検出器３、３７はＳＹＮＣ検出器４、３８は状態保
持器、３９はデータ選択器、４０は前処理回路、４１は
変換ＲＯＭ、４２はシフトレジスタの出力で最低３５ビ
ット必要である。４３は選択情報でＳＹＮＣの検出位置
を示す。４４は復調データで８ビット幅である。

【００１９】第２の実施の形態は、第１の実施の形態と
構成は同じであるが、実際に使用されている（８−ｔｏ
−１６）変調符号の復調装置に対応させて構成要素のビ
ット選択範囲を書き改めたものである。シフトレジスタ
３３は、入力クロック３２が入るごとに入力データ３１
を４ビットずつシフトしていく構成のシフトレジスタで
あり、３５ビット以上必要である。ＳＹＮＣ検出器１の
入力には、シフトレジスタのビット０〜３１が接続され
ており、図３では、これを「３１：０」として図示して
いる。同様にＳＹＮＣ検出器２の入力には、シフトレジ
スタのビット１〜３２が接続されており、ＳＹＮＣ検出
器３の入力には、シフトレジスタのビット２〜３３が接
続されており、ＳＹＮＣ検出器４の入力には、シフトレ
ジスタのビット３〜３４が接続されている。すなわち、
４つのＳＹＮＣ検出器は、それぞれシフトレジスタ３３
に１ビットずつずらして接続されいて、４ビット幅の入
力データ３１のどの位置からＳＹＮＣが始まっていて
も、４つのＳＹＮＣ検出器のどれかで必ず検出される。
状態保持器３８は、４つのＳＹＮＣ検出器のどれで検出
されたかを記憶して、データ選択器３９に選択情報４３
を出力する。データ選択器では、選択情報４３が０の場
合、シフトレジスタのビット０〜３１を選択し、選択情
報が１の場合、シフトレジスタのビット１〜３２を選択
する。選択情報が２，３の場合でも以下同様である。前
処理回路４０では、３２ビットの選択器出力から１６ビ
ットの復調前データとプラス１ビットの変換情報を得
て、計１７ビットを変換ＲＯＭ４１に出力する。変換Ｒ
ＯＭ４１からは８ビットの復調データ４４を得る。この
場合も、第１の実施の形態と同様に正しい復調動作が期
待できる。

【００２０】

【発明の効果】以上のように本発明によれば、Ｎビット
のパラレルデータ入力を持つデータ復調装置で、同期符
号とＮビットとの境界位置が揃っていなくても、同期符
号を本復調装置内部で正しく認識して、データを復調す
ることができる。したがって、復調装置外部からは、同
期符号の位置に関係なく、パラレルデータを入力するこ
とができ、復調装置外部の回路を容易にできる。また、
シリアルデータ入力に比べて復調装置外部からのデータ
速度を低くすることができ、復調装置へのデータの入力
が容易になる。また復調器内部回路の最高動作速度もシ
リアルデータ入力の場合に比べて低く抑えることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるデータ復調装
置のブロック図

【図２】本発明の第１の実施の形態のタイミングチャー
ト

【図３】本発明の第２の実施の形態によるデータ復調装
置のブロック図

【図４】従来のデータ復調装置のブロック図

【図５】従来のデータ復調装置のタイミングチャート

【符号の説明】

１ 入力データ ２ 入力クロック ３ シフトレジスタ ４ ＳＹＮＣ検出器１ ５ ＳＹＮＣ検出器２ ６ ＳＹＮＣ検出器３ ７ ＳＹＮＣ検出器４ ８ 状態保持器 ９ データ選択器 １０ データラッチ １１ 変換ＲＯＭ １２ 選択情報 １３ 復調データ ２１ １番目のＳＹＮＣ符号 ２２ ２番目のＳＹＮＣ符号 ２３ ３番目のＳＹＮＣ符号 ２４ ４番目のＳＹＮＣ符号 ２５ ＳＹＮＣ検出器１出力パルス ２６ ＳＹＮＣ検出器４出力パルス ２７ ＳＹＮＣ検出器２出力パルス ２８ ＳＹＮＣ検出器１出力パルス ３１ 入力データ ３２ 入力クロック ３３ シフトレジスタ ３４ ＳＹＮＣ検出器１ ３５ ＳＹＮＣ検出器２ ３６ ＳＹＮＣ検出器３ ３７ ＳＹＮＣ検出器４ ３８ 状態保持器 ３９ データ選択器 ４０ 前処理回路 ４１ 変換ＲＯＭ ４２ シフトレジスタ出力 ４３ 選択情報 ４４ 復調データ ５０ 入力データ ５１ 入力クロック ５２ シフトレジスタ ５３ ＳＹＮＣ検出器 ５４ データラッチ ５５ 変換ＲＯＭ ５６ 復調データ ６０ ＳＹＮＣ ６１ ＳＹＮＣ検出出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｎビット幅でデータが入力されるデータ復
   調回路であって、１クロック入力ごとにＮビットシフト
   するＭビット幅のシフトレジスタ（Ｍ≧Ｎ）と、 前記シフトレジスタの一部のビットを入力として同期符
   号を検出するＮ個の同期符号検出手段と、 前記Ｎ個の検出手段のうちどの検出手段で同期符号が検
   出されたかを記憶するＮ状態の記憶手段と、 前記Ｎ状態の状態値に応じて前記シフトレジスタの異な
   るビット位置からＫビットを抽出するデータ選択手段
   と、 前記Ｋビットから復調データを得る復調手段により構成
   され、 前記Ｎ個の同期符号検出手段の入力は、前記シフトレジ
   スタに各々１ビットずらして接続されていることを特徴
   とするデータ復調装置。