JP2000215691A - デ―タ出力バッファ - Google Patents
デ―タ出力バッファInfo
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- 230000007704 transition Effects 0.000 claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000011176 pooling Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 38
- 238000010586 diagram Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 9
- 102100034033 Alpha-adducin Human genes 0.000 description 2
- 102100024348 Beta-adducin Human genes 0.000 description 2
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 2
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 2
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 出力駆動部を複数段に分割して順次に駆動さ
せることを特徴とするデータ出力バッファを提供する。 【解決手段】 本発明は、データ信号と出力イネーブル
信号とが入力され出力イネーブル信号が論理１の時にデ
ータ信号の論理値と同一なプールアップ信号とデータ信
号の論理値を反転させたプールダウン信号とを出力する
入力部と、バーン−インイネーブル信号とアドレス遷移
検出信号とライトバー信号とが入力され複数個の駆動制
御信号を１つずつ順次に活性化させる駆動制御部と、プ
ールアップ信号とプールダウン信号と活性化された駆動
制御信号とが入力されるとプールアップ動作またはプー
ルダウン動作が行われる複数個の出力駆動部と、から構
成されたものである。これにより、データ出力パッドへ
の過度な電流の集中が防止でき、安定したバーン−イン
テストを行うことができる。
せることを特徴とするデータ出力バッファを提供する。 【解決手段】 本発明は、データ信号と出力イネーブル
信号とが入力され出力イネーブル信号が論理１の時にデ
ータ信号の論理値と同一なプールアップ信号とデータ信
号の論理値を反転させたプールダウン信号とを出力する
入力部と、バーン−インイネーブル信号とアドレス遷移
検出信号とライトバー信号とが入力され複数個の駆動制
御信号を１つずつ順次に活性化させる駆動制御部と、プ
ールアップ信号とプールダウン信号と活性化された駆動
制御信号とが入力されるとプールアップ動作またはプー
ルダウン動作が行われる複数個の出力駆動部と、から構
成されたものである。これにより、データ出力パッドへ
の過度な電流の集中が防止でき、安定したバーン−イン
テストを行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
出力データを一時的に保持するデータ出力バッファに関
するもので、特に、出力駆動部が分割され安定したバー
ン−インテストを行うことができるデータ出力バッファ
に関する。
出力データを一時的に保持するデータ出力バッファに関
するもので、特に、出力駆動部が分割され安定したバー
ン−インテストを行うことができるデータ出力バッファ
に関する。
【０００２】
【従来の技術】半導体集積回路が故障を起こし動作時に
エラーを誘発させる原因は、該半導体集積回路の欠陥に
ある。このような半導体集積回路の欠陥は、製造工程中
に発生したものだけでなく、使用途中に発生するものも
ある。
エラーを誘発させる原因は、該半導体集積回路の欠陥に
ある。このような半導体集積回路の欠陥は、製造工程中
に発生したものだけでなく、使用途中に発生するものも
ある。
【０００３】半導体集積回路に欠陥が発生する確率を失
敗率というが、この失敗率は、製品の使用期間によって
初期欠陥期間(Infant Mortality)、使用期間(Useful Li
fe time)及び老巧期間(Wear-out)の３つの期間に区分す
ることができる。
敗率というが、この失敗率は、製品の使用期間によって
初期欠陥期間(Infant Mortality)、使用期間(Useful Li
fe time)及び老巧期間(Wear-out)の３つの期間に区分す
ることができる。
【０００４】初期欠陥期間における失敗率は、テストで
検出されなかった故障等が既に半導体集積回路に存在し
ているか、まもなく故障原因になる欠陥等が存在してい
ることに起因する。これらの故障等のほとんどは、半導
体集積回路の全使用可能期間において初期欠陥等が発展
して故障を起こす。ほとんどの半導体集積回路は、その
製造過程において、この初期欠陥を前もって検出するテ
ストを行うが、これをバーン−インテスト(Burn-in Tes
t)という。
検出されなかった故障等が既に半導体集積回路に存在し
ているか、まもなく故障原因になる欠陥等が存在してい
ることに起因する。これらの故障等のほとんどは、半導
体集積回路の全使用可能期間において初期欠陥等が発展
して故障を起こす。ほとんどの半導体集積回路は、その
製造過程において、この初期欠陥を前もって検出するテ
ストを行うが、これをバーン−インテスト(Burn-in Tes
t)という。
【０００５】このバーン−インテストとは、半導体集積
回路に高電圧を供給しながら高温で長時間動作させて機
能検査を遂行することによって、初期欠陥の原因を急速
に進行させて故障の可否をテストする方法である。バー
ン−インテストモードの設定環境は、製品の種類によっ
て異なる。例えば、半導体メモリのバーン−インテスト
は、定格電源電圧が５ボルトの場合には、８ボルト程度
の高電圧を加えながら１００℃程度の温度で２４時間程
度の間、データの書込み動作と読み込み動作を進行さ
せ、ストレスを加える場合もある。
回路に高電圧を供給しながら高温で長時間動作させて機
能検査を遂行することによって、初期欠陥の原因を急速
に進行させて故障の可否をテストする方法である。バー
ン−インテストモードの設定環境は、製品の種類によっ
て異なる。例えば、半導体メモリのバーン−インテスト
は、定格電源電圧が５ボルトの場合には、８ボルト程度
の高電圧を加えながら１００℃程度の温度で２４時間程
度の間、データの書込み動作と読み込み動作を進行さ
せ、ストレスを加える場合もある。
【０００６】なお、半導体集積回路のテストは、テスト
時間を減らすために、多数個のチップを対象として同時
にテストを行う。同様に、バーン−インテストも、多数
個のチップを対象として同時にテストを行う。このよう
に、多数個のチップが同時にテストされるようにするた
めに、各チップのデータ出力パッドを共通に連結した後
バーン−インテストを遂行する。半導体メモリを含むほ
とんどの半導体集積回路は、内部で発生した信号がデー
タ出力バッファを介して外部に出力するように設計され
る。このデータ出力バッファからの出力が上記データ出
力パッドに伝達される。
時間を減らすために、多数個のチップを対象として同時
にテストを行う。同様に、バーン−インテストも、多数
個のチップを対象として同時にテストを行う。このよう
に、多数個のチップが同時にテストされるようにするた
めに、各チップのデータ出力パッドを共通に連結した後
バーン−インテストを遂行する。半導体メモリを含むほ
とんどの半導体集積回路は、内部で発生した信号がデー
タ出力バッファを介して外部に出力するように設計され
る。このデータ出力バッファからの出力が上記データ出
力パッドに伝達される。
【０００７】図７は、従来のデータ出力バッファを示し
た回路図である。図７に図示したように、ノアゲート１
０２には、出力イネーブル信号ＯＥ及びデータ信号Ｄ
OUTが、２個のインバーター１０４及び１０８によりそ
れぞれ反転されて入力されている。また、ナンドゲート
１０６には、出力イネーブル信号ＯＥとインバーター１
０８により反転されたデータ信号ＤOUTとが入力されて
いる。そして、出力駆動部は、プールアップ素子である
ｐＭＯＳトランジスタ１１０とプールダウン素子である
ｎＭＯＳトランジスタ１１２が、電源電圧ＶＤＤと接地
ＶＳＳとの間に直列に連結されていた。
た回路図である。図７に図示したように、ノアゲート１
０２には、出力イネーブル信号ＯＥ及びデータ信号Ｄ
OUTが、２個のインバーター１０４及び１０８によりそ
れぞれ反転されて入力されている。また、ナンドゲート
１０６には、出力イネーブル信号ＯＥとインバーター１
０８により反転されたデータ信号ＤOUTとが入力されて
いる。そして、出力駆動部は、プールアップ素子である
ｐＭＯＳトランジスタ１１０とプールダウン素子である
ｎＭＯＳトランジスタ１１２が、電源電圧ＶＤＤと接地
ＶＳＳとの間に直列に連結されていた。
【０００８】ノアゲート１０２からの出力は、インバー
ター１１４により反転されて、ｐＭＯＳトランジスタ１
１０のゲートに加えられる。また、ナンドゲート１０６
からの出力は、もう一方のインバーター１１６により反
転されて、ｎＭＯＳトランジスタ１１２のゲートに加え
られる。ｐＭＯＳトランジスタ１１０とｎＭＯＳトラン
ジスタ１１２のそれぞれのドレインが連結されてなる出
力端１１８は、データ出力パッド１２０に連結されてい
た。
ター１１４により反転されて、ｐＭＯＳトランジスタ１
１０のゲートに加えられる。また、ナンドゲート１０６
からの出力は、もう一方のインバーター１１６により反
転されて、ｎＭＯＳトランジスタ１１２のゲートに加え
られる。ｐＭＯＳトランジスタ１１０とｎＭＯＳトラン
ジスタ１１２のそれぞれのドレインが連結されてなる出
力端１１８は、データ出力パッド１２０に連結されてい
た。
【０００９】ここで、出力イネーブル信号ＯＥが論理０
（ＬＯＷ）の時は、データ信号ＤOU Tの論理値に関係な
く出力駆動部がフローティング状態となる。つまり、出
力イネーブル信号ＯＥが論理０である時、ノアゲート１
０２からの出力は論理０となり、ナンドゲート１０６か
らの出力は論理１（ＨＩＧＨ）となる。そして、ノアゲ
ート１０２からの論理０の出力は、インバーター１１４
により論理１に反転されてｐＭＯＳトランジスタ１１０
をターンオフさせる。また、ナンドゲート１０６の論理
１からの出力は、インバーター１１６により論理０に反
転されてｎＭＯＳトランジスタ１１２をターンオフさせ
る。
（ＬＯＷ）の時は、データ信号ＤOU Tの論理値に関係な
く出力駆動部がフローティング状態となる。つまり、出
力イネーブル信号ＯＥが論理０である時、ノアゲート１
０２からの出力は論理０となり、ナンドゲート１０６か
らの出力は論理１（ＨＩＧＨ）となる。そして、ノアゲ
ート１０２からの論理０の出力は、インバーター１１４
により論理１に反転されてｐＭＯＳトランジスタ１１０
をターンオフさせる。また、ナンドゲート１０６の論理
１からの出力は、インバーター１１６により論理０に反
転されてｎＭＯＳトランジスタ１１２をターンオフさせ
る。
【００１０】一方、出力イネーブル信号ＯＥが論理１で
ある時は、前記出力駆動部は、データ信号ＤOUTの論理
値によってプールアップまたはプールダウンされる。出
力イネーブル信号ＯＥが論理１であれば、ノアゲート１
０２とナンドゲート１０６からのそれぞれの出力は、デ
ータ信号ＤOUTと同一な論理値を有する。従って、この
場合、２個のインバーター１１４及び１１６から出力さ
れるプールアップ信号ＰＵ及びプールダウン信号ＰＤ
は、データ信号ＤOUTと反対の論理値を有する。
ある時は、前記出力駆動部は、データ信号ＤOUTの論理
値によってプールアップまたはプールダウンされる。出
力イネーブル信号ＯＥが論理１であれば、ノアゲート１
０２とナンドゲート１０６からのそれぞれの出力は、デ
ータ信号ＤOUTと同一な論理値を有する。従って、この
場合、２個のインバーター１１４及び１１６から出力さ
れるプールアップ信号ＰＵ及びプールダウン信号ＰＤ
は、データ信号ＤOUTと反対の論理値を有する。
【００１１】つまり、出力イネーブル信号ＯＥが論理１
でありデータ信号ＤOUTが論理１である時、インバータ
ー１１４から出力されるプールアップ信号ＰＵは論理０
となって、ｐＭＯＳトランジスタ１１０は、ターンオン
される。この時、インバーター１１６から出力されるプ
ールダウン信号ＰＤも論理０となって、ｎＭＯＳトラン
ジスタ１１２は、ターンオフされる。従って、出力端１
１８は、電源電圧ＶＤＤレベルにプールアップされ論理
１の出力データ信号ＤＱがデータ出力パッド１２０に伝
達される。
でありデータ信号ＤOUTが論理１である時、インバータ
ー１１４から出力されるプールアップ信号ＰＵは論理０
となって、ｐＭＯＳトランジスタ１１０は、ターンオン
される。この時、インバーター１１６から出力されるプ
ールダウン信号ＰＤも論理０となって、ｎＭＯＳトラン
ジスタ１１２は、ターンオフされる。従って、出力端１
１８は、電源電圧ＶＤＤレベルにプールアップされ論理
１の出力データ信号ＤＱがデータ出力パッド１２０に伝
達される。
【００１２】これに対し、出力イネーブル信号ＯＥが論
理１でありデータ信号ＤOUTが論理０である時、インバ
ーター１１４から出力されるプールアップ信号ＰＵは論
理１となって、ｐＭＯＳトランジスタ１１０は、ターン
オフされる。この時、インバーター１１６から出力され
るプールダウン信号ＰＤも論理１となって、ｎＭＯＳト
ランジスタ１１２は、ターンオンされる。従って、出力
端１１８は、接地ＶＳＳレベルにプールダウンされて、
論理０の出力データ信号ＤＱがデータ出力パッド１２０
に伝達される。
理１でありデータ信号ＤOUTが論理０である時、インバ
ーター１１４から出力されるプールアップ信号ＰＵは論
理１となって、ｐＭＯＳトランジスタ１１０は、ターン
オフされる。この時、インバーター１１６から出力され
るプールダウン信号ＰＤも論理１となって、ｎＭＯＳト
ランジスタ１１２は、ターンオンされる。従って、出力
端１１８は、接地ＶＳＳレベルにプールダウンされて、
論理０の出力データ信号ＤＱがデータ出力パッド１２０
に伝達される。
【００１３】次に、このような従来のデータ出力バッフ
ァの動作特性を、図８のタイミングダイアグラムに示し
た。すると、図８に図示したように、出力イネーブル信
号ＯＥが論理１の間にのみ出力データ信号ＤＱの出力が
行われることが分かった。
ァの動作特性を、図８のタイミングダイアグラムに示し
た。すると、図８に図示したように、出力イネーブル信
号ＯＥが論理１の間にのみ出力データ信号ＤＱの出力が
行われることが分かった。
【００１４】
【発明が解決しようとする課題】しかし、図７の回路図
において、出力駆動部を構成するｐＭＯＳトランジスタ
１１０及びｎＭＯＳトランジスタ１１２は、他の回路の
ＭＯＳトランジスタと比べ相対的に非常に大きな電流駆
動能力を有するように設計されていた。その理由は、デ
ータ出力バッファは、外部の素子と論理レベルが一致し
なければならないだけでなく、非常に大きな容量の負荷
を高速で駆動しなければならないためである。
において、出力駆動部を構成するｐＭＯＳトランジスタ
１１０及びｎＭＯＳトランジスタ１１２は、他の回路の
ＭＯＳトランジスタと比べ相対的に非常に大きな電流駆
動能力を有するように設計されていた。その理由は、デ
ータ出力バッファは、外部の素子と論理レベルが一致し
なければならないだけでなく、非常に大きな容量の負荷
を高速で駆動しなければならないためである。
【００１５】従って、定格より高い電圧を加えて行われ
るバーン−インテストモードにおいて、電流駆動能力が
非常に大きいデータ出力バッファの出力駆動部に更に多
くの量の電流が流れるようになる。その上、多数個のチ
ップを同時にテストする場合は、バーン−インテストモ
ードにおいてデータ出力パッドには、過度な電流が流れ
るようになり、安定したバーン−インテストの遂行が難
しくなるという問題点があった。
るバーン−インテストモードにおいて、電流駆動能力が
非常に大きいデータ出力バッファの出力駆動部に更に多
くの量の電流が流れるようになる。その上、多数個のチ
ップを同時にテストする場合は、バーン−インテストモ
ードにおいてデータ出力パッドには、過度な電流が流れ
るようになり、安定したバーン−インテストの遂行が難
しくなるという問題点があった。
【００１６】そこで、本発明は、このような問題点に対
処し、データ出力バッファの出力駆動部を多段に分割
し、これを順次に駆動させることにより、安定したバー
ン−インテストを行うことができるデータ出力バッファ
を提供することを目的とする。
処し、データ出力バッファの出力駆動部を多段に分割
し、これを順次に駆動させることにより、安定したバー
ン−インテストを行うことができるデータ出力バッファ
を提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成さ
せるために、本発明によるデータ出力バッファは、デー
タ信号と出力イネーブル信号とが入力され、前記の出力
イネーブル信号が論理１である時に前記データ信号と同
一の論理値のプールアップ信号と前記データ信号の論理
値を反転させたプールダウン信号とを送出する入力部
と、バーン−インイネーブル信号とアドレス遷移検出信
号とライトバー信号とが入力され複数個の駆動制御信号
を１つずつ順次に活性化させる駆動制御部と、前記入力
部から送出されるプールアップ信号及びプールダウン信
号と前記駆動制御部から出力される駆動制御信号とが入
力され前記駆動制御信号が活性化される時に前記データ
信号の論理値によってプールアップ動作またはプールダ
ウン動作が行われる複数個の出力駆動部と、から構成さ
れているものである。
せるために、本発明によるデータ出力バッファは、デー
タ信号と出力イネーブル信号とが入力され、前記の出力
イネーブル信号が論理１である時に前記データ信号と同
一の論理値のプールアップ信号と前記データ信号の論理
値を反転させたプールダウン信号とを送出する入力部
と、バーン−インイネーブル信号とアドレス遷移検出信
号とライトバー信号とが入力され複数個の駆動制御信号
を１つずつ順次に活性化させる駆動制御部と、前記入力
部から送出されるプールアップ信号及びプールダウン信
号と前記駆動制御部から出力される駆動制御信号とが入
力され前記駆動制御信号が活性化される時に前記データ
信号の論理値によってプールアップ動作またはプールダ
ウン動作が行われる複数個の出力駆動部と、から構成さ
れているものである。
【００１８】ここで、前記駆動制御部は、前記アドレス
遷移検出信号と前記ライトバー信号とのアンド演算結果
をクロックとして用いて前記バーン−インイネーブル信
号をカウントイネーブル信号として用いるｎビットのカ
ウンターと、前記各カウンターからの出力をデコーディ
ングするデコーダーと、から構成されている。
遷移検出信号と前記ライトバー信号とのアンド演算結果
をクロックとして用いて前記バーン−インイネーブル信
号をカウントイネーブル信号として用いるｎビットのカ
ウンターと、前記各カウンターからの出力をデコーディ
ングするデコーダーと、から構成されている。
【００１９】詳しくは、前記駆動制御部は、前記アドレ
ス遷移検出信号と前記ライトバーとが入力される第１ア
ンドゲートと、前記第１アンドゲートからの出力をクロ
ックとして用い、前記バーン−インイネーブル信号を入
力して第１出力を発生させ、該第１出力を反転した信号
と前記バーン−インイネーブル信号とが第１ナンドゲー
トに入力するように構成される第１Ｊ−Ｋフリップフロ
ップと、前記第１アンドゲートからの出力をクロックと
して用い、前段のＪ−Ｋフリップフロップへの入力と前
記Ｊ−Ｋフリップフロップからの出力とのアンド演算結
果を入力して第２出力を発生させ、該第２出力を反転し
た信号と前記バーン−インイネーブル信号とが第２ナン
ドゲートに入力されるように構成されるｎ−１個の第２
Ｊ−Ｋフリップフロップと、前記各カウンターからの出
力をデコーディングするデコーダーと、から構成されて
いるものである。
ス遷移検出信号と前記ライトバーとが入力される第１ア
ンドゲートと、前記第１アンドゲートからの出力をクロ
ックとして用い、前記バーン−インイネーブル信号を入
力して第１出力を発生させ、該第１出力を反転した信号
と前記バーン−インイネーブル信号とが第１ナンドゲー
トに入力するように構成される第１Ｊ−Ｋフリップフロ
ップと、前記第１アンドゲートからの出力をクロックと
して用い、前段のＪ−Ｋフリップフロップへの入力と前
記Ｊ−Ｋフリップフロップからの出力とのアンド演算結
果を入力して第２出力を発生させ、該第２出力を反転し
た信号と前記バーン−インイネーブル信号とが第２ナン
ドゲートに入力されるように構成されるｎ−１個の第２
Ｊ−Ｋフリップフロップと、前記各カウンターからの出
力をデコーディングするデコーダーと、から構成されて
いるものである。
【００２０】なお、前記デコーダからの出力が前記駆動
制御信号となる。
制御信号となる。
【００２１】すると、前記複数個の出力駆動部における
それぞれの電流駆動能力の和が、正常動作モードにおい
て提供される電流駆動能力と同一またはそれ以上とな
る。
それぞれの電流駆動能力の和が、正常動作モードにおい
て提供される電流駆動能力と同一またはそれ以上とな
る。
【００２２】そして、前記出力駆動部は、前記駆動制御
部から最初に出力する第１駆動制御信号と前記プールア
ップ信号とが入力される第３ナンドゲートと、前記第１
駆動制御信号と前記プールダウン信号とが入力される第
２アンドゲートと、前記第３ナンドゲートからの出力信
号により制御され出力端をプールアップさせる第１プー
ルアップ素子と、前記第２アンドゲートからの出力信号
により制御され前記出力端をプールダウンさせる第１プ
ールダウン素子と、から構成されている。
部から最初に出力する第１駆動制御信号と前記プールア
ップ信号とが入力される第３ナンドゲートと、前記第１
駆動制御信号と前記プールダウン信号とが入力される第
２アンドゲートと、前記第３ナンドゲートからの出力信
号により制御され出力端をプールアップさせる第１プー
ルアップ素子と、前記第２アンドゲートからの出力信号
により制御され前記出力端をプールダウンさせる第１プ
ールダウン素子と、から構成されている。
【００２３】また、上記の目的を達成させるための他の
形態として、本発明によるデータ出力バッファは、デー
タ信号と出力イネーブル信号とが入力され、前記出力イ
ネーブル信号が論理１である時に前記データ信号と同一
の論理値のプールアップ信号と前記データ信号の論理値
を反転させたプールダウン信号とを送出する入力部と、
バーン−インイネーブル信号とアドレス遷移検出信号と
ライトバー信号とにより作られる第１駆動制御信号と第
２駆動制御信号とを交互に活性化させる駆動制御部と、
前記入力部から送出されるプールアップ信号とプールダ
ウン信号とが入力されており前記駆動制御部から出力さ
れる第１駆動制御信号によりイネーブルされ、前記デー
タ信号の論理値によってプールアップ動作またはプール
ダウン動作が行われる第１出力駆動部と、前記入力部か
ら送出されるプールアップ信号とプールダウン信号とが
入力されており前記駆動制御部から出力される第２駆動
制御信号によりイネーブルされ、前記データ信号の論理
値によってプールアップ動作またはプールダウン動作が
行われる第２出力駆動部と、から構成することもでき
る。
形態として、本発明によるデータ出力バッファは、デー
タ信号と出力イネーブル信号とが入力され、前記出力イ
ネーブル信号が論理１である時に前記データ信号と同一
の論理値のプールアップ信号と前記データ信号の論理値
を反転させたプールダウン信号とを送出する入力部と、
バーン−インイネーブル信号とアドレス遷移検出信号と
ライトバー信号とにより作られる第１駆動制御信号と第
２駆動制御信号とを交互に活性化させる駆動制御部と、
前記入力部から送出されるプールアップ信号とプールダ
ウン信号とが入力されており前記駆動制御部から出力さ
れる第１駆動制御信号によりイネーブルされ、前記デー
タ信号の論理値によってプールアップ動作またはプール
ダウン動作が行われる第１出力駆動部と、前記入力部か
ら送出されるプールアップ信号とプールダウン信号とが
入力されており前記駆動制御部から出力される第２駆動
制御信号によりイネーブルされ、前記データ信号の論理
値によってプールアップ動作またはプールダウン動作が
行われる第２出力駆動部と、から構成することもでき
る。
【００２４】このとき、前記駆動制御部は、前記アドレ
ス遷移検出信号と前記ライトバー信号とが入力される第
３アンドゲートと、前記バーン−インイネーブル信号が
入力され前記第３アンドゲートからの出力をクロックと
して用いるＪ−Ｋフリップフロップと、前記Ｊ−Ｋフリ
ップフロップからの出力を反転した信号と前記のバーン
−インイネーブル信号とが入力され前記の第１駆動制御
信号を出力する第４ナンドゲートと、前記Ｊ−Ｋフリッ
プフロップからの出力と前記バーン−インイネーブル信
号とが入力され前記の第２駆動制御信号を出力する第５
ナンドゲートと、から構成されている。
ス遷移検出信号と前記ライトバー信号とが入力される第
３アンドゲートと、前記バーン−インイネーブル信号が
入力され前記第３アンドゲートからの出力をクロックと
して用いるＪ−Ｋフリップフロップと、前記Ｊ−Ｋフリ
ップフロップからの出力を反転した信号と前記のバーン
−インイネーブル信号とが入力され前記の第１駆動制御
信号を出力する第４ナンドゲートと、前記Ｊ−Ｋフリッ
プフロップからの出力と前記バーン−インイネーブル信
号とが入力され前記の第２駆動制御信号を出力する第５
ナンドゲートと、から構成されている。
【００２５】すると、前記第１出力駆動部と前記第２出
力駆動部におけるそれぞれの電流駆動能力の和が、正常
動作モードにおいて提供される電流駆動能力と同一また
はそれ以上となる。
力駆動部におけるそれぞれの電流駆動能力の和が、正常
動作モードにおいて提供される電流駆動能力と同一また
はそれ以上となる。
【００２６】また、前記第１出力駆動部は、前記第１駆
動制御信号及び前記プールアップ信号が論理１である時
にターンオンされる第１プールアップ素子と、前記第１
駆動制御信号及び前記プールダウン信号が論理１である
時にターンオンされる第１プールダウン素子と、から構
成されている。
動制御信号及び前記プールアップ信号が論理１である時
にターンオンされる第１プールアップ素子と、前記第１
駆動制御信号及び前記プールダウン信号が論理１である
時にターンオンされる第１プールダウン素子と、から構
成されている。
【００２７】詳しくは、前記第１出力駆動部は、前記第
１駆動制御信号と前記プールアップ信号とが入力される
第３ナンドゲートと、前記第１駆動制御信号と前記プー
ルダウン信号とが入力される第２アンドゲートと、前記
第３ナンドゲートからの出力信号により制御され出力端
をプールアップさせる第１プールアップ素子と、前記第
２アンドゲートからの出力信号により制御され前記出力
端をプールダウンさせる第１プールダウン素子と、から
構成されている。
１駆動制御信号と前記プールアップ信号とが入力される
第３ナンドゲートと、前記第１駆動制御信号と前記プー
ルダウン信号とが入力される第２アンドゲートと、前記
第３ナンドゲートからの出力信号により制御され出力端
をプールアップさせる第１プールアップ素子と、前記第
２アンドゲートからの出力信号により制御され前記出力
端をプールダウンさせる第１プールダウン素子と、から
構成されている。
【００２８】そして、前記第２出力駆動部は、前記第２
駆動制御信号及び前記プールアップ信号が論理１である
時にターンオンされる第２プールアップ素子と、前記第
２駆動制御信号及び前記のプールダウン信号が論理１で
ある時にターンオンされる第２プールダウン素子と、か
ら構成されている。
駆動制御信号及び前記プールアップ信号が論理１である
時にターンオンされる第２プールアップ素子と、前記第
２駆動制御信号及び前記のプールダウン信号が論理１で
ある時にターンオンされる第２プールダウン素子と、か
ら構成されている。
【００２９】詳しくは、前記第２出力駆動部は、前記第
１駆動制御信号と前記プールアップ信号とが入力される
第６ナンドゲートと、前記第１駆動制御信号と前記プー
ルダウン信号とが入力される第３アンドゲートと、前記
第６ナンドゲートからの出力信号により制御され前記出
力端をプールアップさせる第２プールアップ素子と、前
記第３アンドゲートからの出力信号により制御され前記
出力端をプールダウンさせる第２プールダウン素子と、
から構成されている。
１駆動制御信号と前記プールアップ信号とが入力される
第６ナンドゲートと、前記第１駆動制御信号と前記プー
ルダウン信号とが入力される第３アンドゲートと、前記
第６ナンドゲートからの出力信号により制御され前記出
力端をプールアップさせる第２プールアップ素子と、前
記第３アンドゲートからの出力信号により制御され前記
出力端をプールダウンさせる第２プールダウン素子と、
から構成されている。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図６を参照して詳細に説明する。まず、図１は、本
発明によるデータ出力バッファの回路図である。入力部
は、２個のインバーター３０４及び３０８とノアゲート
３０２とアンドゲート３０６とから構成される。出力イ
ネーブル信号ＯＥとデータ信号ＤOUTは、上記の２個の
インバーター３０４及び３０８によりそれぞれ反転され
て前記ノアゲート３０２に入力される。また、前記ナン
ドゲート３０６には、前記出力イネーブル信号ＯＥと前
記反転されたデータ信号ＤOUTとが入力される。そし
て、ノアゲート３０２とアンドゲート３０６からの出力
は、第１出力駆動部３１２と第２出力駆動部３１４に、
プールアップ信号ＰＵとプールダウン信号ＰＤとしてそ
れぞれ入力される。
１〜図６を参照して詳細に説明する。まず、図１は、本
発明によるデータ出力バッファの回路図である。入力部
は、２個のインバーター３０４及び３０８とノアゲート
３０２とアンドゲート３０６とから構成される。出力イ
ネーブル信号ＯＥとデータ信号ＤOUTは、上記の２個の
インバーター３０４及び３０８によりそれぞれ反転され
て前記ノアゲート３０２に入力される。また、前記ナン
ドゲート３０６には、前記出力イネーブル信号ＯＥと前
記反転されたデータ信号ＤOUTとが入力される。そし
て、ノアゲート３０２とアンドゲート３０６からの出力
は、第１出力駆動部３１２と第２出力駆動部３１４に、
プールアップ信号ＰＵとプールダウン信号ＰＤとしてそ
れぞれ入力される。
【００３１】また、駆動制御部３１０には、バーン−イ
ンイネーブル信号ＢＩＥＮ、アドレス遷移検出信号ＡＴ
Ｄ及びライトバー信号／ＷＲが入力される。前記駆動制
御部３１０は、このような入力信号等を用いて第１駆動
制御信号Ｓ１と第２駆動制御信号Ｓ２を発生する。前記
第１駆動制御信号Ｓ１は、第１出力駆動部３１２に入力
され、前記第２駆動制御信号Ｓ２は、第２出力駆動部３
１４に入力される。
ンイネーブル信号ＢＩＥＮ、アドレス遷移検出信号ＡＴ
Ｄ及びライトバー信号／ＷＲが入力される。前記駆動制
御部３１０は、このような入力信号等を用いて第１駆動
制御信号Ｓ１と第２駆動制御信号Ｓ２を発生する。前記
第１駆動制御信号Ｓ１は、第１出力駆動部３１２に入力
され、前記第２駆動制御信号Ｓ２は、第２出力駆動部３
１４に入力される。
【００３２】ここで、第１出力駆動部３１２には、プー
ルアップ素子であるｐＭＯＳトランジスタ３２０とプー
ルダウン素子であるｎＭＯＳトランジスタ３２２が、電
源電圧ＶＤＤと接地ＶＳＳとの間に直列に連結されてい
る。そして、ナンドゲート３１６には、前記プールアッ
プ信号ＰＵと前記第１駆動制御信号Ｓ１とが入力され
る。このナンドゲート３１６からの出力は、前記ｐＭＯ
Ｓトランジスタ３２０のゲートに入力される。また、ア
ンドゲート３１８には、前記プールダウン信号ＰＤと前
記第１駆動制御信号Ｓ１が入力される。このアンドゲー
ト３１８からの出力は、前記ｎＭＯＳトランジスタ３２
２のゲートに入力される。そして、ｐＭＯＳトランジス
タ３２０及びｎＭＯＳトランジスタ３２２のそれぞれの
ドレインが共通に連結された出力端３２４は、データ出
力パッド３３４に連結される。
ルアップ素子であるｐＭＯＳトランジスタ３２０とプー
ルダウン素子であるｎＭＯＳトランジスタ３２２が、電
源電圧ＶＤＤと接地ＶＳＳとの間に直列に連結されてい
る。そして、ナンドゲート３１６には、前記プールアッ
プ信号ＰＵと前記第１駆動制御信号Ｓ１とが入力され
る。このナンドゲート３１６からの出力は、前記ｐＭＯ
Ｓトランジスタ３２０のゲートに入力される。また、ア
ンドゲート３１８には、前記プールダウン信号ＰＤと前
記第１駆動制御信号Ｓ１が入力される。このアンドゲー
ト３１８からの出力は、前記ｎＭＯＳトランジスタ３２
２のゲートに入力される。そして、ｐＭＯＳトランジス
タ３２０及びｎＭＯＳトランジスタ３２２のそれぞれの
ドレインが共通に連結された出力端３２４は、データ出
力パッド３３４に連結される。
【００３３】このような第１出力駆動部３１２と該第１
出力駆動部３１２と同様に構成された第２出力駆動部３
１４のそれぞれの電流駆動能力は、図１に示したデータ
出力バッファ全体の電流駆動能力の１／２である。即
ち、正常動作モードでは、第１出力駆動部３１２と第２
出力駆動部３１４の全てが活性化されて、正常動作に必
要な電流駆動能力が提供される。しかし、バーン−イン
テストモードでは、第１出力駆動部３１２と第２出力駆
動部３１４のうちのいずれか１つのみが活性化されて、
データ出力バッファの電流駆動能力は、正常動作モード
の１／２に減少する。
出力駆動部３１２と同様に構成された第２出力駆動部３
１４のそれぞれの電流駆動能力は、図１に示したデータ
出力バッファ全体の電流駆動能力の１／２である。即
ち、正常動作モードでは、第１出力駆動部３１２と第２
出力駆動部３１４の全てが活性化されて、正常動作に必
要な電流駆動能力が提供される。しかし、バーン−イン
テストモードでは、第１出力駆動部３１２と第２出力駆
動部３１４のうちのいずれか１つのみが活性化されて、
データ出力バッファの電流駆動能力は、正常動作モード
の１／２に減少する。
【００３４】前記駆動制御部３１０から出力した第１駆
動制御信号Ｓ１は、前記第１出力駆動部３１２を活性化
させる。例えば、第１駆動制御信号Ｓ１の論理値が１で
ある時、プルアップ信号ＰＵの論理値がナンドゲート３
１６の出力に反映される。また、第１駆動制御信号Ｓ１
の論理値が１である時、プールダウン信号ＰＤの論理値
もまたアンドゲート３１８の出力に反映される。
動制御信号Ｓ１は、前記第１出力駆動部３１２を活性化
させる。例えば、第１駆動制御信号Ｓ１の論理値が１で
ある時、プルアップ信号ＰＵの論理値がナンドゲート３
１６の出力に反映される。また、第１駆動制御信号Ｓ１
の論理値が１である時、プールダウン信号ＰＤの論理値
もまたアンドゲート３１８の出力に反映される。
【００３５】これに対し、第１駆動制御信号Ｓ１が論理
０であれば、ナンドゲート３１６の出力は論理１に固定
され、また、アンドゲート３１８の出力は論理０に固定
される。従って、前記ｐＭＯＳトランジスタ３２０と前
記ｎＭＯＳトランジスタ３２２の全てがターンオフされ
て、第１出力駆動部３１２はフローティング状態とな
る。
０であれば、ナンドゲート３１６の出力は論理１に固定
され、また、アンドゲート３１８の出力は論理０に固定
される。従って、前記ｐＭＯＳトランジスタ３２０と前
記ｎＭＯＳトランジスタ３２２の全てがターンオフされ
て、第１出力駆動部３１２はフローティング状態とな
る。
【００３６】次に、第２出力駆動部３１４は、第１駆動
制御信号Ｓ１の代わりに第２駆動制御信号Ｓ２が入力さ
れることを除けば、その構造は第１出力駆動部３１２と
同一である。上記第２出力駆動部３１４には、プールア
ップ素子であるｐＭＯＳトランジスタ３３０及びプール
ダウン素子であるｎＭＯＳトランジスタ３３２が、電源
電圧ＶＤＤと接地ＶＳＳとの間に直列に連結されてい
る。そして、ナンドゲート３２６には、前記プールアッ
プ信号ＰＵと前記第２駆動制御信号Ｓ２とが入力され
る。このナンドゲート３２６からの出力は、前記ｐＭＯ
Ｓトランジスタ３３０のゲートに入力される。また、ア
ンドゲート３２８には、前記プールダウン信号ＰＤと前
記第２駆動制御信号Ｓ２が入力される。このアンドゲー
ト３２８からの出力は、前記ｎＭＯＳトランジスタ３３
２のゲートに入力される。そして、ｐＭＯＳトランジス
タ３３０及びｎＭＯＳトランジスタ３３２のそれぞれの
ドレインが共通に連結された出力端３２４は、データ出
力パッド３３４に連結される。
制御信号Ｓ１の代わりに第２駆動制御信号Ｓ２が入力さ
れることを除けば、その構造は第１出力駆動部３１２と
同一である。上記第２出力駆動部３１４には、プールア
ップ素子であるｐＭＯＳトランジスタ３３０及びプール
ダウン素子であるｎＭＯＳトランジスタ３３２が、電源
電圧ＶＤＤと接地ＶＳＳとの間に直列に連結されてい
る。そして、ナンドゲート３２６には、前記プールアッ
プ信号ＰＵと前記第２駆動制御信号Ｓ２とが入力され
る。このナンドゲート３２６からの出力は、前記ｐＭＯ
Ｓトランジスタ３３０のゲートに入力される。また、ア
ンドゲート３２８には、前記プールダウン信号ＰＤと前
記第２駆動制御信号Ｓ２が入力される。このアンドゲー
ト３２８からの出力は、前記ｎＭＯＳトランジスタ３３
２のゲートに入力される。そして、ｐＭＯＳトランジス
タ３３０及びｎＭＯＳトランジスタ３３２のそれぞれの
ドレインが共通に連結された出力端３２４は、データ出
力パッド３３４に連結される。
【００３７】そして、前記駆動制御部３１０から出力し
た第２駆動制御信号Ｓ２は、第２出力駆動部３１４を活
性化させる。即ち、第２駆動制御信号Ｓ２が論理１であ
る時に、プールアップ信号ＰＵがナンドゲート３２６の
出力に反映される。また、第２駆動制御信号Ｓ２が論理
１である時、プールダウン信号ＰＤの論理値もまたアン
ドゲート３２８の出力に反映される。これに対し、第２
駆動制御信号Ｓ２が論理０であれば、第２出力駆動部３
１４は、フローティング状態となる。
た第２駆動制御信号Ｓ２は、第２出力駆動部３１４を活
性化させる。即ち、第２駆動制御信号Ｓ２が論理１であ
る時に、プールアップ信号ＰＵがナンドゲート３２６の
出力に反映される。また、第２駆動制御信号Ｓ２が論理
１である時、プールダウン信号ＰＤの論理値もまたアン
ドゲート３２８の出力に反映される。これに対し、第２
駆動制御信号Ｓ２が論理０であれば、第２出力駆動部３
１４は、フローティング状態となる。
【００３８】ここで、出力イネーブル信号ＯＥが論理０
である時、出力駆動部３１２及び３１４は、データ信号
ＤOUTの論理値に関係なくフローティング状態となる。
即ち、出力イネーブル信号ＯＥが論理０であれば、ノア
ゲート３０２とアンドゲート３０６の出力が全て０であ
る。この時、第１出力駆動部３１２のナンドゲート３１
６の出力は論理１であり、アンドゲート３１８の出力は
論理０である。従って、ｐＭＯＳトランジスタ３２０及
びｎＭＯＳトランジスタ３２２が全てターンオフされ
る。同様に、出力イネーブル信号ＯＥが論理０である
時、第２出力駆動部３１４もまたフローティング状態と
なる。
である時、出力駆動部３１２及び３１４は、データ信号
ＤOUTの論理値に関係なくフローティング状態となる。
即ち、出力イネーブル信号ＯＥが論理０であれば、ノア
ゲート３０２とアンドゲート３０６の出力が全て０であ
る。この時、第１出力駆動部３１２のナンドゲート３１
６の出力は論理１であり、アンドゲート３１８の出力は
論理０である。従って、ｐＭＯＳトランジスタ３２０及
びｎＭＯＳトランジスタ３２２が全てターンオフされ
る。同様に、出力イネーブル信号ＯＥが論理０である
時、第２出力駆動部３１４もまたフローティング状態と
なる。
【００３９】反対に、出力イネーブル信号ＯＥが論理１
である時、各出力駆動部３１２及び３１４では、データ
信号ＤOUTの論理値によってプールアップ動作またはプ
ールダウン動作が行われる。例えば、出力イネーブル信
号ＯＥが論理１であれば、ノアゲート３０２の出力は、
データ信号ＤOUTと同一な論理値を有し、アンドゲート
３０６の出力は、データ信号ＤOUTが反転されたものと
同一である。
である時、各出力駆動部３１２及び３１４では、データ
信号ＤOUTの論理値によってプールアップ動作またはプ
ールダウン動作が行われる。例えば、出力イネーブル信
号ＯＥが論理１であれば、ノアゲート３０２の出力は、
データ信号ＤOUTと同一な論理値を有し、アンドゲート
３０６の出力は、データ信号ＤOUTが反転されたものと
同一である。
【００４０】よって、出力イネーブル信号ＯＥが論理１
でありデータ信号ＤOUTが論理１である時、プールアッ
プ信号ＰＵは論理１である。この時、第１駆動制御信号
Ｓ１が論理１であれば、ナンドゲート３１６の出力は論
理０となる。また、入力条件が同一である時、プールダ
ウン信号ＰＤは、論理０となって、アンドゲート３１８
の出力が論理０となる。このため、ｐＭＯＳトランジス
タ３２０はターンオンされｎＭＯＳトランジスタ３２２
はターンオフされて、出力端３２４が電源電圧ＶＤＤレ
ベルにプールアップされる。
でありデータ信号ＤOUTが論理１である時、プールアッ
プ信号ＰＵは論理１である。この時、第１駆動制御信号
Ｓ１が論理１であれば、ナンドゲート３１６の出力は論
理０となる。また、入力条件が同一である時、プールダ
ウン信号ＰＤは、論理０となって、アンドゲート３１８
の出力が論理０となる。このため、ｐＭＯＳトランジス
タ３２０はターンオンされｎＭＯＳトランジスタ３２２
はターンオフされて、出力端３２４が電源電圧ＶＤＤレ
ベルにプールアップされる。
【００４１】これに対し、出力イネーブル信号ＯＥが論
理１でありデータ信号ＤOUTが論理０である時、プール
アップ信号ＰＵは、論理０である。この時、ナンドゲー
ト３１６の出力は、第１駆動制御信号Ｓ１の論理値に関
係なく論理１となる。同一の入力条件において、プール
ダウン信号ＰＤは、論理１となって、アンドゲート３１
８の出力が論理１となる。このため、ｐＭＯＳトランジ
スタ３２０はターンオフされるしｎＭＯＳトランジスタ
３２２はターンオンされて、出力端３２４が接地ＶＳＳ
レベルにプールダウンされる。
理１でありデータ信号ＤOUTが論理０である時、プール
アップ信号ＰＵは、論理０である。この時、ナンドゲー
ト３１６の出力は、第１駆動制御信号Ｓ１の論理値に関
係なく論理１となる。同一の入力条件において、プール
ダウン信号ＰＤは、論理１となって、アンドゲート３１
８の出力が論理１となる。このため、ｐＭＯＳトランジ
スタ３２０はターンオフされるしｎＭＯＳトランジスタ
３２２はターンオンされて、出力端３２４が接地ＶＳＳ
レベルにプールダウンされる。
【００４２】次に、図２は、本発明によるデータ出力バ
ッファの駆動制御部３１０の回路図である。Ｊ−Ｋフリ
ップフロップ４０２には、バーン−インイネーブル信号
ＢＩＥＮが入力される。また、アンドゲート４０４に
は、アドレス遷移検出信号ＡＴＤ及びライトバー信号／
ＷＲが入力される。アンドゲート４０４からの出力は、
Ｊ−Ｋフリップフロップ４０２のクロックとして用いら
れる。そして、ナンドゲート４０６には、Ｊ−Ｋフリッ
プフロップ４０２からの出力Ｑをインバーター４０８に
より反転させた信号とバーン−インイネーブル信号ＢＩ
ＥＮとが入力される。また、他方のナンドゲート４１０
には、Ｊ−Ｋフリップフロップ４０２からの出力Ｑとバ
ーン−インイネーブル信号ＢＩＥＮとが入力される。こ
の２個のナンドゲート４０６及び４１０の出力がそれぞ
れ第１駆動制御信号Ｓ１と第２駆動制御信号Ｓ２であ
る。
ッファの駆動制御部３１０の回路図である。Ｊ−Ｋフリ
ップフロップ４０２には、バーン−インイネーブル信号
ＢＩＥＮが入力される。また、アンドゲート４０４に
は、アドレス遷移検出信号ＡＴＤ及びライトバー信号／
ＷＲが入力される。アンドゲート４０４からの出力は、
Ｊ−Ｋフリップフロップ４０２のクロックとして用いら
れる。そして、ナンドゲート４０６には、Ｊ−Ｋフリッ
プフロップ４０２からの出力Ｑをインバーター４０８に
より反転させた信号とバーン−インイネーブル信号ＢＩ
ＥＮとが入力される。また、他方のナンドゲート４１０
には、Ｊ−Ｋフリップフロップ４０２からの出力Ｑとバ
ーン−インイネーブル信号ＢＩＥＮとが入力される。こ
の２個のナンドゲート４０６及び４１０の出力がそれぞ
れ第１駆動制御信号Ｓ１と第２駆動制御信号Ｓ２であ
る。
【００４３】Ｊ−Ｋフリップフロップ４０２に入力され
る２個の信号Ｊ及びＫは、どちらもバーン−インイネー
ブル信号ＢＩＥＮである。従って、Ｊ−Ｋフリップフロ
ップ４０２は、バーン−インイネーブル信号ＢＩＥＮが
論理０である時には、クロックが入力されても出力Ｑの
論理値は変わらない。反対に、バーン−インイネーブル
信号ＢＩＥＮが論理１である時には、クロックが発生す
ると出力Ｑの論理値が反転される。
る２個の信号Ｊ及びＫは、どちらもバーン−インイネー
ブル信号ＢＩＥＮである。従って、Ｊ−Ｋフリップフロ
ップ４０２は、バーン−インイネーブル信号ＢＩＥＮが
論理０である時には、クロックが入力されても出力Ｑの
論理値は変わらない。反対に、バーン−インイネーブル
信号ＢＩＥＮが論理１である時には、クロックが発生す
ると出力Ｑの論理値が反転される。
【００４４】ここで、Ｊ−Ｋフリップフロップ４０２か
らの出力Ｑは、ナンドゲート４０６には反転入力し、ま
た他方のナンドゲート４１０にはそのまま入力するの
で、各ナンドゲート４０６及び４１０に入力されるもう
一つの入力であるバーン−インイネーブル信号ＢＩＥＮ
が論理１であれば、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２とは互いに反対の論理値を有する。それだけ
でなく、バーン−インイネーブル信号ＢＩＥＮが論理１
である状態でクロックが継続的に入力されると、Ｊ−Ｋ
フリップフロップ４０２の出力Ｑは、クロック毎に反転
されるので、第１駆動制御信号Ｓ１と第２駆動制御信号
Ｓ２の論理値もまたクロック毎に交互に反転される。
らの出力Ｑは、ナンドゲート４０６には反転入力し、ま
た他方のナンドゲート４１０にはそのまま入力するの
で、各ナンドゲート４０６及び４１０に入力されるもう
一つの入力であるバーン−インイネーブル信号ＢＩＥＮ
が論理１であれば、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２とは互いに反対の論理値を有する。それだけ
でなく、バーン−インイネーブル信号ＢＩＥＮが論理１
である状態でクロックが継続的に入力されると、Ｊ−Ｋ
フリップフロップ４０２の出力Ｑは、クロック毎に反転
されるので、第１駆動制御信号Ｓ１と第２駆動制御信号
Ｓ２の論理値もまたクロック毎に交互に反転される。
【００４５】しかし、バーン−インイネーブル信号ＢＩ
ＥＮが０であれば、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２は論理１に固定される。このとき、バーン−
インイネーブル信号ＢＩＥＮが論理０というのは、正常
動作モードであることを意味する。従って、正常動作モ
ードのとき、第１駆動制御信号Ｓ１及び第２駆動制御信
号Ｓ２が全て論理１に固定されるので、図１に示したデ
ータ出力バッファの第１出力駆動部３１２及び第２出力
駆動部３１４が全て活性化される。
ＥＮが０であれば、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２は論理１に固定される。このとき、バーン−
インイネーブル信号ＢＩＥＮが論理０というのは、正常
動作モードであることを意味する。従って、正常動作モ
ードのとき、第１駆動制御信号Ｓ１及び第２駆動制御信
号Ｓ２が全て論理１に固定されるので、図１に示したデ
ータ出力バッファの第１出力駆動部３１２及び第２出力
駆動部３１４が全て活性化される。
【００４６】次に、図３は、本発明によるデータ出力バ
ッファの動作特性を示したタイミングダイアグラムであ
る。まず、正常動作モードにおけるバーン−インイネー
ブル信号ＢＩＥＮは、図３（ａ）に示したように、論理
０である。この時、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２は、全て論理１となる。従って、図１に示し
たデータ出力バッファにおいて、第１出力駆動部３１２
及び第２出力駆動部３１４が全て活性化される。従っ
て、単位データ信号ＤOUTがデータ出力パッド３３４に
伝達される時、２個の全出力駆動部３１２及び３１４に
おいてプールアップ動作またはプールダウン動作が行わ
れる。
ッファの動作特性を示したタイミングダイアグラムであ
る。まず、正常動作モードにおけるバーン−インイネー
ブル信号ＢＩＥＮは、図３（ａ）に示したように、論理
０である。この時、第１駆動制御信号Ｓ１と第２駆動制
御信号Ｓ２は、全て論理１となる。従って、図１に示し
たデータ出力バッファにおいて、第１出力駆動部３１２
及び第２出力駆動部３１４が全て活性化される。従っ
て、単位データ信号ＤOUTがデータ出力パッド３３４に
伝達される時、２個の全出力駆動部３１２及び３１４に
おいてプールアップ動作またはプールダウン動作が行わ
れる。
【００４７】この時、データ出力パッド３３４に流れる
電流量は、図１に示したデータ出力バッファの電流駆動
能力に起因する。上記の場合は、正常動作モードである
ので、供給される電源電圧ＶＤＤが定格電圧レベルであ
る。従って、データ出力パッドに３３４流れる電流量も
定格を超過しない。
電流量は、図１に示したデータ出力バッファの電流駆動
能力に起因する。上記の場合は、正常動作モードである
ので、供給される電源電圧ＶＤＤが定格電圧レベルであ
る。従って、データ出力パッドに３３４流れる電流量も
定格を超過しない。
【００４８】しかし、バーン−インテストモードは、図
３（ａ）に示したように、バーン−インイネーブル信号
ＢＩＥＮが論理１に遷移してから始まる。同図（ｂ）に
示したライトバー信号／ＷＲが論理１である時、データ
をリードするためのアドレスＡＤＤ（同図（ｃ）参照）
が入力されると、新しいアドレスが入力される毎に、同
図（ｄ）に示したように、アドレス遷移検出信号ＡＴＤ
となるシングルパルスが発生する。
３（ａ）に示したように、バーン−インイネーブル信号
ＢＩＥＮが論理１に遷移してから始まる。同図（ｂ）に
示したライトバー信号／ＷＲが論理１である時、データ
をリードするためのアドレスＡＤＤ（同図（ｃ）参照）
が入力されると、新しいアドレスが入力される毎に、同
図（ｄ）に示したように、アドレス遷移検出信号ＡＴＤ
となるシングルパルスが発生する。
【００４９】すると、図２に示したとおり、ライトバー
信号／ＷＲとアドレス遷移検出信号ＡＴＤのアンド演算
結果が、Ｊ−Ｋフリップフロップ４０２のクロックとし
て用いられる。その結果、ライトバー信号／ＷＲが論理
１に固定されると、アドレス遷移検出信号ＡＴＤがすぐ
Ｊ−Ｋフリップフロップ４０２のクロックとなる。従っ
て、第１駆動制御信号Ｓ１（同図（ｅ）参照）と第２駆
動制御信号Ｓ２（同図（ｆ）参照）のそれぞれの論理値
は、アドレス遷移検出信号ＡＴＤの周期毎に反転され
る。この時、第１駆動制御信号Ｓ１と第２駆動制御信号
Ｓ２の位相は、互いに反対である。
信号／ＷＲとアドレス遷移検出信号ＡＴＤのアンド演算
結果が、Ｊ−Ｋフリップフロップ４０２のクロックとし
て用いられる。その結果、ライトバー信号／ＷＲが論理
１に固定されると、アドレス遷移検出信号ＡＴＤがすぐ
Ｊ−Ｋフリップフロップ４０２のクロックとなる。従っ
て、第１駆動制御信号Ｓ１（同図（ｅ）参照）と第２駆
動制御信号Ｓ２（同図（ｆ）参照）のそれぞれの論理値
は、アドレス遷移検出信号ＡＴＤの周期毎に反転され
る。この時、第１駆動制御信号Ｓ１と第２駆動制御信号
Ｓ２の位相は、互いに反対である。
【００５０】まず、第１アドレス信号ＡＤＤ１が入力さ
れると、それと同時に、アドレス遷移検出信号ＡＴＤと
なる最初のシングルパルスが発生する。この最初のシン
グルパルスにより、第１駆動制御信号Ｓ１は論理１とな
るが、第２駆動制御信号Ｓ２は論理０となる。第１駆動
制御信号Ｓ１が論理１である間に、第１データ信号Ｄ
OUT１（同図（ｇ）参照）が入力され出力イネーブル信
号ＯＥ（同図（ｈ）参照）が論理１に活性化されると、
第１データ信号ＤOUT１は、同図（ｉ）に示したよう
に、出力データ信号ＤＱとしてデータ出力パッド３３４
に伝達される。
れると、それと同時に、アドレス遷移検出信号ＡＴＤと
なる最初のシングルパルスが発生する。この最初のシン
グルパルスにより、第１駆動制御信号Ｓ１は論理１とな
るが、第２駆動制御信号Ｓ２は論理０となる。第１駆動
制御信号Ｓ１が論理１である間に、第１データ信号Ｄ
OUT１（同図（ｇ）参照）が入力され出力イネーブル信
号ＯＥ（同図（ｈ）参照）が論理１に活性化されると、
第１データ信号ＤOUT１は、同図（ｉ）に示したよう
に、出力データ信号ＤＱとしてデータ出力パッド３３４
に伝達される。
【００５１】この時、図１に示したデータ出力バッファ
ーにおいて、第１出力駆動部３１２が活性化されるが、
第２出力駆動部３１４は活性化されない。従って、この
時の出力データ信号ＤＱのプールアップ動作またはプー
ルダウン動作は、ただ第１出力駆動部３１２のみで行わ
れる。
ーにおいて、第１出力駆動部３１２が活性化されるが、
第２出力駆動部３１４は活性化されない。従って、この
時の出力データ信号ＤＱのプールアップ動作またはプー
ルダウン動作は、ただ第１出力駆動部３１２のみで行わ
れる。
【００５２】次に、第２アドレス信号ＡＤＤ２が入力さ
れると、それと同時に、アドレス遷移検出信号ＡＴＤと
なる２番目のシングルパルスが発生する。この２番目の
シングルパルスにより、第１駆動制御信号Ｓ１は論理０
となり、第２駆動制御信号Ｓ２は論理１となる。第２駆
動制御信号Ｓ２が論理１である間に、第２データ信号Ｄ
OUT２が入力され、出力イネーブル信号ＯＥが再び論理
１に活性化されると、第２データ信号ＤOUT２は、同図
（ｉ）に示したように、出力データ信号ＤＱとしてデー
タ出力パッド３３４に伝達される。
れると、それと同時に、アドレス遷移検出信号ＡＴＤと
なる２番目のシングルパルスが発生する。この２番目の
シングルパルスにより、第１駆動制御信号Ｓ１は論理０
となり、第２駆動制御信号Ｓ２は論理１となる。第２駆
動制御信号Ｓ２が論理１である間に、第２データ信号Ｄ
OUT２が入力され、出力イネーブル信号ＯＥが再び論理
１に活性化されると、第２データ信号ＤOUT２は、同図
（ｉ）に示したように、出力データ信号ＤＱとしてデー
タ出力パッド３３４に伝達される。
【００５３】この時、図１に示したデータ出力バッファ
において、第２出力駆動部３１４が活性化されるが、第
１出力駆動部３１２は活性されない。従って、この時の
出力データ信号ＤＱのプールアップ動作またはプールダ
ウン動作は、ただ第２出力駆動部３１４のみで行われ
る。
において、第２出力駆動部３１４が活性化されるが、第
１出力駆動部３１２は活性されない。従って、この時の
出力データ信号ＤＱのプールアップ動作またはプールダ
ウン動作は、ただ第２出力駆動部３１４のみで行われ
る。
【００５４】その結果、奇数番目に入力されるデータ信
号（ＤOUT１、ＤOUT３、…）は、第１駆動制御信号Ｓ１
が論理１に活性化される時に出力され、偶数番目に入力
されるデータ信号（ＤOUT２、ＤOUT４、…）は、第２駆
動制御信号Ｓ２が論理１に活性化される時に出力され
る。
号（ＤOUT１、ＤOUT３、…）は、第１駆動制御信号Ｓ１
が論理１に活性化される時に出力され、偶数番目に入力
されるデータ信号（ＤOUT２、ＤOUT４、…）は、第２駆
動制御信号Ｓ２が論理１に活性化される時に出力され
る。
【００５５】上述のとおり、新しいデータ信号ＤOUTが
入力される毎に、２個に分割された出力駆動部３１２及
び３１４は、交互に活性化される。従って、単位データ
信号ＤOUTがデータ出力パッドに伝達される時、各出力
駆動部のプールアップ動作またはプールダウン動作によ
りデータ出力パッド３３４に流れる電流量は、正常動作
モードと比較して１／２に減少する。従って、バーン−
インテストモードにおいて定格電源電圧ＶＤＤよりずっ
と高い電源電圧が供給されても、データ出力パッドには
過度な電流が流れない。
入力される毎に、２個に分割された出力駆動部３１２及
び３１４は、交互に活性化される。従って、単位データ
信号ＤOUTがデータ出力パッドに伝達される時、各出力
駆動部のプールアップ動作またはプールダウン動作によ
りデータ出力パッド３３４に流れる電流量は、正常動作
モードと比較して１／２に減少する。従って、バーン−
インテストモードにおいて定格電源電圧ＶＤＤよりずっ
と高い電源電圧が供給されても、データ出力パッドには
過度な電流が流れない。
【００５６】次に、図４は、本発明によるデータ出力バ
ッファの他の実施例を示したブロック図である。図４に
示した本発明のデータ出力バッファは、ｎ個の出力駆動
部６１２〜６１６を有する。まず、出力イネーブル信号
ＯＥ及びデータ信号ＤOUTが入力されて、プールアップ
信号ＰＵ及びプールダウン信号ＰＤが発生する経路は、
図１と同一である。ノアゲート６０２から出力されるプ
ールアップ信号ＰＵとアンドゲート６０６から出力され
るプールダウン信号ＰＤは、ｎ個の出力駆動部６１２〜
６１６に入力される。
ッファの他の実施例を示したブロック図である。図４に
示した本発明のデータ出力バッファは、ｎ個の出力駆動
部６１２〜６１６を有する。まず、出力イネーブル信号
ＯＥ及びデータ信号ＤOUTが入力されて、プールアップ
信号ＰＵ及びプールダウン信号ＰＤが発生する経路は、
図１と同一である。ノアゲート６０２から出力されるプ
ールアップ信号ＰＵとアンドゲート６０６から出力され
るプールダウン信号ＰＤは、ｎ個の出力駆動部６１２〜
６１６に入力される。
【００５７】駆動制御部６１０には、バーン−インイネ
ーブル信号ＢＩＥＮ、アドレス遷移検出信号ＡＴＤ及び
ライトバー信号／ＷＲが入力される。駆動制御部６１０
は、このような入力信号ＢＩＥＮ、ＡＴＤ及び／ＷＲを
用いて、ｎ個の駆動制御信号Ｓ１〜Ｓｎを順次に活性化
させる。駆動制御部６１０から出力する駆動制御信号Ｓ
１〜Ｓｎは、出力駆動部６１２−６１６にそれぞれ入力
される。
ーブル信号ＢＩＥＮ、アドレス遷移検出信号ＡＴＤ及び
ライトバー信号／ＷＲが入力される。駆動制御部６１０
は、このような入力信号ＢＩＥＮ、ＡＴＤ及び／ＷＲを
用いて、ｎ個の駆動制御信号Ｓ１〜Ｓｎを順次に活性化
させる。駆動制御部６１０から出力する駆動制御信号Ｓ
１〜Ｓｎは、出力駆動部６１２−６１６にそれぞれ入力
される。
【００５８】図４に示したそれぞれの出力駆動部６１２
〜６１６の内部構成及び動作は、図１に示した出力駆動
部３１２または３１４のものと同一である。各出力駆動
部６１２〜６１６からの出力は、全てがデータ出力パッ
ド６１８に伝達される。
〜６１６の内部構成及び動作は、図１に示した出力駆動
部３１２または３１４のものと同一である。各出力駆動
部６１２〜６１６からの出力は、全てがデータ出力パッ
ド６１８に伝達される。
【００５９】次に、図５は、図４に示した本発明による
データ出力バッファの他の実施例における駆動制御部６
１０を示した回路図である。図５に示した駆動制御部６
１０における全てのＪ−Ｋフリップフロップ７０２〜７
０６は、アドレス遷移検出信号ＡＴＤとライトバー信号
／ＷＲとのアンド演算結果をクロックとして用いる。
データ出力バッファの他の実施例における駆動制御部６
１０を示した回路図である。図５に示した駆動制御部６
１０における全てのＪ−Ｋフリップフロップ７０２〜７
０６は、アドレス遷移検出信号ＡＴＤとライトバー信号
／ＷＲとのアンド演算結果をクロックとして用いる。
【００６０】第１Ｊ−Ｋフリップフロップ７０２にはバ
ーン−インイネーブル信号ＢＩＥＮが入力されている。
そして、第１Ｊ−Ｋフリップフロップ７０２から出力し
た信号Ｑ１及びインバーター７１６を介して反転された
反転信号／Ｑ１は、デコーダー７２８に含まれている第
１ナンドゲートに入力される。ここで、Ｊ−Ｋフリップ
フロップ７０２とインバーター７１６とでカウンターが
構成されている。また、第２Ｊ−Ｋフリップフロップ７
０４には、バーン−インイネーブル信号ＢＩＥＮと第１
Ｊ−Ｋフリップフロップ７０２から出力した信号Ｑ１と
がアンドゲート７１０でアンド演算された結果が入力さ
れる。そして、第２Ｊ−Ｋフリップフロップ７０４から
出力した信号Ｑ２及びインバーター７２０を介して反転
された反転信号／Ｑ２もまたデコーダー７２８に含まれ
ている第２ナンドゲートに入力される。ここで、Ｊ−Ｋ
フリップフロップ７０４とインバーター７２０とで同様
にカウンターが構成されている。そしてまた、第２Ｊ−
Ｋフリップフロップ７０４への入力、即ちアンドゲート
７１０からの出力と、第２Ｊ−Ｋフリップフロップ７０
４からの出力Ｑ２とがアンドゲート７１２でアンド演算
された結果は、次の第３Ｊ−Ｋフリップフロップに入力
される。同様にして、最後のｎ番目のＪ−Ｋフリップフ
ロップ７０６には、ｎ−１番目のＪ−Ｋフリップフロッ
プへの入力とｎ−１番目のＪ−Ｋフリップフロップから
の出力とがアンドゲート７１４によりアンド演算された
結果が入力される。こうして、ｎ番目のＪ−Ｋフリップ
フロップ７０６から出力した信号Ｑｎ及びインバーター
７２４を介して反転された反転信号／Ｑｎもまたデコー
ダー７２８に入力される。ここで、Ｊ−Ｋフリップフロ
ップ７０６とインバーター７２４とで同様にカウンター
が構成されている。
ーン−インイネーブル信号ＢＩＥＮが入力されている。
そして、第１Ｊ−Ｋフリップフロップ７０２から出力し
た信号Ｑ１及びインバーター７１６を介して反転された
反転信号／Ｑ１は、デコーダー７２８に含まれている第
１ナンドゲートに入力される。ここで、Ｊ−Ｋフリップ
フロップ７０２とインバーター７１６とでカウンターが
構成されている。また、第２Ｊ−Ｋフリップフロップ７
０４には、バーン−インイネーブル信号ＢＩＥＮと第１
Ｊ−Ｋフリップフロップ７０２から出力した信号Ｑ１と
がアンドゲート７１０でアンド演算された結果が入力さ
れる。そして、第２Ｊ−Ｋフリップフロップ７０４から
出力した信号Ｑ２及びインバーター７２０を介して反転
された反転信号／Ｑ２もまたデコーダー７２８に含まれ
ている第２ナンドゲートに入力される。ここで、Ｊ−Ｋ
フリップフロップ７０４とインバーター７２０とで同様
にカウンターが構成されている。そしてまた、第２Ｊ−
Ｋフリップフロップ７０４への入力、即ちアンドゲート
７１０からの出力と、第２Ｊ−Ｋフリップフロップ７０
４からの出力Ｑ２とがアンドゲート７１２でアンド演算
された結果は、次の第３Ｊ−Ｋフリップフロップに入力
される。同様にして、最後のｎ番目のＪ−Ｋフリップフ
ロップ７０６には、ｎ−１番目のＪ−Ｋフリップフロッ
プへの入力とｎ−１番目のＪ−Ｋフリップフロップから
の出力とがアンドゲート７１４によりアンド演算された
結果が入力される。こうして、ｎ番目のＪ−Ｋフリップ
フロップ７０６から出力した信号Ｑｎ及びインバーター
７２４を介して反転された反転信号／Ｑｎもまたデコー
ダー７２８に入力される。ここで、Ｊ−Ｋフリップフロ
ップ７０６とインバーター７２４とで同様にカウンター
が構成されている。
【００６１】第１Ｊ−Ｋフリップフロップ７０２に入力
される２個の信号Ｊ及びＫは、どちらもバーン−インイ
ネーブル信号ＢＩＥＮである。従って、バーン−インイ
ネーブル信号ＢＩＥＮが論理０である時は、第１Ｊ−Ｋ
フリップフロップ７０２にクロックが入力されても、出
力Ｑ１の論理値は変わらない。これに対し、バーン−イ
ンイネーブル信号ＢＩＥＮが論理１である時は、第１Ｊ
−Ｋフリップフロップ７０２にクロックが入力される毎
に出力Ｑ１は反転する。
される２個の信号Ｊ及びＫは、どちらもバーン−インイ
ネーブル信号ＢＩＥＮである。従って、バーン−インイ
ネーブル信号ＢＩＥＮが論理０である時は、第１Ｊ−Ｋ
フリップフロップ７０２にクロックが入力されても、出
力Ｑ１の論理値は変わらない。これに対し、バーン−イ
ンイネーブル信号ＢＩＥＮが論理１である時は、第１Ｊ
−Ｋフリップフロップ７０２にクロックが入力される毎
に出力Ｑ１は反転する。
【００６２】また、残りのＪ−Ｋフリップフロップ７０
４〜７０６の動作特性も第１Ｊ−Ｋフリップフロップ７
０２と同様である。ただし、バーン−インイネーブル信
号ＢＩＥＮが論理１に活性化された状態において、第１
Ｊ−Ｋフリップフロップ７０２を除く残りのＪ−Ｋフリ
ップフロップからの出力は、前段のＪ−Ｋフリップフロ
ップからの出力によって決定される。
４〜７０６の動作特性も第１Ｊ−Ｋフリップフロップ７
０２と同様である。ただし、バーン−インイネーブル信
号ＢＩＥＮが論理１に活性化された状態において、第１
Ｊ−Ｋフリップフロップ７０２を除く残りのＪ−Ｋフリ
ップフロップからの出力は、前段のＪ−Ｋフリップフロ
ップからの出力によって決定される。
【００６３】例えば、第１Ｊ−Ｋフリップフロップ７０
２からの出力Ｑ１が論理１であり、第２Ｊ−Ｋフリップ
フロップ７０４からの出力Ｑ２が論理０である時、各Ｊ
−Ｋフリップフロップにクロック、即ちアンドゲート７
０８からの出力が入力すると、第１Ｊ−Ｋフリップフロ
ップ７０２からの出力Ｑ１は論理０に反転され、第２Ｊ
−Ｋフリップフロップ７０４からの出力Ｑ２は論理１に
反転される。つまり、前段のＪ−Ｋフリップフロップか
らの出力Ｑが、その次の段のＪ−Ｋフリップフロップへ
の入力Ｊ及びＫに反映され、更に、その次の段のＪ−Ｋ
フリップフロップへの出力Ｑに影響を及ぼす。
２からの出力Ｑ１が論理１であり、第２Ｊ−Ｋフリップ
フロップ７０４からの出力Ｑ２が論理０である時、各Ｊ
−Ｋフリップフロップにクロック、即ちアンドゲート７
０８からの出力が入力すると、第１Ｊ−Ｋフリップフロ
ップ７０２からの出力Ｑ１は論理０に反転され、第２Ｊ
−Ｋフリップフロップ７０４からの出力Ｑ２は論理１に
反転される。つまり、前段のＪ−Ｋフリップフロップか
らの出力Ｑが、その次の段のＪ−Ｋフリップフロップへ
の入力Ｊ及びＫに反映され、更に、その次の段のＪ−Ｋ
フリップフロップへの出力Ｑに影響を及ぼす。
【００６４】以上のことは、各Ｊ−Ｋフリップフロップ
７０２〜７０６から出力される各駆動制御信号Ｓ１〜Ｓ
ｎの論理値は、第１駆動制御信号Ｓ１からｎ番目の駆動
制御信号Ｓｎに順次に伝播することを意味する。
７０２〜７０６から出力される各駆動制御信号Ｓ１〜Ｓ
ｎの論理値は、第１駆動制御信号Ｓ１からｎ番目の駆動
制御信号Ｓｎに順次に伝播することを意味する。
【００６５】従って、デコーダー７２８は、バーン−イ
ンイネーブル信号ＢＩＥＮによりイネーブルされて、各
Ｊ−Ｋフリップフロップ７０２〜７０６からの出力をデ
コーディングする。つまり、デコーダー７２８からの出
力Ｓ１〜Ｓｎが駆動制御信号であり、この駆動制御信号
Ｓ１〜Ｓｎにより、図４に示したｎ個の出力駆動部６１
２〜６１６は、順次に駆動する。そして、デコーダー７
２８は、バーン−インイネーブル信号ＢＩＥＮが論理０
（ＬＯＷ）である時にセットされて、全ての出力Ｓ１〜
Ｓｎが論理１（ＨＩＧＨ）の値を有する。従って、正常
動作モードでは図４に示した全ての出力駆動部６１２−
６１６が活性化されるが、バーン−インテストモードで
は、論理１の駆動制御信号が入力されている出力駆動部
のみが活性化される。
ンイネーブル信号ＢＩＥＮによりイネーブルされて、各
Ｊ−Ｋフリップフロップ７０２〜７０６からの出力をデ
コーディングする。つまり、デコーダー７２８からの出
力Ｓ１〜Ｓｎが駆動制御信号であり、この駆動制御信号
Ｓ１〜Ｓｎにより、図４に示したｎ個の出力駆動部６１
２〜６１６は、順次に駆動する。そして、デコーダー７
２８は、バーン−インイネーブル信号ＢＩＥＮが論理０
（ＬＯＷ）である時にセットされて、全ての出力Ｓ１〜
Ｓｎが論理１（ＨＩＧＨ）の値を有する。従って、正常
動作モードでは図４に示した全ての出力駆動部６１２−
６１６が活性化されるが、バーン−インテストモードで
は、論理１の駆動制御信号が入力されている出力駆動部
のみが活性化される。
【００６６】図６は、本発明によるデータ出力バッファ
の他の実施例における動作特性を示したタイミングダイ
アグラムであって、特に、バーン−インテストモードに
おける動作特性を示したものである。バーン−インテス
トモードにおいてデータをリードするためのアドレスＡ
ＤＤ（図６（ａ）参照）が入力されると、新しいアドレ
スが入力される毎に、図６（ｂ）に示したアドレス遷移
検出信号ＡＴＤとなるシングルパルスが発生する。
の他の実施例における動作特性を示したタイミングダイ
アグラムであって、特に、バーン−インテストモードに
おける動作特性を示したものである。バーン−インテス
トモードにおいてデータをリードするためのアドレスＡ
ＤＤ（図６（ａ）参照）が入力されると、新しいアドレ
スが入力される毎に、図６（ｂ）に示したアドレス遷移
検出信号ＡＴＤとなるシングルパルスが発生する。
【００６７】図５に示したとおり、ライトバー信号／Ｗ
Ｒとアドレス遷移検出信号ＡＴＤのアンド演算結果が、
それぞれのＪ−Ｋフリップフロップ７０２〜７０６のク
ロックとして用いられる。その結果、ライトバー信号／
ＷＲが論理１に固定されると、アドレス遷移検出信号Ａ
ＴＤがすぐＪ−Ｋフリップフロップ７０２〜７０６のク
ロックとなる。従ってアドレス遷移検出信号ＡＴＤの周
期毎に、ｎ個の駆動制御信号Ｓ１〜Ｓｎが１個ずつ順次
に論理１となる。
Ｒとアドレス遷移検出信号ＡＴＤのアンド演算結果が、
それぞれのＪ−Ｋフリップフロップ７０２〜７０６のク
ロックとして用いられる。その結果、ライトバー信号／
ＷＲが論理１に固定されると、アドレス遷移検出信号Ａ
ＴＤがすぐＪ−Ｋフリップフロップ７０２〜７０６のク
ロックとなる。従ってアドレス遷移検出信号ＡＴＤの周
期毎に、ｎ個の駆動制御信号Ｓ１〜Ｓｎが１個ずつ順次
に論理１となる。
【００６８】第１アドレス信号ＡＤＤ１が入力される
と、それと同時に、アドレス遷移検出信号ＡＴＤとなる
最初のシングルパルスが発生する。この最初のシングル
パルスによって、図６（ｃ）に示したように、第１駆動
制御信号Ｓ１は論理１となるが、残りの駆動制御信号Ｓ
２〜Ｓｎは論理０となる。第１駆動制御信号Ｓ１が論理
１である間に、第１データ信号ＤOUT１（図６（ｆ）参
照）が入力され、出力イネーブル信号ＯＥ（図６（ｇ）
参照）が論理１に活性化されると、図６（ｈ）に示した
ように、第１データ信号ＤOUT１が出力データ信号ＤＱ
としてデータ出力パッド６１８に伝達される。
と、それと同時に、アドレス遷移検出信号ＡＴＤとなる
最初のシングルパルスが発生する。この最初のシングル
パルスによって、図６（ｃ）に示したように、第１駆動
制御信号Ｓ１は論理１となるが、残りの駆動制御信号Ｓ
２〜Ｓｎは論理０となる。第１駆動制御信号Ｓ１が論理
１である間に、第１データ信号ＤOUT１（図６（ｆ）参
照）が入力され、出力イネーブル信号ＯＥ（図６（ｇ）
参照）が論理１に活性化されると、図６（ｈ）に示した
ように、第１データ信号ＤOUT１が出力データ信号ＤＱ
としてデータ出力パッド６１８に伝達される。
【００６９】この時、図４に示したデータ出力バッファ
において、第１出力駆動部６１２が活性化されるが、残
りの出力駆動部６１４−６１６は活性化されない。従っ
て、この時の出力データ信号ＤＱのプールアップまたは
プールダウンは、ただ第１出力駆動部６１２のみで行わ
れる。
において、第１出力駆動部６１２が活性化されるが、残
りの出力駆動部６１４−６１６は活性化されない。従っ
て、この時の出力データ信号ＤＱのプールアップまたは
プールダウンは、ただ第１出力駆動部６１２のみで行わ
れる。
【００７０】次に、第２アドレス信号ＡＤＤ２（図６
（ａ）参照）が入力されると、それと同時に、アドレス
遷移検出信号ＡＴＤとなる２番目のシングルパルスが発
生される。この２番目のシングルパルスにより、図６
（ｄ）に示したように、第２駆動制御信号Ｓ２が論理１
となる。第２駆動制御信号Ｓ２を除いた残りの駆動制御
信号Ｓ１〜Ｓｎは論理０である。第２駆動制御信号Ｓ２
が論理１である間、第２データ信号ＤOUT２が入力さ
れ、出力イネーブル信号ＯＥが再び論理１に活性化され
ると、図６（ｈ）に示したように、第２データ信号Ｄ
OUT２が出力データ信号ＤＱとしてデータ出力パッド６
１８に伝達される。
（ａ）参照）が入力されると、それと同時に、アドレス
遷移検出信号ＡＴＤとなる２番目のシングルパルスが発
生される。この２番目のシングルパルスにより、図６
（ｄ）に示したように、第２駆動制御信号Ｓ２が論理１
となる。第２駆動制御信号Ｓ２を除いた残りの駆動制御
信号Ｓ１〜Ｓｎは論理０である。第２駆動制御信号Ｓ２
が論理１である間、第２データ信号ＤOUT２が入力さ
れ、出力イネーブル信号ＯＥが再び論理１に活性化され
ると、図６（ｈ）に示したように、第２データ信号Ｄ
OUT２が出力データ信号ＤＱとしてデータ出力パッド６
１８に伝達される。
【００７１】この時、図４に示したデータ出力バッファ
において、第２出力駆動部６１４のみが活性化され、残
りの出力駆動部６１２〜６１６は活性化されない。従っ
て、この時の出力データ信号ＤＱのプールアップ動作ま
たはプールダウン動作は、ただ第２出力駆動部６１４の
みで行われる。
において、第２出力駆動部６１４のみが活性化され、残
りの出力駆動部６１２〜６１６は活性化されない。従っ
て、この時の出力データ信号ＤＱのプールアップ動作ま
たはプールダウン動作は、ただ第２出力駆動部６１４の
みで行われる。
【００７２】その結果、アドレス遷移検出信号ＡＴＤの
ｎ周期の間に、各出力駆動部が順次に活性化されて、ｎ
個のデータ信号ＤOUTが出力される。この時、１つのデ
ータ信号ＤOUTを出力するために、アドレス遷移検出信
号ＡＴＤの周期ごとに、ただ１つの出力駆動部にてプー
ルアップ動作またはプールダウン動作が行われる。
ｎ周期の間に、各出力駆動部が順次に活性化されて、ｎ
個のデータ信号ＤOUTが出力される。この時、１つのデ
ータ信号ＤOUTを出力するために、アドレス遷移検出信
号ＡＴＤの周期ごとに、ただ１つの出力駆動部にてプー
ルアップ動作またはプールダウン動作が行われる。
【００７３】従って、単位データ信号ＤOUTがデータ出
力パッドに伝達される時、各出力駆動部のプールアップ
動作またはプールダウン動作によりデータ出力パッド６
１８に流れる電流量は、正常動作モードと比較して１／
ｎに減少する。従って、バーン−インテストモードで定
格電源電圧ＶＤＤよりずっと高い電源電圧が供給されて
も、データ出力パッド６１８には過度な電流が流れな
い。
力パッドに伝達される時、各出力駆動部のプールアップ
動作またはプールダウン動作によりデータ出力パッド６
１８に流れる電流量は、正常動作モードと比較して１／
ｎに減少する。従って、バーン−インテストモードで定
格電源電圧ＶＤＤよりずっと高い電源電圧が供給されて
も、データ出力パッド６１８には過度な電流が流れな
い。
【００７４】バーン−インテストモードのリードサイク
ルは、正常動作モードのリードサイクルより１０倍以上
長い。例えば、バーン−インテストモードのリードサイ
クルは１μs以上であり、正常動作モードのリードサイ
クルは０．１μs以内である。従って、バーン−インテ
ストモードにおいて、本発明によるデータ出力バッファ
の電流駆動能力が減少しても、データ出力パッド６１８
にバーン−インテストに必要な十分量の電流が供給され
る。
ルは、正常動作モードのリードサイクルより１０倍以上
長い。例えば、バーン−インテストモードのリードサイ
クルは１μs以上であり、正常動作モードのリードサイ
クルは０．１μs以内である。従って、バーン−インテ
ストモードにおいて、本発明によるデータ出力バッファ
の電流駆動能力が減少しても、データ出力パッド６１８
にバーン−インテストに必要な十分量の電流が供給され
る。
【００７５】
【発明の効果】本発明は以上のように構成されたので、
請求項１に係る発明によると、バーン−インテストモー
ドにおいて、各出力駆動部のプールアップ動作及びプー
ルダウン動作によりデータ出力パッドに流れる電流量
は、正常動作モードと比較して１／ｎに減少できるので
定格電源電圧より高い電源電圧が供給されてもデータ出
力パッドに過度な電流が集中することを防止でき、安定
したバーン−インテストを行うことができる。また、バ
ーン−インテストモードのリードサイクルは、正常動作
モードのリードサイクルより１０倍以上長いので、バー
ン−インテストモードにおいて、データ出力バッファの
電流駆動能力が減少しても、データ出力パッドにバーン
−インテストに必要な十分量の電流を供給することがで
きる。
請求項１に係る発明によると、バーン−インテストモー
ドにおいて、各出力駆動部のプールアップ動作及びプー
ルダウン動作によりデータ出力パッドに流れる電流量
は、正常動作モードと比較して１／ｎに減少できるので
定格電源電圧より高い電源電圧が供給されてもデータ出
力パッドに過度な電流が集中することを防止でき、安定
したバーン−インテストを行うことができる。また、バ
ーン−インテストモードのリードサイクルは、正常動作
モードのリードサイクルより１０倍以上長いので、バー
ン−インテストモードにおいて、データ出力バッファの
電流駆動能力が減少しても、データ出力パッドにバーン
−インテストに必要な十分量の電流を供給することがで
きる。
【００７６】また、請求項７に係る発明によると、バー
ン−インテストモードにおいて、第１出力駆動部と第２
出力駆動部の内いずれか１つのみが活性化されデータ出
力バッファの電流駆動能力を正常動作モードの１／２に
減少できるのでデータ出力パッドに過度な電流が集中す
ることを防止でき、安定したバーン−インテストを行う
ことができる。また、出力駆動部の個数が少なくなると
共に駆動制御部の構成を簡単にして、データ出力バッフ
ァの構造を簡単にすることができる。
ン−インテストモードにおいて、第１出力駆動部と第２
出力駆動部の内いずれか１つのみが活性化されデータ出
力バッファの電流駆動能力を正常動作モードの１／２に
減少できるのでデータ出力パッドに過度な電流が集中す
ることを防止でき、安定したバーン−インテストを行う
ことができる。また、出力駆動部の個数が少なくなると
共に駆動制御部の構成を簡単にして、データ出力バッフ
ァの構造を簡単にすることができる。
【図１】本発明によるデータ出力バッファを示した回路
図である。
図である。
【図２】本発明によるデータ出力バッファの駆動制御部
を示した回路図である。
を示した回路図である。
【図３】本発明によるデータ出力バッファの動作特性を
示したタイミングダイアグラムである。
示したタイミングダイアグラムである。
【図４】本発明によるデータ出力バッファの他の実施例
を示したブロック図である。
を示したブロック図である。
【図５】本発明によるデータ出力バッファの他の実施例
における駆動制御部を示した回路図である。
における駆動制御部を示した回路図である。
【図６】本発明によるデータ出力バッファの他の実施例
における動作特性を示したタイミングダイアグラムであ
る。
における動作特性を示したタイミングダイアグラムであ
る。
【図７】従来のデータ出力バッファを示した回路図であ
る。
る。
【図８】従来のデータ出力バッファの動作特性を示した
タイミングダイアグラムである。
タイミングダイアグラムである。
３１２，６１２…第１出力駆動部 ３１４，６１４…第２出力駆動部 ６１６…第ｎ出力駆動部 ３１０，６１０…駆動制御部 ７２８…デコーダー ３１８，４０４，７０８…アンドゲート ３１６，３２６，４０６，４１０，７１０，７１２…ナ
ンドゲート ３２０，３３０…プールアップ素子 ３２２，３３２…プールダウン素子 １２０，３３４…データ出力パッド
ンドゲート ３２０，３３０…プールアップ素子 ３２２，３３２…プールダウン素子 １２０，３３４…データ出力パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (13)
- 【請求項１】 データ信号と出力イネーブル信号とが入
力され、前記出力イネーブル信号が論理１である時に前
記データ信号と同一の論理値のプールアップ信号と前記
データ信号の論理値を反転させたプールダウン信号とを
送出する入力部と、 バーン−インイネーブル信号とアドレス遷移検出信号と
ライトバー信号とが入力され複数個の駆動制御信号を１
つずつ順次に活性化させる駆動制御部と、 前記入力部から送出されるプールアップ信号及びプール
ダウン信号と前記駆動制御部から出力される駆動制御信
号とが入力され、前記駆動制御信号が活性化される時に
前記データ信号の論理値によってプールアップ動作また
はプールダウン動作が行われる複数個の出力駆動部と、
を含むデータ出力バッファ。 - 【請求項２】 前記駆動制御部は、 前記アドレス遷移検出信号と前記ライトバー信号とのア
ンド演算結果をクロックとして用いて前記バーン−イン
イネーブル信号をカウントイネーブル信号として用いる
ｎビットのカウンターと、 前記各カウンターからの出力をデコーディングするデコ
ーダーと、を含む請求項１記載のデータ出力バッファ。 - 【請求項３】 前記駆動制御部は、 前記アドレス遷移検出信号と前記ライトバーとが入力さ
れる第１アンドゲートと、 前記第１アンドゲートからの出力をクロックとして用
い、前記バーン−インイネーブル信号を入力して第１出
力を発生させ、該第１出力を反転した信号と前記バーン
−インイネーブル信号とが第１ナンドゲートに入力する
ように構成される第１Ｊ−Ｋフリップフロップと、 前記第１アンドゲートからの出力をクロックとして用
い、前段のＪ−Ｋフリップフロップへの入力と前記Ｊ−
Ｋフリップフロップからの出力とのアンド演算結果を入
力して第２出力を発生させ、該第２出力を反転した信号
と前記バーン−インイネーブル信号とが第２ナンドゲー
トに入力されるように構成されるｎ−１個の第２Ｊ−Ｋ
フリップフロップと、 前記各カウンターからの出力をデコーディングするデコ
ーダーと、を含む請求項１記載のデータ出力バッファ。 - 【請求項４】 前記デコーダからの出力が前記駆動制御
信号である請求項３記載のデータ出力バッファ。 - 【請求項５】 前記複数個の出力駆動部におけるそれぞ
れの電流駆動能力の和が、正常動作モードにおいて提供
される電流駆動能力と同一またはそれ以上である請求項
１記載のデータ出力バッファ。 - 【請求項６】 前記出力駆動部は、 前記駆動制御部から最初に出力する第１駆動制御信号と
前記プールアップ信号とが入力される第３ナンドゲート
と、 前記第１駆動制御信号と前記プールダウン信号とが入力
される第２アンドゲートと、 前記第３ナンドゲートからの出力信号により制御され出
力端をプールアップさせる第１プールアップ素子と、 前記第２アンドゲートからの出力信号により制御され前
記出力端をプールダウンさせる第１プールダウン素子
と、を含んでなる請求項１記載のデータ出力バッファ。 - 【請求項７】 データ信号と出力イネーブル信号とが入
力され、前記出力イネーブル信号が論理１である時に前
記データ信号と同一の論理値のプールアップ信号と前記
データ信号の論理値を反転させたプールダウン信号とを
送出する入力部と、 バーン−インイネーブル信号とアドレス遷移検出信号と
ライトバー信号とにより作られる第１駆動制御信号と第
２駆動制御信号とを交互に活性化させる駆動制御部と、 前記入力部から送出されるプールアップ信号とプールダ
ウン信号とが入力されており前記駆動制御部から出力さ
れる第１駆動制御信号によりイネーブルされ、前記デー
タ信号の論理値によってプールアップ動作またはプール
ダウン動作が行われる第１出力駆動部と、 前記入力部から送出されるプールアップ信号とプールダ
ウン信号とが入力されており前記駆動制御部から出力さ
れる第２駆動制御信号によりイネーブルされ、前記デー
タ信号の論理値によってプールアップ動作またはプール
ダウン動作が行われる第２出力駆動部と、を含むデータ
出力バッファ。 - 【請求項８】 前記駆動制御部は、 前記アドレス遷移検出信号と前記ライトバー信号とが入
力される第３アンドゲートと、 前記バーン−インイネーブル信号が入力され前記第３ア
ンドゲートからの出力をクロックとして用いるＪ−Ｋフ
リップフロップと、 前記Ｊ−Ｋフリップフロップからの出力を反転した信号
と前記のバーン−インイネーブル信号とが入力され前記
の第１駆動制御信号を出力する第４ナンドゲートと、 前記Ｊ−Ｋフリップフロップからの出力と前記バーン−
インイネーブル信号とが入力され前記の第２駆動制御信
号を出力する第５ナンドゲートと、を含んでなる請求項
７記載のデータ出力バッファ。 - 【請求項９】 前記第１出力駆動部と前記第２出力駆動
部におけるそれぞれの電流駆動能力の和が、正常動作モ
ードにおいて提供される電流駆動能力と同一またはそれ
以上である請求項７記載のデータ出力バッファ。 - 【請求項１０】 前記第１出力駆動部は、 前記第１駆動制御信号及び前記プールアップ信号が論理
１である時にターンオンされる第１プールアップ素子
と、 前記第１駆動制御信号及び前記プールダウン信号が論理
１である時にターンオンされる第１プールダウン素子
と、を含んでなる請求項７記載のデータ出力バッファ。 - 【請求項１１】 前記第２出力駆動部は、 前記第２駆動制御信号及び前記プールアップ信号が論理
１である時にターンオンされる第２プールアップ素子
と、 前記第２駆動制御信号及び前記のプールダウン信号が論
理１である時にターンオンされる第２プールダウン素子
と、を含んでなる請求項７記載のデータ出力バッファ。 - 【請求項１２】 前記第１出力駆動部は、 前記第１駆動制御信号と前記プールアップ信号とが入力
される第３ナンドゲートと、 前記第１駆動制御信号と前記プールダウン信号とが入力
される第２アンドゲートと、 前記第３ナンドゲートからの出力信号により制御され出
力端をプールアップさせる第１プールアップ素子と、 前記第２アンドゲートからの出力信号により制御され前
記出力端をプールダウンさせる第１プールダウン素子
と、を含んでなる請求項７記載のデータ出力バッファ。 - 【請求項１３】 前記第２出力駆動部は、 前記第１駆動制御信号と前記プールアップ信号とが入力
される第６ナンドゲートと、 前記第１駆動制御信号と前記プールダウン信号とが入力
される第３アンドゲートと、 前記第６ナンドゲートからの出力信号により制御され前
記出力端をプールアップさせる第２プールアップ素子
と、 前記第３アンドゲートからの出力信号により制御され前
記出力端をプールダウンさせる第２プールダウン素子
と、を含んでなる請求項７記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1220/1999 | 1999-01-18 | ||
| KR1019990001220A KR100310418B1 (ko) | 1999-01-18 | 1999-01-18 | 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215691A true JP2000215691A (ja) | 2000-08-04 |
| JP4277293B2 JP4277293B2 (ja) | 2009-06-10 |
Family
ID=19571545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008788A Expired - Lifetime JP4277293B2 (ja) | 1999-01-18 | 2000-01-18 | データ出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6442716B1 (ja) |
| JP (1) | JP4277293B2 (ja) |
| KR (1) | KR100310418B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816131B1 (ko) * | 2001-09-03 | 2008-03-21 | 주식회사 하이닉스반도체 | 출력 드라이버 회로 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807109B2 (en) * | 2001-12-05 | 2004-10-19 | Renesas Technology Corp. | Semiconductor device suitable for system in package |
| JP2006245216A (ja) * | 2005-03-02 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| JP2008009991A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | テスト用デュアルインラインメモリモジュール及びそのテストシステム |
| KR100890386B1 (ko) * | 2007-06-26 | 2009-03-25 | 주식회사 하이닉스반도체 | 데이터 출력장치 및 이를 포함하는 반도체 메모리장치 |
| KR101825114B1 (ko) * | 2011-11-07 | 2018-03-14 | 삼성전자주식회사 | 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들 |
| KR102424450B1 (ko) | 2016-02-22 | 2022-07-25 | 에스케이하이닉스 주식회사 | 입출력회로 및 이를 이용한 집적회로 |
| KR20190103593A (ko) * | 2018-02-28 | 2019-09-05 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| CN116718898A (zh) * | 2023-08-11 | 2023-09-08 | 深圳市思远半导体有限公司 | 芯片、芯片的输入输出多态检测方法及相关设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950003014B1 (ko) * | 1992-07-31 | 1995-03-29 | 삼성전자 주식회사 | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 |
| US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
| JPH0955098A (ja) * | 1995-08-15 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5745499A (en) * | 1995-10-11 | 1998-04-28 | Micron Technology, Inc. | Supervoltage detection circuit having a multi-level reference voltage |
| JP3728356B2 (ja) * | 1996-11-05 | 2005-12-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5995010A (en) * | 1997-01-02 | 1999-11-30 | Texas Instruments Incorporated | Output buffer providing testability |
| US6157223A (en) * | 1997-12-23 | 2000-12-05 | Texas Instruments Incorporated | Output buffer with switching PMOS drivers |
-
1999
- 1999-01-18 KR KR1019990001220A patent/KR100310418B1/ko not_active Expired - Fee Related
-
2000
- 2000-01-14 US US09/482,678 patent/US6442716B1/en not_active Expired - Fee Related
- 2000-01-18 JP JP2000008788A patent/JP4277293B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816131B1 (ko) * | 2001-09-03 | 2008-03-21 | 주식회사 하이닉스반도체 | 출력 드라이버 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000050999A (ko) | 2000-08-16 |
| KR100310418B1 (ko) | 2001-11-02 |
| US6442716B1 (en) | 2002-08-27 |
| JP4277293B2 (ja) | 2009-06-10 |
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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