JP2000215692A

JP2000215692A - 半導体記憶装置

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Publication number: JP2000215692A
Application number: JP11008522A
Authority: JP
Inventors: Hiroaki Hashimoto; 洋明橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-01-14
Filing date: 1999-01-14
Publication date: 2000-08-04
Anticipated expiration: 2019-01-14
Also published as: JP3495276B2; KR20000062463A; US6446227B1; KR100311586B1

Abstract

(57)【要約】【課題】データ圧縮回路の必要な信号線数が少なく信
号配線の形成のための面積が削減され、かつ、回路構成
が簡易となりデータ圧縮回路形成の面積が削減され、全
体的にチップ面積を縮小することが可能な半導体記憶装
置を提供する。【解決手段】データアンプDAP0はnチャンネルトラン
ジスタTNA,pチャンネルトランジスタTPA,アンプ回路AM
P,インバータMP,MNで構成されている。nチャンネルトラ
ンジスタTPAは、配線LT0を電圧Vsにプリチャージし、ソ
ースが電圧Vsに、ドレインが配線LT0に接続されてい
る。データアンプDAP0〜DAP15は、データ線GTI/O(T)と
基準線GTI/O(N)との電位差の増幅結果を、配線LT0〜LT1
5へ各々データ信号RWBST0〜RWBST15として出力し、デー
タアンプDAP1〜DAP15の各々のアンプAMPがデータ線GTI/
O(T)と基準線GTI/O(N)との電位差の増幅結果により、ｐ
チャンネルトランジスタTNAのON/OFF制御を行い、配線L
Nのデータ信号RWBSNの制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リードデータを圧
縮して出力し、テスト時間を短縮させるデータ圧縮回路
を有する半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置のテストは、テス
ト時間短縮のため、ＬＳＩテスターにより同時に複数個
毎に行っていた。しかし、テストに用いられるＬＳＩテ
スターが有する測定端子数が限られており、同時にテス
トを行える半導体記憶装置の数が半導体記憶装置の持つ
出力端子数で制限されてしまう。

【０００３】例えば、６４端子を同時にテスト可能なＬ
ＳＩテスターにおいて、８ビットの出力端子数を有する
半導体記憶装置は、同時に８個しかテストが行えない。
また、６４端子を同時にテスト可能なＬＳＩテスターに
おいて、１６ビットの出力端子数を有する半導体記憶装
置は、同時に４個しかテストが行えない。

【０００４】現在、マイクロコンピュータなどのデータ
処理のビット数が増加しているため、より以上に出力端
子数が増加することが考えられる。同時に、半導体製造
におけるプロセス技術の進歩により、半導体記憶装置当
たりの記憶容量が増加している。特に、ダイナミック・
ランダムアクセス・メモリ（ＤＲＡＭ）では、記憶用キ
ャパシタに保持した電荷の保持特性をテストする必要が
ある。本テストはメモリセルにデータを書き込んでか
ら、例えば数秒後に読み出しを行い、書き込んだ情報と
同一の情報が読み出されたか否かを判定するものであ
る。このため、本テストを１つの半導体記憶装置毎に、
あるいは１メモリセル毎にテストしていたのでは、数時
間かかってしまう。

【０００５】従って、出力端子数が６４端子数を有する
半導体記憶装置の場合、一度にテスト出来る半導体記憶
装置の数は、６４端子を同時にテスト可能なＬＳＩテス
ターにおいて、１個となってしまう。ＬＳＩテスターの
同時にテスト可能な測定端子数を増加させることが考え
られるが、高速に高精度な特性試験を行うため、測定端
子数を増加させることは、非常に高価な設備投資とな
る。また、今後半導体記憶装置の出力端子数がいくつと
なるかは、明確でないため、テストビット数をいくつま
で増加させる必要が有るかの判定は不可能である。

【０００６】このため、半導体記憶装置のテストを行う
際、同時に多ビットのテストを少ない出力端子数で行う
方法として、データ圧縮テストモードが用いられてい
る。すなわち、１６ビットの出力端子数を有する半導体
記憶装置において、１６ビットのデータをデータ圧縮し
て２ビットとし、２つの出力端子から出力する。この結
果、６４端子を同時にテスト可能なＬＳＩテスターは、
１個のテスト時間を変更させずに同時に３２個の半導体
記憶装置のテストを行うことが可能となる。

【０００７】このとき、通常予め定められた１つまたは
２つの入出力端子からデータを入力させ、半導体記憶装
置内部において、並列に半導体記憶装置のデータの入出
力端子数分、例えば１６ビットのデータ分の１６個の入
出力端子があれば１６ビットずつ、同じデータをメモリ
セルへ書き込む。そして、メモリセルに記憶されている
データを読み出すとき、１６ビットのデータの値を圧縮
し、圧縮された結果の値を用いて、メモリセルに正確に
データが蓄積されていたか否かの判定を行う。以上のテ
スト方法をパラレルテストとする。

【０００８】例えば、上述したデータ圧縮を行う手段を
図８，図９及び図１０を用いて説明する。図８及び図９
は、従来の１６ビット（データ端子ＴＤ０〜データ端子
ＴＤ１５）の出力端子を有する半導体記憶装置のデータ
圧縮回路１００の構成を示すブロック図である。図１０
は、図８及び図９に示すデータ圧縮回路を搭載した半導
体記憶装置（ＤＲＡＭ；ダイナミック・ランダム・アク
セス。メモリ）の構成を示す概念図である。

【０００９】この図１０において、メモリのセル領域
は、メモリバンクＢＡＮＫ１００〜メモリバンクＢＡＮ
Ｋ１０３の４つの領域に分割されており、さらに各メモ
リバンクはそれぞれ４つのブロックにより構成されてい
る。ここで、メモリバンクＢＡＮＫ１００〜メモリバン
クＢＡＮＫ１０３は、同様の構成をしており、外部から
入力されるアドレス信号により動作のイネーブル状態が
選択される。

【００１０】このため、メモリバンクＢＡＮＫ１００〜
メモリバンクＢＡＮＫ１０３メモリバンクにおいて、メ
モりバンクＢＡＮＫ１００を代表として詳細に説明し、
他のメモリバンクにおいてメモりバンクＢＡＮＫ１００
の構成と同様な構成要素については同一の符号を付して
詳細な説明を省略する。

【００１１】メモリバンクＢＡＮＫ１００は、メモリブ
ロックＭＢ１００〜メモリブロックＭＢ１０３で構成さ
れている。ＸデコーダＸＤＥＣ１００は、外部から入力
されるアドレス信号に基づき、所定のワード線を活性化
する。ＹデコーダＹＤＥＣ１００は、外部から入力され
るアドレス信号に基づき、所定のビット線をグローバル
Ｉ／Ｏ線に接続するカラムスイッチ（Ｙスイッチ）を活
性化する。

【００１２】メモリブロックＭＢ１００には、４本のグ
ローバルＩ／Ｏ線ＧＩＯ１００〜グローバルＩ／Ｏ線Ｇ
ＩＯ１０３（各々データ端子ＴＤ０〜データ端子ＴＤ３
に対応）が設けられ、それぞれデータアンプＤＡＰ１０
０〜データアンプＤＡＰ１０３におのおの接続されてい
る。このデータアンプＤＡＰ１００〜データアンプＤＡ
Ｐ１０３は、データの読み出し時において、半導体記憶
装置のメモリセルに記憶されているデータを読み出した
とき、カラムスイッチにより選択されたビット線上のデ
ータの電圧値を増幅する。

【００１３】同様に、メモリブロックＭＢ１０１〜メモ
リブロックＭＢ１０３には、それぞれグローバルＩ／Ｏ
線ＧＩＯ１０４〜グローバルＩ／Ｏ線ＧＩＯ１０７（各
々データ端子ＴＤ４〜データ端子ＴＤ７に対応），グロ
ーバルＩ／Ｏ線ＧＩＯ１０８〜グローバルＩ／Ｏ線ＧＩ
Ｏ１１１（各々データ端子ＴＤ８〜データ端子ＴＤ１１
に対応），グローバルＩ／Ｏ線ＧＩＯ１１２〜グローバ
ルＩ／Ｏ線ＧＩＯ１１５（各々データ端子ＴＤ１２〜デ
ータ端子ＴＤ１５に対応）が設けられている。

【００１４】また、グローバルＩ／Ｏ線ＧＩＯ１０４〜
グローバルＩ／Ｏ線ＧＩＯ１０７，グローバルＩ／Ｏ線
ＧＩＯ１０８〜グローバルＩ／Ｏ線ＧＩＯ１１１，グロ
ーバルＩ／Ｏ線ＧＩＯ１１２〜グローバルＩ／Ｏ線ＧＩ
Ｏ１１５は、それぞれデータアンプＤＡＰ１０４〜デー
タアンプＤＡＰ１０７，データアンプＤＡＰ１０８〜デ
ータアンプＤＡＰ１１１，データアンプＤＡＰ１１２〜
データアンプＤＡＰ１１５におのおの接続されている。

【００１５】例えば、図１０に示すメモリブロックＭＢ
１００における所定のメモリセルが、ＸデコーダＸＤＥ
Ｃ１００により相当するワード線が活性化され、Ｙデコ
ーダ１００により相当するカラムスイッチが活性化され
て選択され、グローバルＩ／Ｏ線ＧＩＯ１００〜グロー
バルＩ／Ｏ線ＧＩＯ１０３へそれぞれ上記メモリセルに
記憶されているデータの電圧値が読み出される。

【００１６】そして、データアンプＤＡＰ１００〜デー
タアンプＤＡＰ１０３は、各々グローバルＩ／Ｏ線ＧＩ
Ｏ１００〜グローバルＩ／Ｏ線ＧＩＯ１０３（各々デー
タ端子ＴＤ０〜データ端子ＴＤ３に対応）から読み出さ
れたデータに対応する電圧値を増幅する。これにより、
データアンプＤＡＰ１００は、データ信号ＲＷＢＳＴ１
００と、データ信号ＲＷＢＳＴ１００の反転されたデー
タ信号ＲＷＢＳＮ１００とを各々配線ＬＴ１００及び配
線ＬＮ１００へ出力する。

【００１７】同様に、データアンプＤＡＰ１０１〜デー
タアンプＤＡＰ１０３は、各々データ信号ＲＷＢＳＴ１
０１〜データ信号ＲＷＢＳＴ１０３及び、データ信号Ｒ
ＷＢＳＴ１０１〜データ信号ＲＷＢＳＴ１０３の反転さ
れたデータ信号ＲＷＢＳＮ１０１〜データ信号ＲＷＢＳ
Ｎ１０３を各々配線ＬＴ１０１〜配線ＬＴ１０３及び配
線ＬＮ１０１〜配線ＬＮ１０３へ出力する。

【００１８】また、メモリブロックＭＢ１０１における
所定のメモリセルが、ＸデコーダＸＤＥＣ１００により
相当するワード線が活性化され、Ｙデコーダ１００によ
り相当するカラムスイッチを活性化されて選択され、グ
ローバルＩ／Ｏ線ＧＩＯ１０４〜グローバルＩ／Ｏ線Ｇ
ＩＯ１０７へそれぞれ上記メモリセルに記憶されている
データの電圧値が読み出される。

【００１９】そして、データアンプＤＡＰ１０４〜デー
タアンプＤＡＰ１０７は、各々グローバルＩ／Ｏ線ＧＩ
Ｏ１０４〜グローバルＩ／Ｏ線ＧＩＯ１０７（各々デー
タ端子ＴＤ４〜データ端子ＴＤ７に対応）から読み出さ
れたデータに対応する電圧値を増幅する。これにより、
データアンプＤＡＰ１０４は、データ信号ＲＷＢＳＴ１
０４と、データ信号ＲＷＢＳＴ１０４の反転されたデー
タ信号ＲＷＢＳＮ１０４とを各々配線ＬＴ１０４及び配
線ＬＮ１０４へ出力する。

【００２０】同様に、データアンプＤＡＰ１０５〜デー
タアンプＤＡＰ１０７は、各々データ信号ＲＷＢＳＴ１
０５〜データ信号ＲＷＢＳＴ１０７及び、データ信号Ｒ
ＷＢＳＴ１０５〜データ信号ＲＷＢＳＴ１０７の反転さ
れたデータ信号ＲＷＢＳＮ１０５〜データ信号ＲＷＢＳ
Ｎ１０７を各々配線ＬＴ１０５〜配線ＬＴ１０７及び配
線ＬＮ１０５〜配線ＬＮ１０７へ出力する。

【００２１】さらに、メモリブロックＭＢ１０２におけ
る所定のメモリセルが、ＸデコーダＸＤＥＣ１００によ
り相当するワード線が活性化され、Ｙデコーダ１００に
より相当するカラムスイッチを活性化されて選択され、
グローバルＩ／Ｏ線ＧＩＯ１０８〜グローバルＩ／Ｏ線
ＧＩＯ１１１へそれぞれ上記メモリセルに記憶されてい
るデータの電圧値が読み出される。

【００２２】そして、データアンプＤＡＰ１０８〜デー
タアンプＤＡＰ１１１は、各々グローバルＩ／Ｏ線ＧＩ
Ｏ１０８〜グローバルＩ／Ｏ線ＧＩＯ１１１（各々デー
タ端子ＴＤ８〜データ端子ＴＤ１１に対応）から読み出
されたデータに対応する電圧値を増幅する。これによ
り、データアンプＤＡＰ１０８は、データ信号ＲＷＢＳ
Ｔ１０８と、データ信号ＲＷＢＳＴ１０８の反転された
データ信号ＲＷＢＳＮ１０８とを各々配線ＬＴ１０８及
び配線ＬＮ１０８へ出力する。

【００２３】同様に、データアンプＤＡＰ１０９〜デー
タアンプＤＡＰ１１１は、各々データ信号ＲＷＢＳＴ１
０９〜データ信号ＲＷＢＳＴ１１１及び、データ信号Ｒ
ＷＢＳＴ１０９〜データ信号ＲＷＢＳＴ１１１の反転さ
れたデータ信号ＲＷＢＳＮ１０９〜データ信号ＲＷＢＳ
Ｎ１１１を各々配線ＬＴ１０９〜配線ＬＴ１１１及び配
線ＬＮ１０９〜配線ＬＮ１１１へ出力する。

【００２４】また、さらに、メモリブロックＭＢ１０３
における所定のメモリセルが、ＸデコーダＸＤＥＣ１０
０により相当するワード線が活性化され、Ｙデコーダ１
００により相当するカラムスイッチを活性化されて選択
され、グローバルＩ／Ｏ線ＧＩＯ１１２〜グローバルＩ
／Ｏ線ＧＩＯ１１５へそれぞれ上記メモリセルに記憶さ
れているデータの電圧値が読み出される。

【００２５】そして、データアンプＤＡＰ１１２〜デー
タアンプＤＡＰ１１５は、各々グローバルＩ／Ｏ線ＧＩ
Ｏ１１２〜グローバルＩ／Ｏ線ＧＩＯ１１５（各々デー
タ端子ＴＤ１２〜データ端子ＴＤ１５に対応）から読み
出されたデータに対応する電圧値を増幅する。これによ
り、データアンプＤＡＰ１１２は、データ信号ＲＷＢＳ
Ｔ１１２と、データ信号ＲＷＢＳＴ１１２の反転された
データ信号ＲＷＢＳＮ１１２とを各々配線ＬＴ１１２及
び配線ＬＮ１１２へ出力する。

【００２６】同様に、データアンプＤＡＰ１１３〜デー
タアンプＤＡＰ１１５は、各々データ信号ＲＷＢＳＴ１
１３〜データ信号ＲＷＢＳＴ１１５及び、データ信号Ｒ
ＷＢＳＴ１１３〜データ信号ＲＷＢＳＴ１１５の反転さ
れたデータ信号ＲＷＢＳＮ１１３〜データ信号ＲＷＢＳ
Ｎ１１５を各々配線ＬＴ１１３〜配線ＬＴ１１５及び配
線ＬＮ１１３〜配線ＬＮ１１５へ出力する。

【００２７】以上説明したように、メモリバンクＢＡＮ
Ｋ１００の各メモリセルに記憶されているデータは、デ
ータ信号ＲＷＢＳＴ１００〜データ信号ＲＷＢＳＴ１１
５及び、データ信号ＲＷＢＳＮ１００〜データ信号ＲＷ
ＢＳＮ１１５として、配線ＬＴ１００〜配線ＬＴ１１５
及び配線ＬＮ１００〜配線ＬＮ１１５に出力される。

【００２８】また、メモリバンクＢＡＮＫ１０１〜メモ
リバンク１０３も外部アドレスに応じて、上述したメモ
リバンクＢＡＮＫ１００と同様に、各メモリセルに記憶
されているデータをデータ信号ＲＷＢＳＴ１００〜デー
タ信号ＲＷＢＳＴ１１５及び、データ信号ＲＷＢＳＴ１
００〜データ信号ＲＷＢＳＴ１１５の反転されたデータ
信号ＲＷＢＳＮ１００〜データ信号ＲＷＢＳＮ１１５と
して、各々配線ＬＴ１００〜配線ＬＴ１１５及び配線Ｌ
Ｎ１００〜配線ＬＮ１１５へ出力する。

【００２９】これにより、図８及び図９に示すデータ圧
縮回路１００は、配線ＬＴ１００〜配線ＬＴ１１５及び
配線ＬＮ１００〜配線ＬＮ１１５を介して入力される、
データアンプＤＡＰ１００〜データアンプＤＡＰ１１５
から各々出力されたデータ信号ＲＷＢＳＴ１００〜デー
タ信号ＲＷＢＳＴ１１５、及びデータ信号ＲＷＢＳＮ１
００〜データ信号ＲＷＢＳＮ１１５を圧縮する。

【００３０】そして、この圧縮の結果として出力される
圧縮データに基づき、メモリバンク１００〜メモリバン
クＢＡＮＫ１０３の各メモリセルにデータが正確に記憶
されているか否かの判定を行う。このメモリセルの記憶
データの判定動作について、図８を用いて以下に詳細に
説明する。

【００３１】図８及び図９に示すデータ圧縮回路１００
は、メモリバンク１００〜メモリバンクＢＡＮＫ１０３
の各データアンプＤＡＰ１００〜データアンプＤＡＰ１
０７から出力されたデータ信号ＲＷＢＳＴ１００〜デー
タ信号ＲＷＢＳＴ１０７、及びデータ信号ＲＷＢＳＮ１
００〜データ信号ＲＷＢＳＮ１０７の８ビットデータを
１ビットに圧縮する。ここで、ＲＷＢＳＴ１００とＲＷ
ＢＳＮ１００とで、１ビット分のデータを示している。

【００３２】同様に、この、データ圧縮回路１００は、
メモリバンク１００〜メモリバンクＢＡＮＫ１０３の各
データアンプＤＡＰ１０８〜データアンプＤＡＰ１１５
から出力されたデータ信号ＲＷＢＳＴ１０８〜データ信
号ＲＷＢＳＴ１１５、及びデータ信号ＲＷＢＳＮ１０８
〜データ信号ＲＷＢＳＮ１１５の８ビットデータを１ビ
ットに圧縮する。

【００３３】例えば、端子Ｔ１０１へ制御信号ＲＳＴが
「Ｈ」で入力され、ラッチＬＴＨ１００がリセットさ
れ、ラッチＬＴＨ１００の出力端子Ｑの出力は「Ｌ」レ
ベルとなる。ここで、ラッチＬＴＨ１００は、制御端子
Ｓに「Ｈ」が入力されると出力端子Ｑに「Ｈ」が出力さ
れ、制御端子Ｒに「Ｈ」が入力されると出力端子Ｑに
「Ｌ」が出力される。

【００３４】また、端子Ｔ１００に制御信号ＰＴＥＳＴ
が「Ｈ」で入力され、半導体記憶装置はパラレルテスト
状態となる。このとき、全てのメモリセルに「Ｈ」のデ
ータが書き込まれているとする。

【００３５】外部からアドレス信号が入力され、データ
アンプＤＡＰ１００〜データアンプＤＡＰ１１５より、
各々データ信号ＲＷＢＳＴ１００〜データ信号ＲＷＢＳ
Ｔ１１５、及びデータ信号ＲＷＢＳＮ１００〜データ信
号ＲＷＢＳＮ１１５が出力される。

【００３６】ここで、データ信号ＲＷＢＳＴ１００〜デ
ータ信号ＲＷＢＳＴ１０７及びデータ信号ＲＷＢＳＮ１
００〜データ信号ＲＷＢＳＮ１０７と、データ信号ＲＷ
ＢＳＴ１０８〜データ信号ＲＷＢＳＴ１１５、及びデー
タ信号ＲＷＢＳＮ１０８〜データ信号ＲＷＢＳＮ１１５
との圧縮処理及び結果判定は同様なので、データ信号Ｒ
ＷＢＳＴ１００〜データ信号ＲＷＢＳＴ１０７及びデー
タ信号ＲＷＢＳＮ１００〜データ信号ＲＷＢＳＮ１０７
の圧縮処理及び結果判定について説明する。

【００３７】ここで、アドレス信号で選択されたメモリ
セルに記憶されているデータが読み出され、読み出され
た結果が、データ信号ＲＷＢＳＴ１００〜データ信号Ｒ
ＷＢＳＴ１０７が全て「Ｈ」であり、データ信号ＲＷＢ
ＳＮ１００〜データ信号ＲＷＢＳＮ１０７が全て「Ｌ」
であるとする。この結果、ナンド回路ＮＡＮＤ１００、
ナンド回路ＮＡＮＤ１０３及びナンド回路ＮＡＮＤ１０
６のそれぞれの出力は、「Ｌ」となる。

【００３８】逆に、ナンド回路ＮＡＮＤ１０１，ナンド
回路ＮＡＮＤ１０４及びナンド回路ＮＡＮＤ１０７のそ
れぞれの出力は、「Ｈ」となる。この結果、ナンド回路
ＮＡＮＤ１０２，ナンド回路ＮＡＮＤ１０５及びナンド
回路ＮＡＮＤ１０８の出力は、「Ｈ」となる。これによ
り、ナンド回路ＮＡＮＤ１０９の出力は、「Ｌ」とな
る。従って、ラッチＬＴＨ１００の出力が変化せず、メ
モリセルのデータ出力の判定結果は、「良品」と判定さ
れる。

【００３９】次に、アドレス信号で選択されたメモリセ
ルに記憶されているデータが読み出され、読み出された
結果が、データ信号ＲＷＢＳＴ１００〜データ信号ＲＷ
ＢＳＴ１０７が全て「Ｌ」であり、データ信号ＲＷＢＳ
Ｎ１００〜データ信号ＲＷＢＳＮ１０７が全て「Ｈ」で
あるとする。この結果、ナンド回路ＮＡＮＤ１００、ナ
ンド回路ＮＡＮＤ１０３及びナンド回路ＮＡＮＤ１０６
のそれぞれの出力は、「Ｈ」となる。

【００４０】逆に、ナンド回路ＮＡＮＤ１０１，ナンド
回路ＮＡＮＤ１０４及びナンド回路ＮＡＮＤ１０７のそ
れぞれの出力は、「Ｌ」となる。この結果、ナンド回路
ＮＡＮＤ１０２，ナンド回路ＮＡＮＤ１０５及びナンド
回路ＮＡＮＤ１０８の出力は、「Ｈ」となる。これによ
り、ナンド回路ＮＡＮＤ１０９の出力は、「Ｌ」とな
る。従って、ラッチＬＴＨ１００の出力が変化せず、メ
モリセルのデータ出力の判定結果は、「良品」と判定さ
れる。

【００４１】一方、アドレス信号で選択されたメモリセ
ルに記憶されているデータが読み出され、読み出された
結果が、データ信号ＲＷＢＳＴ１００〜データ信号ＲＷ
ＢＳＴ１０６及びデータ信号ＲＷＢＳＮ１０７が「Ｌ」
であり、データ信号ＲＷＢＳＮ１００〜データ信号ＲＷ
ＢＳＮ１０６及びデータ信号ＲＷＢＳＴ１０７が「Ｈ」
であるとする。この結果、ナンド回路ＮＡＮＤ１００，
ナンド回路ＮＡＮＤ１０３，ナンド回路ＮＡＮＤ１０６
及びナンド回路ＮＡＮＤ１０７のそれぞれの出力は、
「Ｈ」となる。

【００４２】また、ナンド回路ＮＡＮＤ１０１及びナン
ド回路ＮＡＮＤ１０４のそれぞれの出力は、「Ｌ」とな
る。この結果、ナンド回路ＮＡＮＤ１０２の出力は
「Ｈ」となり、ナンド回路ＮＡＮＤ１０５の出力は
「Ｈ」となり、ナンド回路ＮＡＮＤ１０８の出力は
「Ｌ」となる。これにより、ナンド回路ＮＡＮＤ１０９
の出力は、「Ｈ」となる。従って、ラッチＬＴＨ１００
の出力が「Ｌ」から「Ｈ」に変化し、メモリセルのデー
タ出力の判定結果は、「不良品」と判定される。

【００４３】同様に、データ信号ＲＷＢＳＴ１０８〜デ
ータ信号ＲＷＢＳＴ１１５、及びデータ信号ＲＷＢＳＮ
１０８〜データ信号ＲＷＢＳＮ１１５のデータ圧縮が、
ナンド回路ＮＡＮＤ１１１〜ナンド回路ＮＡＮＤ１２０
により行われ、判定結果はラッチＬＴＨ１０１の出力端
子Ｑから出力される。

【００４４】上述したパラレルテストにより、８ビット
のデータが１ビットに圧縮されてメモリセルの良否の判
定が行われる。このため、１６ビットの出力端子を有す
る半導体記憶装置が２ビットの入出力端子で良否の判定
テストが実行でき、６４ビットを同時に試験できるＬＳ
Ｉテスターにおいて同時に３２個の半導体記憶装置の良
否の判定が行える。

【００４５】

【発明が解決しようとする課題】従来の半導体記憶装置
は、動作に必要な電源電圧が５Ｖと高かった。このた
め、電源電圧５Ｖの振幅を有するデータ信号をセンスア
ンプ近傍から出力端子近傍まで長距離にわたって伝送す
ると、信号波形がなまりやすく、データ信号の遅延時間
が大きくなってしまう。この遅延時間を短くする対策と
しては、データアンプの駆動能力を上げることが考えら
れる。しかし、このために半導体記憶装置のチップサイ
ズが大きくなったり、また動作時に消費される消費電流
が増加する問題があり、対策としては好ましくない。

【００４６】このため、従来の半導体記憶装置では、出
力信号の振幅を小さくし、１ビットに対して２本の信号
線を使用し、一方の信号線に正相のデータ信号を供給
し、他方の信号線に相補のデータ信号を供給するように
していた。出力端子近傍に配置された出力バッファは、
小振幅の信号を５Ｖの振幅の信号に変換して、外部に出
力する。

【００４７】ここで、データ信号の伝送を小振幅で行っ
ても、上記正相及び相補の２本の信号線の電圧レベルを
比較することにより、もとのデータ信号を判定すること
ができるので、５Ｖ振幅の信号として外部に出力するこ
とが可能となる。従来は、上述のような処理を行い、高
速かつ低消費電力化を図っていた。しかしながら、上述
した半導体記憶装置は、図８及び図９に示すデータ圧縮
回路がデータの出力端子から出力する１ビットに対し相
補の信号が必要となるため、１つの出力端子に対して２
本の配線が必要となる。

【００４８】すなわち、図８及び図９に示すデータ圧縮
回路が１６ビットのデータを２ビットに圧縮するため、
この半導体記憶装置は、データ信号ＲＷＢＳＴ１００〜
データ信号ＲＷＢＳＴ１１５及びデータ信号ＲＷＢＳＮ
１００〜データ信号ＲＷＢＳＮ１１５を必要とする。

【００４９】このため、上記半導体記憶装置は、図１０
に示すようにメモリバンクＢＡＮＫ１００〜メモリバン
クＢＡＮＫ１０３の各々のデータアンプＤＡＰ１００〜
データアンプＤＡＰ１１５からデータ圧縮回路に対して
データ信号ＲＷＢＳＴ１００〜データ信号ＲＷＢＳＴ１
１５及びデータ信号ＲＷＢＳＮ１００〜データ信号ＲＷ
ＢＳＮ１１５を出力するための配線ＬＴ１００〜配線Ｌ
Ｔ１１５，配線ＬＮ１００〜配線ＬＮ１１５の３２本を
形成する必要がある。

【００５０】この結果、従来のデータ圧縮回路を有する
半導体記憶装置は、前述した３２本、すなわち出力端子
数の２倍の配線数が必要なため、この配線形成により半
導体記憶装置のチップ面積が増加するという問題があ
る。また、出力端子数が増加することが予想され、従来
の形式のデータ圧縮回路を用いる半導体記憶装置は、さ
らに配線形成のための面積が余分に必要となってくる。

【００５１】さらに、従来のデータ圧縮回路がデータの
圧縮処理に、１ビットのデータに対して相補の信号を含
めて２本の信号で圧縮する論理を組んでおり、多くのゲ
ート数を必要とするため、回路規模が大きくなり、回路
形成により半導体記憶装置のチップ面積が増加するとい
う問題がある。また、出力端子数が増加することが予想
され、従来の形式のデータ圧縮回路を用いる半導体記憶
装置は、出力端子数が増加するに従い、圧縮する論理に
用いるゲート数が増加し、データ圧縮回路を形成するた
めの面積が余分に必要となってくる。

【００５２】本発明はこのような背景の下になされたも
ので、データ圧縮回路の必要な信号線数が少なく信号配
線の形成のための面積が削減され、かつ、回路構成が簡
易となりデータ圧縮回路形成の面積が削減され、全体的
にチップ面積を縮小することが可能な半導体記憶装置を
提供する事にある。

【００５３】

【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、メモリセルから読み出したデ
ータの電圧値を増幅し、第一の出力データとして出力す
ると共に、この第一の出力データから生成された第二の
出力データを出力する、出力端子毎に設けられたデータ
アンプと、前記出力端子毎の前記第一の出力データを圧
縮し、この圧縮結果に基づきメモりセルからの読み出さ
れたこの第一の出力データが正常か否かのテストを行う
データ圧縮回路と、前記データアンプから前記データ圧
縮回路へ各々前記第一の出力データを出力する複数の第
一の配線と、前記データアンプから前記データ圧縮回路
へ前記第二の出力データをワイヤードオアで接続して出
力する第二の配線とを具備することを特徴とする。

【００５４】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記データ圧縮回路が複数の前
記第一の出力データと、複数の前記第二の出力データに
よるワイヤードオアの出力データとに基づき、この複数
の第一の出力データの圧縮処理を行うことを特徴とする
請求項１記載の半導体記憶装置。

【００５５】請求項３記載の発明は、請求項１または請
求項２記載の半導体記憶装置において、テスト時に前記
メモリセル全てに予め同一のデータを書き込み、前記デ
ータ圧縮回路が、読み出し時に第一の出力データの全て
が同一であり、かつ第二の出力データの全てが同一であ
る場合に正常な読み出しと判断し、また、読み出し時に
第一の出力データのいずれかが他と異なるか、または第
二の出力データのいずれかが他と異なる場合、正常でな
い読み出しと判断することを特徴とする。

【００５６】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶装置において、前
記データアンプが前記第二の出力データをオープンドレ
インにより出力するトランジスタを具備することを特徴
とする。

【００５７】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載の半導体記憶装置において、前
記第二の配線が並列に前記トランジスタのドレインを接
続することで形成されていることを特徴とする。

【００５８】請求項６記載の発明は、請求項１ないし請
求項５のいずれかに記載の半導体記憶装置において、前
記第二の配線にプリチャージ用のトランジスタが接続さ
れていることを特徴とする。

【００５９】請求項７記載の発明は、請求項１ないし請
求項６のいずれかに記載の半導体記憶装置において、前
記第二の配線にラッチ回路が設けられていることを特徴
とする。

【００６０】請求項８記載の発明は、半導体記憶装置に
おいて、メモリセルから読み出したデータの電圧値を増
幅し、第一の出力データとして出力すると共に、この第
一の出力データから生成された第二の出力データを出力
する、出力端子毎に設けられたデータアンプと、前記出
力端子毎の前記第一の出力データを圧縮し、この圧縮結
果に基づきメモりセルからの読み出されたこの第一の出
力データが正常か否かのテストを行うデータ圧縮回路
と、このデータアンプから前記データ圧縮回路へ各々前
記第一の出力データを出力する複数の第一の配線と、前
記データアンプから出力される前記第二の出力データ
と、隣接する他のデータアンプから出力される第二のデ
ータとのオア演算を行い、この演算結果と次に隣接する
他のデータアンプから出力される第二の出力データとの
オア演算を行い、順次全てのデータアンプの第二のデー
タのオア演算を行い、演算結果を第三の出力データとし
て前記データ圧縮回路へ出力する複数のオア回路を接続
する第二の配線とを具備することを特徴とする。

【００６１】請求項９記載の発明は、請求項８記載の半
導体記憶装置において、前記データ圧縮回路が複数の前
記第一の出力データと前記第三の出力データとに基づ
き、この複数の第一の出力データの圧縮処理を行うこと
を特徴とする請求項１記載の半導体記憶装置。

【００６２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶装置（例えば１６ビットデータ出力のシ
ンクロナスＤＲＡＭ）の構成を示すブロック図である。
この図において、メモリのセル領域は、メモリバンクＢ
ＡＮＫ０〜メモリバンクＢＡＮＫ３の４つの領域に分割
されており、さらに各メモリバンクはそれぞれ４つのメ
モリブロックにより構成されている。ここで、メモリバ
ンクＢＡＮＫ０〜メモリバンクＢＡＮＫ３は、同様の構
成をしており、外部から入力されるアドレス信号におけ
るメモリバンクを指定するアドレスにより、任意に動作
するイネーブル状態が選択される。

【００６３】このため、メモリバンクＢＡＮＫ０〜メモ
リバンクＢＡＮＫ３において、メモりバンクＢＡＮＫ０
を代表として詳細に説明し、他のメモリバンクにおいて
メモりバンクＢＡＮＫ０の構成と同様な構成要素につい
ては同一の符号を付して詳細な説明を省略する。ここ
で、この半導体記憶装置におけるメモリバンクＢＡＮＫ
０〜メモリバンクＢＡＮＫ３のいずれを用いるかの選択
は、アドレス信号のメモリバンク選択用のアドレス線の
データにより行われる。

【００６４】メモリバンクＢＡＮＫ０は、メモリブロッ
クＭＢ０〜メモリブロックＭＢ３で構成されている。Ｘ
デコーダＸＤＥＣ０は、外部から入力されるアドレス信
号に基づき、所定のワード線を活性化する。Ｙデコーダ
ＹＤＥＣ０は、外部から入力されるアドレス信号に基づ
き、所定のビット線をグローバルＩ／Ｏ線に接続するカ
ラムスイッチ（Ｙスイッチ）を活性化する。この選択さ
れたワード線とビット線に基づきメモりセルに記憶され
ているデータが読み出される。

【００６５】メモリブロックＭＢ０には、４本のグロー
バルＩ／Ｏ線ＧＩＯ０〜グローバルＩ／Ｏ線ＧＩＯ３
（各々データを出力するデータ出力端子ＴＤ０〜データ
出力端子ＴＤ３に対応）が設けられ、それぞれデータア
ンプＤＡＰ０〜データアンプＤＡＰ３におのおの接続さ
れている。このデータアンプＤＡＰ０〜データアンプＤ
ＡＰ３は、データの読み出し時において、半導体記憶装
置のメモリセルに記憶されているデータを読み出したと
き、カラムスイッチにより選択されたビット線上のデー
タの電圧値を増幅する。

【００６６】同様に、メモリブロックＭＢ１〜メモリブ
ロックＭＢ３には、それぞれグローバルＩ／Ｏ線ＧＩＯ
４〜グローバルＩ／Ｏ線ＧＩＯ７（各々データ出力端子
ＴＤ４〜データ出力端子ＴＤ７に対応），グローバルＩ
／Ｏ線ＧＩＯ８〜グローバルＩ／Ｏ線ＧＩＯ１１（各々
データ出力端子ＴＤ８〜データ出力端子ＴＤ１１に対
応），グローバルＩ／Ｏ線ＧＩＯ１２〜グローバルＩ／
Ｏ線ＧＩＯ１５（各々データ出力端子ＴＤ１２〜データ
出力端子ＴＤ１５に対応）が設けられている。ここで、
データ出力端子ＴＤ０〜データ出力端子ＴＤ１５は、半
導体記憶装置から外部機器へメモりセルから読み出した
データを出力する出力端子である。

【００６７】また、グローバルＩ／Ｏ線ＧＩＯ４〜グロ
ーバルＩ／Ｏ線ＧＩＯ７，グローバルＩ／Ｏ線ＧＩＯ８
〜グローバルＩ／Ｏ線ＧＩＯ１１，グローバルＩ／Ｏ線
ＧＩＯ１２〜グローバルＩ／Ｏ線ＧＩＯ１５は、それぞ
れデータアンプＤＡＰ４〜データアンプＤＡＰ７，デー
タアンプＤＡＰ８〜データアンプＤＡＰ１１，データア
ンプＤＡＰ１２〜データアンプＤＡＰ１５におのおの接
続されている。

【００６８】例えば、図１に示すメモリブロックＭＢ０
における所定のメモリセルが、ＸデコーダＸＤＥＣ０に
より相当するワード線が活性化され、Ｙデコーダ０によ
り相当するカラムスイッチが活性化することでビット線
が選択され、グローバルＩ／Ｏ線ＧＩＯ０〜グローバル
Ｉ／Ｏ線ＧＩＯ３へそれぞれ上記メモリセルに記憶され
ているデータの電圧値が各々読み出される。

【００６９】そして、データアンプＤＡＰ０〜データア
ンプＤＡＰ３は、各々グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ３（各々データ端子ＴＤ０〜デ
ータ端子ＴＤ３に対応）から読み出されたデータに対応
する電圧値を増幅する。これにより、データアンプＤＡ
Ｐ０は、メモリセルに記憶されていたデータとしてデー
タ信号ＲＷＢＳＴ０と、データ信号ＲＷＢＳＮとを各々
配線ＬＴ０及び配線ＬＮへ出力する。

【００７０】同様に、データアンプＤＡＰ１〜データア
ンプＤＡＰ３は、各々メモリセルに記憶されていたデー
タとしてデータ信号ＲＷＢＳＴ１〜データ信号ＲＷＢＳ
Ｔ３を各々配線ＬＴ１〜配線ＬＴ３へ出力し、データ信
号ＲＷＢＳＮを配線ＬＮへ出力する

【００７１】また、メモリブロックＭＢ１における所定
のメモリセルが、ＸデコーダＸＤＥＣ０により相当する
ワード線が活性化され、Ｙデコーダ０により相当するカ
ラムスイッチを活性化することでビット線が選択され、
グローバルＩ／Ｏ線ＧＩＯ４〜グローバルＩ／Ｏ線ＧＩ
Ｏ７へそれぞれ上記メモリセルに記憶されているデータ
の電圧値が各々読み出される。

【００７２】そして、データアンプＤＡＰ４〜データア
ンプＤＡＰ７は、各々グローバルＩ／Ｏ線ＧＩＯ４〜グ
ローバルＩ／Ｏ線ＧＩＯ７（各々データ端子ＴＤ４〜デ
ータ端子ＴＤ７に対応）から読み出されたデータに対応
する電圧値を増幅する。これにより、データアンプＤＡ
Ｐ４は、メモリセルに記憶されていたデータとしてデー
タ信号ＲＷＢＳＴ４と、データ信号ＲＷＢＳＮとを各々
配線ＬＴ４及び配線ＬＮへ出力する。

【００７３】同様に、データアンプＤＡＰ５〜データア
ンプＤＡＰ７は、各々メモリセルに記憶されていたデー
タとしてデータ信号ＲＷＢＳＴ５〜データ信号ＲＷＢＳ
Ｔ７を各々配線ＬＴ５〜配線ＬＴ７へ出力し、データ信
号ＲＷＢＳＮを配線ＬＮへ出力する。

【００７４】さらに、メモリブロックＭＢ２における所
定のメモリセルが、ＸデコーダＸＤＥＣ０により相当す
るワード線が活性化され、Ｙデコーダ０により相当する
カラムスイッチを活性化することでビット線が選択さ
れ、グローバルＩ／Ｏ線ＧＩＯ８〜グローバルＩ／Ｏ線
ＧＩＯ１１へそれぞれ上記メモリセルに記憶されている
データの電圧値が各々読み出される。

【００７５】そして、データアンプＤＡＰ８〜データア
ンプＤＡＰ１１は、各々グローバルＩ／Ｏ線ＧＩＯ８〜
グローバルＩ／Ｏ線ＧＩＯ１１（各々データ端子ＴＤ８
〜データ端子ＴＤ１１に対応）から読み出されたデータ
に対応する電圧値を増幅する。これにより、データアン
プＤＡＰ８は、メモリセルに記憶されていたデータとし
てデータ信号ＲＷＢＳＴ８と、データ信号ＲＷＢＳＮと
を各々配線ＬＴ８及び配線ＬＮへ出力する。

【００７６】同様に、データアンプＤＡＰ９〜データア
ンプＤＡＰ１１は、各々メモリセルに記憶されていたデ
ータとして信号ＲＷＢＳＴ９〜データ信号ＲＷＢＳＴ１
１を各々配線ＬＴ９〜配線ＬＴ１１へ出力し、データ信
号ＲＷＢＳＮを配線ＬＮへ出力する。

【００７７】また、さらに、メモリブロックＭＢ３にお
ける所定のメモリセルが、ＸデコーダＸＤＥＣ０により
相当するワード線が活性化され、Ｙデコーダ０により相
当するカラムスイッチを活性化することでビット線が選
択され、グローバルＩ／Ｏ線ＧＩＯ１２〜グローバルＩ
／Ｏ線ＧＩＯ１５へそれぞれ上記メモリセルに記憶され
ているデータの電圧値が各々読み出される。

【００７８】そして、データアンプＤＡＰ１２〜データ
アンプＤＡＰ１５は、各々グローバルＩ／Ｏ線ＧＩＯ１
２〜グローバルＩ／Ｏ線ＧＩＯ１５（各々データ端子Ｔ
Ｄ１２〜データ端子ＴＤ１５に対応）から読み出された
データに対応する電圧値を増幅する。これにより、デー
タアンプＤＡＰ１２は、メモリセルに記憶されているデ
ータとしてデータ信号ＲＷＢＳＴ１２と、データ信号Ｒ
ＷＢＳＮとを各々配線ＬＴ１２及び配線ＬＮへ出力す
る。

【００７９】同様に、データアンプＤＡＰ１３〜データ
アンプＤＡＰ１５は、各々メモリセルに記憶されていた
データとしてデータ信号ＲＷＢＳＴ１３〜データ信号Ｒ
ＷＢＳＴ１５を各々配線ＬＴ１３〜配線ＬＴ１５へ出力
し、データ信号ＲＷＢＳＮを各々配線ＬＮへ出力する。

【００８０】以上説明したように、メモリバンクＢＡＮ
Ｋ０の各メモリセルに記憶されているデータは、データ
信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１５として配
線ＬＴ０〜配線ＬＴ１５へ出力され、データ信号ＲＷＢ
ＳＮを配線ＬＮへ出力される。ここで、データ出力端子
ＴＤ０〜データ出力端子ＴＤ１５は、データの入出力を
行う半導体記憶装置の端子である。

【００８１】また、このデータ出力端子ＴＤ０〜データ
出力端子ＴＤ１５に対応する図示しないボンディングパ
ッドは、メモリバンクＢＡＮＫ０及びメモリバンクＢＡ
ＮＫ１と、メモリバンクＢＡＮＫ２及びメモリバンクＢ
ＡＮＫ３との中央もしくは半導体記憶装置のチップの周
辺に配置されている。上記出力端子に対応するの図示し
ない出力バッファは、上記ボンディングパッドの近傍に
配置されている。

【００８２】さらに、この出力バッファには、各々配線
ＬＴ０〜配線ＬＴ１５を介して、データ信号ＲＷＢＳＴ
０〜データ信号ＲＷＢＳＴ１５が入力される。このデー
タ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１５は、各
々出力バッファにより増幅などの処理が行われ、上記デ
ータ出力端子ＴＤ０〜データ出力端子ＴＤ１５から外部
へ出力される。

【００８３】また、メモリバンクＢＡＮＫ１〜メモリバ
ンク３も外部アドレスに応じて、上述したメモリバンク
ＢＡＮＫ０と同様に、各メモリセルに記憶されているデ
ータをデータ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ
１５として各々配線ＬＴ０〜配線ＬＴ１５へ出力され、
データ信号ＲＷＢＳＮを配線ＬＮへ出力する。

【００８４】１はデータ圧縮回路であり、各々配線ＬＴ
０〜配線ＬＴ１５を介して、データ信号ＲＷＢＳＴ０〜
データ信号ＲＷＢＳＴ１５が入力され、配線ＬＮを介し
てデータ信号ＲＢＳＮが入力される。

【００８５】次に、図２を用いて図１に示すデータ圧縮
回路１を説明する。図２は、データ圧縮回路１の構成を
示すブロック図であり、後の動作説明のためにデータア
ンプＤＡＰ０〜データアンプＤＡＰ１５（例えば、メモ
リバンクＢＡＮＫ０に設けられた）も含めて示してい
る。

【００８６】ＮＡＮＤ０〜ＮＡＮＤ３は４入力のナンド
回路であり、入力される４本の入力信号の否定的論理積
の論理演算を行い、演算結果を出力する。すなわち、ナ
ンド回路ＮＡＮＤ０は、データアンプＤＡＰ０〜データ
アンプＤＡＰ３から各々配線ＬＴ０〜配線ＬＴ３を介し
て入力されるデータ信号ＲＷＢＳＴ０，データ信号ＲＷ
ＢＳＴ１，データ信号ＲＷＢＳＴ２及びデータ信号ＲＷ
ＢＳＴ３の否定的論理積の論理演算を行い、演算結果と
してデータＤ０をノア回路ＮＯＲ０へ出力する。

【００８７】例えば、ナンド回路ＮＡＮＤ０は、データ
信号ＲＷＢＳＴ０，データ信号ＲＷＢＳＴ１，データ信
号ＲＷＢＳＴ２及びデータ信号ＲＷＢＳＴ３が全て
「Ｈ」レベルのとき、データＤ０を「Ｌ」レベルで出力
する。一方、ナンド回路ＮＡＮＤ０は、データ信号ＲＷ
ＢＳＴ０，データ信号ＲＷＢＳＴ１，データ信号ＲＷＢ
ＳＴ２及びデータ信号ＲＷＢＳＴ３のうち、いずれか１
つでも「Ｌ」レベルであるとき、データＤ０を「Ｈ」レ
ベルで出力する。

【００８８】また、ナンド回路ＮＡＮＤ１は、データア
ンプＤＡＰ４〜データアンプＤＡＰ７から各々配線ＬＴ
４〜配線ＬＴ７を介して入力されるデータ信号ＲＷＢＳ
Ｔ４，データ信号ＲＷＢＳＴ５，データ信号ＲＷＢＳＴ
６及びデータ信号ＲＷＢＳＴ７の否定的論理積の論理演
算を行い、演算結果としてデータＤ１をノア回路ＮＯＲ
０へ出力する。

【００８９】例えば、ナンド回路ＮＡＮＤ１は、データ
信号ＲＷＢＳＴ４，データ信号ＲＷＢＳＴ５，データ信
号ＲＷＢＳＴ６及びデータ信号ＲＷＢＳＴ７が全て
「Ｈ」レベルのとき、データＤ１を「Ｌ」レベルで出力
する。一方、ナンド回路ＮＡＮＤ１は、データ信号ＲＷ
ＢＳＴ４，データ信号ＲＷＢＳＴ５，データ信号ＲＷＢ
ＳＴ６及びデータ信号ＲＷＢＳＴ７のうち、いずれか１
つでも「Ｌ」レベルであるとき、データＤ１を「Ｈ」レ
ベルで出力する。

【００９０】さらに、ナンド回路ＮＡＮＤ２は、データ
アンプＤＡＰ８〜データアンプＤＡＰ１１から各々配線
ＬＴ８〜配線ＬＴ１１を介して入力されるデータ信号Ｒ
ＷＢＳＴ８，データ信号ＲＷＢＳＴ９，データ信号ＲＷ
ＢＳＴ１０及びデータ信号ＲＷＢＳＴ１１の否定的論理
積の論理演算を行い、演算結果としてデータＤ２をノア
回路ＮＯＲ０へ出力する。

【００９１】例えば、ナンド回路ＮＡＮＤ２は、データ
信号ＲＷＢＳＴ８，データ信号ＲＷＢＳＴ９，データ信
号ＲＷＢＳＴ１０及びデータ信号ＲＷＢＳＴ１１が全て
「Ｈ」レベルのとき、データＤ２を「Ｌ」レベルで出力
する。一方、ナンド回路ＮＡＮＤ２は、データ信号ＲＷ
ＢＳＴ８，データ信号ＲＷＢＳＴ９，データ信号ＲＷＢ
ＳＴ１０及びデータ信号ＲＷＢＳＴ１１のうち、いずれ
か１つでも「Ｌ」レベルであるとき、データＤ２を
「Ｈ」レベルで出力する。

【００９２】また、さらに、ナンド回路ＮＡＮＤ３は、
データアンプＤＡＰ１２〜データアンプＤＡＰ１５から
各々配線ＬＴ１２〜配線ＬＴ１５を介して入力されるデ
ータ信号ＲＷＢＳＴ１２，データ信号ＲＷＢＳＴ１３，
データ信号ＲＷＢＳＴ１４及びデータ信号ＲＷＢＳＴ１
５の否定的論理積の論理演算を行い、演算結果としてデ
ータＤ３をノア回路ＮＯＲ０へ出力する。

【００９３】例えば、ナンド回路ＮＡＮＤ３は、データ
信号ＲＷＢＳＴ１２，データ信号ＲＷＢＳＴ１３，デー
タ信号ＲＷＢＳＴ１４及びデータ信号ＲＷＢＳＴ１５が
全て「Ｈ」レベルのとき、データＤ３を「Ｌ」レベルで
出力する。一方、ナンド回路ＮＡＮＤ３は、データ信号
ＲＷＢＳＴ１２，データ信号ＲＷＢＳＴ１３，データ信
号ＲＷＢＳＴ１４及びデータ信号ＲＷＢＳＴ１５のう
ち、いずれか１つでも「Ｌ」レベルであるとき、データ
Ｄ３を「Ｈ」レベルで出力する。

【００９４】ノア回路ＮＯＲ０は、ナンド回路ＮＡＮＤ
０〜ナンド回路ＮＡＮＤ３の各々出力するデータＤ０，
データＤ１，データＤ２及びデータＤ３の４入力の否定
的論理和の論理演算を行い、演算結果としてノア回路１
へデータＤ４を出力する。

【００９５】例えば、ノア回路ＮＯＲ０は、データＤ
０，データＤ１，データＤ２及びデータＤ３の４入力が
全て「Ｌ」レベルである場合、論理演算出力として
「Ｈ」レベルのデータＤ５を出力する。一方、ノア回路
ＮＯＲ０は、データＤ０，データＤ１，データＤ２及び
データＤ３の４入力のいずれかが「Ｈ」レベルである場
合、論理演算出力として「Ｌ」レベルのデータＤ５を出
力する。

【００９６】ＴＲＮはｐチャンネルトランジスタであ
り、配線ＬＮを所定の電圧Ｖsにプリチャージするため
に設けられている。また、ｐチャンネルトランジスタＴ
ＲＮは、ドレインが電圧Ｖsの電源に接続され、ソース
が配線ＬＮに接続されている。さらに、ｐチャンネルト
ランジスタＴＲＮは、ゲートが端子ＴＮに接続され、図
示しない制御回路から端子ＴＮを介して入力される制御
信号ＰＲＷＢにより、ＯＮ／ＯＦＦ制御される。

【００９７】すなわち、ｐチャンネルトランジスタＴＲ
Ｎは、制御信号ＰＲＷＢが「Ｌ」レベルの時ＯＮ状態と
なり、配線ＬＮを所定の電圧Ｖsの値にプリチャージす
る。また、ｐチャンネルトランジスタＴＲＮは、制御信
号ＰＲＷＢが「Ｈ」レベルの時ＯＦＦ状態となり、配線
ＬＮと所定の電圧Ｖsの電源との接続を切断状態とす
る。

【００９８】ＭＮ０及びＭＮ１はインバータであり、組
み合わせてラッチを形成している。ここで、インバータ
ＭＮ０の入力端子とインバータＭＮ１の出力端子が接続
され、インバータＭＮ０の出力端子とインバータＭＮ１
の入力端子が接続されている。また、インバータＭＮ０
の出力端子及びインバータＭＮ１の入力端子とは、配線
ＬＮへ接続されている。

【００９９】すなわち、インバータＭＮ０及びインバー
タＭＮ１は、配線ＬＮがｐチャンネルトランジスタＴＲ
ＮのＯＮ状態時にプリチャージされて所定の電圧Ｖsと
され、ｐチャンネルトランジスタＴＲＮがＯＦＦ状態と
なった後に配線ＬＮの電圧Ｖsの値を保持している。

【０１００】ＴＬＨ０はラッチであり、ノア回路ＮＯＲ
の出力するデータＤ５によりセットされ、端子ＴＲを介
して入力される制御信号ＲＥＳＥＴによりリセットされ
る。すなわち、ラッチＴＬＨ０は、データＤ５が端子Ｓ
へ「Ｈ」レベルで入力された場合、端子Ｑから「Ｈ」レ
ベルの信号ＴＦＦデータを出力し、制御信号ＲＥＳＥＴ
が端子Ｒへ「Ｈ」レベルで入力された場合、端子Ｑから
「Ｌ」レベルの信号ＴＦＦを出力する。

【０１０１】次に、図１及び図２で用いられているデー
タアンプＤＡＰ０〜データアンプＤＡＰ１５を図３を用
いて説明する。図３は、データアンプＤＡＰ０〜データ
アンプＤＡＰ１５（バンクメモリＢＡＮＫ０〜バンクメ
モリＢＡＮＫ３）の構成を説明するブロック図である。

【０１０２】この図において、データアンプＤＡＰ０は
ｎチャンネルトランジスタＴＮＡ，ｐチャンネルトラン
ジスタＴＰＡ，アンプ回路ＡＭＰ，インバータＭＰ及び
インバータＭＮで構成されている。ｎチャンネルトラン
ジスタＴＰＡは、配線ＬＴ０を所定の電圧Ｖsにプリチ
ャージするために設けられている。また、ｐチャンネル
トランジスタＴＰＡは、ソースが電圧Ｖsの電源に接続
され、ドレインが配線ＬＴ０に接続されている。さら
に、ｐチャンネルトランジスタＴＰＡは、ゲートが端子
ＴＮに接続され、図示しない制御回路から端子ＴＮを介
して入力される制御信号ＰＲＷＢにより、ＯＮ／ＯＦＦ
制御される。

【０１０３】ＭＮ及びＭＰはインバータであり、組み合
わせてラッチを形成している。ここで、インバータＭＮ
の入力端子とインバータＭＰの出力端子が接続され、イ
ンバータＭＮの出力端子とインバータＭＰの入力端子が
接続されている。また、インバータＭＮの出力端子及び
インバータＭＮの入力端子とは、配線ＬＴ０へ接続され
ている。すなわち、インバータＭＮ及びインバータＭＰ
は、配線ＬＴ０がｐチャンネルトランジスタＴＰＡのＯ
Ｎ状態時にプリチャージされて所定の電圧Ｖsとされ、
ｐチャンネルトランジスタＴＰＡがＯＦＦ状態となった
後に配線ＬＴ０の電圧Ｖsの値を保持している。

【０１０４】アンプ回路ＡＭＰは、差動増幅器で構成さ
れており、グローバルＩ／Ｏ線ＧＩＯ０を構成するデー
タ線ＧＴＩ／Ｏ（Ｔｒｕｅ；以下Ｔとする）と基準線Ｇ
ＴＩ／Ｏ（Ｎｅｇａｔｉｖｅ；以下Ｎとする）との差を
増幅する。例えば、アンプＡＭＰは、「ＧＴＩ／Ｏ
（Ｔ）の電位＞ＧＴＩ／Ｏ（Ｎ）の電位」の場合「Ｈ」
レベルのデータ信号ＲＷＢＳＴ０を配線ＬＴ０へ出力す
る。逆に、アンプＡＭＰは、「ＧＴＩ／Ｏ（Ｔ）の電位
＜ＧＴＩ／Ｏ（Ｎ）の電位」の場合「Ｌ」レベルのデー
タ信号ＲＷＢＳＴ０を配線ＬＴ０へ出力する。

【０１０５】すなわち、アンプ回路ＡＭＰは、「ＧＴＩ
／Ｏ（Ｔ）の電位＞ＧＴＩ／Ｏ（Ｎ）の電位」の場合、
「Ｈ」レベルを出力するため、インバータＭＮ及びイン
バータＭＰがｐチャンネルトランジスタＴＲＮのＯＦＦ
状態となった後に配線ＬＮの電圧Ｖsの値を保持したま
まとし、データ信号ＲＷＢＳＴ０を「Ｈ」レベルとして
出力する。

【０１０６】また、アンプ回路ＡＭＰは、「ＧＴＩ／Ｏ
（Ｔ）の電位＜ＧＴＩ／Ｏ（Ｎ）の電位」の場合、
「Ｌ」レベルを出力するため、インバータＭＮ及びイン
バータＭＰがｐチャンネルトランジスタＴＲＮのＯＦＦ
状態となった後に保持している配線ＬＮの電圧値を電圧
Ｖsから「Ｌ」レベルへ引き下げ、データ信号ＲＷＢＳ
Ｔ０を「Ｌ」レベルとして出力する。

【０１０７】ｎチャンネルトランジスタＴＮＡは、配線
ＬＴ０の電位を「Ｌ」レベルにディスチャージする。す
なわち、ｎチャンネルトランジスタＴＮＡは、ゲートに
入力されるアンプ回路ＡＭＰの出力するデータＤＰ０が
「Ｈ」レベル出力のとき、インバータＭＮ及びインバー
タＭＰがｐチャンネルトランジスタＴＲＮのＯＦＦ状態
となった後に保持している配線ＬＮの電圧Ｖsの値（デ
ータ信号ＲＷＢＳＮの値）を「Ｌ」レベルへ引き下げ
る。

【０１０８】また、他のデータアンプＤＡＰ１〜データ
アンプＤＡＰ１５は、データアンプＤＡＰ０と同様な構
成であり、同一の構成要素には同一の番号を付し、詳細
な説明を省略する。ここで、データアンプＤＡＰ１〜デ
ータアンプＤＡＰ１５は、データアンプＤＡＰ０の動作
と同様に各々グローバルＩ／Ｏ線ＧＩＯ１〜グローバル
Ｉ／Ｏ線ＧＩＯ１５を入力し、それぞれのデータ線ＧＴ
Ｉ／Ｏ（Ｔ）の電位と基準線ＧＴＩ／Ｏ（Ｎ）の電位と
の差を増幅する。

【０１０９】また、データアンプＤＡＰ１〜データアン
プＤＡＰ１５は、各々のデータ線ＧＴＩ／Ｏ（Ｔ）の電
位と基準線ＧＴＩ／Ｏ（Ｎ）の電位との差の増幅結果
を、それぞれ配線ＬＴ１〜配線ＬＴ１５へ各々データ信
号ＲＷＢＳＴ１〜データ信号ＲＷＢＳＴ１５として出力
する。

【０１１０】同時に、データアンプＤＡＰ１〜データア
ンプＤＡＰ１５のそれぞれのアンプＡＭＰがデータ線Ｇ
ＴＩ／Ｏ（Ｔ）の電位と基準線ＧＴＩ／Ｏ（Ｎ）の電位
との差の増幅結果を、各々データＤＰ１〜データＤＰ１
５として出力し、ｐチャンネルトランジスタＴＮＡのＯ
Ｎ／ＯＦＦ制御を行い、配線ＬＮのデータ信号ＲＷＢＳ
Ｎの値の制御を行う。

【０１１１】次に、図４を用いて図３のアンプ回路ＡＭ
Ｐの説明を行う。図４は、図３のアンプ回路ＡＭＰの構
成を示すブロック図である。この図において、ＡＰは差
動アンプであり、入力されるグローバルＩ／Ｏ線ＧＩＯ
０（グローバルＩ／Ｏ線ＧＩＯ１〜グローバルＩ／Ｏ線
ＧＩＯ１５）のデータ線ＧＴＩ／Ｏ（Ｔ）の電位と基準
線ＧＴＩ／Ｏ（Ｎ）の電位との差を増幅して、増幅結果
としてデータＤＴを出力する。

【０１１２】また、差動アンプＡＰは、差動する前に、
図示しない制御回路から端子ＴＰＩＯを介して制御信号
ＰＩＯが例えば「Ｈ」レベルにより入力され、データ線
ＧＴＩ／Ｏ（Ｔ）の電位と基準線ＧＴＩ／Ｏ（Ｎ）の電
位とを所定の値へプリチャージする。

【０１１３】さらに、差動アンプＡＰは、図示しない制
御回路から端子ＴＤＡＥを介して制御信号ＤＡＥが例え
ば「Ｈ」レベルにより入力され、カラムスイッチが活性
化され、データ線ＧＴＩ／Ｏ（Ｔ）の電位がメモリセル
に記憶されたデータに対応した電位に遷移を開始すると
同時に活性化される。このとき、差動アンプＡＰは、入
力される制御信号ＤＡＥの反転された信号ＤＡＥＢを出
力する。

【０１１４】ＮＯＲ２０はノア回路であり、入力される
データＤＴ及び信号ＤＡＥＢの値の否定的論理和の論理
演算を行い、データ１０として出力する。すなわち、ノ
ア回路ＮＯＲ２０は、入力されるデータＤＴ及び信号Ｄ
ＡＥＢが双方とも「Ｌ」レベルであるとき、演算結果と
してデータＤ１０を「Ｈ」レベルにより出力する。一
方、ノア回路ＮＯＲ２０は、入力されるデータＤＴ及び
信号ＤＡＥＢのいずれかが「Ｈ」レベルであるとき、演
算結果としてデータＤ１０を「Ｌ」レベルにより出力す
る。

【０１１５】ＩＮＶ２０はインバータであり、データＤ
Ｔの値を反転して、反転結果をノア回路ＮＯＲ２１へ出
力する。ノア回路ＮＯＲ２１は、インバータＩＮＶ２０
から入力される値及び信号ＤＡＥＢの値の否定的論理和
の論理演算を行い、データ１１としてｎチャンネルトラ
ンジスタＴＮＤのゲートへ出力する。

【０１１６】すなわち、ノア回路ＮＯＲ２１は、インバ
ータＩＮＶ２０から入力される値及び信号ＤＡＥＢが双
方とも「Ｌ」レベルであるとき、演算結果としてデータ
Ｄ１１を「Ｈ」レベルにより出力する。一方、ノア回路
ＮＯＲ２１は、インバータＩＮＶ２０から入力される値
及び信号ＤＡＥＢのいずれかが「Ｈ」レベルであると
き、演算結果としてデータＤ１１を「Ｌ」レベルにより
出力する。

【０１１７】ＮＡＮＤ２０はナンド回路であり、図示し
ない制御回路から端子ＴＰＴを介して入力される制御信
号ＰＴ及びデータＤ１０の値の否定的論理積の論理演算
を行い、演算結果をデータＤ１２としてＩＮＶ２２へ出
力する。

【０１１８】すなわち、ナンド回路ＮＡＮＤ２０は、図
示しない制御回路から端子ＴＰＴを介して入力される制
御信号ＰＴ及びデータＤ１０の値が双方とも「Ｈ」レベ
ルであるとき、演算結果としてデータＤ１２を「Ｌ」レ
ベルにより出力する。一方、ナンド回路ＮＡＮＤ２０
は、図示しない制御回路から端子ＴＰＴを介して入力さ
れる制御信号ＰＴ及びデータＤ１０の値のいずれかが
「Ｌ」レベルであるとき、演算結果としてデータＤ１２
を「Ｈ」レベルにより出力する。

【０１１９】ＩＮＶ２２はインバータであり、ナンド回
路ＮＡＮＤ２０から入力されるデータＤ１２の値を反転
して、反転結果を信号ＤＰ０（信号ＤＰ１〜信号ＤＰ１
５）としてｎチャンネルトランジスタＴＮＡ（図３）の
ゲートへ出力する。

【０１２０】ＩＮＶ２１はインバータであり、図示しな
い制御回路から端子ＴＰＴを介して入力される制御信号
ＰＴの値を反転して、反転結果を信号ＰＤＢとしてノア
回路ＮＯＲ２１へ出力する。

【０１２１】ＮＡＮＤ２１は、インバータＩＮＶ２１か
ら入力される値及びデータＤ１０の値の否定的論理和の
論理演算を行い、演算結果としてデータＤ１３をｐチャ
ンネルトランジスタＴＰＤのゲートへ出力する。

【０１２２】すなわち、ナンド回路ＮＡＮＤ２１は、イ
ンバータＩＮＶ２１から入力される値及びデータＤ１０
の値が双方とも「Ｈ」レベルであるとき、演算結果とし
てデータＤ１２を「Ｌ」レベルにより出力する。一方、
ナンド回路ＮＡＮＤ２１は、インバータＩＮＶ２１から
入力される値及びデータＤ１０の値のいずれかが「Ｌ」
レベルであるとき、演算結果としてデータＤ１２を
「Ｈ」レベルにより出力する。

【０１２３】ここで、制御信号ＰＴはパラレルテスト
（パラレルな複数データを圧縮して行うテスト）を行う
か否かを制御する。例えば、制御信号ＰＴが「Ｈ」レベ
ルのとき、パラレルテストを行うテストモードとなり、
ナンド回路ＮＡＮＤ２０はデータＤＴに基づきデータＤ
１２の出力動作が可能となる。一方、制御信号ＰＴが
「Ｌ」レベルのとき、パラレルテストを行わないモード
となり、ナンド回路ＮＡＮＤ２０は出力するデータＤ１
２が「Ｈ」レベルで固定され、データＤＴの入力がマス
クされる。

【０１２４】また、ナンド回路ＮＡＮＤ２１において、
例えば、制御信号ＰＴが「Ｈ」レベルのとき、パラレル
テストを行うテストモードとなり、ナンド回路ＮＡＮＤ
２１はデータＤＴの入力がマスクされ、出力するデータ
Ｄ１２が「Ｈ」レベルで固定され、データＤＴに基づく
動作が不可能となる。一方、制御信号ＰＴが「Ｌ」レベ
ルのとき、パラレルテストを行わないモードとなり、ナ
ンド回路ＮＡＮＤ２１は出力がデータＤＴに基づき出力
するデータＤ１３を変化させることが可能となる。

【０１２５】ｐチャンネルトランジスタＴＰＤは、ソー
スが電源Ｖsへ接続され、ドレインが配線ＬＴ０（配線
ＬＴ１〜配線ＬＴ１５）に接続されている。また、ｐチ
ャンネルトランジスタＴＰＤは、ゲートに入力されるデ
ータＤ１３が「Ｌ」レベルとなるとＯＮ状態となり、ゲ
ートに入力されるデータＤ１３が「Ｈ」レベルとなると
ＯＦＦ状態となる。

【０１２６】ｎチャンネルトランジスタＴＮＤは、ドレ
インが配線ＬＴ０（配線ＬＴ１〜配線ＬＴ１５）へ接続
され、ソースが接地されている。また、ｎチャンネルト
ランジスタＴＮＤは、ゲートに入力されるデータＤ１１
が「Ｈ」レベルとなるとＯＮ状態となり、ゲートに入力
されるデータＤ１１が「Ｌ」レベルとなるとＯＦＦ状態
となる。

【０１２７】例えば、ｐチャンネルトランジスタＴＰＤ
がＯＮ状態であり、ｎチャンネルトランジスタＴＮＤが
ＯＦＦ状態であり場合、データ信号ＲＷＢＳＴ０（デー
タ信号ＲＷＢＳＴ１〜データ信号ＲＷＢＳＴ１５）は
「Ｈ」レベルとなる。一方、ｐチャンネルトランジスタ
ＴＰＤがＯＦＦ状態であり、ｎチャンネルトランジスタ
ＴＮＤがＯＮ状態であり場合、データ信号ＲＷＢＳＴ０
（データ信号ＲＷＢＳＴ１〜データ信号ＲＷＢＳＴ１
５）は「Ｌ」レベルとなる。

【０１２８】次に、図１、図２、図３、図５及び図６を
参照し、一実施形態の動作例を説明する。図５は、一実
施形態のパラレルテストモードにおける動作を示すタイ
ミングチャートである。まず、図６に示すパラレルテス
トのコマンド入力のタイミングチャートに従い、半導体
記憶装置をパラレルテストモードとするコマンドを入力
する。

【０１２９】この図において、信号ＣＬＫは外部から入
力される周期的な基準信号（クロック）であり、内部動
作の同期を取るために用いられる。信号ＣＫＥは信号Ｃ
ＬＫを入力するか否かの制御を行う。このとき、時刻ｔ
ｐ1から時刻ｔｐ14まで信号ＣＫＥが「Ｈ」レベルなっ
ており、信号ＣＬＫの半導体装置の内部回路への入力が
可能状態となっている。

【０１３０】ここで、時間Ｔ0から時間Ｔ12は、時刻ｔ
ｐ1から時刻ｔｐ13までの各々の周期を示しており、全
ての時間間隔が等しい値である。信号ＣＳＢはチップイ
ネーブル信号であり、「Ｈ」レベルのとき半導体記憶装
置は非選択状態で動作不可能であり、「Ｌ」レベルのと
き半導体記憶装置は選択状態で動作可能である。

【０１３１】信号ＲＡＳＢはロウアドレスを入力する制
御信号であり、「Ｌ」レベルの時、入力される信号ＡＤ
ＤがＸＤＥＣ０を制御するロウアドレスとして入力され
る。信号ＣＡＳＢはカラムアドレスを入力する制御信号
であり、「Ｌ」レベルの時、入力される信号ＡＤＤがＹ
ＤＥＣ０を制御するカラムアドレスとして入力される。
信号ＷＥＢは半導体記憶装置へのデータの書き込みの制
御を行う。ここで、信号ＷＥＢが「Ｌ」レベルのとき、
半導体記憶装置へのデータの書き込みが許可状態とな
る。

【０１３２】信号Ａ１２及び信号Ａ１３は、メモリバン
クＢＡＮＫ０〜メモリバンクＢＡＮＫ３のいずれのメモ
リバンクを使用するかの選択に用いられている。例え
ば、信号Ａ１２及び信号Ａ１３の双方が「Ｌ」レベルの
時、メモリバンクＢＡＮＫ０が使用され、信号Ａ１２が
「Ｌ」レベルで、信号Ａ１３が「Ｈ」レベルの時にメモ
リバンクＢＡＮＫ２が選択される。

【０１３３】信号Ａ１０は、プリチャージモードの選択
に用いられる。例えば、プリチャージのコマンドの入力
時に、信号Ａ１０が「Ｈ」レベルの時、メモリバンクＢ
ＡＮＫ０〜メモリバンクＢＡＮＫ３の全てがプリチャー
ジされる。また、プリチャージのコマンドの入力時に、
信号Ａ１０が「Ｌ」レベルの時、信号Ａ１２及び信号Ａ
１３で選択されたメモリバンクがプリチャージされる。
信号ＤＱＭはデータ出力をマスクして、データの値によ
らずデータ出力ＤＱを「Ｌ」レベルとする。

【０１３４】時刻ｔｐ2において、メモリバンクＢＡＮ
Ｋ０〜メモリバンクＢＡＮＫ３の全てのメモリバンクに
対してプリチャージを行うコマンドを与える。次に、時
刻ｔｐ4において、所定のデータに信号ＡＤＤを設定
し、信号ＲＡＳＢ及び信号ＣＡＳＢを「Ｌ」レベルと
し、モードレジスタライトコマンド（初期設定処理）を
与える。

【０１３５】次に、時刻ｔｐ５において、信号ＡＤＤの
所定のデータをモードレジスタに書き込むことにより、
半導体記憶装置に対してパラレルテストモードのエント
リーを行う。このとき、出力ＤＱ（データ端子ＴＤ０〜
データ端子ＴＤ１５からの出力データ）は、全てハイイ
ンピーダンス状態となっている。

【０１３６】次に、パラレルテストモードの設定された
半導体記憶装置におけるパラレルテストの動作例を図５
に戻り説明する。まず、使用される各信号の説明を行
う。信号ＣＬＫは、図６で説明した外部から入力される
信号ＣＬＫと同一信号である。このとき、リードコマン
ドは、入力されており、カラムレイテンシィが「ＣＬＴ
＝１」で設定され、バーストレングスが「ＢＬ＝４」で
設定されている。

【０１３７】信号ＩＣＬＫは信号ＣＬＫの立ち上がりに
同期して生成され、半導体記憶装置内部で使用される内
部クロック信号であり、全ての動作の基本信号となる。
信号ＲＥＡＤＢは内部信号であり、リードモードとなっ
ている場合指定されたバーストレングスとして、データ
を４つ出力する期間、「Ｌ」レベルとなっているとす
る。

【０１３８】信号ＹＳＷはカラムスイッチのＯＮ／ＯＦ
Ｆの制御を行う。また、信号ＹＳＷは「Ｈ」レベルのと
きカラムスイッチをＯＮ状態とし、「Ｌ」レベル状態の
ときカラムスイッチをＯＦＦ状態とする。データ線ＧＴ
Ｉ／Ｏ（Ｔ）及び基準線ＧＴＩ／Ｏ（Ｎ）は、グローバ
ルＩ／Ｏ線ＧＩＯ０（グローバルＩ／Ｏ線ＧＩＯ１〜グ
ローバルＩ／Ｏ線ＧＩＯ１５）を介して、メモリセルに
記憶されているデータの値を示す。

【０１３９】信号ＹＲＤは、信号ＩＣＬＫの立ち上がり
に同期して生成され、後の各信号を作成するための中間
信号である。信号ＰＲＤＢは、信号ＹＲＤの立ち下がり
に同期して形成され、配線ＬＮを所定の電圧Ｖsにプリ
チャージさせるため、ｐチャンネルトランジスタＴＲＮ
をＯＮ状態とさせるための制御信号である。

【０１４０】信号ＰＩＯは、信号ＹＲＤの立ち下がりに
同期して形成され、配線ＬＴ０（配線ＬＴ１〜配線ＬＴ
１５）を所定の電圧Ｖsにプリチャージさせるため、ｐ
チャンネルトランジスタＴＰＡをＯＮ状態とさせるため
の制御信号である。信号ＤＡＥは、信号ＹＲＤの立ち上
がりに同期して形成され、例えば「Ｈ」レベルの時にデ
ータアンプ回路ＡＭＰを活性化させる。

【０１４１】図５において、「ＢＬ＝４」と定義されて
いるため、データアンプＤＡＰ０〜データアンプＤＡＰ
１５の出力に基づき、配線ＬＮへバースト出力されるデ
ータをデータ信号ＲＷＢＳＮ(0)〜データ信号ＲＷＢＳ
Ｎ(3)とする。また、予め、アドレス信号ＡＤＲＳが入
力されて、ロウアドレスが入力され、ＸデコーダＸＤＥ
Ｃ０が活性化されて、ワード線が選択されているとす
る。このとき、グローバルＩ／Ｏ線ＧＩＯ０〜グローバ
ルＩ／Ｏ線ＧＩＯ１５及び配線ＬＮ，配線ＬＴ０〜配線
ＬＴ１５は、プリチャージされている。

【０１４２】時刻ｔ１において、信号ＣＬＫの立ち上が
りに同期して、信号ＩＣＬＫが生成される。そして、信
号ＩＣＬＫの立ち上がり時に信号ＲＥＡＤＢが「Ｌ」で
あると、半導体記憶装置にリードコマンドが入力され、
読み出し状態となる。そして、この信号ＩＣＬＫの立ち
上がりに同期して、信号ＹＲＤが生成される。また、信
号ＩＣＬＫの立ち上がりに同期して、信号ＤＡＥが
「Ｈ」レベルとなる。次に、この信号ＹＲＤの立ち下が
りに同期して、信号ＰＲＷＢ及び信号ＰＩＯが生成され
る。そして、配線ＬＮ，配線ＬＴ０〜配線ＬＴ１５は、
信号ＰＲＷＢにより、ｐチャンネルトランジスタＴＲＮ
及びｐチャンネルトランジスタＴＰＡがＯＮ状態とな
り、それぞれ所定の電圧Ｖsへプリチャージされる。

【０１４３】そして、グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ１５は、信号ＰＩＯにより所定
の電圧値にプリチャージされる。そして、アドレス信号
により指定されたカラムスイッチがＯＮ状態（ＹＳＷ信
号が「Ｈ」レベル）になると同時に、信号ＰＩＯの
「Ｈ」レベル状態において、データアンプＤＡＰ０〜デ
ータアンプＤＡＰ１５が活性化される（データアンプＤ
ＡＰ０〜データアンプＤＡＰ１５各々にそれぞれデータ
線ＧＴＩＯ（Ｔ）及びデータ線ＧＴＩＯ（Ｎ）が接続さ
れる）。また、ラッチＬＴＨ０は、制御信号ＲＥＳＥＴ
によりリセットされ、出力ＴＦＦは「Ｌ」レベルとな
る。

【０１４４】このとき、アドレス信号により指定された
メモリセルに予め書き込まれているデータが「Ｌ」レベ
ルであると、指定されたメモリセルからの読みだしが正
常で有れば、データアンプＤＡＰ０〜データアンプデー
タＤＡＰ１５の各々の差動アンプＡＭＰのデータＤＰが
「Ｌ」レベルで出力され、データアンプＤＡＰ０〜デー
タアンプデータＤＡＰ１５から出力されるデータＤＰ０
〜データＤＰ１５は全て「Ｈ」レベルであるため、ｎチ
ャンネルトランジスタＴＮＡをＯＮ状態とし、配線ＬＮ
の電荷を引き抜くため、信号ＲＷＢＳＮ(0)は、「Ｌ」
レベルで出力されている。

【０１４５】また、アドレス信号により指定されたメモ
リセルに予め書き込まれているデータが「Ｌ」レベルで
あると、指定されたメモリセルからの読みだしが正常で
有れば、データアンプＤＡＰ０〜データアンプＤＡＰ１
５から各々配線ＬＴ０〜配線ＬＴ１５を介して出力され
るデータ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１５
が全て「Ｈ」レベルであり、データＤ４の出力は「Ｈ」
レベルとなる。

【０１４６】したがって、データ信号ＲＷＢＳＮ(0)
（データ信号ＲＷＢＳＮ）が「Ｌ」レベルであり、デー
タＤ４の出力は「Ｈ」レベルであるため、データＤ５は
「Ｌ」レベルのままで、ラッチＬＴＨ０の出力する信号
ＴＦＦは「Ｌ」レベルのままであり、この時のアドレス
信号が指定した１６ビットのメモリセルには異常がな
く、「ＰＡＳＳ（問題無し）」と判定される。上述した
ように、「ＰＡＳＳ（問題無し）」の場合、実際に出力
端子に対応する出力バッファへ出力される配線ＬＴ０〜
配線ＬＴ１５上のデータ信号ＲＷＢＳＴ０〜データ信号
ＲＷＢＳＴ１５と、データ信号ＲＷＢＳＮとは、逆特性
である。

【０１４７】次に、時刻ｔ2において、信号ＣＬＫの立
ち上がりに同期して、信号ＩＣＬＫが生成される。そし
て、この信号ＩＣＬＫの立ち上がりに同期して、信号Ｙ
ＲＤが生成される。次に、この信号ＹＲＤの立ち下がり
に同期して、信号ＰＲＷＢ及び信号ＰＩＯが生成され
る。そして、配線ＬＮ，配線ＬＴ０〜配線ＬＴ１５は、
信号ＰＲＷＢにより、ｐチャンネルトランジスタＴＲＮ
及びｐチャンネルトランジスタＴＰＡがＯＮ状態とな
り、それぞれ所定の電圧Ｖsへプリチャージされる。

【０１４８】そして、グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ１５は、信号ＰＩＯにより所定
の電圧値にプリチャージされる。そして、アドレス信号
により指定されたカラムスイッチがＯＮ状態になると同
時に、信号ＰＩＯの「Ｈ」レベル状態において、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５が活性化され
る。また、ラッチＬＴＨ０は、制御信号ＲＥＳＥＴによ
りリセットされ、出力ＴＦＦは「Ｌ」レベルとなる。

【０１４９】このとき、例えば、アドレス信号により指
定されたメモリセルに予め書き込まれているデータが
「Ｌ」レベルであるとき、あるメモリセルが不良であ
り、データアンプＤＡＰ０〜データアンプデータＤＡＰ
１５のいずれかの差動アンプＡＭＰのデータＤＰが
「Ｈ」レベルで出力され、データアンプＤＡＰ０〜デー
タアンプデータＤＡＰ１５から出力されるデータＤＰ０
〜データＤＰ１５のいずれかが「Ｌ」レベルであって
も、ほとんどは「Ｈ」レベルであるため、ｎチャンネル
トランジスタＴＮＡをＯＮ状態とし、配線ＬＮの電荷を
引き抜くため、データ信号ＲＷＢＳＮ(1)は、「Ｌ」レ
ベルで出力されている。

【０１５０】また、アドレス信号により指定されたメモ
リセルに予め書き込まれているデータが「Ｌ」レベルで
あるとき、上述したようにあるメモリセルが不良である
とすると、データアンプＤＡＰ０〜データアンプＤＡＰ
１５から各々配線ＬＴ０〜配線ＬＴ１５を介して出力さ
れるデータ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１
５のいずれかが「Ｌ」レベルであり、データＤ４の出力
は「Ｌ」レベルとなる。

【０１５１】したがって、データ信号ＲＷＢＳＮ(1)
（データ信号ＲＷＢＳＮ）が「Ｌ」レベルであり、デー
タＤ４の出力は「Ｌ」レベルであるため、データＤ５は
「Ｈ」レベルに遷移し、ラッチＬＴＨ０の出力する信号
ＴＦＦは「Ｈ」レベルとなり、この時のアドレス信号が
指定した１６ビットのいずれかのメモリセルに異常があ
り、「ＦＡＩＬ（問題有り）」と判定される。

【０１５２】また、時刻ｔ2において、信号ＣＬＫの立
ち上がりに同期して、信号ＩＣＬＫが生成される。そし
て、この信号ＩＣＬＫの立ち上がりに同期して、信号Ｙ
ＲＤが生成される。次に、この信号ＹＲＤの立ち下がり
に同期して、信号ＰＲＷＢ及び信号ＰＩＯが生成され
る。そして、配線ＬＮ，配線ＬＴ０〜配線ＬＴ１５は、
信号ＰＲＷＢにより、ｐチャンネルトランジスタＴＲＮ
及びｐチャンネルトランジスタＴＰＡがＯＮ状態とな
り、それぞれ所定の電圧Ｖsへプリチャージされる。

【０１５３】そして、グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ１５は、信号ＰＩＯにより所定
の電圧値にプリチャージされる。そして、アドレス信号
により指定されたカラムスイッチがＯＮ状態になると同
時に、信号ＰＩＯの「Ｈ」レベル状態において、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５が活性化され
る。また、ラッチＬＴＨ０は、制御信号ＲＥＳＥＴによ
りリセットされ、出力ＴＦＦは「Ｌ」レベルとなる。

【０１５４】このとき、上述した場合と逆に、例えば、
アドレス信号により指定されたメモリセルに予め書き込
まれているデータが「Ｈ」レベルであるとき、あるメモ
リセルが不良であり、データアンプＤＡＰ０〜データア
ンプデータＤＡＰ１５のいずれかの差動アンプＡＭＰの
データＤＰが「Ｌ」レベルで出力され、データアンプＤ
ＡＰ０〜データアンプデータＤＡＰ１５から出力される
データＤＰ０〜データＤＰ１５のいずれかが「Ｈ」レベ
ルであると、ほとんどが「Ｌ」レベルであっても、いず
れかのデータアンプのｎチャンネルトランジスタＴＮＡ
をＯＮ状態とし、配線ＬＮの電荷を引き抜くため、信号
ＲＷＢＳＮ(1)は、「Ｌ」レベルで出力されている。

【０１５５】また、アドレス信号により指定されたメモ
リセルに予め書き込まれているデータが「Ｈ」レベルで
あるとき、上述したようにあるメモリセルが不良である
とすると、データアンプＤＡＰ０〜データアンプＤＡＰ
１５から各々配線ＬＴ０〜配線ＬＴ１５を介して出力さ
れるデータ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１
５のいずれかが「Ｌ」レベルであり、他の配線は「Ｈ」
レベルであるため、データＤ４の出力は「Ｌ」レベルと
なる。

【０１５６】したがって、データ信号ＲＷＢＳＮ(1)
（データ信号ＲＷＢＳＮ）が「Ｌ」レベルであり、デー
タＤ４の出力は「Ｌ」レベルであるため、データＤ５は
「Ｈ」レベルに遷移し、ラッチＬＴＨ０の出力する信号
ＴＦＦは「Ｈ」レベルとなり、この時のアドレス信号が
指定した１６ビットのいずれかのメモリセルに異常があ
り、「ＦＡＩＬ（問題有り）」と判定される。

【０１５７】次に、時刻ｔ３において、信号ＣＬＫの立
ち上がりに同期して、信号ＩＣＬＫが生成される。そし
て、この信号ＩＣＬＫの立ち上がりに同期して、信号Ｙ
ＲＤが生成される。次に、この信号ＹＲＤの立ち下がり
に同期して、信号ＰＲＷＢ及び信号ＰＩＯが生成され
る。そして、配線ＬＮ，配線ＬＴ０〜配線ＬＴ１５は、
信号ＰＲＷＢにより、ｐチャンネルトランジスタＴＲＮ
及びｐチャンネルトランジスタＴＰＡがＯＮ状態とな
り、それぞれ所定の電圧Ｖsへプリチャージされる。

【０１５８】そして、グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ１５は、信号ＰＩＯにより所定
の電圧値にプリチャージされる。そして、アドレス信号
により指定されたカラムスイッチがＯＮ状態になると同
時に、信号ＰＩＯの「Ｈ」レベル状態において、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５が活性化され
る。また、ラッチＬＴＨ０は、制御信号ＲＥＳＥＴによ
りリセットされ、出力ＴＦＦは「Ｌ」レベルとなる。

【０１５９】このとき、アドレス信号により指定された
メモリセルに予め書き込まれているデータが「Ｈ」レベ
ルであるとき、指定されたメモリセルからの読みだしが
正常で有れば、データアンプＤＡＰ０〜データアンプデ
ータＤＡＰ１５の各々の差動アンプＡＭＰのデータＤＰ
が「Ｈ」レベルで出力され、データアンプＤＡＰ０〜デ
ータアンプデータＤＡＰ１５から出力されるデータＤＰ
０〜データＤＰ１５の全てが「Ｌ」レベルであるため、
全てのデータアンプのｎチャンネルトランジスタＴＮＡ
をＯＦＦ状態とし、配線ＬＮの電荷を引き抜かないた
め、データ信号ＲＷＢＳＮ(2)は、「Ｈ」レベルで出力
されている。

【０１６０】また、アドレス信号により指定されたメモ
リセルに予め書き込まれているデータが「Ｈ」レベルで
あるとき、指定されたメモリセルからの読みだしが正常
で有れば、データアンプＤＡＰ０〜データアンプＤＡＰ
１５から各々配線ＬＴ０〜配線ＬＴ１５を介して出力さ
れるデータ信号ＲＷＢＳＴ０〜データ信号ＲＷＢＳＴ１
５が全て「Ｌ」レベルであり、データＤ４の出力は
「Ｈ」レベルとなる。

【０１６１】したがって、データ信号ＲＷＢＳＮ(2)
（データ信号ＲＷＢＳＮ）が「Ｌ」レベルであり、デー
タＤ４の出力が「Ｈ」レベルであるため、データＤ５が
「Ｌ」レベルのままで変化せず、ラッチＬＴＨ０の出力
する信号ＴＦＦは「Ｌ」レベルのままであり、この時の
アドレス信号が指定した１６ビットのメモリセルからの
データの読み出し結果の全てに異常が無く、「ＰＡＳＳ
（問題無し）」と判定される。

【０１６２】次に、時刻ｔ4において、信号ＣＬＫの立
ち上がりに同期して、信号ＩＣＬＫが生成される。そし
て、この信号ＩＣＬＫの立ち上がりに同期して、信号Ｙ
ＲＤが生成される。次に、この信号ＹＲＤの立ち下がり
に同期して、信号ＰＲＷＢ及び信号ＰＩＯが生成され
る。そして、配線ＬＮ，配線ＬＴ０〜配線ＬＴ１５は、
信号ＰＲＷＢにより、ｐチャンネルトランジスタＴＲＮ
及びｐチャンネルトランジスタＴＰＡがＯＮ状態とな
り、それぞれ所定の電圧Ｖsへプリチャージされる。

【０１６３】そして、グローバルＩ／Ｏ線ＧＩＯ０〜グ
ローバルＩ／Ｏ線ＧＩＯ１５は、信号ＰＩＯにより所定
の電圧値にプリチャージされる。そして、アドレス信号
により指定されたカラムスイッチがＯＮ状態になると同
時に、信号ＰＩＯの「Ｈ」レベル状態において、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５が活性化され
る。また、ラッチＬＴＨ０は、制御信号ＲＥＳＥＴによ
りリセットされ、出力ＴＦＦは「Ｌ」レベルとなる。

【０１６４】このとき、アドレス信号により指定された
メモリセルに予め書き込まれているデータが「Ｈ」レベ
ルであると、読みだしが正常で有れば、データアンプＤ
ＡＰ０〜データアンプデータＤＡＰ１５の各々の差動ア
ンプＡＭＰのデータＤＰが「Ｈ」レベルで出力され、デ
ータアンプＤＡＰ０〜データアンプデータＤＡＰ１５か
ら出力されるデータＤＰ０〜データＤＰ１５の全てが
「Ｌ」レベルであるため、全てのデータアンプのｎチャ
ンネルトランジスタＴＮＡをＯＦＦ状態とし、配線ＬＮ
の電荷を引き抜かないため、データ信号ＲＷＢＳＮ(3)
は「Ｈ」レベルである。

【０１６５】また、データアンプＤＡＰ０〜データアン
プＤＡＰ１５から各々配線ＬＴ０〜配線ＬＴ１５を介し
て出力されるデータ信号ＲＷＢＳＴ０〜データ信号ＲＷ
ＢＳＴ１５が全て「Ｌ」レベルであり、データＤ４の出
力は「Ｌ」レベルとなる。

【０１６６】したがって、データ信号ＲＷＢＳＮ(3)
（データ信号ＲＷＢＳＮ）が「Ｈ」レベルであり、デー
タＤ４の出力は「Ｌ」レベルであるため、データＤ５は
「Ｌ」レベルのままであり、この時のアドレス信号が指
定した１６ビットのメモリセルには異常がなく、「ＰＡ
ＳＳ（問題無し）」と判定される。

【０１６７】次に、時刻ｔ5において、信号ＣＬＫの立
ち上がりに同期して、信号ＩＣＬＫが生成される。そし
て、この信号ＩＣＬＫの立ち上がりに同期して、信号Ｒ
ＥＡＤＢが「Ｌ」レベルとなり、同時に、信号ＤＡＥが
「Ｌ」レベルとなり、読み出し状態が終了する。

【０１６８】そして、パラレルテストのモード時におい
て、上述した判定結果の信号ＴＦＦは、半導体記憶装置
のデータの出力を行う１６ビットののデータを並列に出
力する１６個の出力端子の中の図示しない所定の出力端
子の出力バッファへ出力され、この出力バッファを介し
て出力端子から図示しない外部機器に出力される。この
結果、１６個のメモリセルから並列に読み出された１６
ビットのデータの判定結果がデータ出力端子ＴＤ０〜デ
ータ出力端子ＴＤ１５のいずれかのデータ出力端子から
１ビットデータとして外部に出力される。

【０１６９】ここで、このデータ出力端子ＴＤ０〜デー
タ出力端子ＴＤ１５に対応する図示しないボンディング
パッドは、メモリバンクＢＡＮＫ０及びメモリバンクＢ
ＡＮＫ１と、メモリバンクＢＡＮＫ２及びメモリバンク
ＢＡＮＫ３との中央もしくは半導体記憶装置のチップの
周辺に配置されている。上記出力端子に対応するの図示
しない出力バッファは、上記ボンディングパッドの近傍
に配置されている。

【０１７０】これにより、１６ビットのデータを並列に
出力する１６個のデータ出力端子ＴＤ０〜データ出力端
子ＴＤ１５を有する半導体記憶装置のメモリセルからの
読み出しデータの判定が、１つの所定のデータ出力端
子、例えばデータ端子ＴＤ０から出力される１ビットの
信号ＴＦＦにより、圧縮して行うことができる。すなわ
ち、６４ビットが同時にテスト出来るＬＳＩテスターに
おいて、１６ビットのデータを並列に出力する１６個の
データ出力端子ＴＤ０〜データ出力端子ＴＤ１５を有す
る半導体記憶装置を同時に６４個テストすることが出来
る。

【０１７１】以上述べたように、一実施形態による半導
体記憶装置のデータ圧縮回路１は、データ圧縮に用いる
ために入力するデータ信号線が１６ビット（データ信
号）＋１ビット（全てのデータ信号のワイヤードオア）
となる。ここで、データＤＰ０〜データＤＰ１５に基づ
く、ｎチャンネルトランジスタＴＰＡのワイヤードオア
（配線ＬＮのデータ信号ＲＷＢＳＮ）の部分が、従来の
データ圧縮回路の半分の圧縮／判定の機能を有する。

【０１７２】このため、この半導体記憶装置は、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５よりデータ圧
縮回路１までの配線を形成する面積が、従来の１６ビッ
ト（データ信号）＋１６ビット（データ信号の反転信
号）を用いたときの３２本の配線形成面積に比較して大
幅に低減できる効果がある。

【０１７３】また、一実施形態による半導体記憶装置
は、データ圧縮に用いられるデータ信号が削減されてい
ると同時に、ワイヤードオアの部分がデータ圧縮回路の
半分の圧縮／判定の機能を有するので、データ圧縮回路
１も圧縮を行う論理ゲート数が従来のデータ圧縮回路に
比較して大幅に削減されるため、回路を形成する面積が
低減できる効果がある。

【０１７４】さらに、上述の一実施形態の半導体記憶装
置では、１６ビットの出力を有する半導体記憶装置を例
に取り説明したが８ビット，３２ビット，６４ビット、
またあるいは他の複数のビットの出力を有する半導体記
憶装置に使用することも可能である。

【０１７５】また、さらに、上述の一実施形態の半導体
記憶装置では、１６ビットを１ビットに圧縮していた
が、１６ビットを８ビットづつ圧縮し、２ビットとする
構成も可能である。このとき、配線の本数は、（８ビッ
ト＋１ビット）＋（８ビット＋１ビット）で１８ビット
となる。このように、複数ビットの出力を複数の圧縮す
る組に分離してそれぞれを圧縮する構成も可能である。

【０１７６】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、第二の
実施形態として、図７に示す様にオア回路を分散配置し
てデータ信号ＲＷＢＳＮを形成することも可能である。

【０１７７】このとき、図３におけるｎチャンネルトラ
ンジスタＴＮＡを設けずに、図４のインバータＩＮＶ２
２の出力を直接オア回路ＯＲ５０〜オア回路ＯＲ８０に
出力する。最終段をノア回路ＮＯＲ５０により構成する
ことで、一実施形態と同様の図２のデータ圧縮回路を構
成することができる。

【０１７８】すなわち、図３におけるアンプ回路ＡＭＰ
の出力するデータＤＰ０〜ＤＰ１５全てが「Ｌ」で有れ
ば、ノア回路ＮＯＲ５０から出力されるデータ信号ＲＷ
ＢＳＮが「Ｈ」レベルとなり、データＤＰ０〜データＤ
Ｐ１５のいずれかが「Ｈ」で有れば、ノア回路ＮＯＲ５
０から出力されるデータ信号ＲＷＢＳＮが「Ｌ」レベル
となる。

【０１７９】このとき、選択されていないメモリバンク
のデータアンプＤＡＰ０〜データアンプＤＡＰ１５の出
力するデータＤＰ０〜データＤＰ１５は全て「Ｌ」レベ
ルとする。また、他のデータ圧縮の動作は、上述した一
実施形態と同様のため説明を省略する。

【０１８０】そして、パラレルテストのモード時におい
て、上述した判定結果の信号ＴＦＦは、半導体記憶装置
のデータの出力を行う１６ビットの出力端子の中の所定
のビットの出力端子から図示しない外部機器に出力され
る。この結果、１６個のメモリセルから並列に読み出さ
れた１６ビットのデータの判定結果が所定の出力端子か
ら１ビットデータとして外部に出力される。

【０１８１】以上述べたように、第二の実施形態による
半導体記憶装置のデータ圧縮回路１は、データ圧縮に用
いるために入力するデータ信号線が１６ビット（データ
信号）＋１ビット（全てのデータ信号の論理オア出力）
となる。ここで、データＤＰ０〜データＤＰ１５に基づ
く、オア回路ＯＲ５０〜オア回路ＯＲ８０，ノア回路Ｎ
ＯＲ５０による演算されたデータ信号ＲＷＢＳＮが、従
来のデータ圧縮回路の半分の圧縮／判定の機能を有す
る。

【０１８２】このため、この半導体記憶装置は、データ
アンプＤＡＰ０〜データアンプＤＡＰ１５よりデータ圧
縮回路１までの配線を形成する面積が、分散するオア回
路を形成する面積が必要であるが、従来の１６ビット
（データ信号）＋１６ビット（データ信号の反転信号）
を用いたときの３２本の配線形成面積に比較して大幅に
低減できる効果がある。

【０１８３】また、第二の実施形態による半導体記憶装
置は、データ圧縮に用いられるデータ信号が削減されて
いると同時に、データ圧縮回路１も圧縮を行う論理ゲー
ト数が従来のデータ圧縮回路に比較して大幅に削減され
るため、回路を形成する面積が低減できる効果がある。

【０１８４】さらに、上述の第二の実施形態の半導体記
憶装置では、１６ビットの出力を有する半導体記憶装置
を例に取り説明したが８ビット，３２ビット，６４ビッ
ト、またあるいは他の複数のビットの出力を有する半導
体記憶装置に使用することも可能である。加えて、第二
の実施形態は、第一の実施形態に比較してデータ圧縮に
用いられるデータ信号ＲＷＢＳＮを高速に伝えることが
できるため、テスト時間を短縮することが可能となる。

【０１８５】また、さらに、上述の第二の実施形態の半
導体記憶装置では、１６ビットを１ビットに圧縮してい
たが、１６ビットを８ビットづつ圧縮し、２ビットとす
る構成も可能である。このとき、配線の本数は、（８ビ
ット＋１ビット）＋（８ビット＋１ビット）で１８ビッ
トとなる。このように、複数ビットの出力を複数の圧縮
する組に分離してそれぞれを圧縮する構成も可能であ
る。

【０１８６】加えて、第一の実施形態及び第二の実施形
態において、電源電圧（３.３Ｖ）が低くなったこと
で、内部で降圧して低電源電圧化されているため、デー
タ信号線を１本にして、データ信号を内部の程度にフル
スイングしても、従来と同程度の立ち上がり特性が得ら
れ、かつ消費電力も同程度に押さえることが出来る。さ
らに、データ信号線を出力バッファ毎に１本とすること
で、データ信号線を正相と相補との２本の電圧の差を出
力バッファで増幅するのに比較し、周囲の配線の信号の
レベル変化によるノイズの影響を受け難くなる効果があ
る。

【０１８７】

【発明の効果】本発明によれば、メモリセルから読み出
したデータの電圧値を増幅し、第一の出力データとして
出力すると共に、この第一の出力データから生成された
第二の出力データを出力する、出力端子毎に設けられた
データアンプと、前記出力端子毎の前記第一の出力デー
タを圧縮し、この圧縮結果に基づきメモりセルからの読
み出されたこの第一の出力データが正常か否かのテスト
を行うデータ圧縮回路と、前記データアンプから前記デ
ータ圧縮回路へ各々前記第一の出力データを出力する複
数の第一の配線と、前記データアンプから前記データ圧
縮回路へ前記第二の出力データをワイヤードオアで接続
して出力する第二の配線とを具備するため、従来Ｎビッ
トのデータの圧縮を行うために２Ｎ本の配線が必要であ
ったが、ワイヤードオアが従来の圧縮／判定機能を有す
るので、ビット分の配線Ｎ本とワイヤードオアのための
配線１本の（Ｎ＋１）本の配線で済み、配線を形成する
面積が従来例の２Ｎ本と比較して大幅に削減でき、かつ
ワイヤードオアが従来の圧縮／判定機能を有するので、
データ圧縮回路の規模も縮小されて回路形成面積が削減
できる効果がある。ここで、縮小される面積は、一般的
に、「（データ信号線幅）＋（データ圧縮の回路規
模）」である。

【０１８８】また、本発明によればＮビット分の配線Ｎ
本を２つの組に分割して圧縮を行うと、ビット分の配線
（Ｎ／２）本とワイヤードオアのための配線１本の
（（Ｎ／２）＋１）×２本、すなわち（Ｎ＋２）本の配
線で済み、配線を形成する面積が従来例の２Ｎ本と比較
して大幅に削減でき、かつワイヤードオアが従来の圧縮
／判定機能を有するので、データ圧縮回路の規模も縮小
されて回路形成面積が削減できる効果がある。従って、
Ｎビット分の配線Ｎ本を複数の組に分割して圧縮を行う
と、配線の本数は（信号線の本数＋ワイヤードオアの本
数）となり、従来の２Ｎ本に比較すると少ない数に押さ
えられる。

【０１８９】本発明によれば、電源電圧が低くなったこ
とで、内部で降圧して低電源電圧化されているため、デ
ータ信号線を１本にして、データ信号を内部の程度にフ
ルスイングしても、従来と同程度の立ち上がり特性が得
られ、かつ消費電力も同程度に押さえることが出来る。
さらに、データ信号線を各出力バッファ毎に１本とする
ことで、データ信号線を正相と相補との２本の電圧の差
を出力バッファで増幅するのに比較し、周囲の配線の信
号のレベル変化によるノイズの影響を受け難くなる効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体記憶装置の
構成を示す概念図である。

【図２】図１に示す半導体記憶装置におけるデータ圧
縮回路１の構成を示すブロック図である。

【図３】図２に示すデータアンプＤＡＰ０〜データア
ンプＤＡＰ１５の構成を示すブロック図である。

【図４】図３に示すアンプ回路ＡＭＰの構成を示すブ
ロック図である。

【図５】本発明の一実施形態の半導体記憶装置の動作
を示すタイミングチャートである。

【図６】本発明の一実施形態の半導体記憶装置の動作
を示すタイミングチャートである。

【図７】本発明の第二の実施形態による半導体記憶装
置のデータアンプからデータ圧縮回路までの配線の構成
を示す概念図である。

【図８】従来例の半導体記憶装置におけるデータ圧縮
回路の構成を示す概念図である。

【図９】従来例の半導体記憶装置におけるデータ圧縮
回路の構成を示す概念図である。

【図１０】従来例よる半導体記憶装置の構成を示す概
念図である。

【符号の説明】

１データ圧縮回路ＧＩＯ０〜ＧＩＯ１５グローバルＩ／Ｏ線ＢＡＮＫ０〜ＢＡＮＫ３メモリバンクＭＢ０〜ＭＢ３メモリブロックＬＮ、ＬＴ０〜ＬＴ１５配線ＤＡＰ０〜ＤＡＰ１５データアンプＸＤＥＣ０ＸデコーダＹＤＥＣ０Ｙデコーダ

Claims

【特許請求の範囲】

【請求項１】メモリセルから読み出したデータの電圧
値を増幅し、第一の出力データとして出力すると共に、
この第一の出力データから生成された第二の出力データ
を出力する、出力端子毎に設けられたデータアンプと、前記出力端子毎の前記第一の出力データを圧縮し、この
圧縮結果に基づきメモりセルからの読み出されたこの第
一の出力データが正常か否かのテストを行うデータ圧縮
回路と、前記データアンプから前記データ圧縮回路へ各々前記第
一の出力データを出力する複数の第一の配線と、前記データアンプから前記データ圧縮回路へ前記第二の
出力データをワイヤードオアで接続して出力する第二の
配線とを具備することを特徴とする半導体記憶装置。
【請求項２】前記データ圧縮回路が複数の前記第一の
出力データと、複数の前記第二の出力データによるワイ
ヤードオアの出力データとに基づき、この複数の第一の
出力データの圧縮処理を行うことを特徴とする請求項１
記載の半導体記憶装置。
【請求項３】テスト時に前記メモリセル全てに予め同
一のデータを書き込み、前記データ圧縮回路が、読み出
し時に第一の出力データの全てが同一であり、かつ第二
の出力データの全てが同一である場合に正常な読み出し
と判断し、また、読み出し時に第一の出力データのいず
れかが他と異なるか、または第二の出力データのいずれ
かが他と異なる場合、正常でない読み出しと判断するこ
とを特徴とする請求項１または請求項２記載の半導体記
憶装置。
【請求項４】前記データアンプが前記第二の出力デー
タをオープンドレインにより出力するトランジスタを具
備することを特徴とする請求項１ないし請求項３のいず
れかに記載の半導体記憶装置。
【請求項５】前記第二の配線が並列に前記トランジス
タのドレインを接続することで形成されていることを特
徴とする請求項１ないし請求項４のいずれかに記載の半
導体記憶装置。
【請求項６】前記第二の配線にプリチャージ用のトラ
ンジスタが接続されていることを特徴とする請求項１な
いし請求項５のいずれかに記載の半導体記憶装置。
【請求項７】前記第二の配線にラッチ回路が設けられ
ていることを特徴とする請求項１ないし請求項６のいず
れかに記載の半導体記憶装置。
【請求項８】メモリセルから読み出したデータの電圧
値を増幅し、第一の出力データとして出力すると共に、
この第一の出力データから生成された第二の出力データ
を出力する、出力端子毎に設けられたデータアンプと、前記出力端子毎の前記第一の出力データを圧縮し、この
圧縮結果に基づきメモりセルからの読み出されたこの第
一の出力データが正常か否かのテストを行うデータ圧縮
回路と、このデータアンプから前記データ圧縮回路へ各々前記第
一の出力データを出力する複数の第一の配線と、前記データアンプから出力される前記第二の出力データ
と、隣接する他のデータアンプから出力される第二のデ
ータとのオア演算を行い、この演算結果と次に隣接する
他のデータアンプから出力される第二の出力データとの
オア演算を行い、順次全てのデータアンプの第二のデー
タのオア演算を行い、演算結果を第三の出力データとし
て前記データ圧縮回路へ出力する複数のオア回路を接続
する第二の配線とを具備することを特徴とする半導体記
憶装置。
【請求項９】前記データ圧縮回路が複数の前記第一の
出力データと前記第三の出力データとに基づき、この複
数の第一の出力データの圧縮処理を行うことを特徴とす
る請求項８記載の半導体記憶装置。