JP2000216281A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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Abstract

(57)【要約】 【課題】 従来のリフロー時に生じる膨れは絶縁基板の
外部接続端子が無い領域を中心に生じる。これは外部接
続端子の有るところはランドの接合部から貫通孔を経由
して水蒸気が一部放出されるが、外部接続端子の無い領
域では貫通孔がない為に水蒸気排出の経路が無いので、
膨れ・剥離等が発生すると考えられる。 【解決手段】 複数の貫通孔9を有する絶縁基板の半導
体チップ搭載面側に配線パターン6を持ち、且つ、半導
体チップ搭載面の反対面側には、貫通孔9を介して、各
貫通孔9を覆うランド10に接続された外部接続端子4
を持ち、配線パターン6と電気的に接続された半導体チ
ップ1および電気接続部が樹脂封止された半導体装置で
あって、半導体チップ搭載面の反対面側から開口部が全
て露出した貫通孔9を覆うダミーランド11を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置に関するものであり、特に高密度実装に適したほぼチ
ップサイズにまで小型化された樹脂封止型半導体装置に
関するものである。
【0002】
【従来の技術】近年の電子機器の軽薄短小化の傾向に添
うものとして、また組立工程の自動化に適合するものと
してQFP(Quad Flat Package)型
やBGA(Ball Grid Array)型のチッ
プサイズパッケージ(CSP)の樹脂封止型半導体装置
が広く用いられている。これら半導体装置の中に入って
いる半導体素子の信号処理の高速化・高機能化により、
より多くの外部接続端子が必要となってきている。
【0003】この様な場合、外部接続端子が半導体装置
の底面に2次元的にマトリックス状に配置されているB
GA型が採用されている。また、小型の携帯機器に組み
込むために半導体装置のサイズはできる限り小さく、す
なわちチップサイズに近づけて製造している。このBG
A型のひとつに、MOSトランジスタなどが形成された
半導体チップの面を上にして、ワイヤーボンド方式に
て、配線基板に結線し配線パターンを経由して外部接続
端子と導通させているものがある。従来技術の樹脂封止
型半導体装置は、図9に示すように絶縁基板5とワイヤ
ーとの接続部、ランド部10、およびそれらを接続して
いる配線からなる配線パターン6と配線保護膜であるソ
ルダーレジスト7で構成される配線基板の上に接着フィ
ルム8にて半導体チップ1を接着させ、半導体チップの
電極パッドと配線パターンがワイヤー3で結線され半導
体チップおよびワイヤーを保護するために配線基板の片
側を封止樹脂2で封止されている。この樹脂封止型半導
体装置が抵抗やコンデンサーが搭載された実装基板に接
続され小型の携帯機器に組み込まれる。
【0004】チップサイズに近いこの樹脂封止型半導体
装置の外部接続端子は下側全面に均一に配置されている
場合もあるが、外部接続端子が少なければ図9や図10
に示すように、裏面全体ではなく、中央部に形成しない
で周辺部分に配置する場合がある。これは端子ピッチを
広げて全面配置するより、周辺に配置する方が、実装基
板の配線上有利である。
【0005】また、その逆で図11の様に樹脂封止型半
導体装置の中央部にのみ端子が配置される場合がある。
これはメモリデバイスなどでは信号端子配置を容量が異
なった場合でも信号配列を共通化する必要があることか
らパッケージサイズの異なる(チップサイズの異なる)
デバイスでも端子配列は共通にされるためである。
【0006】なお、このとき図10および11の外部接
続端子が形成されていない部分にも貫通孔はないが絶縁
基板上にランドパターンを形成している場合もある。こ
れは、チップ搭載時にチップ搭載部分の配線基板の上面
を平滑にすることでチップの下に気泡などの空間部分の
発生を抑え、リフロー時の熱による不良の発生を抑える
ためである。この中央部分にダミーの半田ボールを搭載
しない理由は、半田ボール材料費の上昇、搭載歩留の低
下、外部接続端子の平坦性の低下、実装基板側の配線引
き回しの自由度が高いためである。
【0007】
【発明が解決しようとする課題】上述の樹脂封止型半導
体装置は小型で、エリアアレイ構造を持ち、この様な構
造を持つ樹脂封止型半導体装置は実装基板上に、リフロ
ー実装され使用される。配線基板のソルダーレジスト塗
布部分には配線パターンが有るために、ソルダーレジス
ト表面には凹凸が発生する。配線パターン上のソルダー
レジストの平坦度が悪い時、半導体チップを接着フイル
ムを用いてダイボンドする時にソルダーレジストの凹部
ではダイボンドの圧力が十分に加わらず、接着フィルム
とソルダーレジストの接着界面の密着力が十分に得られ
ない時がある。
【0008】このようなとき、ソルダーレジストと接着
フィルムの界面に水分が吸着する事があり、また配線基
板・ソルダーレジスト・接着フィルムは有機系の物質で
形成されているため、界面だけで無くそれら自身も吸湿
する特性を持つ。この為吸湿状態にある樹脂封止型半導
体装置がリフローにより急激に加熱されると、半導体装
置内部の水分が急激に加熱され体積が膨張する。これに
より配線基板が封止樹脂から剥離したりする事で外観上
の不具合や配線パターンの断線が発生する事がある。
【0009】樹脂封止型半導体装置を実装基板に接続す
る際のリフロー時等に発生する接合面の剥離等の不具合
を抑えるために特開平9−121002号公報では、図
12に示すように絶縁基板に小ホール13を設けて内部
に溜まった水分を効率よく樹脂封止型半導体装置の外に
出している。
【0010】一般に樹脂封止型半導体装置の配線基板の
製造は、接着剤付きのポリイミドからなる絶縁基板に貫
通孔をあけ、Cu箔を接着し、それをパターニングして
配線パターンを形成し、ソルダーレジストの印刷後、A
uメッキを行っている。もし貫通孔の形成時に小ホール
を同時に形成すると、ソルダーレジストの印刷時に半田
ボール搭載面にソルダーレジストの回り込みが生じる。
【0011】また、この回り込みを防ぐためにソルダー
レジスト形成後に小ホールを開けるには、そのための金
型や穴開け工程が増加する。この為に小ホールを設ける
事は問題がある。水分排出用の小ホールを設けないと、
リフロー実装時に半導体装置に急激な熱が加わると基板
に膨れが生じる懸念がある。
【0012】リフロー時に生じるこのような膨れは絶縁
基板の外部接続端子が無い領域を中心に生じる。これは
外部接続端子の有るところはランドの接合部から貫通孔
を経由して水蒸気が一部放出されるが、外部接続端子の
無い領域では貫通孔がない為に水蒸気排出の経路が無い
ので、膨れ・剥離等が発生すると考えられる。
【0013】
【課題を解決するための手段】請求項1に記載の本発明
の樹脂封止型半導体装置は、複数の貫通孔を有する絶縁
基板の半導体チップ搭載面側に配線パターンを持ち、且
つ、該半導体チップ搭載面の反対面側には、上記貫通孔
を介して、該各貫通孔を覆うランド部に接続された外部
接続端子を持ち、上記配線パターンと電気的に接続され
た半導体チップおよび電気接続部が樹脂封止された樹脂
封止型半導体装置において、上記半導体チップ搭載面の
反対面側から上記開口部が全て露出した貫通孔を有する
ことを特徴とするものである。
【0014】また、請求項2に記載の本発明の樹脂封止
型半導体装置は、上記外部端子と接続しているランド部
と上記開口部が全て露出したランド部とが同じ格子上に
配列していることを特徴とする、請求項1に記載の樹脂
封止型半導体装置である。
【0015】また、請求項3に記載の本発明の樹脂封止
型半導体装置は、上記開口部が全て露出したランド部が
互いに接続し、一又複数のランド群が形成されているこ
とを特徴とする、請求項1又は請求項2に記載の樹脂封
止型半導体装置である。
【0016】また、請求項4に記載の本発明の樹脂封止
型半導体装置は、上記開口部が全て露出したランド部が
上記配線パターンと接続していることを特徴とする、請
求項1乃至請求項3のいずれかに記載の樹脂封止型半導
体装置である。
【0017】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明を詳細に説明する。
【0018】図1に本発明の第1の実施例の半導体装置
の断面図、図2に外部接続端子側から見た図を示す。本
実施例の半導体装置は正方形タイプのCSPで外部接続
端子4は半導体装置の外周部分に配置され中央部が、絶
縁性配線基板5の配線パターン6が形成された面と反対
側から開口部が全て露出している貫通孔9を覆うラン
ド、言い換えれば、外部接続端子が接続されていないラ
ンド(以下、「ダミーランド」という)11となってい
る。絶縁性配線基板5の半導体チップ1の搭載面に配線
パターン6が形成され、エリアアレイ状に配列された外
部接続端子接続用のランドを持つ絶縁性配線基板5上
に、裏面に接着フィルム8をあらかじめ貼り付けた、半
導体チップ1を熱圧着により搭載し、Auワイヤー3を
用いたワイヤーボンドにより絶縁性配線基板5と半導体
チップ1間の電気的接続を確保し、その後トランスファ
ーモールド法により半導体チップ1およびAuワイヤー
3を封止樹脂2により封止し、ランド10に貫通孔9を
介して外部接続用端子4としてはんだボールを接続す
る。絶縁性配線基板5には外部接続端子接続用のランド
10とは別に、貫通孔は存在するが外部接続端子4のは
んだボールを接続しないダミーランド11を持つ。
【0019】配線パターン6にはAuメッキがなされて
おり、ダミーランド11表面は酸化等が起こる事はな
い。本実施例においてダミーランド11の大きさ、形状
は外部接続端子接続用のランド10と同じである。ま
た、ランド配置は外部接続端子4と同じマトリックス上
に配置されている。しかし、本発明ではダミーランド1
1のサイズ、形状は外部接続端子接続用のランド10と
同じである必要は無く、また、同じマトリックス配置で
ある必要も無い。但し、貫通孔9よりは大きめにする必
要がある。
【0020】ダミーランド11がランド10より小さい
と空白部が広くなるので配線の自由度が増す、逆にダミ
ーランド11がランド10より大きいと空白部は小さく
なるので平坦性が良くなる。
【0021】図3に本発明の第2の実施例の半導体装置
の断面図、図4に図3に示す第2の実施例の半導体装置
の外部接続端子側から見た図を示す。本実施例は長方形
タイプの半導体装置で、中央部分および長辺側の最外部
に外部接続端子を持ち、左右の領域に外部接続端子の無
いダミーランド11を持つ。これらのダミーランド11
は図5(a)に示す様に信号配線から独立したパターン
14により形成されている。
【0022】また複数個のダミーランド11を互いに接
続して大きいダミーランド11にした構造や図6に示す
ように全てのダミーランド11を接続して一つの大きな
ダミーランド11にした構造でも良い、これらはいづれ
も平坦性が向上する構造となる。
【0023】図7に示す本発明の第3の実施例は半導体
装置内に2つの半導体チップ1を積層した半導体装置で
あり、外部接続端子の数が増えるので、図5(b)に示
すようにダミーランドは信号配線の一部として利用して
いる。本実施例の様にダミーランド11を配線の一部と
して用いると第2の実施例の図5(a)と比較して外部
接続端子数を増加させることができる。
【0024】以上、本発明では半導体装置内の搭載され
る複数の半導体チップが積層又は同一平面内での配置さ
れていても適用できる。
【0025】図8に示す本発明の第4の実施例は半導体
チップ1をフェイスダウンのフリップチップ方式で配線
基板に接続する。フリップチップ方式でもフェイスアッ
プのワイヤーボンド方式と同様に、配線基板のソルダー
レジストと接着剤12の間の接着力が十分で無い場合、
ダミーランド11から水蒸気を排出することによりリフ
ロー時の信頼性を得る事ができる。
【0026】本発明において、絶縁性基板の材質・半導
体チップと絶縁性基板間の電気的接続方法・半導体チッ
プのダイボンド方式・外部接続端子の形状・材質等は特
に限定されない。例えば、ポリイミド、ガラスエポキ
シ、BT(ビスマスレイド・トリアジン)レジン、ポリ
エステル、ポリアミド、テフロン、ガラスポリエステル
等の樹脂基板があげられる。本実施例では外部接続用端
子を接続したランドとダミーランドの形状やサイズは必
ずしも同じで無くても良く、その数にも特に制限は無
い。
【0027】ダミーランド部の貫通孔の開口はランド部
の貫通孔の開口時でも良いし、レーザーまたはウエット
エッチングで開口しても良い。
【0028】
【発明の効果】以上に説明したように、本発明の半導体
装置を用いる事によりチップサイズパッケージにおい
て、従来より信頼性を改善した半導体装置を提供する事
ができる。
【0029】即ち、従来の小ホールの代替として絶縁基
板に貫通孔とその上に外部接続端子を接続しないランド
を形成すると、このダミーランドから水蒸気の排出が可
能になり配線基板の膨れ等の不具合の発生を抑え、より
高い信頼性が得られる。
【0030】また配線パターンを太くすることでパター
ン面積を大きくし、配線パターン間のスペースをできる
限り小さくしソルダーレジストの塗布領域の凹凸をでき
るだけ小さくする事で、ソルダーレジスト表面を平滑化
する事ができる。またソルダーレジスト塗布領域で配線
パターンが必要でない部分にもダミーのパターンを形成
する事で配線パターンの面積を大きくし、ソルダーレジ
スト表面の凹凸を減少させる事ができる。
【0031】また、ダミーランドの形成により、配線パ
ターン面積は必然的に大きくなり、ソルダーレジスト表
面の平滑化が行われている。平滑化すると半導体チップ
と強く接着する領域が大きくなり接着強度が増すことは
膨れ等に耐える事となり、また凹凸の減少は表面積が少
なくなるので水分の吸着面積が減るので吸着量も減る。
【0032】また従来技術では、小型でエリアアレイ構
造を持つ半導体装置を実装基板上にリフロー実装した
後、実装後の半導体装置にヒートサイクル等により、温
度変化が生じると、半導体装置の反り、半導体装置と実
装基板との線膨張係数の差等により、絶縁基板と実装基
板の接続部分に応力が発生する。この応力によりはんだ
接続部にクラックが発生し破断にいたる場合がある。こ
れに対して、本発明のように貫通孔の付いたダミーラン
ドを設けると接続部に生じる応力の絶縁基板からの影響
が低減できると考えられる。つまり、基板にダミーラン
ドが無い時は、図13に示すAの距離の線膨張係数の影
響を受ける。一方、ダミーランドを設けると絶縁基板は
貫通孔により分断されているので各ランド間の距離(図
中のB)の線膨張係数の影響のみを受けることとなり、
実装後の信頼性の向上を図る事ができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の樹脂封止型半導体装置
の断面図である。
【図2】本発明の第1の実施例の樹脂封止型半導体装置
の外部接合用端子側から見た平面図である。
【図3】本発明の第2の実施例の樹脂封止型半導体装置
の断面図である。
【図4】本発明の第2の実施例の樹脂封止型半導体装置
の外部接合用端子側から見た平面図である。
【図5】(a)は本発明に用いる、ダミーランドが配線
パターンと独立している場合の絶縁性基板の配線パター
ン形成面側の平面図であり、(b)は本発明に用いる、
ダミーランドが配線パターンと接続して場合の絶縁性基
板の配線パターン形成面側の平面図である。
【図6】ダミーランドを一体形成した状態の絶縁性基板
の配線パターン形成面側の平面図である。
【図7】本発明の第3の実施例の樹脂封止型半導体装置
の断面図である。
【図8】本発明の第4の実施例の樹脂封止型半導体装置
の断面図である。
【図9】従来例の樹脂封止型半導体装置の断面図であ
る。
【図10】図9に示す従来例の樹脂封止型半導体装置の
外部接続端子側から見た平面図である。
【図11】第2の従来例の樹脂封止型半導体装置の外部
接続端子側から見た平面図である。
【図12】第3の従来例の樹脂封止型半導体装置の断面
図である。
【図13】実装時の線膨張の影響の説明に供する図であ
る。
【符号の説明】
1 半導体チップ 2 封止樹脂 3 Auワイヤー 4 外部接続端子 5 絶縁基板 6 配線パターン 7 ソルダーレジスト 8 接着フィルム 9 貫通孔 10 ランド 11 ダミーランド 12 接着剤 13 小ホール 14 独立したパターン 15 フリップチップ接続バンプ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 複数の貫通孔を有する絶縁基板の半導体
    チップ搭載面側に配線パターンを持ち、且つ、該半導体
    チップ搭載面の反対面側には、上記貫通孔を介して、該
    各貫通孔を覆うランド部に接続された外部接続端子を持
    ち、上記配線パターンと電気的に接続された半導体チッ
    プおよび電気接続部が樹脂封止された樹脂封止型半導体
    装置において、 上記半導体チップ搭載面の反対面側から上記開口部が全
    て露出した貫通孔を有することを特徴とする樹脂封止型
    半導体装置。
  2. 【請求項2】 上記外部端子と接続しているランド部と
    上記開口部が全て露出したランド部とが同じ格子上に配
    列していることを特徴とする、請求項1に記載の樹脂封
    止型半導体装置。
  3. 【請求項3】 上記開口部が全て露出したランド部が互
    いに接続し、一又複数のランド群が形成されていること
    を特徴とする、請求項1又は請求項2に記載の樹脂封止
    型半導体装置。
  4. 【請求項4】 上記開口部が全て露出したランド部が上
    記配線パターンと接続していることを特徴とする、請求
    項1乃至請求項3のいずれかに記載の樹脂封止型半導体
    装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237547A (ja) * 2001-02-09 2002-08-23 Hitachi Chem Co Ltd 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法
JP2002270728A (ja) * 2001-03-12 2002-09-20 Rohm Co Ltd 半導体装置
KR100774840B1 (ko) * 2001-02-02 2007-11-07 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP2007335685A (ja) * 2006-06-15 2007-12-27 Ngk Spark Plug Co Ltd コンデンサ、配線基板
US8649186B2 (en) 2009-12-11 2014-02-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same
US9198284B2 (en) 2010-08-06 2015-11-24 Panasonic Intellectual Property Management Co., Ltd. Circuit board and method for manufacturing same

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies
WO2001050526A1 (en) * 1999-12-30 2001-07-12 Intel Corporation Optimized driver layout for integrated circuits with staggered bond pads
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices
JP2003046034A (ja) * 2001-07-31 2003-02-14 Nec Kagobutsu Device Kk 樹脂封止型半導体装置
GB2377080B (en) * 2001-09-11 2003-05-07 Sendo Int Ltd Integrated circuit package and printed circuit board arrangement
US6940176B2 (en) * 2002-05-21 2005-09-06 United Microelectronics Corp. Solder pads for improving reliability of a package
EP1381259A1 (en) * 2002-07-11 2004-01-14 Ultratera Corporation Structure of printed circuit board (PCB)
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Necエレクトロニクス株式会社 半導体装置
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
US7507718B2 (en) * 2005-04-11 2009-03-24 Sanofi Pasteur Polymyxin B analogs for LPS detoxification
JP2006344824A (ja) * 2005-06-09 2006-12-21 Nec Electronics Corp 半導体装置および半導体装置の製造方法
GB0817834D0 (en) * 2008-09-30 2008-11-05 Cambridge Silicon Radio Ltd Low cost flexible substrate
JP2010093109A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
JP2012104790A (ja) * 2010-10-12 2012-05-31 Elpida Memory Inc 半導体装置
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR20130010359A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치용 기판 및 그를 포함한 반도체 장치
JP2015041647A (ja) * 2013-08-20 2015-03-02 船井電機株式会社 半導体パッケージ
KR102339899B1 (ko) * 2014-12-12 2021-12-15 삼성전자주식회사 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈
EP3651192B1 (en) * 2017-09-29 2025-06-18 Aisin Corporation Circuit board, method for designing circuit board, and semiconductor device
DE102017128568A1 (de) * 2017-12-01 2019-06-06 Infineon Technologies Ag Halbleiterchip mit einer vielzahl von externen kontakten, chip-anordnung und verfahren zum überprüfen einer ausrichtung einer position eines halbleiterchips
US12100682B2 (en) * 2018-07-15 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with conductive patterns in a redistribution layer
CN113224218B (zh) * 2020-12-30 2023-01-20 湖北长江新型显示产业创新中心有限公司 一种显示面板及制作方法、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129366A (ja) * 1991-11-08 1993-05-25 Fujitsu Ltd 集積回路用tab実装構造
JP3195731B2 (ja) 1995-12-21 2001-08-06 高砂熱学工業株式会社 試料表面に付着した有機物量の分析装置及び方法
US5874776A (en) * 1997-04-21 1999-02-23 International Business Machines Corporation Thermal stress relieving substrate
JP3881751B2 (ja) * 1997-08-20 2007-02-14 沖電気工業株式会社 半導体チップの実装構造および実装方法
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6157085A (en) * 1998-04-07 2000-12-05 Citizen Watch Co., Ltd. Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774840B1 (ko) * 2001-02-02 2007-11-07 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP2002237547A (ja) * 2001-02-09 2002-08-23 Hitachi Chem Co Ltd 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法
JP2002270728A (ja) * 2001-03-12 2002-09-20 Rohm Co Ltd 半導体装置
JP2007335685A (ja) * 2006-06-15 2007-12-27 Ngk Spark Plug Co Ltd コンデンサ、配線基板
US8649186B2 (en) 2009-12-11 2014-02-11 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same
US9030838B2 (en) 2009-12-11 2015-05-12 Samsung Electronics Co., Ltd. Package substrate and semiconductor package having the same
US9198284B2 (en) 2010-08-06 2015-11-24 Panasonic Intellectual Property Management Co., Ltd. Circuit board and method for manufacturing same

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JP3437107B2 (ja) 2003-08-18
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