JP2000216360A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JP2000216360A JP2000216360A JP11016624A JP1662499A JP2000216360A JP 2000216360 A JP2000216360 A JP 2000216360A JP 11016624 A JP11016624 A JP 11016624A JP 1662499 A JP1662499 A JP 1662499A JP 2000216360 A JP2000216360 A JP 2000216360A
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- phase
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- memory device
- capacitor
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Abstract
(57)【要約】
【課題】δ相Ｔａ2Ｏ5を高誘電体膜として用いた半導体
メモリ素子を提供する。 【解決手段】誘電率の高いδ相Ｔａ2Ｏ5をキャパシタに
適用すると高集積大容量のＤＲＡＭが実現できる。
メモリ素子を提供する。 【解決手段】誘電率の高いδ相Ｔａ2Ｏ5をキャパシタに
適用すると高集積大容量のＤＲＡＭが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度ＤＲＡＭに
最適な、高誘電体薄膜コンデンサを用いた半導体メモリ
素子に関する。
最適な、高誘電体薄膜コンデンサを用いた半導体メモリ
素子に関する。
【０００２】
【従来の技術】（１）ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）はコンピュータの記憶素子として大容
量、高集積化が進んできた。現在用いられているＤＲＡ
Ｍメモリセル部の基本的な回路は、１組のＭＯＳトラン
ジスタとコンデンサから構成され、コンデンサに蓄積さ
れた電荷の量によって１ビットのデータを記憶する。こ
のコンデンサの容量はα線によって作り出される電荷に
よるソフトエラーに対する耐性を備えるために１００ｆ
Ｃ以上の電荷が蓄積されなければならない。仮に±１．
５Ｖの電圧で動作させようとすると、コンデンサの容量
は６０ｆＦ以上必要となる。
モリ（ＤＲＡＭ）はコンピュータの記憶素子として大容
量、高集積化が進んできた。現在用いられているＤＲＡ
Ｍメモリセル部の基本的な回路は、１組のＭＯＳトラン
ジスタとコンデンサから構成され、コンデンサに蓄積さ
れた電荷の量によって１ビットのデータを記憶する。こ
のコンデンサの容量はα線によって作り出される電荷に
よるソフトエラーに対する耐性を備えるために１００ｆ
Ｃ以上の電荷が蓄積されなければならない。仮に±１．
５Ｖの電圧で動作させようとすると、コンデンサの容量
は６０ｆＦ以上必要となる。
【０００３】（２）コンデンサの容量Ｃは、真空の誘電
率をε0、誘電体膜の比誘電率をεr、誘電体膜の膜厚を
ｄ、コンデンサの断面積をＳとすると、Ｃ＝ε0・εr・
Ｓ／ｄである。従って、コンデンサの容量を大きくする
ためには電極の面積を大きくし、誘電体膜の膜厚を薄く
すれば良い。最近のＤＲＡＭの高集積化により、メモリ
セル１個当たりの占める面積が縮小するため、クラウン
構造やフィン構造等の複雑な立体構造によりキャパシタ
面積の増大が図られている。これは誘電体膜や電極材料
のＣＶＤ法による高い被覆性により達成されている。し
かし複雑な構造になれば十分な被覆性が達成できなくな
るため、構造による容量増加には限界がある。
率をε0、誘電体膜の比誘電率をεr、誘電体膜の膜厚を
ｄ、コンデンサの断面積をＳとすると、Ｃ＝ε0・εr・
Ｓ／ｄである。従って、コンデンサの容量を大きくする
ためには電極の面積を大きくし、誘電体膜の膜厚を薄く
すれば良い。最近のＤＲＡＭの高集積化により、メモリ
セル１個当たりの占める面積が縮小するため、クラウン
構造やフィン構造等の複雑な立体構造によりキャパシタ
面積の増大が図られている。これは誘電体膜や電極材料
のＣＶＤ法による高い被覆性により達成されている。し
かし複雑な構造になれば十分な被覆性が達成できなくな
るため、構造による容量増加には限界がある。
【０００４】（３）そこで、例えば応用物理第６０巻第
１１号（１９９１）「高誘電率材料のＬＳＩ容量膜への
応用」に記載してあるように、キャパシタに誘電率の大
きな物質を用いる研究が進められている。誘電率の大き
な物質としては、Ｔａ2Ｏ5，Ｂａ1-xＳｒxＴｉＯ3，Ｐ
ｂＺｒ1-xＴｉxＯ3などがある。Ｂａ1-xＳｒxＴｉＯ3な
どのペロブスカイト構造を有する酸化物は比誘電率が１
００を越え、将来のキャパシタ材料として期待されてい
る。
１１号（１９９１）「高誘電率材料のＬＳＩ容量膜への
応用」に記載してあるように、キャパシタに誘電率の大
きな物質を用いる研究が進められている。誘電率の大き
な物質としては、Ｔａ2Ｏ5，Ｂａ1-xＳｒxＴｉＯ3，Ｐ
ｂＺｒ1-xＴｉxＯ3などがある。Ｂａ1-xＳｒxＴｉＯ3な
どのペロブスカイト構造を有する酸化物は比誘電率が１
００を越え、将来のキャパシタ材料として期待されてい
る。
【０００５】しかし、これらの材料は構成元素が多く、
ＣＶＤ法での組成と被覆性の制御が困難である。また薄
膜化に伴ない結晶構造が変化し、誘電率が減少する問題
もあり、実用化には時間が必要である。
ＣＶＤ法での組成と被覆性の制御が困難である。また薄
膜化に伴ない結晶構造が変化し、誘電率が減少する問題
もあり、実用化には時間が必要である。
【０００６】（４）一方、Ｔａ2Ｏ5はメタル元素がＴａ
だけであるためＣＶＤ法による組成制御が容易であり、
薄膜化による特性変動も少なく、次世代のキャパシタ材
料として最も期待されている。
だけであるためＣＶＤ法による組成制御が容易であり、
薄膜化による特性変動も少なく、次世代のキャパシタ材
料として最も期待されている。
【０００７】さらにＴａ2Ｏ5は被覆性に優れているため
立体構造キャパシタが形成でき、ＭＩＭ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造にすることによ
り１ＧｂｉｔＤＲＡＭまで適用可能となりえる。
立体構造キャパシタが形成でき、ＭＩＭ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造にすることによ
り１ＧｂｉｔＤＲＡＭまで適用可能となりえる。
【０００８】
【発明が解決しようとする課題】上記従来技術４に記載
したＴａ2Ｏ5薄膜の比誘電率は２５程度である。従来の
Ｓｉ3Ｎ4の比誘電率８に比べ３倍程度であり、キャパシ
タ面積縮小効果が小さい。より高密度のＤＲＡＭキャパ
シタ用材料として誘電率の増加が求められている。
したＴａ2Ｏ5薄膜の比誘電率は２５程度である。従来の
Ｓｉ3Ｎ4の比誘電率８に比べ３倍程度であり、キャパシ
タ面積縮小効果が小さい。より高密度のＤＲＡＭキャパ
シタ用材料として誘電率の増加が求められている。
【０００９】
【課題を解決するための手段】本発明では、低温相Ｔａ
2Ｏ5薄膜を用いることにより、誘電率を増加させる。実
施例１で後述するが、従来のＴａ2Ｏ5薄膜は比誘電率が
２５と知られているのはβ相（ＪＣＰＤＳ＃２５０９２
２）であり、本実施例に示す方法を用いることにより、
より誘電率の高いδ相（ＪＣＰＤＳ＃１８１３０４）を
形成できることを確認した。ここでＴａ2Ｏ5の低温相と
はδ相だけではなく、例えば、Ｓｏｖ．Ｐｈｙｓ．Ｃｒ
ｙｓｔａｌｌｏｇｒ．２４（５）（１９７９）ｐ５３７
で報告されているδ'相のようにδ相を基本格子とする
超構造を有する相も含むものとする。
2Ｏ5薄膜を用いることにより、誘電率を増加させる。実
施例１で後述するが、従来のＴａ2Ｏ5薄膜は比誘電率が
２５と知られているのはβ相（ＪＣＰＤＳ＃２５０９２
２）であり、本実施例に示す方法を用いることにより、
より誘電率の高いδ相（ＪＣＰＤＳ＃１８１３０４）を
形成できることを確認した。ここでＴａ2Ｏ5の低温相と
はδ相だけではなく、例えば、Ｓｏｖ．Ｐｈｙｓ．Ｃｒ
ｙｓｔａｌｌｏｇｒ．２４（５）（１９７９）ｐ５３７
で報告されているδ'相のようにδ相を基本格子とする
超構造を有する相も含むものとする。
【００１０】基板上の少なくとも下部電極、誘電体薄膜
及び上部電極の積層構造よりなる誘電体薄膜コンデンサ
をメモリキャパシタとして使用する半導体メモリ素子に
おいて、該高誘電体薄膜をδ相Ｔａ2Ｏ5のとすることに
より、キャパシタ容量を増加させることができる。δ相
Ｔａ2Ｏ5膜は、ＭＩＳ構造では、下部ポリシリコン窒化
表面でのＴａ2Ｏ5極薄膜の高温アニールにより達成され
る。またＭＩＭ構造では下部電極ＲｕＯ2又はＩｒＯ2結
晶上でＴａ2Ｏ5を低温エピタキシャル成長させることに
より達成される。
及び上部電極の積層構造よりなる誘電体薄膜コンデンサ
をメモリキャパシタとして使用する半導体メモリ素子に
おいて、該高誘電体薄膜をδ相Ｔａ2Ｏ5のとすることに
より、キャパシタ容量を増加させることができる。δ相
Ｔａ2Ｏ5膜は、ＭＩＳ構造では、下部ポリシリコン窒化
表面でのＴａ2Ｏ5極薄膜の高温アニールにより達成され
る。またＭＩＭ構造では下部電極ＲｕＯ2又はＩｒＯ2結
晶上でＴａ2Ｏ5を低温エピタキシャル成長させることに
より達成される。
【００１１】
【発明の実施の形態】以下本発明の実施の形態を図面を
用いて具体的に説明する。
用いて具体的に説明する。
【００１２】（１）ＭＩＳ構造キャパシタ 図１は本発明装置の一実施例となるδ相Ｔａ2Ｏ5を有す
るＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）構造半導体メモリ素子の概要を示
す断面図である。Ｓｉ基板１上にメモリセルのトランジ
スタ部分となるＣＭＯＳを形成し、平坦化及び絶縁保護
のため絶縁層３を形成する。本実施例では、ＢＰＳＧと
呼ばれるＳｉＯ2ガラス膜を膜厚３００ｎｍで形成して
ある。
るＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）構造半導体メモリ素子の概要を示
す断面図である。Ｓｉ基板１上にメモリセルのトランジ
スタ部分となるＣＭＯＳを形成し、平坦化及び絶縁保護
のため絶縁層３を形成する。本実施例では、ＢＰＳＧと
呼ばれるＳｉＯ2ガラス膜を膜厚３００ｎｍで形成して
ある。
【００１３】本実施例ではスタック構造と呼ばれる構造
を用い、ＣＭＯＳのストレージノード拡散層９の上部に
ｐｏｌｙ−Ｓｉプラグ４を配置し、その上に誘電体キャ
パシタを配置してある。ＳｉＯ2絶縁層３及びその中を
貫通するプラグ４の上に、ポリシリコン下部電極（５０
ｎｍ）６，δ相Ｔａ2Ｏ5誘電体層（１５ｎｍ）７，Ｔｉ
Ｎ上部電極（５０ｎｍ）８の積層構造よりなる誘電体キ
ャパシタを形成する。ポリシリコンとＴａ2Ｏ5の界面の
酸化を抑制するために表面窒化が施してある。
を用い、ＣＭＯＳのストレージノード拡散層９の上部に
ｐｏｌｙ−Ｓｉプラグ４を配置し、その上に誘電体キャ
パシタを配置してある。ＳｉＯ2絶縁層３及びその中を
貫通するプラグ４の上に、ポリシリコン下部電極（５０
ｎｍ）６，δ相Ｔａ2Ｏ5誘電体層（１５ｎｍ）７，Ｔｉ
Ｎ上部電極（５０ｎｍ）８の積層構造よりなる誘電体キ
ャパシタを形成する。ポリシリコンとＴａ2Ｏ5の界面の
酸化を抑制するために表面窒化が施してある。
【００１４】図２には、本実施例の製造プロセスの概要
を示す。Ｔａ2Ｏ5のδ相を有する誘電体キャパシタを得
るために、誘電体層７を２層に分けて成膜する。誘電体
層７の１層目にＴａ2Ｏ5を膜厚３ｎｍ堆積し、高温アニ
ール処理を施した後、誘電体層７の２層目としてＴａ2
Ｏ5を１２ｎｍ堆積する。Ｔａ2Ｏ5はＴａ（ＯＣ2Ｈ5）5
を原料とした熱ＣＶＤ法により基板温度４００〜５５０
℃で堆積する。誘電体層７の１層目の形成時にはＴａ2
Ｏ5は結晶化が進まず誘電体層７の薄膜の構造は非晶質
である。この薄膜をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）装置を用い、ランプによる迅
速な熱処理により結晶化させる。
を示す。Ｔａ2Ｏ5のδ相を有する誘電体キャパシタを得
るために、誘電体層７を２層に分けて成膜する。誘電体
層７の１層目にＴａ2Ｏ5を膜厚３ｎｍ堆積し、高温アニ
ール処理を施した後、誘電体層７の２層目としてＴａ2
Ｏ5を１２ｎｍ堆積する。Ｔａ2Ｏ5はＴａ（ＯＣ2Ｈ5）5
を原料とした熱ＣＶＤ法により基板温度４００〜５５０
℃で堆積する。誘電体層７の１層目の形成時にはＴａ2
Ｏ5は結晶化が進まず誘電体層７の薄膜の構造は非晶質
である。この薄膜をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）装置を用い、ランプによる迅
速な熱処理により結晶化させる。
【００１５】本実施例では、１００％Ｏ2雰囲気中で７
００〜９００℃、１分の熱処理を行い、結晶成長させて
いる。通常、膜厚１０ｎｍ以上のＴａ2Ｏ5膜を結晶化温
度（７００℃）以上でアニールすると安定相であるβ相
が形成される。しかし４ｎｍ以下の極薄膜では結晶化初
期に形成される低温相であるδ相が安定化する。アモル
ファスＴａ2Ｏ5膜を結晶化させると、初期にδ相Ｔａ2
Ｏ5が形成され、その後β相Ｔａ2Ｏ5に変わるという報
告もある（Ａｃｔａ．Ｃｒｙｓｔ．，ｖｏｌ．１４，ｐ
１２７８（１９６１））。斜方晶β相Ｔａ2Ｏ5の格子定
数はａ＝０．６１９８ｎｍ，ｂ＝４．０２９ｎｍ，ｃ＝
０．３８８ｎｍでｂ軸方向に伸びた単位格子を持ってい
るため膜厚３ｎｍでは結晶化する際にｂ軸長より短いβ
相構造を形成できない。
００〜９００℃、１分の熱処理を行い、結晶成長させて
いる。通常、膜厚１０ｎｍ以上のＴａ2Ｏ5膜を結晶化温
度（７００℃）以上でアニールすると安定相であるβ相
が形成される。しかし４ｎｍ以下の極薄膜では結晶化初
期に形成される低温相であるδ相が安定化する。アモル
ファスＴａ2Ｏ5膜を結晶化させると、初期にδ相Ｔａ2
Ｏ5が形成され、その後β相Ｔａ2Ｏ5に変わるという報
告もある（Ａｃｔａ．Ｃｒｙｓｔ．，ｖｏｌ．１４，ｐ
１２７８（１９６１））。斜方晶β相Ｔａ2Ｏ5の格子定
数はａ＝０．６１９８ｎｍ，ｂ＝４．０２９ｎｍ，ｃ＝
０．３８８ｎｍでｂ軸方向に伸びた単位格子を持ってい
るため膜厚３ｎｍでは結晶化する際にｂ軸長より短いβ
相構造を形成できない。
【００１６】そこで、より単位格子の小さな六方晶δ相
Ｔａ2Ｏ5（ａ＝０．３６２ｎｍ、ｃ＝０．３８７ｎｍ）
が形成し、安定化していると考えられる。次に誘電体層
７の１層目と同じ条件でＴａ2Ｏ5を１２ｎｍ堆積する。
この際、誘電体層７の１層目のδ相Ｔａ2Ｏ5が下地とな
っているためホモエピタキシャル成長が起こり、ＣＶＤ
堆積中に結晶化が起こっている。エピタキシャル成長で
は下地の結晶構造を引きずるため、誘電体層７の２層目
は誘電体層７の１層目と同様の相構造を保ちながら結晶
成長する。
Ｔａ2Ｏ5（ａ＝０．３６２ｎｍ、ｃ＝０．３８７ｎｍ）
が形成し、安定化していると考えられる。次に誘電体層
７の１層目と同じ条件でＴａ2Ｏ5を１２ｎｍ堆積する。
この際、誘電体層７の１層目のδ相Ｔａ2Ｏ5が下地とな
っているためホモエピタキシャル成長が起こり、ＣＶＤ
堆積中に結晶化が起こっている。エピタキシャル成長で
は下地の結晶構造を引きずるため、誘電体層７の２層目
は誘電体層７の１層目と同様の相構造を保ちながら結晶
成長する。
【００１７】この結果、下部電極６の上部に均一なδ相
Ｔａ2Ｏ5誘電体膜７が形成される。誘電体層７の２層目
のδ相Ｔａ2Ｏ5膜は形成温度が低いため、多くの残留炭
素や酸素欠陥を持ち、リーク電流特性が不十分である場
合がある。このときは１００％Ｏ2雰囲気中で７００〜
９００℃、１分の熱処理を行い、誘電体層７中に酸素を
供給し、高結晶性の膜を形成する。これにより誘電体層
７は良好な電気特性を示すようになる。形成した誘電体
層７上に、ＣＶＤ法によりＴｉＮ上部電極８を成膜す
る。
Ｔａ2Ｏ5誘電体膜７が形成される。誘電体層７の２層目
のδ相Ｔａ2Ｏ5膜は形成温度が低いため、多くの残留炭
素や酸素欠陥を持ち、リーク電流特性が不十分である場
合がある。このときは１００％Ｏ2雰囲気中で７００〜
９００℃、１分の熱処理を行い、誘電体層７中に酸素を
供給し、高結晶性の膜を形成する。これにより誘電体層
７は良好な電気特性を示すようになる。形成した誘電体
層７上に、ＣＶＤ法によりＴｉＮ上部電極８を成膜す
る。
【００１８】図３には、本発明の半導体メモリ素子の誘
電体薄膜キャパシタを製造するための成膜装置の一例を
示す。実施例１のＭＩＳ構造ＤＲＡＭのキャパシタ形成
方法を説明する。基板搬入室１０より搬入した基板１
は、基板交換室１４を経て、高真空雰囲気の中で成膜室
（１）１１、アニール室１３の間を、基板交換用アーム
１７により搬送される。
電体薄膜キャパシタを製造するための成膜装置の一例を
示す。実施例１のＭＩＳ構造ＤＲＡＭのキャパシタ形成
方法を説明する。基板搬入室１０より搬入した基板１
は、基板交換室１４を経て、高真空雰囲気の中で成膜室
（１）１１、アニール室１３の間を、基板交換用アーム
１７により搬送される。
【００１９】本実施例では、成膜室１１において、誘電
体層７の１層目Ｔａ2Ｏ5を成膜した後、アニール室１３
で結晶化させ、また成膜室（１）１１に戻し誘電体層７
の２層目Ｔａ2Ｏ5を堆積する。必要な場合には再び搬入
し、アニール室１３において高温酸素アニールを行い、
酸素欠損と残留炭素の低減を図る。誘電体層７の１層目
Ｔａ2Ｏ5の高温アニールは酸素欠陥を低減することが目
的でないためＮ2，Ａｒ等の雰囲気でも良い。
体層７の１層目Ｔａ2Ｏ5を成膜した後、アニール室１３
で結晶化させ、また成膜室（１）１１に戻し誘電体層７
の２層目Ｔａ2Ｏ5を堆積する。必要な場合には再び搬入
し、アニール室１３において高温酸素アニールを行い、
酸素欠損と残留炭素の低減を図る。誘電体層７の１層目
Ｔａ2Ｏ5の高温アニールは酸素欠陥を低減することが目
的でないためＮ2，Ａｒ等の雰囲気でも良い。
【００２０】本実施例で作製したＴａ2Ｏ5薄膜の誘電率
について説明する。誘電率の変化を調べるためＴａ2Ｏ5
薄膜の誘電体層７の１層目と誘電体層７の２層目の合計
膜厚を１５ｎｍで一定にし、誘電体層７の１層目のＴａ
2Ｏ5膜厚を変えてキャパシタ構造を作製し、容量を測定
した。ＭＩＳ構造ではＴａ2Ｏ5薄膜と界面に形成される
ＳｉＯＮ低誘電率層が直列したキャパシタ構造となるた
め、ＳｉＯＮ相の比誘電率５、膜厚１ｎｍと仮定して誘
電率を求めた。
について説明する。誘電率の変化を調べるためＴａ2Ｏ5
薄膜の誘電体層７の１層目と誘電体層７の２層目の合計
膜厚を１５ｎｍで一定にし、誘電体層７の１層目のＴａ
2Ｏ5膜厚を変えてキャパシタ構造を作製し、容量を測定
した。ＭＩＳ構造ではＴａ2Ｏ5薄膜と界面に形成される
ＳｉＯＮ低誘電率層が直列したキャパシタ構造となるた
め、ＳｉＯＮ相の比誘電率５、膜厚１ｎｍと仮定して誘
電率を求めた。
【００２１】図４は横軸に誘電体層７の１層目のＴａ2
Ｏ5膜厚、縦軸にＴａ2Ｏ5膜厚の比誘電率をとり、プロ
ットしてある。従来の方法で一度に厚さ１５ｎｍのＴａ
2Ｏ5を堆積し、アニールしたＴａ2Ｏ5薄膜の比誘電率は
２１であったが、本実施例で誘電体層７の１層目の膜厚
を４ｎｍ以下にするとＴａ2Ｏ5薄膜の比誘電率は４０以
上に増加した。
Ｏ5膜厚、縦軸にＴａ2Ｏ5膜厚の比誘電率をとり、プロ
ットしてある。従来の方法で一度に厚さ１５ｎｍのＴａ
2Ｏ5を堆積し、アニールしたＴａ2Ｏ5薄膜の比誘電率は
２１であったが、本実施例で誘電体層７の１層目の膜厚
を４ｎｍ以下にするとＴａ2Ｏ5薄膜の比誘電率は４０以
上に増加した。
【００２２】図５は、本実施例の酸化物誘電体キャパシ
タのＸ線回折図である。従来の厚さ１５ｎｍのＴａ2Ｏ5
を一度に堆積し、アニールしたＴａ2Ｏ5薄膜では図５
（ｂ）のようにβ相の（３４０）と（００２）の回折線
が見られるが、本実施例で誘電体層７の１層目の膜厚を
３ｎｍで作製したＴａ2Ｏ5薄膜では図５（ａ）のように
β相の（３４０）に相当する回折線が消失しており、δ
相の（００２）の回折線しか見られない。本実施例の成
膜方法により、高誘電率を示すＴａ2Ｏ5のδ相が形成さ
れていることを確認した。
タのＸ線回折図である。従来の厚さ１５ｎｍのＴａ2Ｏ5
を一度に堆積し、アニールしたＴａ2Ｏ5薄膜では図５
（ｂ）のようにβ相の（３４０）と（００２）の回折線
が見られるが、本実施例で誘電体層７の１層目の膜厚を
３ｎｍで作製したＴａ2Ｏ5薄膜では図５（ａ）のように
β相の（３４０）に相当する回折線が消失しており、δ
相の（００２）の回折線しか見られない。本実施例の成
膜方法により、高誘電率を示すＴａ2Ｏ5のδ相が形成さ
れていることを確認した。
【００２３】（２）ＭＩＭ構造キャパシタ 第二の実施例となるＴａ2Ｏ5のδ相を有するＭＩＭ（Ｍ
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造半導
体メモリ素子の概要を示す断面図は第一の実施例の場合
と同じである（図２）。Ｓｉ基板１上にメモリセルのト
ランジスタ部分となるＣＭＯＳを形成し、平坦化及び絶
縁、保護のため絶縁層３を形成する。本実施例では実施
例１と同様にスタック構造と呼ばれるキャパシタ構造を
用いている。ＣＭＯＳのストレージノード拡散層９の上
部にｐｏｌｙ−Ｓｉプラグ４を配置し、その上に誘電体
キャパシタを配置してある。ＳｉＯ2絶縁層３及びその
中を貫通するプラグ４の上に、バリア層５、ＲｕＯ2下
部電極６、δ相Ｔａ2Ｏ5誘電体層７、ＲｕＯ2上部電極
８の積層構造よりなる誘電体キャパシタを形成する。
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造半導
体メモリ素子の概要を示す断面図は第一の実施例の場合
と同じである（図２）。Ｓｉ基板１上にメモリセルのト
ランジスタ部分となるＣＭＯＳを形成し、平坦化及び絶
縁、保護のため絶縁層３を形成する。本実施例では実施
例１と同様にスタック構造と呼ばれるキャパシタ構造を
用いている。ＣＭＯＳのストレージノード拡散層９の上
部にｐｏｌｙ−Ｓｉプラグ４を配置し、その上に誘電体
キャパシタを配置してある。ＳｉＯ2絶縁層３及びその
中を貫通するプラグ４の上に、バリア層５、ＲｕＯ2下
部電極６、δ相Ｔａ2Ｏ5誘電体層７、ＲｕＯ2上部電極
８の積層構造よりなる誘電体キャパシタを形成する。
【００２４】図６には、本実施例の製造プロセスの概要
を示す。Ｔａ2Ｏ5低温相を有する誘電体キャパシタを得
るために、高結晶性ＲｕＯ2下部電極６上にＴａ2Ｏ5誘
電体層７を低温エピタキシャル成長させる。基板温度５
５０℃以下で結晶成長させるため、δ相Ｔａ2Ｏ5が形成
される。実施例１のＭＩＳ構造では、下部電極表面は表
面窒化したアモルファス層が形成されているため誘電体
層７の１層目ではエピタキシャル成長が起こらないが、
ＭＩＭ構造ではＲｕＯ2結晶６上に直接Ｔａ2Ｏ5をＣＶ
Ｄ成長させるため、低温エピタキシャル成長が可能であ
る。ここで重要となるのが下部電極結晶の清浄表面を形
成する技術である。
を示す。Ｔａ2Ｏ5低温相を有する誘電体キャパシタを得
るために、高結晶性ＲｕＯ2下部電極６上にＴａ2Ｏ5誘
電体層７を低温エピタキシャル成長させる。基板温度５
５０℃以下で結晶成長させるため、δ相Ｔａ2Ｏ5が形成
される。実施例１のＭＩＳ構造では、下部電極表面は表
面窒化したアモルファス層が形成されているため誘電体
層７の１層目ではエピタキシャル成長が起こらないが、
ＭＩＭ構造ではＲｕＯ2結晶６上に直接Ｔａ2Ｏ5をＣＶ
Ｄ成長させるため、低温エピタキシャル成長が可能であ
る。ここで重要となるのが下部電極結晶の清浄表面を形
成する技術である。
【００２５】基板温度３００〜５００℃でＲｕＯ2６を
ＣＶＤ堆積した後、結晶性を高めるための１００％Ｏ2
雰囲気中で７００〜９００℃、１分の熱処理を施す。ア
ニール後に清浄表面を保持したままＴａ2Ｏ5誘電体層７
をＣＶＤ堆積する。必要な場合には１００％Ｏ2雰囲気
中で７００〜９００℃、１分の熱処理を行い、誘電体層
７中に酸素を供給する。下部電極６に導電性酸化物のＲ
ｕＯ2を用いているために酸素アニールの際に低誘電率
酸化膜層が形成されることがなく、良好な電気特性が得
られる。
ＣＶＤ堆積した後、結晶性を高めるための１００％Ｏ2
雰囲気中で７００〜９００℃、１分の熱処理を施す。ア
ニール後に清浄表面を保持したままＴａ2Ｏ5誘電体層７
をＣＶＤ堆積する。必要な場合には１００％Ｏ2雰囲気
中で７００〜９００℃、１分の熱処理を行い、誘電体層
７中に酸素を供給する。下部電極６に導電性酸化物のＲ
ｕＯ2を用いているために酸素アニールの際に低誘電率
酸化膜層が形成されることがなく、良好な電気特性が得
られる。
【００２６】本実施のＭＩＭ構造ＤＲＡＭのキャパシタ
形成方法を説明する。成膜室１２において、ＲｕＯ2６
をＣＶＤ堆積した後、アニール室１３で結晶化させ、ま
た成膜室（１）１１に移しＴａ2Ｏ5誘電体層７を堆積す
る。必要な場合には再び搬入し、アニール室１３におい
て高温酸素アニールを行い、酸素欠損と残留炭素の低減
を図る。ＲｕＯ2６の高温アニールは酸素欠陥を低減す
ることが目的でないためＮ2、Ａｒ等の雰囲気でも良
い。
形成方法を説明する。成膜室１２において、ＲｕＯ2６
をＣＶＤ堆積した後、アニール室１３で結晶化させ、ま
た成膜室（１）１１に移しＴａ2Ｏ5誘電体層７を堆積す
る。必要な場合には再び搬入し、アニール室１３におい
て高温酸素アニールを行い、酸素欠損と残留炭素の低減
を図る。ＲｕＯ2６の高温アニールは酸素欠陥を低減す
ることが目的でないためＮ2、Ａｒ等の雰囲気でも良
い。
【００２７】本実施例ではＲｕＯ2を用いた場合につい
て説明したが、ＩｒＯ2を用いても低温エピタキシャル
成長により、Ｔａ2Ｏ5低温相を作製できる。またＰｔ、
Ｒｕ又はＩｒ単体を用いてもＴａ2Ｏ5低温相を作製でき
る。さらにＴａ2Ｏ5に微量元素を添加することにより、
低温相構造を安定化させることができる。
て説明したが、ＩｒＯ2を用いても低温エピタキシャル
成長により、Ｔａ2Ｏ5低温相を作製できる。またＰｔ、
Ｒｕ又はＩｒ単体を用いてもＴａ2Ｏ5低温相を作製でき
る。さらにＴａ2Ｏ5に微量元素を添加することにより、
低温相構造を安定化させることができる。
【００２８】
【発明の効果】本発明により誘電率の高いδ相Ｔａ2Ｏ5
をポリシリコン及びＲｕＯ2、又はＩｒＯ2電極上に安定
に形成できる。本発明の容量素子をメモリ素子のコンデ
ンサに適用することにより高集積大容量のＤＲＡＭを実
現できる。
をポリシリコン及びＲｕＯ2、又はＩｒＯ2電極上に安定
に形成できる。本発明の容量素子をメモリ素子のコンデ
ンサに適用することにより高集積大容量のＤＲＡＭを実
現できる。
【図１】本発明の一実施例となる半導体メモリ素子の、
キャパシタ部分の概要を示す断面図である。
キャパシタ部分の概要を示す断面図である。
【図２】本発明の一実施例となるＭＩＳ構造ＤＲＡＭの
製造プロセスの概要を示すフローチャートである。
製造プロセスの概要を示すフローチャートである。
【図３】本発明の一実施例となる半導体メモリ素子の誘
電体薄膜キャパシタを製造するための成膜装置の概要図
である。
電体薄膜キャパシタを製造するための成膜装置の概要図
である。
【図４】１層目のＴａ2Ｏ5膜厚とＴａ2Ｏ5の比誘電率の
関係を示す特性図である。
関係を示す特性図である。
【図５】本発明の一実施例で作製したδ相Ｔａ2Ｏ5膜
（ａ）とβ相Ｔａ2Ｏ5膜（ｂ）のＸ線回折図である。
（ａ）とβ相Ｔａ2Ｏ5膜（ｂ）のＸ線回折図である。
【図６】本発明の一実施例となるＭＩＭ構造ＤＲＡＭの
製造プロセスの概要を示すフローチャートである。
製造プロセスの概要を示すフローチャートである。
１…Ｓｉ基板、２…ＬＯＣＯＳ、３…絶縁層、４…プラ
グ、５…バリア層、６…下部電極、７…誘電体層、８…
上部電極、１０…基板搬入室、１１…成膜室（１）、１
２…成膜室（２）、１３…アニール室、１４…基板交換
室、１５…ゲートバルブ、１７…平板型カソード。
グ、５…バリア層、６…下部電極、７…誘電体層、８…
上部電極、１０…基板搬入室、１１…成膜室（１）、１
２…成膜室（２）、１３…アニール室、１４…基板交換
室、１５…ゲートバルブ、１７…平板型カソード。
フロントページの続き (72)発明者 平谷 正彦 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 國友 正人 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 古川 亮一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山本 裕彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 高橋 雅人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 植村 俊雄 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 尾形 潔 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F038 AC05 AC09 AC15 AC18 DF05 EZ14 5F083 AD21 AD49 JA06 JA38 JA40 JA43 MA06 MA17 PR21 PR25 PR33 PR34 5G303 AA01 AA10 AB06 BA03 CA01 CB33
Claims (5)
- 【請求項１】半導体基板と、該基板の主面に形成された
ＭＩＳＦＥＴと、該ＭＯＳＦＥＴのソース又はドレイン
として機能する半導体領域に電気的に接続された容量素
子より構成される半導体メモリ素子において、該容量素
子が少なくとも酸化物誘電体薄膜と該誘電体薄膜の両面
に接する下部電極及び上部電極とから構成され、該酸化
物誘電体薄膜としてＴａ2Ｏ5低温相を用いたことを特徴
とする半導体メモリ素子。 - 【請求項２】上記請求項１の半導体メモリ素子におい
て、該酸化物誘電体薄膜としてδ相Ｔａ2Ｏ5薄膜を用い
ることを特徴とする半導体メモリ素子。 - 【請求項３】上記請求項１又は２の半導体メモリ素子に
おいて、該下部電極としてポリシリコンを使用すること
を特徴とする半導体メモリ素子。 - 【請求項４】上記請求項１又は２の半導体メモリ素子に
おいて、該下部電極乃至上部電極として貴金属電極を用
い、該貴金属電極としてＰｔ、Ｒｕ乃至Ｉｒのいずれか
の金属単体あるいは合金を用いることを特徴とする半導
体メモリ素子。 - 【請求項５】上記請求項４の半導体メモリ素子におい
て、該貴金属電極を用い、該貴金属電極の一部あるいは
全体を酸化することにより、該貴金属電極がＲｕＯ2乃
至ＩｒＯ2のいずれかを含有することを特徴とする半導
体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016624A JP2000216360A (ja) | 1999-01-26 | 1999-01-26 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016624A JP2000216360A (ja) | 1999-01-26 | 1999-01-26 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216360A true JP2000216360A (ja) | 2000-08-04 |
Family
ID=11921511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016624A Pending JP2000216360A (ja) | 1999-01-26 | 1999-01-26 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216360A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003049196A1 (en) * | 2001-12-03 | 2003-06-12 | Hitachi, Ltd. | Nonvolatile semiconductor storage and its manufacturing method |
| JP3420098B2 (ja) | 1999-01-28 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100414868B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
-
1999
- 1999-01-26 JP JP11016624A patent/JP2000216360A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3420098B2 (ja) | 1999-01-28 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100414868B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| WO2003049196A1 (en) * | 2001-12-03 | 2003-06-12 | Hitachi, Ltd. | Nonvolatile semiconductor storage and its manufacturing method |
| US7034355B2 (en) | 2001-12-03 | 2006-04-25 | Renesas Technology Corp. | Nonvolatile semiconductor storage and its manufacturing method |
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