JP2000221248A

JP2000221248A - 半導体試験装置

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Publication number: JP2000221248A
Application number: JP11329405A
Authority: JP
Inventors: Koji Asami; 幸司浅見
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-11-24
Filing date: 1999-11-19
Publication date: 2000-08-11
Anticipated expiration: 2019-11-19
Also published as: JP4386514B2

Abstract

(57)【要約】【課題】半導体試験装置によりＤＵＴから出力する被測
定信号を一定周期で繰返し発生制御可能な点に着目し
て、１つのＡＤ変換器を用い、一定周期毎にＡＤ変換す
るサンプリングの位相を変えてＡＤ変換することで、等
価的に高いサンプリング周波数でＡＤ変換された測定が
可能なデジタイザを備える半導体試験装置を提供する。【解決手段】被測定信号は一定周期Ｔで繰返し発生可能
な出力信号であり、所定時間間隔Ｔｓ毎に被測定信号を
サンプリングクロックによりサンプリングしてコードデ
ータに変換するＡＤ変換器を用いる波形デジタイザを備
える半導体試験装置において、一定周期Ｔ毎に所定時間
間隔Ｔｓのサンプリングクロックの位相を所定の位相シ
フト量ΔＰ＝３６０／Ｍづつ変えたサンプリングクロッ
クを発生する位相シフト手段を備えて周期回数Ｍの期間
測定することにより、被測定信号を等価的にＴｓ／Ｍの
等間隔でサンプリングする波形デジタイザを実現した半
導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験デバイス
から出力されるアナログ信号を連続的にＡＤ変換して測
定するデジタイザを備える半導体試験装置に関する。特
に、ＡＤ変換するサンプリング周波数を等価的に向上可
能とする装置に関する。

【０００２】

【従来の技術】従来技術について、図４のミックスド・
シグナル・テスト・システムの概念構成例と、図５の本
願に係るデジタイザの概念構成例と、図６の２つのＡＤ
Ｃを用いるデジタイザの要部構成例と、図７の２つのＡ
ＤＣによる動作を説明するタイミングチャート例と、を
参照して以下に説明する。先ず、ミックスド・シグナル
・テスト・システムについて説明する。ミックスド・シ
グナル・テスト・システムはデジタル・アナログ混在型
のＩＣを試験可能とするものであり、図４に示すよう
に、デジタルテスタ部（ＦＴＵ）の資源（リソース）と
アナログテスタ部のリソースと、両者を同期する同期制
御部とを備えている。ＦＴＵ側は、一般的な半導体試験
装置の構成要素であるタイミング発生器ＴＧと、ＡＬＰ
ＧやＳＱＰＧを含むパターン発生器と、所定タイミング
に波形整形するＦＣを備えている。テスタチャンネル
は、例えば２５６チャンネルあり、テスト・ステーショ
ンにあるＤＵＴのＩＣピンのデジタル入力・出力ピンへ
ピン・エレクトロニクス（ＰＥ）を介して接続される。

【０００３】同期制御部４０は、イベント・マスタと、
デジタル・アナログ同期制御部と、その他を備えてい
る。そして、ＳＱＰＧ側の発生信号を受けて、ＦＴＵ側
の発生パターンのタイミングと、アナログテスタ側が信
号発生するタイミング、あるいは測定するタイミングの
同期をとる為に、同期用のスタート信号やトリガ信号を
生成して所定のアナログユニットに供給する。

【０００４】クロック源４８は、クロック・ソースと、
クロック・マスタとを備えて、ＦＴＵ側のＴＧからレー
トクロック等のクロック信号や、ＳＳＧからのクロック
等を受け、自身に備えるクロック発生器からのクロック
信号を受けて、各アナログユニット毎に所望のクロック
や所定に分周したクロックを供給する。

【０００５】アナログテスタ側のリソースの一例として
は、図４に示すように、デジタル波形データを発生する
ＤＡＷと、デジタル出力コードを取り込む記憶装置であ
る取得メモリＡＱＭ（Acquisition Memory）と、任意周
波数信号を発生するシンセサイザ（ＳＳＧ）と、任意波
形発生器（ＡＷＧ）と、アナログ波形をデジタルデータ
列に変換するデジタイザ（ＤＧＴ）と、周波数や周期等
を測定する時間測定器（ＴＭＵ）と、直流電圧を発生す
る高精度電圧発生器（ＰＶＳ）と、直流電圧を測定する
高精度電圧測定器（ＰＶＭ）と、データの演算処理を行
うＤＳＰ、ＣＰＵと、その他がある。これら各種リソー
スの多くは複数系統備えられ、上記の同期制御部４０か
らの所望の同期信号を受けて信号発生したり測定開始し
たりできる。また各アナログユニットとＤＵＴのＩＣピ
ンとは、信号の授受を行うピン・エレクトロニクス（Ｐ
Ｅ）を介して接続されている。

【０００６】次に、図５のデジタイザ（ＤＧＴ）の概念
構成例を参照して従来技術を説明する。デジタイザの本
願に係る要部構成は、フィルタ（ＦＬＴ）６０と、ＡＤ
変換器（ＡＤＣ）３０とで成る。ここで、ＤＵＴから出
力される被測定信号は多様であり、高速な波形であった
り、高精度な波形であったりする。これら多様なＤＵＴ
に対応する為に複数種類のデジタイザが備えられてい
て、ＤＵＴに応じて適宜切替えて使用に供される。例え
ば高速デジタイザにおけるＡＤＣでは１２ビット１００
ＭＨｚサンプリングレートのものや、高精度デジタイザ
におけるＡＤＣでは２６ビット１００ＫＨｚサンプリン
グレートのもの等である。

【０００７】ＦＬＴ６０は、例えばアンチエリアシング
・フィルタであり、所望の通過帯域特性とする複数系統
のローパス・フィルタが周波数帯毎に備えられていて、
これらの何れかを選択して使用に供する。通常はアンチ
エリアシング・フィルタとして機能させる為に、ＤＵＴ
からのアナログ入力信号をＰＥを介して受けて、１／２
サンプリング周波数ｆc以上の周波数成分を除去するフ
ィルタを用い、これによりフィルタした信号をＡＤＣ３
０の入力端へ供給する。

【０００８】ＡＤＣ３０は、ＡＤ変換器であり、サンプ
リングクロック入力端を有し、サンプリングクロック４
０clk毎のエッジにおける入力信号を標本化する。即
ち、上記ＦＬＴ６０からのアナログ信号を受けてサンプ
リングクロック４０clkであるサンプリング周波数ｆcで
連続的にコードデータ３０ｓに変換してＡＱＭ５０へ供
給する。

【０００９】取得メモリ（ＡＱＭ）５０は格納用メモリ
であり、上記コードデータ３０ｓを受け、同期制御部４
０から格納用タイミング信号４７ｓを受けて所定のアド
レスから連続するコードデータ３０ｓを順次格納する。

【００１０】ところで、サンプリングの分解能は細かい
ほどＤＵＴの評価解析が的確にできる。この為、デジタ
イザとしてはＤＵＴより出力されたアナログ信号を十分
細かい間隔で標本化する為に、可能な限り高速のサンプ
リング周波数ｆcで測定実施される。

【００１１】次に、ＡＤＣで利用可能な最高のサンプリ
ング周波数ｆcを超えるサンプリング周波数、例えば２
倍のサンプリング周波数で測定可能とした構成例につい
て、図６と図７を参照して説明する。ここで、２つのＡ
ＤＣを用いて標本化させ、等価的に２倍のサンプリング
レートでサンプリングすることを等価サンプリングレー
トと称し、その周波数を等価サンプリング周波数ｆceと
する。

【００１２】デジタイザの要部構成は、図６に示すよう
に、ＦＬＴ６０と、第１ＡＤＣ３１と、第２ＡＤＣ３２
と、マルチプレクサ３５とで成る。尚、ＦＬＴ６０の設
定条件は、等価サンプリング周波数ｆceに対応するアン
チエリアシング・フィルタ条件に設定しておく。

【００１３】第１ＡＤＣ３１は、図７Ａに示すタイミン
グのように、同期制御部４０からのサンプリングクロッ
ク４１clkでＡＤ変換して出力する。サンプリングクロ
ック４１clkはＡＤＣの最高サンプリングレートであ
る。第２ＡＤＣ３２は、図７Ｂに示すタイミングのよう
に、同期制御部４０からのサンプリングクロック４２cl
kでＡＤ変換して出力する。サンプリングクロック４２c
lkはＡＤＣの最高サンプリングレートであり、かつ上記
サンプリングクロック４１clkとは１８０度位相がシフ
トしたクロックである。

【００１４】マルチプレクサ３５は、図７Ｃに示す方形
波のクロック４５ｓのように、第１ＡＤＣ３１からのコ
ードデータ、第２ＡＤＣ３２からのコードデータを受け
て、同期制御部４０からの最高サンプリングレートの方
形波のクロック４５ｓのハイレベル／ローレベルによ
り、交互に選択したシリアルデータを順次ＡＱＭ５０へ
出力する。

【００１５】尚、同期制御部４０からは、上記へ第１Ａ
ＤＣ３１、第２ＡＤＣ３２、マルチプレクサ３５、及び
ＡＱＭ５０へ対応する制御信号を供給する。

【００１６】この結果、ＡＤＣの最高サンプリングレー
トの２倍速の等価サンプリング周波数ｆceで入力アナロ
グ信号を取り込むことができる。同様にして、Ｍ＝５系
統、１０系統のＡＤＣを並列接続させてサンプリングす
ることにより、５倍速、１０倍速の等価サンプリング周
波数ｆceで入力アナログ信号を取り込むことができる。
ここで、サンプリングクロック４１clkのエッジ点の入
力アナログ信号を実用的な精度で標本化できるＡＤＣで
あるものとする。この結果、単一のＡＤＣの場合よりＭ
倍も高い周波数まで実用的にサンプリングできる結果、
ＤＵＴの評価解析の周波数の上限がＭ倍に向上する利点
が得られる。しかしながら、この回路構成においてはデ
ジタイザの回路規模が２倍、５倍、１０倍に増加してし
まう大きな難点がある。

【００１７】

【発明が解決しようとする課題】上述説明したように従
来技術においては、デジタイザに備えるＡＤＣの最高サ
ンプリングレートを超えるサンプリング周波数でサンプ
リングしようとすると、図６に示すように、デジタイザ
の回路規模が等価サンプリング周波数ｆceに比例して増
大してしまう大きな難点があり、半導体試験装置におい
ては、好ましくなく実用上の難点である。ところで、半
導体試験装置ではＤＵＴへクロック信号、その他の信号
を任意条件で供給可能である。この為、ＤＵＴから出力
されるアナログ信号は、一定周期で繰返し発生させるこ
とが可能な場合が多い。そこで、本発明が解決しようと
する課題は、半導体試験装置によりＤＵＴから出力する
被測定信号を一定周期で繰返し発生制御可能な点に着目
して、１つのＡＤ変換器を用い、一定周期毎にＡＤ変換
するサンプリングの位相を変えてＡＤ変換することで、
等価的に高いサンプリング周波数でＡＤ変換された測定
が可能なデジタイザを備える半導体試験装置を提供する
ことである。

【００１８】

【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイスから出
力されるアナログの被測定信号は半導体試験装置の資源
を用いてＤＵＴを所定に制御することにより既知の一定
周期Ｔで繰返し発生可能な出力信号であり、所定時間間
隔Ｔｓ毎に被測定信号をサンプリングクロックによりサ
ンプリングしてコードデータに変換するＡＤ変換器（Ａ
ＤＣ）を用いて取得メモリ（ＡＱＭ）へ連続的に格納す
る波形デジタイザを備える半導体試験装置において、一
定周期Ｔ毎に所定時間間隔Ｔｓのサンプリングクロック
の位相を所定の位相シフト量ΔＰ＝３６０／Ｍ（ここで
Ｍは周期回数）づつ変えたサンプリングクロック２０cl
kを発生する位相シフト手段２０を備えて周期回数Ｍの
期間測定することにより、被測定信号を等価的にＴｓ／
Ｍの等間隔でサンプリングする波形デジタイザを実現し
たことを特徴とする半導体試験装置である。上記発明に
よれば、半導体試験装置によりＤＵＴから出力する被測
定信号を一定周期で繰返し発生制御可能な点に着目し
て、１つのＡＤ変換器を用い、一定周期毎にＡＤ変換す
るサンプリングの位相を変えてＡＤ変換することで、等
価的に高いサンプリング周波数でＡＤ変換された測定が
可能なデジタイザを備える半導体試験装置が実現でき
る。

【００１９】上述ＡＤ変換した連続するコードデータ３
０ｓを記憶装置（例えばＡＱＭ５０）へ格納するアドレ
ス発生手段としては、一定周期ＴをＭ回の周期回数で測
定終了するものとし、一定周期Ｔの発生位置をＱ（ここ
でＱは０からＭ−１の値）とし、一定周期Ｔ毎における
サンプリングクロック２０clkの発生位置をＮとしたと
き、Ｑ＋（Ｍ×Ｎ）とするアドレス値を発生して記憶装
置へ供給するアドレス発生手段を備えることを特徴とす
る上述半導体試験装置がある。

【００２０】また、上記アドレス発生手段の構成として
は、当初はリセットされて”０”値であり、以後一定周
期信号４０ｓを受けた都度＋１カウントした周期計数信
号７２ｓを生成する、周期カウンタを備え、周期回数Ｍ
値を一方の入力端に受け、レジスタ７９からのアドレス
信号７９ｓを他方の入力端に受けて、両者を加算する、
第１加算手段を備え、一定周期信号４０ｓを受けたとき
のみ出力をゼロにし、その他のときは当該第１加算手段
からの累算データを通過させるゲート手段を備え、当該
周期カウンタからの周期計数信号７２ｓを一方の入力端
に受け、当該ゲート手段からの累算データ７６ｓを受け
て、両者を加算する、第２加算手段を備え、当該第２加
算手段からのデータを受けてサンプリングクロック２０
clkによりラッチする、レジスタ７９を備えて構成し、
当該レジスタ出力からのアドレス信号７９ｓを上記記憶
装置のアドレス入力端へ供給して半導体試験装置を構成
してもよい。

【００２１】また、上記アドレス発生手段の他の構成と
しては、周期回数Ｍの値が２の指数である場合に、一定
周期信号４０ｓを受けた都度＋１カウントして、下位ビ
ットへのアドレス値を生成する、第１計数手段を備え、
一定サンプリングクロック２０clkを受けた都度＋１カ
ウントして、残りの上位アドレスビット７９Hを生成す
る、第２計数手段を備え、当該第１計数手段からのデー
タを受けてサンプリングクロック２０clkによりラッチ
して、アドレス信号の下位アドレスビット７９Lを生成
する、フリップフロップを備えて構成し、当該フリップ
フロップからの下位アドレスビット７９Lと、当該第２
計数手段からの残りの上位アドレスビット７９Hとを、
上記記憶装置のアドレス入力端へ供給して半導体試験装
置を構成してもよい。

【００２２】これにより、一定周期Ｔの波形データが所
定の位相シフト量ΔＰ単位にサンプリングされたデータ
順のようにＡＱＭ５０内へ整列格納される利点が得られ
る。

【００２３】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２４】本発明について、図１のデジタイザの要部
構成と、図２の動作を説明するタイミングチャートと、
図３の位相シフト手段の原理構成と、を参照して以下に
説明する。尚、従来構成に対応する要素は同一符号を付
す。

【００２５】先ず、本発明の構成を説明する。但し、Ｄ
ＵＴから出力される被測定信号は、一定周期Ｔで繰返し
発生するものとし、かつ半導体試験装置側のタイミング
と前記一定周期Ｔとが同期した関係で測定可能なデバイ
ス、あるいは上記一定周期Ｔが既知の周期時間の場合と
する。例えば、同期関係の制御は、ＦＴＵが供給する試
験パターンによりＤＵＴの波形発生の同期制御をする場
合がある。また、非同期関係であっても、一定周期時間
が既知であれば適用できる。また、非同期関係であって
も、一定周期時間が半導体試験装置のリソースを用いて
その都度測定可能であれば、測定した周期時間を基にサ
ンプリングクロックの周波数は容易に設定できるので適
用可能である。

【００２６】本願に係る要部構成は、図１に示すよう
に、ＦＬＴ６０と、ＡＤＣ３０と、位相シフト手段２０
と、コントローラ１５と、同期制御部４０とで成る。こ
の構成で、ＦＬＴ６０とＡＤＣ３０とは従来と同一要素
である。

【００２７】同期制御部４０は、ＤＵＴが繰返し発生す
る一定周期時間に対して、サンプリングクロック４０cl
kと、一定周期信号４０ｓを位相シフト手段２０へ供給
する。コントローラ１５は、位相シフト手段２０へ位相
シフト量ΔＰに相当する情報を供給する。例えば図３で
は設定値”Ｍ”を供給する。尚図３の説明については後
述する。

【００２８】位相シフト手段２０は、同期制御部４０か
らのサンプリングクロック４０clkを受けて、一定周期
Ｔ毎に所望の位相シフト量ΔＰを加算した結果のサンプ
リングクロック２０clkを発生して供給する。ここで、
一定周期ＴがＭ回の期間を一巡測定期間としたとき、サ
ンプリングクロックの位相シフト量ΔＰは３６０度／Ｍ
の位相量である。例えばＭ＝８の場合、３６０度／８＝
４５度単位となり、最初一定周期Ｔでは０度とし、以後
の一定周期Ｔでは順次４５度、９０度、１３５度、１８
０度，，３１５度と位相をシフトさせたサンプリングク
ロック２０clkをＡＤＣへ供給する。

【００２９】この結果、ＡＤＣの性能上限である最高サ
ンプリングレートのＭ倍の等価サンプリングレートで測
定できることとなる。但し、少なくとも測定期間である
一巡期間に対して一定周期Ｔが維持されている必要があ
る。尚、位相シフト量ΔＰを小さくすれば見かけ上のサ
ンプリングレート、即ち等価サンプリングレートは細か
くできるが、ＡＤＣ３０の内部でサンプリングを行う為
のサンプル＆ホールド時間の特性により標本化時点の電
圧測定精度は影響する。この為、サンプル＆ホールド時
間特性の良いＡＤＣを使用することが望まれる。

【００３０】所定の位相シフト量ΔＰを加算するサンプ
リングクロック２０clkを発生するブロック構成の一例
を図３に示す。構成はＭ逓倍器２２と、１／Ｍ分周器２
４とで成る。Ｍ逓倍器２２は同期制御部４０からのサン
プリングクロック４０clkを受けてＭ逓倍したクロック
を発生する。１／Ｍ分周器２４は前記Ｍ逓倍クロックを
受けて１／Ｍの分周したサンプリングクロック２０clk
を発生出力する。但し、同期制御部４０からの一定周期
信号４０ｓを受けた都度、分周動作を１回休止する。こ
の結果、一定周期Ｔ毎に１／Ｍの位相シフト量ΔＰが付
与されたサンプリングクロック２０clkとなる。ところ
で、同期制御部４０からＭ倍のサンプリングクロック４
０clkを供給するようにすれば、Ｍ逓倍器２２は削除で
きる。尚、位相シフト手段２０と同等の機能を備える位
相器として、市販のＩＣ（ＰＬＬ発振方式等）を用いて
構成しても良い。

【００３１】次に、上記図１の構成の動作について図２
のタイムチャートを参照して説明する。図２では周期回
数Ｍ＝２、即ち１８０度位相シフトする具体例である。
従って一定周期Ｔが２回の期間の測定実施が必要とな
る。図において、最初の一定周期をＴ１、次の一定周期
をＴ２とする。最初の一定周期Ｔ１におけるサンプリン
グクロック２０clkは、同期制御部４０からのサンプリ
ングクロック４０clk（図２Ｂ参照）と同一である。次
の一定周期Ｔ２におけるサンプリングクロック２０clk
は、当該一定周期Ｔ２の先頭で１８０度の位相シフト量
ΔＰ（図２Ｄ参照）を加算付与したサンプリングクロッ
ク２０clkを発生する。

【００３２】この結果、ＡＤＣ３０へ供給されるサンプ
リングクロック４０clkの周期時間Ｔclkは、１．０倍若
しくは１．５倍の何れかのクロックであり、最高サンプ
リングレート以下であることが判る。従って、ＡＤＣ３
０は入力アナログ信号を受けて通常の正常なＡＤ変換で
きることが判る。一方、一定周期Ｔ２では所定の位相シ
フト量ΔＰを付与してサンプリングしている。この具体
例ではＭ＝２であるからして、一定周期Ｔ１、Ｔ２の両
期間の測定によって全体の波形データが取得される。こ
の結果、等価サンプリングレートは２倍に高速化された
ことになる。これは本発明の大きな利点である。

【００３３】尚、本発明の実現手段は、上述実施の形態
に限るものではない。即ち、半導体試験装置のデジタイ
ザ以外にも、一定周期Ｔで繰返し発生する信号を受けて
ＡＤＣを用いてＡＤ変換する他の装置に対しても、位相
シフト手段２０を備えることで等価サンプリング周波数
を向上可能であることは明らかである。

【００３４】また、所望により位相シフト量ΔＰ単位に
サンプリングされたデータ順のようにＡＱＭ内へ整列格
納するアドレス発生手段７０を追加して備えても良い。
この一例を図８に示す。構成は周期カウンタ７２と、第
１加算手段７４と、ゲート手段７６と、第２加算手段７
８と、レジスタ７９とで成る。周期カウンタ７２は当初
はリセットされて”０”値であり、以後一定周期信号４
０ｓを受けた都度＋１カウントした周期計数信号７２ｓ
を第２加算手段７８の一方の入力端へ供給する。第１加
算手段７４は周期回数Ｍ値を一方の入力端に受け、レジ
スタ７９からのアドレス信号７９ｓを他方の入力端に受
けて、両者を加算したデータをゲート７６へ供給する。
ゲート７６は一定周期信号４０ｓを受けたときのみ出力
をゼロにし、その他のときは第１加算手段７４からの累
算データを受けて第２加算手段７８へ供給する。第２加
算手段７８は周期カウンタ７２からの周期計数信号７２
ｓを一方の入力端に受け、ゲート７６からの累算データ
７６ｓを受けて、両者を加算したデータをレジスタ７９
へ供給する。レジスタ７９は第２加算手段７８からのデ
ータを受けてサンプリングクロック２０clkによりラッ
チしたアドレス信号７９ｓを出力する。このアドレス信
号７９ｓをＡＱＭのアドレス入力端へ供給する。尚、ア
ドレス発生手段７０の構成において、周期回数Ｍの値が
２、４，８，１６のように２の指数で良い場合には、ア
ドレス信号７９ｓの下位ビットへのアドレス値は一定周
期信号４０ｓ毎に＋１する計数手段により供給し、残り
の上位アドレスビットのアドレス値はサンプリングクロ
ック２０clk毎に＋１する計数手段により供給する構成
としたアドレス発生手段でも実現できる。

【００３５】図９は、ＡＱＭ内へ整列格納するアドレス
発生手段の他の構成例である。すなわち、図９に示すよ
うに、上記アドレス発生手段７０の構成として、周期回
数Ｍの値が２の指数である場合に、一定周期信号４０ｓ
を受けた都度＋１カウントして、下位ビットへのアドレ
ス値８２ｓを生成する、第１計数手段８２を備え、一定
サンプリングクロック２０clkを受けた都度＋１カウン
トして、残りの上位アドレスビット７９Hを生成する、
第２計数手段８３を備え、当該第１計数手段８２からの
データを受けてサンプリングクロック２０clkによりラ
ッチして、アドレス信号の下位アドレスビット７９Lを
生成する、フリップフロップ８９を備える。そして、当
該フリップフロップ８９からの下位アドレスビット７９
Lと、当該第２計数手段８３からの残りの上位アドレス
ビット７９Hとを、上記記憶装置５０のアドレス入力端
へ供給して半導体試験装置を構成する。

【００３６】上述構成例によるアドレス発生手段７０に
よって、位相シフト量ΔＰ単位にサンプリングされたデ
ータ順のようにＡＱＭ内へ整列格納される利点が得られ
る。

【００３７】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、一定周期Ｔで繰返し発生する信号をＤＵＴから
受けて、所定周期回数Ｍ回の一定周期Ｔの周期毎に所定
位相シフト量ΔＰを加算付与したサンプリングクロック
２０clkを発生する位相シフト手段を具備する構成とし
たことにより、等価的に高いサンプリング周波数でＡＤ
変換可能となる大きな利点が得られる。従って、複数個
のＡＤＣを用いる必要が無くなる結果、安価な構成で高
いサンプリング周波数でのＡＤ変換が実現できる利点が
得られる。従って本発明の技術的効果は大であり、産業
上の経済効果も大である。

【図面の簡単な説明】

【図１】本発明に係るデジタイザの要部構成である。

【図２】図１の動作を説明するタイミングチャートであ
る。

【図３】位相シフト手段の原理構成例である。

【図４】ミックスド・シグナル・テスト・システムの概
念構成図である。

【図５】従来の、デジタイザの要部構成である。

【図６】従来の、２つのＡＤＣを用いるデジタイザの要
部構成である。

【図７】図６の動作を説明するタイミングチャートであ
る。

【図８】ＡＱＭ内へ整列格納するアドレス発生手段の構
成例である。

【図９】ＡＱＭ内へ整列格納するアドレス発生手段の他
の構成例である。

【符号の説明】

１５コントローラ２０位相シフト手段２２Ｍ逓倍器２４１／Ｍ分周器３０ＡＤ変換器（ＡＤＣ）３５マルチプレクサ４０同期制御部４８クロック源５０取得メモリ（ＡＱＭ）６０フィルタ（ＦＬＴ）７０アドレス発生手段７２周期カウンタ７４第１加算手段７６ゲート手段７８第２加算手段７９レジスタＤＵＴ被試験デバイスＰＥピン・エレクトロニクスＦＴＵデジタルテスタ部

Claims

【特許請求の範囲】

【請求項１】被試験デバイス（ＤＵＴ）から出力され
るアナログの被測定信号は一定周期Ｔで繰返し発生可能
な出力信号であり、所定時間間隔Ｔｓ毎に該被測定信号
をサンプリングクロックによりサンプリングしてコード
データに変換するＡＤ変換器（ＡＤＣ）を用いる波形デ
ジタイザを備える半導体試験装置において、一定周期Ｔ
毎に該所定時間間隔Ｔｓのサンプリングクロックの位相
を所定の位相シフト量ΔＰ＝３６０／Ｍ（ここでＭは周
期回数）づつ変えたサンプリングクロックを発生する位
相シフト手段を備えて周期回数Ｍの期間測定することに
より、被測定信号を等価的にＴｓ／Ｍの等間隔でサンプ
リングする波形デジタイザを実現したことを特徴とする
半導体試験装置。
【請求項２】一定周期ＴをＭ回の周期回数で測定終了
するものとし、該一定周期Ｔの発生位置をＱ（ここでＱ
は０からＭ−１の値）とし、該一定周期Ｔ毎におけるサ
ンプリングクロックの発生位置をＮとしたとき、Ｑ＋
（Ｍ×Ｎ）とするアドレス値を発生する、アドレス発生
手段を更に設け、当該アドレス値に基づいて、ＡＤ変換
した連続するコードデータを記憶装置へ格納することを
特徴とする請求項１記載の半導体試験装置。
【請求項３】上記アドレス発生手段は、当初はリセッ
トされて”０”値であり、以後一定周期信号４０ｓを受
けた都度＋１カウントした周期計数信号７２ｓを生成す
る、周期カウンタと、周期回数Ｍ値を一方の入力端に受
け、レジスタ７９からのアドレス信号７９ｓを他方の入
力端に受けて、両者を加算する、第１加算手段と、一定
周期信号４０ｓを受けたときのみ出力をゼロにし、その
他のときは当該第１加算手段からの累算データを通過さ
せるゲート手段と、当該周期カウンタからの周期計数信
号７２ｓを一方の入力端に受け、当該ゲート手段からの
累算データ７６ｓを受けて、両者を加算する、第２加算
手段と、当該第２加算手段からのデータを受けてサンプ
リングクロック２０clkによりラッチする、レジスタ７
９と、を具備し、当該レジスタ出力からのアドレス信号
７９ｓを上記記憶装置のアドレス入力端へ供給すること
を特徴とする請求項２記載の半導体試験装置。
【請求項４】上記アドレス発生手段は、周期回数Ｍの
値が２の指数である場合に、一定周期信号４０ｓを受け
た都度＋１カウントして、下位ビットへのアドレス値を
生成する、第１計数手段と、一定サンプリングクロック
２０clkを受けた都度＋１カウントして、残りの上位ア
ドレスビット７９Hを生成する、第２計数手段と、当該
第１計数手段からのデータを受けてサンプリングクロッ
ク２０clkによりラッチして、アドレス信号の下位アド
レスビット７９Lを生成する、フリップフロップと、を
具備し、当該フリップフロップからの下位アドレスビッ
ト７９Lと、当該第２計数手段からの残りの上位アドレ
スビット７９Hとを、上記記憶装置のアドレス入力端へ
供給することを特徴とする請求項２記載の半導体試験装
置。