JP2000223504A - 電界効果型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース抵抗およびゲート抵抗を低減し、十分
なゲート耐圧を保ちつつ、ゲート容量を低減し、高精度
にかつ歩留りよく形成することができるＴ型ゲート電極
を備えた電界効果型半導体装置およびその製造方法を提
供することである。 【解決手段】 ｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層５上にｎ−
ＧａＡｓ第１ドープ層６、Ａｌ_0.22Ｇａ_0.78Ａｓサイド
エッチング防止層７およびｎ−ＧａＡｓ第２ドープ層８
が順に積層される。第２ドープ層８、サイドエッチング
防止層７および第１ドープ層６の中央部の領域にｎ−Ａ
ｌ_0.22Ｇａ_0.78Ａｓ層５が露出するように凹部が形成さ
れる。凹部内の露出したｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層５
上にＴ型ゲート電極１１が形成される。サイドエッチン
グ防止層７のエッチングレートは第１および第２ドープ
層６，８のエッチングレートよりも小さい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｔ型ゲート電極お
よびリセス構造を有する電界効果型半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】ＧａＡｓを始めとする化合物半導体を用
いたヘテロ接合ＭＥＳＦＥＴ（金属−半導体電界効果ト
ランジスタ）は、電子移動度が高いことから、マイクロ
波やミリ波帯に用いる半導体装置として、近年、様々な
分野で応用されている。

【０００３】一般に上述したＦＥＴの高性能化には、ゲ
ート長の精度を高めること、およびソースやゲートなど
の寄生抵抗を低減し、かつ十分なゲート耐圧が得られる
ことが求められている。

【０００４】これらを満足するために、各種セルフアラ
イメントプロセスが開発されている。また、エッチング
技術を用いた階段状のリセス（凹部）構造が採用され、
ソース抵抗の低減が図られている。さらに、ゲート抵抗
を低減するために、パターニング技術によるＴ型ゲート
電極が用いられている。

【０００５】図４および図５は従来のＦＥＴの製造方法
を示す模式的工程断面図である。以下、図４および図５
を参照しながら従来のＦＥＴの製造方法について説明す
る。

【０００６】まず、図４（ａ）に示すように、ＧａＡｓ
基板２１上に、厚さ８００ｎｍのアンドープのＧａＡｓ
バッファ層２２、厚さ１０ｎｍのアンドープのＩｎ_0.2
Ｇａ _0.8 Ａｓ層２３、厚さ２ｎｍのアンドープのＡｌ
_0.22Ｇａ_0.78Ａｓ層２４、厚さ３５ｎｍのＳｉドープの
ｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層２５、厚さ２０ｎｍのＳｉ
ドープのｎ−ＧａＡｓ層２６および厚さ５０ｎｍのＳｉ
ドープのｎ−ＧａＡｓ層２７を順にエピタキシャル成長
させる。ｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層２５の電子濃度は
２×１０¹⁸ｃｍ^-3であり、ｎ−ＧａＡｓ層２６の電子濃
度は７×１０¹⁷ｃｍ^-3であり、ｎ−ＧａＡｓ層２７の電
子濃度は３×１０¹⁸ｃｍ^-3である。

【０００７】次に、ｎ−ＧａＡｓ層２７上の所定領域に
フォトレジストを形成し、酒石酸系エッチャントを用い
てエッチングを行い、メサパターン（台形状のパター
ン；図示せず）を形成する。この後、フォトレジストを
除去する。

【０００８】続いて、ｎ−ＧａＡｓ層２７上のソース電
極形成領域およびドレイン電極形成領域に開口部を有す
るフォトレジストを形成し、ＡｕＧｅ膜、Ｎｉ膜および
Ａｕ膜を順に真空蒸着し、リフトオフ法によりフォトレ
ジスト上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜をフォトレ
ジストとともに除去し、ソース電極２８およびドレイン
電極２９を形成する。さらに、ソース電極２８およびド
レイン電極２９を４００℃で２分間熱処理し、合金化を
行う。

【０００９】次に、図４（ｂ）に示すように、ｎ−Ｇａ
Ａｓ層２７上のゲート電極形成領域に開口部３２を有す
るフォトレジスト３１を形成する。

【００１０】次に、図４（ｃ）に示すように、リン酸系
エッチャント（リン酸：過酸化水素：水＝２：１：４
０）を用いてｎ−ＧａＡｓ層２７およびｎ−ＧａＡｓ層
２６の途中までをエッチングする。エッチング時間は３
０秒である。この場合、ｎ−ＧａＡｓ層２７およびｎ−
ＧａＡｓ層２６は深さ方向にエッチングされるとともに
横方向にもサイドエッチングされる。

【００１１】続いて、図５（ｄ）に示すように、ＢＣｌ
₂ およびＳＦ₆ の混合ガスを用いたＲＩＥ法（反応性イ
オンエッチング法）により、フォトレジスト３１をマス
クとしてｎ−ＧａＡｓ層２６をエッチングし、二段のリ
セス構造を形成する。

【００１２】その後、図５（ｅ）に示すように、フォト
レジスト３１上および開口部３２内のｎ−Ａｌ_0.22Ｇａ
_0.78Ａｓ層２５上に、Ｔｉ膜、Ｐｄ膜およびＡｕ膜から
なるゲート電極層３０ａを真空蒸着により形成する。

【００１３】その後、リフトオフ法によりフォトレジス
ト３１上のゲート電極層３０ａをフォトレジスト３１と
ともに除去し、図５（ｆ）に示すようなＴ型ゲート電極
３０を形成する。

【００１４】

【発明が解決しようとする課題】しかしながら、Ｔ型ゲ
ート電極３０の傘部がｎ−ＧａＡｓ層２６と接するた
め、ゲート容量が増大し、高周波特性が劣化する。ま
た、Ｔ型ゲート電極３０の傘部の寸法を精度よく制御で
きず、歩留りが向上しないという課題がある。

【００１５】本発明の目的は、ソース抵抗の低減化、ゲ
ート耐圧の向上およびゲート抵抗の低減化を図りつつ、
ゲート容量を低減し、高精度にかつ歩留りよく形成する
ことができるＴ型ゲート電極を備えた電界効果型半導体
装置およびその製造方法を提供することである。

【００１６】

【課題を解決するための手段および発明の効果】本発明
に係る電界効果型半導体装置は、第１の半導体層上に第
２の半導体層、第３の半導体層および第４の半導体層が
順に形成され、第４の半導体層、第３の半導体層および
第２の半導体層に第１の半導体層が露出するように凹部
が形成され、凹部内の第１の半導体層上に傘部および足
部からなるＴ型のゲート電極が形成され、凹部内で第２
の半導体層の側面とゲート電極の足部の側面との間に間
隙が形成され、凹部内で第３の半導体層の側面がゲート
電極の足部の側面に接し、ゲート電極の傘部が第３の半
導体層の上面に延びたものである。

【００１７】本発明に係る電界効果型半導体装置におい
ては、第２の半導体層、第３の半導体層および第４の半
導体層によりリセス構造が形成されるので、ソース抵抗
の低減化およびゲート耐圧の向上が図られる。また、Ｔ
型のゲート電極の傘部によりゲート抵抗の低減化が図ら
れる。さらに、ゲート電極の傘部の下部に間隙が形成さ
れているので、ゲート容量が低減される。したがって、
素子特性が向上する。また、凹部内の第３の半導体層間
の間隔によりゲート長に相当するＴ型ゲート電極の足部
の寸法が規定されるので、Ｔ型ゲート電極を高精度にか
つ歩留りよく形成することが可能となる。

【００１８】特に、第２の半導体層および第４の半導体
層は第３の半導体層よりも大きなエッチングレートを有
することが好ましい。

【００１９】この場合、第４の半導体層、第３の半導体
層および第２の半導体層に凹部を形成する際に、第２の
半導体層および第４の半導体層のサイドエッチング量が
第３の半導体層のサイドエッチング量よりも大きくな
る。それにより、ゲート電極の形成時に凹部内で第２の
半導体層の側面とゲート電極の足部の側面との間に間隙
を形成し、凹部内で第３の半導体層の側面でゲート電極
の足部の寸法を規定することができるとともに、第３の
半導体層の上面に延びるゲート電極の傘部を形成するこ
とができる。

【００２０】また、第２、第３および第４の半導体層を
構成する材料が、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＡｌＡｓ、ＩｎＧａＰおよびＩｎＰよりなる材
料群から選択された２つまたは３つの材料であってもよ
い。

【００２１】この場合、上記の材料群のうち、エッチン
グレートの大きな材料により第２および第４の半導体層
が構成され、エッチングレートの小さな材料により第３
の半導体層が構成される。それにより、凹部の形成の際
に、第４の半導体層および第２の半導体層のサイドエッ
チング量を大きくし、第３の半導体層のサイドエッチン
グ量を小さくすることが可能となる。

【００２２】凹部を挟んで対向する第４の半導体層上に
オーミック電極が形成されてもよい。この場合、リセス
構造によりソース抵抗が低減するとともにゲート耐圧が
向上する。

【００２３】本発明に係る電界効果型半導体装置の製造
方法は、第１の半導体層上に、第２の半導体層、第２の
半導体層よりも小さなエッチングレートを有する第３の
半導体層、および第３の半導体層よりも大きなエッチン
グレートを有する第４の半導体層を順に形成する工程
と、第４の半導体層上に第１の開口部を有するマスクパ
ターンを形成する工程と、マスクパターンの第１の開口
部を通して第２の半導体層が露出するように第４の半導
体層および第３の半導体層をエッチングする工程と、マ
スクパターンをエッチングして第１の開口部よりも大き
な第２の開口部を形成する工程と、マスクパターンの第
２の開口部を通して第１の半導体層が露出するように第
２の半導体層をエッチングする工程と、マスクパターン
の第２の開口部内の第１の半導体層上にＴ型のゲート電
極を形成する工程とを備えたものである。

【００２４】本発明に係る電界効果型半導体装置の製造
方法においては、第１の半導体層上に第２の半導体層、
第３の半導体層および第４の半導体層を順に形成する。
第２の半導体層および第４の半導体層のエッチングレー
トは第３の半導体層のエッチングレートよりも大きい。
そして、第４の半導体層上に第１の開口部を有するマス
クパターンを形成する。このマスクパターンの第１の開
口部を通して第２の半導体層が露出するように第４の半
導体層および第３の半導体層をエッチングする。これに
より、第４の半導体層および第３の半導体層にマスクパ
ターンの第１の開口部に相当する大きさの凹部が形成さ
れる。

【００２５】次に、マスクパターンをエッチングして第
１の開口部よりも大きな第２の開口部を形成する。この
マスクパターンの第２の開口部を通して第１の半導体層
が露出するように第２の半導体層をエッチングする。こ
のとき、第４の半導体層および第２の半導体層のエッチ
ングレートが第３の半導体層のエッチングレートよりも
大きいので、凹部内の第４の半導体層が横方向にエッチ
ングされるとともに第２の半導体層が深さ方向および横
方向にエッチングされる。一方、第３の半導体層は第２
の半導体層および第４の半導体層よりも小さなエッチン
グレートを有するので、第３の半導体層はほとんどエッ
チングされない。

【００２６】その後、マスクパターンの第２の開口部内
の第１の半導体層上にＴ型のゲート電極を形成する。こ
のゲート電極の足部の寸法は凹部内の第３の半導体層の
側面で規定されるとともに、ゲート電極の傘部の寸法は
マスクパターンの第２の開口部により規定される。ま
た、第２の半導体層の側面とゲート電極の足部の側面と
の間に間隙が形成される。

【００２７】このように、本発明に係る電界効果型半導
体装置の製造方法においては、第２の半導体層、第３の
半導体層および第４の半導体層によりリセス構造が形成
されるので、ソース抵抗の低減化およびゲート耐圧の向
上が図られる。またＴ型のゲート電極の傘部によりゲー
ト抵抗の低減化が図られる。さらに、ゲート電極の傘部
の下部に間隙が形成されるので、ゲート容量の低減が図
られる。したがって、素子特性が向上する。

【００２８】また、マスクパターンの第２の開口部の寸
法によりＴ型のゲート電極の傘部の寸法が規定されると
ともに、凹部内の第３の半導体層の側面によりゲート長
に相当するＴ型のゲート電極の足部の寸法が自己整合的
に規定される。したがって、Ｔ型のゲート電極を高精度
にかつ歩留りよく形成することが可能となる。

【００２９】ゲート電極を形成する工程は、マスクパタ
ーン上および第２の開口部内の第１の半導体層上に導電
性材料を形成する工程と、マスクパターン上の導電性材
料をマスクパターンとともに除去する工程とを含んでも
よい。

【００３０】この場合、リフトオフ法により凹部内の第
１の半導体層上にＴ型のゲート電極が形成される。

【００３１】本発明に係る電界効果型半導体装置の製造
方法は、第４の半導体層上に１対のオーミック電極を形
成する工程をさらに備えてもよい。この場合、リセス構
造によりソース抵抗が低減化するとともにゲート耐圧が
向上する。

【００３２】

【発明の実施の形態】以下、本発明に係る電界効果型半
導体装置の一例としてＭＥＳＦＥＴについて説明する。

【００３３】図１は本発明の一実施例におけるＦＥＴの
模式的断面図である。図１において、ＧａＡｓ基板１上
に、厚さ８００ｎｍのアンドープのＧａＡｓバッファ層
２、厚さ１０ｎｍのアンドープのＩｎ_0.2 Ｇａ_0.8 Ａｓ
層３、厚さ２ｎｍのアンドープのＡｌ_0.22Ｇａ_0.78Ａｓ
層４、厚さ３５ｎｍのｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層５、
厚さ２０ｎｍのｎ−ＧａＡｓ層６、厚さ１０ｎｍのアン
ドープのＡｌ_0.22Ｇａ_0.78Ａｓ層７、および厚さ５０ｎ
ｍのｎ−ＧａＡｓ層８が順に積層されている。

【００３４】なお、この場合のｎ型ドーパントとしては
Ｓｉが用いられ、ｎ−Ａｌ_0.22Ｇａ _0.78Ａｓ層５の電子
濃度は２×１０¹⁸ｃｍ^-3であり、ｎ−ＧａＡｓ層６およ
びｎ−ＧａＡｓ層８の電子濃度は３×１０¹⁸ｃｍ^-3であ
る。

【００３５】ｎ−ＧａＡｓ層８、Ａｌ_0.22Ｇａ_0.78Ａｓ
層７およびｎ−ＧａＡｓ層６の中央部の領域に、ｎ−Ａ
ｌ_0.22Ｇａ_0.78Ａｓ層５が露出するように凹部（リセ
ス）が形成されている。

【００３６】以下、ｎ−ＧａＡｓ層６をｎ−ＧａＡｓ第
１ドープ層６と呼び、Ａｌ_0.22Ｇａ _0.78Ａｓ層７をＡｌ
_0.22Ｇａ_0.78Ａｓサイドエッチング防止層７と呼び、ｎ
−ＧａＡｓ層８をｎ−ＧａＡｓ第２ドープ層８と呼ぶ。

【００３７】Ａｌ_0.22Ｇａ_0.78Ａｓサイドエッチング防
止層７のエッチングレートは、ｎ−ＧａＡｓ第１ドープ
層６およびｎ−ＧａＡｓ第２ドープ層８のエッチングレ
ートよりも小さい。

【００３８】凹部を挟んで１対のｎ−ＧａＡｓ第２ドー
プ層８上にソース電極９およびドレイン電極１０がそれ
ぞれ形成されている。ソース電極９およびドレイン電極
１０はｎ−ＧａＡｓ第２ドープ層８にオーミック接触し
ている。また、凹部内の露出したｎ−Ａｌ_0.22Ｇａ_0.78
Ａｓ層５上には、Ｔ型ゲート電極１１が形成されてい
る。Ｔ型ゲート電極１１はｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層
５にショットキ接触している。

【００３９】凹部内において、ｎ−ＧａＡｓ第１ドープ
層６の側面とＴ型ゲート電極１１の足部（下層）１１０
の側面との間には空隙１６が形成されている。また、Ａ
ｌ_{0. 22}Ｇａ_0.78Ａｓサイドエッチング防止層７の側面は
Ｔ型ゲート電極１１の足部１１０の側面に接触してい
る。さらに、ｎ−ＧａＡｓ第２ドープ層８の側面はＴ型
ゲート電極１１の傘部（上層）１１１の側面から離間
し、傘部１１１はＡｌ_0.22Ｇａ_0.78Ａｓサイドエッチン
グ防止層７の上面に延びている。

【００４０】図２および図３は図１のＦＥＴの製造方法
を示す模式的工程断面図である。以下、図２および図３
を参照しながら本実施例のＦＥＴの製造方法について説
明する。

【００４１】まず、図２（ａ）に示すように、ＧａＡｓ
基板１上に、ＧａＡｓバッファ層２、Ｉｎ_0.2 Ｇａ_0.8
Ａｓ層３、Ａｌ_0.22Ｇａ_0.78Ａｓ層４、ｎ−Ａｌ_0.22Ｇ
ａ_{0. 78}Ａｓ層５、ｎ−ＧａＡｓ第１ドープ層６、Ａｌ
_0.22Ｇａ_0.78Ａｓサイドエッチング防止層７、およびｎ
−ＧａＡｓ第２ドープ層８を順にエピタキシャル成長さ
せる。

【００４２】次に、ｎ−ＧａＡｓ第２ドープ層８上の所
定領域にフォトレジストを形成し、酒石酸系エッチャン
トを用いてエッチングを行い、メサパターン（台形状の
パターン；図示せず）を形成する。この後、フォトレジ
ストを除去する。

【００４３】続いて、ｎ−ＧａＡｓ第２ドープ層８上の
ソース電極形成領域およびドレイン電極形成領域に開口
部を有するフォトレジストを形成し、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に真空蒸着し、リフトオフ法により
フォトレジスト上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜を
フォトレジストとともに除去し、ソース電極９およびド
レイン電極１０を形成する。次いで、ソース電極９およ
びドレイン電極１０を４００℃で２分間熱処理し、合金
化を行う。

【００４４】次に、図２（ｂ）に示すように、ｎ−Ｇａ
Ａｓ第２ドープ層８上のゲート電極形成領域に幅Ｗ１の
開口部１３を有するフォトレジスト１２を形成し、ＢＣ
ｌ₂およびＳＦ₆ の混合ガスを用いたＲＩＥ法により、
ｎ−ＧａＡｓ第１ドープ層８およびＡｌ_0.22Ｇａ_0.78Ａ
ｓサイドエッチング防止層７をエッチングする。エッチ
ング条件としては、ＢＣｌ₂ の流量を２０ｓｃｃｍと
し、ＳＦ₆ の流量を１０ｓｃｃｍとし、圧力を１００ｍ
Ｔｏｒｒとし、高周波電力を７５Ｗとし、エッチング時
間を３０秒とする。この場合、ｎ−ＧａＡｓ第２ドープ
層８およびＡｌ_{0. 22}Ｇａ_0.78Ａｓサイドエッチング防止
層７は深さ方向にエッチングされる。

【００４５】本実施例では、開口部１３の幅Ｗ１を０．
５μｍとする。この場合、Ａｌ_0.22Ｇａ_0.78Ａｓサイド
エッチング防止層７の凹部の寸法が後の工程で形成され
るＴ型ゲート電極の足部の寸法を規定する。

【００４６】続いて、図２（ｃ）に示すように、Ｏ₂ を
用いたプラズマエッチングによりフォトレジスト１２の
開口部１３を拡大し、幅Ｗ２の開口部１３ａを形成す
る。本実施例では、エッチング量を０．６μｍとする。
したがって、開口部１３ａの幅Ｗ２は１．７μｍとな
る。このフォトレジストの開口部１３ａの幅Ｗ２が後の
工程で形成されるＴ型ゲート電極の傘部の寸法を規定す
る。

【００４７】次に、図３（ｄ）に示すように、クエン酸
系エッチャント（クエン酸：過酸化水素＝２：１）を用
いて、ｎ−ＧａＡｓ第２ドープ層８、Ａｌ_0.22Ｇａ_0.78
Ａｓサイドエッチング防止層７およびｎ−ＧａＡｓ第１
ドープ層６をエッチングする。エッチング時間は２分で
ある。この場合、ＧａＡｓのエッチングレートはＡｌ
_0.22Ｇａ_0.78Ａｓのエッチングレートに比べて大きく、
ＧａＡｓとＡｌ_0.22Ｇａ _0.78Ａｓとのエッチング選択比
は１００程度である。したがって、ｎ−ＧａＡｓ第２ド
ープ層８およびｎ−ＧａＡｓ第１ドープ層６は深さ方向
にエッチングされるとともに横方向にもサイドエッチン
グされる。これに対して、Ａｌ_0.22Ｇａ_{0. 78}Ａｓサイド
エッチング防止層７はほとんどエッチングされない。

【００４８】続いて、図３（ｅ）に示すように、フォト
レジスト１２上および開口部１３ａ内のＡｌ_0.22Ｇａ
_0.78Ａｓ層５上に、Ｔｉ膜、Ｐｄ膜およびＡｕ膜を真空
蒸着することによりゲート電極層１１ａを形成し、リフ
トオフ法によりフォトレジスト１２上のゲート電極層１
１ａをフォトレジスト１２とともに除去し、図４（ｆ）
に示すようなＴ型ゲート電極１１を形成する。

【００４９】ここで、Ｔ型ゲート電極１１の足部１１０
の寸法Ｓ１はＡｌ_0.22Ｇａ_0.78Ａｓサイドエッチング防
止層７間の間隔により規定され、本実施例では０．５μ
ｍとなる。また、Ｔ型ゲート電極１１の傘部１１１の寸
法Ｓ２はフォトレジスト１２の開口部１３ａの幅Ｗ２に
より規定され、本実施例では１．７μｍとなる。

【００５０】本実施例のＦＥＴにおいては、図１に示す
ように、ｎ−ＧａＡｓ第１ドープ層６、Ａｌ_0.22Ｇａ
_0.78Ａｓサイドエッチング防止層７およびｎ−ＧａＡｓ
第２ドープ層８によりリセス構造が形成されるので、ソ
ース抵抗の低減化およびゲート耐圧の向上が図られる。
また、Ｔ型ゲート電極１１の傘部１１１によりゲート抵
抗の低減化が図られる。さらに、Ｔ型ゲート電極１１の
傘部１１１の下部にｎ−ＧａＡｓ第１ドープ層６が存在
せず空隙１６が形成されるので、ゲート容量が低減され
る。したがって、素子特性が向上する。

【００５１】また、フォトレジスト１２の開口部１３ａ
の幅Ｗ２によりＴ型ゲート電極１１の傘部１１１の寸法
Ｓ２が規定されるとともに、Ａｌ_0.22Ｇａ_0.78Ａｓサイ
ドエッチング防止層７によりＴ型ゲート電極１１の足部
１１０の寸法Ｓ１がセルフアライン（自己整合的）に規
定される。Ｔ型ゲート電極１１の足部１１０の寸法Ｓ１
がゲート長に相当する。したがって、Ｔ型ゲート電極１
１を高精度にかつ歩留りよく形成することが可能とな
る。

【００５２】図１〜図３に示した本実施例のＦＥＴおよ
び図４および図５に示した従来のＦＥＴを作製し、Ｔ型
ゲート電極１１，３０の傘部の下方におけるゲート容量
Ｃｇｓを測定した。その測定結果を表１に示す。

【００５３】

【表１】

【００５４】表１に示すように、本実施例のＦＥＴで
は、ゲート電極１１の傘部の下方におけるゲート容量Ｃ
ｇｓが従来のＦＥＴのゲート電極３０の傘部の下方にお
けるゲート容量Ｃｇｓの約１０％に低減した。

【００５５】なお、上記実施例のＦＥＴでは、サイドエ
ッチング防止層７としてアンドープのＡｌ_0.22Ｇａ_0.78
Ａｓ層を用いているが、低濃度にドープされたｎ−Ａｌ
_0.22Ｇａ_0.78Ａｓ層を用いてもよい。

【００５６】また、上記実施例のＦＥＴでは、第２ドー
プ層８のサイドエッチング量が第１ドープ層６のサイド
エッチング量よりも大きくなっているが、第２ドープ層
８のサイドエッチング量と第１ドープ層６のサイドエッ
チング量が等しくてもよく、あるいは第２ドープ層８の
サイドエッチング量が第１ドープ層６のサイドエッチン
グ量よりも小さくてもよい。

【００５７】また、上記のＦＥＴにおいては、第１ドー
プ層６／サイドエッチング防止層７／第２ドープ層８の
材料として、ＧａＡｓ／Ａｌ_0.22Ｇａ_0.78Ａｓ／ＧａＡ
ｓの組み合わせを用いているが、第１ドープ層６／サイ
ドエッチング防止層７／第２ドープ層８の材料の組み合
わせはこれ以外であってもよい。この場合、第１ドープ
層６および第２ドープ層８のエッチングレートがサイド
エッチング防止層７のエッチングレートよりも大きくな
る組み合わせを選択する。例えば、ＧａＡｓ、Ｉｎ_0.2
Ｇａ_0.8 Ａｓ、Ａｌ_0.22Ｇａ_0.78Ａｓ、Ｉｎ_0.49Ｇａ
_0.51Ｐ、Ｉｎ_0.52Ａｌ_0.48ＡｓおよびＩｎＰから構成さ
れる材料群のうち、第１および第２ドープ層６，８とサ
イドエッチング防止層７とのエッチングレートの比、す
なわちエッチング選択比が大きくなる材料を組み合わせ
てもよい。この場合、エッチングレートの大きな材料に
より第１および第２のドープ層６，８を構成するととも
に、エッチングレートの小さな材料によりサイドエッチ
ング防止層７を構成する。これらの材料のクエン酸系エ
ッチャントに対するエッチングレートを表２に示す。

【００５８】

【表２】

【００５９】表２に示すように、エッチング選択比の大
きな材料の組み合わせは、例えばＧａＡｓとＡｌ_0.22Ｇ
ａ_0.78Ａｓ、ＧａＡｓとＩｎ_0.49Ｇａ_0.51Ｐ、Ｉｎ_0.2
Ｇａ _0.8 ＡｓとＡｌ_0.22Ｇａ_0.78Ａｓ、Ｉｎ_0.2 Ｇａ
_0.8 ＡｓとＩｎ_0.52Ａｌ_0.48Ａｓ、およびＩｎ_0.53Ｇａ
_0.47ＡｓとＩｎＰであり、各々の組み合わせにおけるエ
ッチング選択比はそれぞれ１００、４００、１００、１
００および５００である。

【００６０】ＧａＡｓ基板上に形成する第１ドープ層６
／サイドエッチング防止層７／第２ドープ層８の材料の
組み合わせがＧａＡｓ／ＡｌＧａＡｓ／ＧａＡｓまたは
ＧａＡｓ／ＩｎＧａＰ／ＧａＡｓである場合と、ＩｎＰ
基板上に形成する第１ドープ層６／サイドエッチング防
止層７／第２ドープ層８の材料の組み合わせがＩｎＧａ
Ａｓ／ＩｎＡｌＡｓ／ＩｎＧａＡｓまたはＩｎＧａＡｓ
／ＩｎＰ／ＩｎＧａＡｓである場合とにおいては、基板
と各半導体層とが格子整合するため、各半導体層の膜厚
に対する制限がない。したがって、このような材料系を
第１ドープ層６／サイドエッチング防止層７／第２ドー
プ層８の材料として用いることが好ましい。

【００６１】また、第１ドープ層６の材料と第２ドープ
層８の材料とが異なってもよい。例えば、第１ドープ層
６／サイドエッチング防止層７／第２ドープ層８の材料
の組み合わせがＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ
であってもよい。

【００６２】なお、上記実施例の製造方法では、第１ド
ープ層６、サイドエッチング防止層７および第２ドープ
層８のエッチングにクエン酸系エッチャントを用いてい
るが、第１および第２ドープ層６，８のエッチングレー
トがサイドエッチング防止層７のエッチングレートより
も大きくなる場合には、他のエッチャントを用いてもよ
く、ドライエッチングを用いてもよい。

【００６３】また、上記実施例においては、本発明をシ
ングルヘテロ構造を有するＦＥＴに適用した場合につい
て説明したが、これ以外にも、本発明は、ダブルヘテロ
構造またはＴＭＴ（Two-Mode channel Transistor)構造
を有する電界効果型半導体装置に適用することも可能で
ある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＦＥＴの製造方法を
示す模式的断面図である。

【図２】本発明の一実施例におけるＦＥＴの製造方法を
示す模式的工程断面図である。

【図３】本発明の一実施例におけるＦＥＴの製造方法を
示す模式的工程断面図である。

【図４】従来のＦＥＴの製造方法を示す模式的工程断面
図である。

【図５】従来のＦＥＴの製造方法を示す模式的工程断面
図である。

【符号の説明】

１ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ Ｉｎ_0.2 Ｇａ_0.8 Ａｓ層 ４ Ａｌ_0.22Ｇａ_0.78Ａｓ層 ５ ｎ−Ａｌ_0.22Ｇａ_0.78Ａｓ層 ６ ｎ−ＧａＡｓ第１ドープ層 ７ Ａｌ_0.22Ｇａ_0.78Ａｓサイドエッチング防止層 ８ ｎ−ＧａＡｓ第２ドープ層 ９ ソース電極 １０ ドレイン電極 １１ Ｔ型ゲート電極 １１０ 足部 １１１ 傘部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/306 Ｈ０１Ｌ 21/306 Ｂ 21/308 Ｓ 29/778 29/80 Ｈ Ｆターム(参考） 4M104 AA04 AA05 BB11 BB14 CC01 CC03 DD08 DD10 DD34 DD68 DD78 FF07 FF27 FF28 GG12 5F004 AA03 BA04 BB13 DA11 DA18 DA26 DB19 DB20 DB21 DB26 EA09 EA10 EA17 EA23 EA28 EB02 5F043 AA14 BB07 DD15 DD20 FF01 FF02 GG10 5F102 FA01 FA03 GB01 GC01 GD01 GJ05 GJ06 GK05 GL04 GM06 GN05 GN06 GN08 GQ01 GQ03 GR04 GR10 GS02 GS04 GT03 HB02 HB05 HB07 HC17 HC19

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の半導体層上に第２の半導体層、第
   ３の半導体層および第４の半導体層が順に形成され、前
   記第４の半導体層、前記第３の半導体層および前記第２
   の半導体層に前記第１の半導体層が露出するように凹部
   が形成され、前記凹部内の前記第１の半導体層上に傘部
   および足部からなるＴ型のゲート電極が形成され、前記
   凹部内で前記第２の半導体層の側面と前記ゲート電極の
   足部の側面との間に間隙が形成され、前記凹部内で前記
   第３の半導体層の側面が前記ゲート電極の足部の側面に
   接し、前記ゲート電極の傘部が前記第３の半導体層の上
   面に延びたことを特徴とする電界効果型半導体装置。
2. 【請求項２】 前記第２の半導体層および前記第４の半
   導体層は前記第３の半導体層よりも大きなエッチングレ
   ートを有することを特徴とする請求項１記載の電界効果
   型半導体装置。
3. 【請求項３】 前記第２、第３および第４の半導体層を
   構成する材料は、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡ
   ｓ、ＩｎＡｌＡｓ、ＩｎＧａＰおよびＩｎＰよりなる材
   料群から選択された２つまたは３つの材料であることを
   特徴とする請求項２記載の電界効果型半導体装置。
4. 【請求項４】 前記凹部を挟んで対向する前記第４の半
   導体層上にオーミック電極が形成されたことを特徴とす
   る請求項１〜３のいずれかに記載の電界効果型半導体装
   置。
5. 【請求項５】 第１の半導体層上に第２の半導体層、前
   記第２の半導体層よりも小さなエッチングレートを有す
   る第３の半導体層、および前記第３の半導体層よりも大
   きなエッチングレートを有する第４の半導体層を順に形
   成する工程と、 前記第４の半導体層上に第１の開口部を有するマスクパ
   ターンを形成する工程と、 前記マスクパターンの前記第１の開口部を通して前記第
   ２の半導体層が露出するように前記第４の半導体層およ
   び前記第３の半導体層をエッチングする工程と、 前記マスクパターンをエッチングして前記第１の開口部
   よりも大きな第２の開口部を形成する工程と、 前記マスクパターンの前記第２の開口部を通して前記第
   １の半導体層が露出するように前記第２の半導体層をエ
   ッチングする工程と、 前記マスクパターンの前記第２の開口部内の前記第１の
   半導体層上にＴ型のゲート電極を形成する工程とを備え
   たことを特徴とする電界効果型半導体装置の製造方法。
6. 【請求項６】 前記ゲート電極を形成する工程は、 前記マスクパターン上および前記第２の開口部内の前記
   第１の半導体層上に導電性材料を形成する工程と、 前記マスクパターン上の前記導電性材料を前記マスクパ
   ターンとともに除去する工程とを含むことを特徴とする
   請求項５記載の電界効果型半導体装置の製造方法。
7. 【請求項７】 前記第４の半導体層上に１対のオーミッ
   ク電極を形成する工程をさらに備えたことを特徴とする
   請求項５または６記載の電界効果型半導体装置の製造方
   法。