JP2000223517A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】チップ上の電極間の接続を容易にし、電極配置
の自由度を上げることのできる半導体装置を実現する。 【解決手段】半導体基板１のスクライブラインの領域に
金バンプ７を形成し、半導体素子上の所定の電極８と接
続する。 【効果】金バンプの、抵抗が低い、熱伝導率が高い、と
いう特性を利用して、この金バンプ７を、チップ上の電
極として利用することができる。
の自由度を上げることのできる半導体装置を実現する。 【解決手段】半導体基板１のスクライブラインの領域に
金バンプ７を形成し、半導体素子上の所定の電極８と接
続する。 【効果】金バンプの、抵抗が低い、熱伝導率が高い、と
いう特性を利用して、この金バンプ７を、チップ上の電
極として利用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にスクライブラインの領域の構造に関するもので
ある。
し、特にスクライブラインの領域の構造に関するもので
ある。
【０００２】
【従来の技術】半導体チップをウェハ上に形成すると
き、素子を形成しない領域がチップの周辺に形成され
る。この領域は、チップをウェハから切り出すときの切
り代としての役割を果たし、「スクライブライン」とい
う。従来では、スクライブラインは、もっぱらチップの
切り代として利用しているにすぎなかった。
き、素子を形成しない領域がチップの周辺に形成され
る。この領域は、チップをウェハから切り出すときの切
り代としての役割を果たし、「スクライブライン」とい
う。従来では、スクライブラインは、もっぱらチップの
切り代として利用しているにすぎなかった。
【０００３】
【発明が解決しようとする課題】一方、チップ上にバン
プ電極又はボンディング用の電極を配置するとき、電極
間の配線が錯綜しないように電極を配置しなければなら
ず、このため電極配置の自由度が狭くなり、ひいてはチ
ップの小型化、集積化の制約を受けるという不都合を来
していた。
プ電極又はボンディング用の電極を配置するとき、電極
間の配線が錯綜しないように電極を配置しなければなら
ず、このため電極配置の自由度が狭くなり、ひいてはチ
ップの小型化、集積化の制約を受けるという不都合を来
していた。
【０００４】そこで、本発明者は、スクライブラインを
電極に利用するという発想に至った。本発明は、チップ
上の電極間の接続を容易にし、電極配置の自由度を上げ
ることのできる半導体装置を実現することを目的とす
る。
電極に利用するという発想に至った。本発明は、チップ
上の電極間の接続を容易にし、電極配置の自由度を上げ
ることのできる半導体装置を実現することを目的とす
る。
【０００５】
【課題を解決するための手段及び発明の効果】本発明の
半導体装置は、半導体素子形成領域の周辺に、金属を配
置しているものである（請求項１）。この構成によれ
ば、半導体素子上の所定の電極と接続することにより、
この金属を電極として利用することができる。
半導体装置は、半導体素子形成領域の周辺に、金属を配
置しているものである（請求項１）。この構成によれ
ば、半導体素子上の所定の電極と接続することにより、
この金属を電極として利用することができる。
【０００６】前記金属が、接地と同電位に接続されてい
る場合には（請求項２）、シールド効果が得られる。ま
た、この金属を接地線として利用すれば、半導体素子形
成領域内部の電極を簡単に接地することができる。前記
金属が、電源と同電位に接続されている場合には（請求
項３）、半導体素子形成領域内部の電極に簡単に電源を
供給することができる。また、この場合もシールド効果
が得られる。
る場合には（請求項２）、シールド効果が得られる。ま
た、この金属を接地線として利用すれば、半導体素子形
成領域内部の電極を簡単に接地することができる。前記
金属が、電源と同電位に接続されている場合には（請求
項３）、半導体素子形成領域内部の電極に簡単に電源を
供給することができる。また、この場合もシールド効果
が得られる。
【０００７】前記金属が、少なくとも１箇所で切断され
ている場合には（請求項４）、それぞれを異なる電位の
電極に利用することができる。前記金属が、半導体基板
のスクライブラインの領域に形成されたバンプ)（突起
電極）であることが好ましい（請求項５）。この場合
は、バンプの特性、すなわち抵抗が低い、熱伝導率が高
い、という特性を考慮すれば、半導体素子上の所定の電
極と接続することにより、このバンプを、より好適に電
極として利用することができる。
ている場合には（請求項４）、それぞれを異なる電位の
電極に利用することができる。前記金属が、半導体基板
のスクライブラインの領域に形成されたバンプ)（突起
電極）であることが好ましい（請求項５）。この場合
は、バンプの特性、すなわち抵抗が低い、熱伝導率が高
い、という特性を考慮すれば、半導体素子上の所定の電
極と接続することにより、このバンプを、より好適に電
極として利用することができる。
【０００８】また、このバンプは、半導体素子上のバン
プ電極の製造工程において形成すれば（請求項６）、特
に他の工程を設けることなく、形成することができる。
前記バンプは、例えばスクライブラインの領域に拡散層
を設け、その上に形成したものであってもよい（請求項
７）。この拡散層と半導体基板との極性の異同によって
半導体基板とのオーミック接触を実現したり、半導体基
板との絶縁を確保したりすることができる。
プ電極の製造工程において形成すれば（請求項６）、特
に他の工程を設けることなく、形成することができる。
前記バンプは、例えばスクライブラインの領域に拡散層
を設け、その上に形成したものであってもよい（請求項
７）。この拡散層と半導体基板との極性の異同によって
半導体基板とのオーミック接触を実現したり、半導体基
板との絶縁を確保したりすることができる。
【０００９】前記バンプは、半導体基板のスクライブラ
インの領域のうち、スクライブされる切削部分を除いた
部分に形成されることが好ましい（請求項８）。切削さ
れる部分には、バンプが形成されていない方が、切削が
容易になり、好ましいからである。前記バンプは、半導
体素子上の所定のバンプ電極と、接続用のバンプを介し
て接続されていることが好ましい（請求項９）。この場
合、前記バンプを作るときに、接続用のバンプも同じ工
程内で作ることができる。また、接続用のバンプを介し
ているので、大きな電流を流すことができるという利点
もある。
インの領域のうち、スクライブされる切削部分を除いた
部分に形成されることが好ましい（請求項８）。切削さ
れる部分には、バンプが形成されていない方が、切削が
容易になり、好ましいからである。前記バンプは、半導
体素子上の所定のバンプ電極と、接続用のバンプを介し
て接続されていることが好ましい（請求項９）。この場
合、前記バンプを作るときに、接続用のバンプも同じ工
程内で作ることができる。また、接続用のバンプを介し
ているので、大きな電流を流すことができるという利点
もある。
【００１０】前記バンプは、半導体素子形成領域の周辺
とともに半導体素子の側壁の領域に、配置されていても
よい（請求項１０）。この場合には、前記バンプを接地
線又は電源線として利用するときに、半導体素子の側面
もシールドすることができる。前記バンプは、半導体素
子形成領域の周辺とともに半導体素子の側壁及び底面の
領域にも、配置されていてもよい（請求項１１）。この
場合には、半導体素子の側面だけでなく底面もシールド
することができるので、より完全なシールド効果が得ら
れる。
とともに半導体素子の側壁の領域に、配置されていても
よい（請求項１０）。この場合には、前記バンプを接地
線又は電源線として利用するときに、半導体素子の側面
もシールドすることができる。前記バンプは、半導体素
子形成領域の周辺とともに半導体素子の側壁及び底面の
領域にも、配置されていてもよい（請求項１１）。この
場合には、半導体素子の側面だけでなく底面もシールド
することができるので、より完全なシールド効果が得ら
れる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。図１は、Ｓｉ半導体基板１の平面
図であり、Ｓｉ半導体基板１の上には、半導体素子１２
が多数配列されている。Ｓｉ半導体基板１の上にこの半
導体素子１２を形成する領域を素子形成領域Ａという。
半導体素子１２間には切り代としてのスクライブ線領域
Ｂが設けられている。実際に切削する部分は符号Ｃで示
している。
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導
体を使用してもよい。図１は、Ｓｉ半導体基板１の平面
図であり、Ｓｉ半導体基板１の上には、半導体素子１２
が多数配列されている。Ｓｉ半導体基板１の上にこの半
導体素子１２を形成する領域を素子形成領域Ａという。
半導体素子１２間には切り代としてのスクライブ線領域
Ｂが設けられている。実際に切削する部分は符号Ｃで示
している。
【００１２】図２は、バンプの形成工程を説明するため
の、素子形成領域Ａの周辺の断面図である。図２(a)に
示すように、Ｓｉ半導体基板１の素子形成領域Ａ上に
は、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３が形
成されている。Ａｌ電極３以外の部分はＳｉＮ，ＰＳＧ
等のパッシベーション膜４に覆われている。また、スク
ライブ線領域Ｂは、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１０を高濃度に注入しておく。
不純物の極性は、オーミック接触させる場合は、基板と
同極性、絶縁させる場合は基板と異極性とする。なお、
この上にＡｌなどの金属層を蒸着してもよい。
の、素子形成領域Ａの周辺の断面図である。図２(a)に
示すように、Ｓｉ半導体基板１の素子形成領域Ａ上に
は、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３が形
成されている。Ａｌ電極３以外の部分はＳｉＮ，ＰＳＧ
等のパッシベーション膜４に覆われている。また、スク
ライブ線領域Ｂは、オーミック接触又は絶縁を確保する
ため、所定極性の不純物１０を高濃度に注入しておく。
不純物の極性は、オーミック接触させる場合は、基板と
同極性、絶縁させる場合は基板と異極性とする。なお、
この上にＡｌなどの金属層を蒸着してもよい。
【００１３】この素子形成領域Ａ及びスクライブ線領域
Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴ
ｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層し
たシード層５をスパッタなどの方法で蒸着する（図２
(b)）。次に、フォトレジスト６を塗布し、バンプメッ
キ用の孔あけを電極部、スクライブライン部に行う（図
２(c)）。
Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴ
ｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層し
たシード層５をスパッタなどの方法で蒸着する（図２
(b)）。次に、フォトレジスト６を塗布し、バンプメッ
キ用の孔あけを電極部、スクライブライン部に行う（図
２(c)）。
【００１４】そして電解メッキ法にてバンプ用金属を厚
くメッキする（図２(d)）。このバンプ用金属として、
Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげ
ることができる。形成されたバンプのうち、Ａｌ電極３
の上に形成されたものを番号８で示し、半導体素子１２
の周辺に形成されたものを番号７で示す。次に、フォト
レジスト６を除去し表面のシード層５を除去して（図２
(e) ）、スクライブ線領域Ｂの切削部Ｃをカッター１５
で切り出す（図２(f) ）。これにより半導体素子１２を
得る。
くメッキする（図２(d)）。このバンプ用金属として、
Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげ
ることができる。形成されたバンプのうち、Ａｌ電極３
の上に形成されたものを番号８で示し、半導体素子１２
の周辺に形成されたものを番号７で示す。次に、フォト
レジスト６を除去し表面のシード層５を除去して（図２
(e) ）、スクライブ線領域Ｂの切削部Ｃをカッター１５
で切り出す（図２(f) ）。これにより半導体素子１２を
得る。
【００１５】図３は、バンプを形成するのに無電解メッ
キ法を採用した場合の製造工程図である。図３(a)に示
すように、Ｓｉ半導体基板１の素子形成領域上には、Ｓ
ｉＯ2膜２を介して所定の部位に、Ａｌ電極３を形成
し、Ａｌ電極３以外の部分はパッシベーション膜４で覆
う。また、ストレス緩和バンプの形成領域は、図２の場
合と同様、オーミック接触又は絶縁を確保するため、所
定極性の不純物１０を高濃度に注入しておく。そして表
面にシード層５ａを積層する。
キ法を採用した場合の製造工程図である。図３(a)に示
すように、Ｓｉ半導体基板１の素子形成領域上には、Ｓ
ｉＯ2膜２を介して所定の部位に、Ａｌ電極３を形成
し、Ａｌ電極３以外の部分はパッシベーション膜４で覆
う。また、ストレス緩和バンプの形成領域は、図２の場
合と同様、オーミック接触又は絶縁を確保するため、所
定極性の不純物１０を高濃度に注入しておく。そして表
面にシード層５ａを積層する。
【００１６】次に、フォトレジスト６を塗布し、所定の
部位に孔開けを行い、無電解メッキ法にてバンプ用金属
を厚くメッキする（図３(b)）。この無電解メッキは、
化学反応による還元作用を利用した金属のメッキ成膜方
法である。そしてフォトレジスト６を除去し表面のシー
ド層５を除去して、半導体基板１のスクライブ線領域の
切削部Ｃをカッター１５で切り出す（図３(c)）。これ
により半導体素子１２を得る。
部位に孔開けを行い、無電解メッキ法にてバンプ用金属
を厚くメッキする（図３(b)）。この無電解メッキは、
化学反応による還元作用を利用した金属のメッキ成膜方
法である。そしてフォトレジスト６を除去し表面のシー
ド層５を除去して、半導体基板１のスクライブ線領域の
切削部Ｃをカッター１５で切り出す（図３(c)）。これ
により半導体素子１２を得る。
【００１７】図４は、スクライブ線領域Ｂの切削部Ｃ
に、バンプ７を形成しない場合の断面図を示す。切削部
Ｃに、バンプ７を成長させないためには、図２(d)や図
３(b)の工程の前に、切削部Ｃをレジストで覆えばよ
い。この図４の構造であれば、切削部Ｃをカッター１５
で切り出すときに、もともとバンプが形成されていない
ので、切り出しが簡単にでき、バンプ金属がカッター１
５の目に詰まることもないという利点が得られる。
に、バンプ７を形成しない場合の断面図を示す。切削部
Ｃに、バンプ７を成長させないためには、図２(d)や図
３(b)の工程の前に、切削部Ｃをレジストで覆えばよ
い。この図４の構造であれば、切削部Ｃをカッター１５
で切り出すときに、もともとバンプが形成されていない
ので、切り出しが簡単にでき、バンプ金属がカッター１
５の目に詰まることもないという利点が得られる。
【００１８】図５は、バンプに代えて、Ａｌなどの金属
層１１をスクライブ線領域Ｂに形成した場合の断面図で
ある。この金属層１１の形成は、例えば素子形成領域Ａ
においてＡｌ電極３を設けるのと同じ工程で行えばよい
（特開平５−３０４１５４号公報参照）。この場合も、
Ｓｉ半導体基板１のスクライブ線領域の切削部Ｃをカッ
ター１５で切り出して半導体素子１２を得る。
層１１をスクライブ線領域Ｂに形成した場合の断面図で
ある。この金属層１１の形成は、例えば素子形成領域Ａ
においてＡｌ電極３を設けるのと同じ工程で行えばよい
（特開平５−３０４１５４号公報参照）。この場合も、
Ｓｉ半導体基板１のスクライブ線領域の切削部Ｃをカッ
ター１５で切り出して半導体素子１２を得る。
【００１９】以上の図２、図３、図４又は図５の方法に
より製造された半導体素子１２は、図６(a)、図６(b)に
示すように、半導体素子１２の上面に電極（以下「内部
電極」という）１４が形成され、周囲が電極（以下「周
囲電極」という）１３で取り囲まれている。なお、内部
電極１４は、図２、図３、図４で示したバンプ８であっ
ても、Ａｌ電極であってもよい。周囲電極１３は、図
２、図３、図４で示したバンプ７であっても、図５で示
した金属層１１であってもよい。
より製造された半導体素子１２は、図６(a)、図６(b)に
示すように、半導体素子１２の上面に電極（以下「内部
電極」という）１４が形成され、周囲が電極（以下「周
囲電極」という）１３で取り囲まれている。なお、内部
電極１４は、図２、図３、図４で示したバンプ８であっ
ても、Ａｌ電極であってもよい。周囲電極１３は、図
２、図３、図４で示したバンプ７であっても、図５で示
した金属層１１であってもよい。
【００２０】この周囲電極１３の利用法として、図７に
示すように、周囲電極１３をいずれかの内部電極１４と
接続することができる。具体的には、次のようなもの
(1)−(3)をあげることができる。 (1)接地用内部電極１４とつなぐことにより、半導体素
子１２の周囲を接地することができる。また、この周囲
電極１３を接地線として利用することにより、他の内部
電極１４を簡単に接地することができる。特に、周囲電
極１３がバンプで形成されているときは、厚いバンプの
低抵抗性を利用して、良好な接地が行える。
示すように、周囲電極１３をいずれかの内部電極１４と
接続することができる。具体的には、次のようなもの
(1)−(3)をあげることができる。 (1)接地用内部電極１４とつなぐことにより、半導体素
子１２の周囲を接地することができる。また、この周囲
電極１３を接地線として利用することにより、他の内部
電極１４を簡単に接地することができる。特に、周囲電
極１３がバンプで形成されているときは、厚いバンプの
低抵抗性を利用して、良好な接地が行える。
【００２１】(2)電源用内部電極１４とつなぐことによ
り、この周囲電極１３を電源線として利用することによ
り、他の内部電極１４を簡単に電源につなぐことができ
る。特に、周囲電極１３がバンプで形成されているとき
は、厚いバンプの低抵抗性を利用して、電源の供給が効
率よく行える。 (3)図８に示すように、周囲電極１３の途中に切れ目Ｄ
を作ることにより、一方の周囲電極１３ａを接地に、他
方の周囲電極１３ｂを電源につなぐこともできる。これ
により、内部電極１４の配線の自由度を上げることがで
きる。
り、この周囲電極１３を電源線として利用することによ
り、他の内部電極１４を簡単に電源につなぐことができ
る。特に、周囲電極１３がバンプで形成されているとき
は、厚いバンプの低抵抗性を利用して、電源の供給が効
率よく行える。 (3)図８に示すように、周囲電極１３の途中に切れ目Ｄ
を作ることにより、一方の周囲電極１３ａを接地に、他
方の周囲電極１３ｂを電源につなぐこともできる。これ
により、内部電極１４の配線の自由度を上げることがで
きる。
【００２２】以下、内部電極１４は、図２、図３、図４
で示したバンプ８であり、周囲電極１３は、図２、図
３、図４で示したバンプ７である場合に限定して説明す
る（以下「内部バンプ８」、「周囲バンプ７」とい
う）。図９(a)は、周囲バンプ７をいずれかの内部バン
プ８と接続した様子を示す斜視図で、図９(b)はＸ−Ｘ
線断面図であり、内部バンプ８と、周囲バンプ７とを接
続するための接続線を接続バンプ９で形成している。こ
の接続バンプ９の高さＨは、内部バンプ８や周囲バンプ
７の高さと、必ずしも同じにする必要はなく、それより
低くしてもよい。特に、半導体素子１２同士を図９(c)
に示すようにいわゆるチップオンチップの形で２層構造
にする場合、又は半導体素子１２をＴＡＢ(Tape Automa
ted Bonding)のインナーリード側に接続する場合に、接
続バンプ９のくっつきをなくすために、接続バンプ９の
高さＨを低くすることが必要となる。
で示したバンプ８であり、周囲電極１３は、図２、図
３、図４で示したバンプ７である場合に限定して説明す
る（以下「内部バンプ８」、「周囲バンプ７」とい
う）。図９(a)は、周囲バンプ７をいずれかの内部バン
プ８と接続した様子を示す斜視図で、図９(b)はＸ−Ｘ
線断面図であり、内部バンプ８と、周囲バンプ７とを接
続するための接続線を接続バンプ９で形成している。こ
の接続バンプ９の高さＨは、内部バンプ８や周囲バンプ
７の高さと、必ずしも同じにする必要はなく、それより
低くしてもよい。特に、半導体素子１２同士を図９(c)
に示すようにいわゆるチップオンチップの形で２層構造
にする場合、又は半導体素子１２をＴＡＢ(Tape Automa
ted Bonding)のインナーリード側に接続する場合に、接
続バンプ９のくっつきをなくすために、接続バンプ９の
高さＨを低くすることが必要となる。
【００２３】図１０(a)は、周囲バンプ７付きの半導体
素子１２の側面にも、バンプ７ａを形成する工程を示す
斜視図、図１０(b)は、断面図である。このように、側
面にもバンプ７ａを形成すると、周囲バンプ７を接地す
る場合に、接地の効果が周囲にも及び、より優れたシー
ルドをすることができる。図１１は、周囲バンプ７付き
の半導体素子１２の側面とともに、裏面にもバンプ７ｂ
を形成した状態を示す断面図である。裏面にもバンプ７
ｂを形成すると、完全なシールドをすることができる。
素子１２の側面にも、バンプ７ａを形成する工程を示す
斜視図、図１０(b)は、断面図である。このように、側
面にもバンプ７ａを形成すると、周囲バンプ７を接地す
る場合に、接地の効果が周囲にも及び、より優れたシー
ルドをすることができる。図１１は、周囲バンプ７付き
の半導体素子１２の側面とともに、裏面にもバンプ７ｂ
を形成した状態を示す断面図である。裏面にもバンプ７
ｂを形成すると、完全なシールドをすることができる。
【００２４】図１２は、周囲バンプ７付きの半導体素子
１２同士を、いわゆるチップオンチップの形で２層構造
にする場合の説明図である。図１２(a)は半導体素子１
２同士を接合させる状態を示す斜視図、図１２(b)は接
合後の断面図である。周囲バンプ７同士が接合すること
により、完全なシールド構造ができるので、静電誘導に
強い半導体素子とすることができる。また、バンプ８同
士を接合させる場合に、面積の大きな周囲バンプ７同士
が接合して内部バンプ８同士が接合するショックを和ら
げる作用もある。
１２同士を、いわゆるチップオンチップの形で２層構造
にする場合の説明図である。図１２(a)は半導体素子１
２同士を接合させる状態を示す斜視図、図１２(b)は接
合後の断面図である。周囲バンプ７同士が接合すること
により、完全なシールド構造ができるので、静電誘導に
強い半導体素子とすることができる。また、バンプ８同
士を接合させる場合に、面積の大きな周囲バンプ７同士
が接合して内部バンプ８同士が接合するショックを和ら
げる作用もある。
【００２５】なお、図１２において、一方の半導体素子
１２に代えてＴＡＢのパターンフィルムを使用するとき
にも、同様にシールド効果、ショックアブソーブ効果が
期待できる。この発明は、以上説明した実施形態に限定
されるものではない。例えばいままでの説明では、周囲
電極１３あるいは周囲バンプ７は、半導体素子１２の全
周囲に設けられていたが、半導体素子１２の周囲の一部
に設けられたものであってもよい。その他、本発明の範
囲内で種々の変更を施すことが可能である。
１２に代えてＴＡＢのパターンフィルムを使用するとき
にも、同様にシールド効果、ショックアブソーブ効果が
期待できる。この発明は、以上説明した実施形態に限定
されるものではない。例えばいままでの説明では、周囲
電極１３あるいは周囲バンプ７は、半導体素子１２の全
周囲に設けられていたが、半導体素子１２の周囲の一部
に設けられたものであってもよい。その他、本発明の範
囲内で種々の変更を施すことが可能である。
【図１】半導体基板１の平面図である。
【図２】バンプの形成工程を説明するための、素子形成
領域Ａの周辺の断面図である。
領域Ａの周辺の断面図である。
【図３】バンプを形成するために無電解メッキを採用し
た場合の製造工程断面図である。
た場合の製造工程断面図である。
【図４】スクライブ線領域Ｂの切削部Ｃを除いて、バン
プ７を形成する場合の製造工程断面図である。
プ７を形成する場合の製造工程断面図である。
【図５】バンプに代えて、Ａｌなどの金属層１１をスク
ライブ線領域Ｂに形成した場合の断面図である。
ライブ線領域Ｂに形成した場合の断面図である。
【図６】(a)は周囲が電極１３で取り囲まれて製造され
た半導体素子１２の平面図、(b)は斜視図である。
た半導体素子１２の平面図、(b)は斜視図である。
【図７】周囲電極１３をいずれかの内部電極１４と接続
した状態を示す要部斜視図である。
した状態を示す要部斜視図である。
【図８】周囲電極１３の途中に切れ目がある場合の内部
電極１４との接続を示す要部斜視図である。
電極１４との接続を示す要部斜視図である。
【図９】(a)は、周囲バンプ７をいずれかの内部バンプ
８と接続した様子を示す斜視図、(b)はＸ−Ｘ線断面
図、(c)は他の半導体素子と合わせて２重構造にした場
合の断面図である。
８と接続した様子を示す斜視図、(b)はＸ−Ｘ線断面
図、(c)は他の半導体素子と合わせて２重構造にした場
合の断面図である。
【図１０】(a)は、周囲バンプ７付きの半導体素子１２
の側面にも、バンプ７ａを形成する工程を示す斜視図、
図１０(b)は、断面図である。
の側面にも、バンプ７ａを形成する工程を示す斜視図、
図１０(b)は、断面図である。
【図１１】周囲バンプ７付きの半導体素子１２の側面と
ともに、裏面にもバンプ７ｂを形成した状態を示す断面
図である。
ともに、裏面にもバンプ７ｂを形成した状態を示す断面
図である。
【図１２】周囲バンプ７付きの半導体素子１２同士を、
いわゆるチップオンチップの形で２層構造にする場合の
説明図であり、(a)は半導体素子１２同士を接合させる
状態を示す斜視図、(b)は接合後の断面図である。
いわゆるチップオンチップの形で２層構造にする場合の
説明図であり、(a)は半導体素子１２同士を接合させる
状態を示す斜視図、(b)は接合後の断面図である。
１ 半導体基板 ２ ＳｉＯ2膜 ３ Ａｌ電極 ４ パッシベーション膜 ５ シード層 ６ フォトレジスト ７ 周囲バンプ ８ 内部バンプ ９ 接続バンプ １０ 不純物層 １１ Ａｌなどの金属層 １２ 半導体素子 １３ 周囲電極 １４ 内部電極 １５ カッター Ａ 素子形成領域 Ｂ スクライブ線領域 Ｃ 切削部 Ｄ 周囲電極途中の切れ目
Claims (11)
- 【請求項１】半導体素子形成領域の周辺に、金属を配置
していることを特徴とする半導体装置。 - 【請求項２】前記金属が、接地と同電位に接続されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記金属が、電源と同電位に接続されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記金属が、少なくとも１箇所で切断され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記金属が、半導体基板のスクライブライ
ンの領域に形成されたバンプであることを特徴とする請
求項１記載の半導体装置。 - 【請求項６】前記バンプは、半導体素子上のバンプ電極
の製造工程において形成されたものであることを特徴と
する請求項５記載の半導体装置。 - 【請求項７】前記バンプが、スクライブラインの領域に
拡散層を設け、その上に形成されたものであることを特
徴とする請求項５記載の半導体装置。 - 【請求項８】前記バンプは、半導体基板のスクライブラ
インの領域のうち、スクライブされる切削部分を除いた
部分に形成されたものであることを特徴とする請求項５
記載の半導体装置。 - 【請求項９】前記バンプは、半導体素子上の所定のバン
プ電極と、接続用のバンプを介して接続されていること
を特徴とする請求項５記載の半導体装置。 - 【請求項１０】前記バンプは、半導体素子形成領域の周
辺とともに半導体素子の側壁の領域に、配置されている
ことを特徴とする請求項５記載の半導体装置。 - 【請求項１１】前記バンプは、半導体素子形成領域の周
辺とともに半導体素子の側壁及び底面の領域にも、配置
されていることを特徴とする請求項５記載の半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02591099A JP3365743B2 (ja) | 1999-02-03 | 1999-02-03 | 半導体装置 |
| US09/497,157 US6404040B1 (en) | 1999-02-03 | 2000-02-03 | Semiconductor device with metal peripheral area |
| US10/145,892 US6897091B2 (en) | 1999-02-03 | 2002-05-16 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02591099A JP3365743B2 (ja) | 1999-02-03 | 1999-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223517A true JP2000223517A (ja) | 2000-08-11 |
| JP3365743B2 JP3365743B2 (ja) | 2003-01-14 |
Family
ID=12178943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02591099A Expired - Fee Related JP3365743B2 (ja) | 1999-02-03 | 1999-02-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6404040B1 (ja) |
| JP (1) | JP3365743B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003094234A3 (de) * | 2002-04-30 | 2004-02-12 | Infineon Technologies Ag | Elektronisches bauelement |
| EP1341232A3 (en) * | 2002-02-27 | 2005-10-26 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2006186091A (ja) * | 2004-12-27 | 2006-07-13 | Mitsubishi Heavy Ind Ltd | 半導体装置及びその製造方法 |
| JP2013004715A (ja) * | 2011-06-16 | 2013-01-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| CN108288614A (zh) * | 2017-01-10 | 2018-07-17 | 株式会社迪思科 | 半导体器件芯片和半导体器件芯片的制造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956291B1 (en) | 2003-01-16 | 2005-10-18 | National Semiconductor Corporation | Apparatus and method for forming solder seals for semiconductor flip chip packages |
| US7547576B2 (en) * | 2006-02-01 | 2009-06-16 | International Business Machines Corporation | Solder wall structure in flip-chip technologies |
| US8828846B2 (en) * | 2011-07-26 | 2014-09-09 | Atmel Corporation | Method of computing a width of a scribe region based on a bonding structure that extends into the scribe reigon in a wafer-level chip scale (WLCSP) packaging |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0499537A (ja) | 1990-08-20 | 1992-03-31 | Matsushita Electric Ind Co Ltd | 電気湯沸し器 |
| JPH07169807A (ja) * | 1993-12-16 | 1995-07-04 | Nippondenso Co Ltd | 半導体ウェハ |
| JPH07212169A (ja) | 1994-01-21 | 1995-08-11 | Nippon Carbide Ind Co Inc | 電子素子用パッケージ |
| JPH07326797A (ja) | 1994-05-31 | 1995-12-12 | Rohm Co Ltd | 側面発光型の半導体発光装置を製造する方法 |
| JPH09266210A (ja) | 1996-03-28 | 1997-10-07 | Sharp Corp | 半導体装置 |
| US5834829A (en) * | 1996-09-05 | 1998-11-10 | International Business Machines Corporation | Energy relieving crack stop |
-
1999
- 1999-02-03 JP JP02591099A patent/JP3365743B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-03 US US09/497,157 patent/US6404040B1/en not_active Expired - Lifetime
-
2002
- 2002-05-16 US US10/145,892 patent/US6897091B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1341232A3 (en) * | 2002-02-27 | 2005-10-26 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| WO2003094234A3 (de) * | 2002-04-30 | 2004-02-12 | Infineon Technologies Ag | Elektronisches bauelement |
| US7335582B2 (en) | 2002-04-30 | 2008-02-26 | Infineon Technologies Ag | Component |
| JP2006186091A (ja) * | 2004-12-27 | 2006-07-13 | Mitsubishi Heavy Ind Ltd | 半導体装置及びその製造方法 |
| JP2013004715A (ja) * | 2011-06-16 | 2013-01-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| CN108288614A (zh) * | 2017-01-10 | 2018-07-17 | 株式会社迪思科 | 半导体器件芯片和半导体器件芯片的制造方法 |
| JP2018113294A (ja) * | 2017-01-10 | 2018-07-19 | 株式会社ディスコ | 半導体デバイスチップ及び半導体デバイスチップの製造方法 |
| CN108288614B (zh) * | 2017-01-10 | 2023-03-28 | 株式会社迪思科 | 半导体器件芯片的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6897091B2 (en) | 2005-05-24 |
| US6404040B1 (en) | 2002-06-11 |
| JP3365743B2 (ja) | 2003-01-14 |
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