JP2000223518A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000223518A JP11025934A JP2593499A JP2000223518A JP 2000223518 A JP2000223518 A JP 2000223518A JP 11025934 A JP11025934 A JP 11025934A JP 2593499 A JP2593499 A JP 2593499A JP 2000223518 A JP2000223518 A JP 2000223518A
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Abstract

(57)【要約】 【課題】 半導体装置の柱状電極で応力を吸収すること
ができるようにする。 【解決手段】 まず、シリコン基板11の複数の柱状電
極12の上面に、ベースフィルム13の下面に保護膜1
4、上層封止膜15及び下層封止膜16をラミネートし
たものを載置する。次に、加圧加熱することにより、柱
状電極12が下層封止膜16及び上層封止膜15を順次
突き抜けて保護膜14中に埋没する状態とする。次に、
ベースフィルム13及び保護膜14を剥離すると、柱状
電極12のほぼ上半分が上層封止膜15上に突出された
状態となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、柱状電極を有す
る半導体装置及びその製造方法に関する。
【0002】
【従来の技術】半導体チップ単体やCSP(Chip Size P
ackage)等の半導体装置では、半導体基板あるいは中間
基板(インターポーザ)上に、他の回路基板等と接続さ
れる柱状電極が設けられている。従来のこのような半導
体装置の製造方法では、一例として、まず図7(A)に
示すように、ウエハ状態のシリコン基板(半導体基板)
1上に複数の柱状電極2が形成されたものの上面にエポ
キシ系樹脂からなる封止膜3をスクリーン印刷法、ポッ
ティング法、トランスファモールド法等により厚さが柱
状電極2の高さよりもやや厚くなるように形成する。し
たがって、この状態では、柱状電極2の上面は封止膜3
によって覆われている。次に、封止膜3の上面側を適宜
に研磨することにより、図7(B)に示すように、柱状
電極2の上面を露出させる。次に、ダイシング工程を経
ると、個々の半導体チップ(半導体装置)が得られる。
【0003】
【発明が解決しようとする課題】しかしながら、このよ
うにして得られた半導体装置では、例えば図7(B)に
示すように、封止膜3の厚さが柱状電極2の高さと同じ
となるので、柱状電極2が揺れ動きにくく、この結果、
図示しない回路基板上に搭載した後における温度サイク
ルテストにおいて、シリコン基板1と回路基板との間の
熱膨張係数差に起因して発生する応力を柱状電極2で吸
収することができず、不良が発生してしまうことがある
という問題があった。この発明の課題は、柱状電極で応
力を吸収することができるようにすることである。
【0004】
【課題を解決するための手段】請求項1記載の発明に係
る半導体装置は、基板上に形成された複数の柱状電極間
の前記基板上に厚さが前記柱状電極の高さよりも薄い封
止膜を形成し、且つ、該封止膜を少なくとも2層構造と
したものである。請求項4記載の発明に係る半導体装置
の製造方法は、基板上に形成された複数の柱状電極を含
む前記基板上に、厚さが前記柱状電極の高さよりも薄い
封止膜と、該封止膜との合計厚さが前記柱状電極の高さ
よりも厚い保護膜と、ベースフィルムとをラミネートし
て加圧加熱することにより、前記柱状電極が前記封止膜
を突き抜けて前記保護膜中に埋没する状態とし、この後
前記ベースフィルム及び前記保護膜を剥離するようにし
たものである。この発明によれば、封止膜の厚さを柱状
電極の高さよりも薄くしているので、柱状電極を揺れ動
き易くすることができ、ひいては柱状電極で応力を吸収
することができる。
【0005】
【発明の実施の形態】図1はこの発明の一実施形態にお
ける半導体装置の製造に際し、当初用意したものの断面
図を示したものである。1つは、ウエハ状態のシリコン
基板11上に複数の柱状電極12が形成されたものであ
る。もう1つは、ベースフィルム13の下面に保護膜1
4、上層封止膜15及び下層封止膜16がこの順でラミ
ネートされたものである。
【0006】ベースフィルム13はポリイミドやPET
(ポリエチレンテレフタレート)等のエンジニアリング
プラスチックからなっている。保護膜14はウレタン系
樹脂からなっている。上層封止膜15及び下層封止膜1
6はエポキシ系樹脂、ビフェニル系樹脂、フェノール系
樹脂、シリコーン系樹脂、ポリエステル系樹脂等からな
る樹脂中にシリカ粒子等からなる熱膨張係数低下用粒子
を混入したものからなっている。この場合、熱膨張係数
低下用粒子の各混入量を調整することにより、両封止膜
15、16の各特性は互いに異なったものとなってい
る。すなわち、下層封止膜16の熱膨張係数は上層封止
膜15の熱膨張係数よりも小さくなっている。これによ
り、下層封止膜16の熱膨張係数はシリコン基板11の
熱膨張係数に近くなっており、上層封止膜15の熱膨張
係数は柱状電極12の熱膨張係数に近くなっている。な
お、下層封止膜16のみに熱膨張係数低下用粒子を混入
するようにしてもよい。すなわち、上層封止膜15は上
記各種の樹脂のみによって形成するようにしてもよい。
【0007】両封止膜15、16の合計厚さは柱状電極
12の高さの半分以下となっている。例えば、柱状電極
12の高さが150μm程度である場合、両封止膜1
5、16の合計厚さは50〜70μm程度となってい
る。保護膜14の厚さは、両封止膜15、16との合計
厚さが柱状電極12の高さよりもある程度厚くなる厚さ
となっている。
【0008】ベースフィルム13への保護膜14、上層
封止膜15及び下層封止膜16のラミネート方法として
は、それぞれシート状のものをベースフィルム13の下
面に順次ラミネートしてもよく、またそれぞれ流動性を
有する状態のものをベースフィルム13の下面に順次塗
布して固化させるようにしてもよい。
【0009】さて、図1に示すものを用意した後、図2
に示すように、シリコン基板11をステージ21の上面
に位置決めして載置する。次に、複数の柱状電極12の
上面に、互いにラミネートしたもののうち下層封止膜1
6を位置合わせして載置する。
【0010】次に、図3に示すように、熱板22の下面
に耐熱ゴム板23が設けられたもので加圧加熱する。こ
の場合、ステージ21及び熱板22を加熱し、加熱温度
が150℃程度となるようにする。すると、保護膜14
及び両封止膜15、16が適宜に軟化し、柱状電極12
が相対的に下層封止膜16及び上層封止膜15を順次突
き抜けて保護膜14中に埋没する状態となる。この場
合、保護膜14及び両封止膜15、16の合計厚さが柱
状電極12の高さよりも厚いので、柱状電極12の上面
がベースフィルム13の下面に当接することがなく、且
つ、保護膜14がクッションとして機能することによ
り、柱状電極12がつぶれたり傷付いたりすることはな
い。また、保護膜14の反発力により、両封止膜15、
16がシリコン基板11の上面に確実に密着されること
になる。
【0011】次に、ベースフィルム13及び保護膜14
を剥離すると、図4に示すように、柱状電極12のほぼ
上半分が上層封止膜15上に突出された状態となる。こ
の場合、ベースフィルム13と保護膜14とは別々に剥
離してもよく、また同時に剥離してもよい。また、別々
であっても同時であっても、適宜に加熱すると、剥離し
易くなる。なお、柱状電極12の上層封止膜15上にお
ける突出長は両封止膜15、16の合計厚さを変えるこ
とにより、任意の突出長とすることができる。次に、図
示しない熱硬化炉内において、両封止膜15、16を硬
化させる。次に、ダイシング工程を経ると、個々の半導
体チップ(半導体装置)が得られる。
【0012】次に、このようにして得られた半導体装
置、すなわち図4に示すような半導体装置を回路基板上
に搭載した場合について、図5を参照して説明する。半
導体装置10の柱状電極12の突出端部が回路基板31
の上面の所定の箇所に設けられた接続パッド32上に予
め設けられた半田ボール33に接合されることにより、
半導体装置10は回路基板31上に搭載されている。
【0013】ところで、半導体装置10の柱状電極12
間における両封止膜15、16の厚さは柱状電極12の
高さよりも薄くなっているので、柱状電極12を揺れ動
き易くすることができる。この結果、半導体装置10を
回路基板31上に搭載した後における温度サイクルテス
トにおいて、シリコン基板11と回路基板31との間の
熱膨張係数差に起因して発生する応力を柱状電極12で
吸収することができ、ひいては不良が発生しにくいよう
にすることができる。
【0014】また、下層封止膜16の熱膨張係数をシリ
コン基板11の熱膨張係数に近い値とし、上層封止膜1
5の熱膨張係数を柱状電極12の熱膨張係数に近い値と
しているので、下層封止膜16とシリコン基板11との
間の熱膨張係数差に起因して発生する応力を小さくする
ことができ、且つ、柱状電極12を上層封止膜15の動
きに追従し易くすることができ、ひいては不良がより一
層発生しにくいようにすることができる。
【0015】なお、上記実施形態において、上層封止膜
15を例えばエポキシ系樹脂中にシリコーン等からなる
弾性係数低下用添加剤を混入したものによって形成する
ようにしてもよい。このようにした場合には、上層封止
膜15の弾性係数が適宜に小さくなり、柱状電極12を
より一層揺れ動き易くすることができる。
【0016】また、上記実施形態において、図3に示す
製造工程の代わりに、図6に示す製造工程を採用するよ
うにしてもよい。すなわち、図1に示すものを互いに重
ね合わせて、一対の加圧加熱ローラ41、42間を図6
において右側から左側に移動させるようにしてもよい。
このようにした場合には、図1に示すものを互いに重ね
合わせて加圧加熱する処理を連続して行うことが可能と
なる。
【0017】また、上記実施形態では、ベースフィルム
13、保護膜14、上層封止膜15及び下層封止膜16
を予めラミネートした場合について説明したが、これに
限らず、別々のシート状のものをシリコン基板11の柱
状電極12上に順次載置して加圧加熱するようにしても
よい。これは、図6に示す場合も同様である。
【0018】また、上記実施形態では、保護膜14とし
てウレタン系樹脂からなるものを用いた場合について説
明したが、これに限定されるものではない。例えば、ベ
ースフィルムの下面に、紫外線(UV)の照射により封
止膜に対する粘着力が瞬時に低下する粘着剤(UV硬化
型粘着剤)からなる保護膜をラミネートし、その下面に
両封止膜をラミネートしたものを用いるようにしてもよ
い。この場合、ベースフィルムの材料としては、PVA
(ポリ塩化ビニル)、PET、EVA(エチレン酢酸ビ
ニル共重合体)、PO(ポリオレフィン)等のいずれで
あってもよい。そして、ベースフィルムの下面にアンカ
ー処理を施しておくと、紫外線を照射しても、ベースフ
ィルムと保護膜との間で剥離が生じることがなく、ベー
スフィルム及び保護膜を同時に封止膜から容易に剥離す
ることができる。なお、ベースフィルム、保護層及び両
封止膜を別々のシート状のものとしてもよい。
【0019】さらに、上記実施形態では、封止膜を上層
封止膜15と下層封止膜16との2層構造とした場合に
ついて説明したが、これに限らず、1層としてもよく、
また3層以上としてもよい。1層の場合には、上記各種
の樹脂のみによって形成するようにしてもよい。また、
例えば3層の場合には、中間層の熱膨張係数や弾性係数
を下層と上層との中間となるようにしてもよい。
【0020】
【発明の効果】以上説明したように、この発明によれ
ば、樹脂封止膜の厚さを柱状電極の高さよりも薄くして
いるので、柱状電極を揺れ動き易くすることができ、ひ
いては柱状電極で応力を吸収することができ、不良が発
生しにくいようにすることができる。
【図面の簡単な説明】
【図1】この発明の一実施形態における半導体装置の製
造に際し、当初用意したものの断面図。
【図2】図1に続く製造工程を示す断面図。
【図3】図2に続く製造工程を示す断面図。
【図4】図3に続く製造工程を示す断面図。
【図5】図4に示すような半導体装置を回路基板上に搭
載した状態を示す断面図。
【図6】図3に示す製造工程の他の例を説明するために
示す断面図。
【図7】(A)及び(B)はそれぞれ従来の半導体装置
の一例の各製造工程を示す断面図。
【符号の説明】
11 シリコン基板 12 柱状電極 13 ベースフィルム 14 保護膜 15 上層封止膜 16 下層封止膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 基板上に形成された複数の柱状電極間の
    前記基板上に厚さが前記柱状電極の高さよりも薄い封止
    膜が形成され、且つ、該封止膜が少なくとも2層構造で
    あることを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の発明において、少なくと
    も2層構造である前記封止膜のうち下層の特性が前記基
    板の特性に近くなっており、上層の特性が前記柱状電極
    の特性に近くなっていることを特徴とする半導体装置。
  3. 【請求項3】 請求項2記載の発明において、前記特性
    は熱膨張係数と弾性係数とのうち少なくともいずれか一
    方を含むものであることを特徴とする半導体装置。
  4. 【請求項4】 基板上に形成された複数の柱状電極を含
    む前記基板上に、厚さが前記柱状電極の高さよりも薄い
    封止膜と、該封止膜との合計厚さが前記柱状電極の高さ
    よりも厚い保護膜と、ベースフィルムとをラミネートし
    て加圧加熱することにより、前記柱状電極が前記封止膜
    を突き抜けて前記保護膜中に埋没する状態とし、この後
    前記ベースフィルム及び前記保護膜を剥離することを特
    徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項4記載の発明において、前記ベー
    スフィルム、前記保護膜及び前記封止膜は予めラミネー
    トされたものからなることを特徴とする半導体装置の製
    造方法。
  6. 【請求項6】 請求項4または5記載の発明において、
    前記封止膜は少なくとも2層構造であることを特徴とす
    る半導体装置の製造方法。
  7. 【請求項7】 請求項6記載の発明において、少なくと
    も2層構造である前記封止膜のうち下層の特性が前記基
    板の特性に近くなっており、上層の特性が前記柱状電極
    の特性に近くなっていることを特徴とする半導体装置の
    製造方法。
  8. 【請求項8】 請求項7記載の発明において、前記特性
    は熱膨張係数と弾性係数とのうち少なくともいずれか一
    方を含むものであることを特徴とする半導体装置の製造
    方法。
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