JP2000223569A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000223569A JP11025677A JP2567799A JP2000223569A JP 2000223569 A JP2000223569 A JP 2000223569A JP 11025677 A JP11025677 A JP 11025677A JP 2567799 A JP2567799 A JP 2567799A JP 2000223569 A JP2000223569 A JP 2000223569A
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forming
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和年 若尾
Akinobu Teramoto
章伸 寺本
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Abstract

(57)【要約】 【課題】 微細化する場合にも、接合リーク電流の増大
を抑制し、電気的特性の劣化を防止することが可能な半
導体装置およびその製造方法を提供する。 【解決手段】 半導体装置は、半導体基板１と分離絶縁
体２とゲート電極５と被覆膜６と層間絶縁膜９と側壁被
覆膜８とを備える。半導体基板１は主表面を有する。分
離絶縁体２は半導体基板１の主表面に形成され、導電領
域を分離する。ゲート電極５は導電領域に形成されてい
る。被覆膜は、分離絶縁体２上に形成され、側壁を有
し、ゲート電極５の膜厚以下の膜厚を有する。層間絶縁
膜９は被覆膜６上に形成されている。側壁被覆膜８は、
被覆膜６の側壁上に形成され、層間絶縁膜９と異なるエ
ッチング速度を示す材料を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、電気的特性の
劣化を伴うことなく、微細化、高集積化が可能な半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ（Dynamic Random Acces
s Memory）などに代表されるような半導体装置が知られ
ている。図３１は、従来の半導体装置を示す断面模式図
である。
【０００３】図３１を参照して、半導体装置は、半導体
基板１０１の主表面上に形成された電界効果トランジス
タを備える。半導体基板１０１の主表面には、導電領域
を囲むようにＬＯＣＯＳ（Local Oxidation of Silico
n）分離酸化膜１２９が形成されている。導電領域には
電界効果トランジスタのソース／ドレイン領域１０３
ａ、１０３ｂが形成されている。ソース／ドレイン領域
１０３ａ、１０３ｂに隣接するチャネル領域では、半導
体基板１０１の主表面上にゲート絶縁膜１０４ａ、１０
４ｂが形成されている。ゲート絶縁膜１０４ａ、１０４
ｂと分離酸化膜１２９との上にはゲート電極１０５ａ〜
１０５ｃが形成されている。ゲート電極１０５ａ〜１０
５ｃの側面にはゲート電極サイドウォール１０７ａ〜１
０７ｄが形成されている。ゲート電極１０５ａ〜１０５
ｃとゲート電極サイドウォール１０７ａ〜１０７ｄとの
上には層間絶縁膜１０９が形成されている。ソース／ド
レイン領域１０３ａ、１０３ｂ上に位置する領域におい
て、層間絶縁膜１０９にコンタクトホール１１０ａ、１
１０ｂが形成されている。コンタクトホール１１０ａ、
１１０ｂの内部と層間絶縁膜１０９上とには、ソース／
ドレイン領域１０３ａ、１０３ｂに電気的に接続するよ
うに配線１１１ａ、１１１ｂが形成されている。層間絶
縁膜１０９と配線１１１ａ、１１１ｂとの上には第２の
層間絶縁膜１１２が形成されている。
【０００４】
【発明が解決しようとする課題】近年、半導体装置に対
する微細化、高集積化の要求はますます強くなってきて
いる。そして、最近では、例えば図３１に示したような
半導体装置における電界効果トランジスタのゲート長
は、０．１８μｍ程度とより微細なものが求められてい
る。このような半導体装置の高集積化、微細化が進むに
つれて、発明者らは以下のような問題が発生することを
見出した。以下、図３２を参照して、具体的に説明す
る。
【０００５】図３２は、図３１に示した半導体装置の製
造方法を説明するための断面模式図である。図３２に示
すように、従来の半導体装置の製造方法と同様の方法を
用いて、半導体基板１０１の主表面に分離酸化膜１２９
と、ソース／ドレイン領域１０３ａ、１０３ｂとを形成
する。また、同様に、半導体基板１０１の主表面上にゲ
ート絶縁膜１０４ａ、１０４ｂと、ゲート電極１０５ａ
〜１０５ｃと、ゲート電極サイドウォール１０７ａ〜１
０７ｄと、第１の層間絶縁膜１０９とを形成する。次
に、層間絶縁膜１０９上にレジストパターン１２３を形
成する。このレジストパターン１２３をマスクとして、
層間絶縁膜１０９をエッチングにより除去することによ
り、コンタクトホール１１０ａ、１１０ｂを形成する。
【０００６】ここで、電界効果トランジスタのゲート電
極１０５ａ〜１０５ｃの幅が０．１８μｍといったよう
な非常に微細なレベルになる場合には、コンタクトホー
ル１１０ａ、１１０ｂの位置精度についても、従来より
もより高い精度が求められる。しかし、レジストパター
ン１２３などを形成する際のマスクの重ね合わせ誤差な
どにより、コンタクトホール１１０ａ、１１０ｂの位置
が所定の位置よりもずれる場合がある。そして、図３２
に示すように、コンタクトホール１１０ａ、１１０ｂを
形成するエッチングの際に、分離酸化膜１２９の端部１
３４ａ、１３４ｂがこのエッチングにより除去される場
合があった。
【０００７】そして、図３２に示した工程の後、レジス
トパターン１２３を除去する。次に、コンタクトホール
１１０ａ、１１０ｂの内部と第１の層間絶縁膜１０９上
とにドープトポリシリコンなどからなる配線１１１ａ、
１１１ｂ（図３３参照）を形成する。そして、配線１１
１ａ、１１１ｂ上と第１の層間絶縁膜１０９上とに第２
の層間絶縁膜１１２（図３３参照）を形成することによ
り、図３３に示すような半導体装置を得ることができ
る。ここで、図３３は、図３２に示した製造方法を用い
て製造された半導体装置を示す断面模式図である。
【０００８】図３３を参照して、コンタクトホール１１
０ａ、１１０ｂを形成するためのエッチングの際、分離
酸化膜１２９の端部が部分的に除去されているため、分
離酸化膜１２９の幅Ｗは、設計値よりも小さくなってい
る。ここで、ゲート電極１０５ｃをゲート電極、分離酸
化膜１２９をゲート絶縁膜、ソース／ドレイン領域１０
３ａ、１０３ｂをソース／ドレイン領域とみた場合に、
寄生トランジスタが形成されている。そして、分離酸化
膜１２９の幅Ｗは、この寄生トランジスタのゲート長に
相当する。このゲート長が設計値よりも小さくなってい
るため、この寄生トランジスタのしきい値電圧は設計値
よりも低下することになる。その結果、この半導体装置
における接合リーク電流が設計値よりも増大してしまう
という問題が発生していた。そして、接合リーク電流が
増大すると、半導体装置の回路が作動不良を起こすな
ど、半導体装置の電気的特性の劣化の原因となってい
た。そして、このような問題は、半導体装置の微細化、
高集積化が進むにつれ、ますます大きな問題となってき
ていた。
【０００９】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一の目的は、微
細化した場合にも、接合リーク電流の増大を抑制し、電
気的特性の劣化を防止することが可能な半導体装置を提
供することである。
【００１０】この発明のもう１つの目的は、微細化した
場合にも、接合リーク電流の増大を抑制し、電気的特性
の劣化を防止することが可能な半導体装置の製造方法を
提供することである。
【００１１】
【課題を解決するための手段】この発明の一の局面にお
ける半導体装置は、半導体基板と、分離絶縁体と、ゲー
ト電極と、被覆膜と、層間絶縁膜と、側壁被覆膜とを備
える。半導体基板は主表面を有する。分離絶縁体は、半
導体基板の主表面に形成され、導電領域を分離する。ゲ
ート電極は導電領域に形成されている。被覆膜は分離絶
縁体上に形成され、側壁を有し、ゲート電極の膜厚以下
の膜厚を有する。層間絶縁膜は被覆膜上に形成されてい
る。側壁被覆膜は、被覆膜の側壁上に形成され、層間絶
縁膜と異なるエッチング速度を示す材料を含む（請求項
１）。
【００１２】このため、側壁被覆膜に隣接する領域にお
いて、層間絶縁膜の一部をエッチングにより除去するこ
とによりコンタクトホールを形成するような場合にも、
エッチングにより分離絶縁体が損傷を受けることを防止
する保護膜として側壁被覆膜が作用する。そのため、こ
のコンタクトホールを形成する工程において、エッチン
グのためのマスクの位置がばらつくような場合にも、こ
のエッチングにより分離絶縁体が損傷を受けることを防
止できる。この結果、このエッチングにより分離絶縁体
の一部が除去されることを防止できるので、分離絶縁体
の幅が減少することを防止できる。このため、分離絶縁
体の幅が減少することに起因する、半導体装置における
接合リーク電流の増大という問題の発生を防止できる。
これにより、接合リーク電流が増大することに起因す
る、半導体装置の電気的特性の劣化を防止できる。
【００１３】また、コンタクトホールの側壁の底部が部
分的に側壁被覆膜を含むような構造の場合には、側壁被
覆膜の膜厚を変えれば、コンタクトホールの底面積を変
更することができる。そして、側壁被覆膜の膜厚は、被
覆膜の膜厚を変更することにより、被覆膜の側壁の高さ
を変えることで変更することができる。この結果、被覆
膜の膜厚を変更することにより、コンタクトホールの底
面積を任意に変更することが可能である。
【００１４】また、被覆膜の側壁と半導体基板の主表面
とのなす角を変更することによっても、側壁被覆膜の膜
厚を変更することができるので、上記の場合と同様に、
コンタクトホールの底面積を任意に変更することができ
る。
【００１５】また、分離絶縁体上に被覆膜を形成するの
で、層間絶縁膜を被覆膜上からゲート電極上にまで延在
するように形成する場合にも、層間絶縁膜の上部表面の
平坦性を、被覆膜を形成しない場合よりも向上させるこ
とができる。この結果、層間絶縁膜の上部表面にゲート
電極の存在に起因する段差の形成を抑制することができ
るので、この段差に起因して、層間絶縁膜上に形成され
る配線などが断線するというような問題の発生を防止す
ることができる。
【００１６】上記一の局面における半導体装置では、被
覆膜の側壁と半導体基板の主表面とのなす角が６０°以
上９０°以下であることが好ましい。
【００１７】この場合、確実に側壁被覆膜を形成するこ
とがでる。上記一の局面における半導体装置では、半導
体基板の主表面と被覆膜の上部表面との距離が５０ｎｍ
以上１００ｎｍ以下であることが好ましい。
【００１８】この場合、特にゲート長が０．１８μｍ程
度というような微細な電界効果トランジスタを含む半導
体装置において、側壁被覆膜を確実に形成できるととも
に、層間絶縁膜の上部表面の平坦性を向上させることが
可能である。
【００１９】上記一の局面における半導体装置では、分
離絶縁体が、半導体基板の主表面に形成された溝に埋込
まれた絶縁膜を含んでいてもよい（請求項２）。
【００２０】上記一の局面における半導体装置では、分
離絶縁体が、半導体基板の主表面を熱酸化することによ
り形成される酸化膜を含んでいてもよい（請求項３）。
【００２１】上記一の局面における半導体装置では、導
電領域がシリサイド層を含んでいてもよい（請求項
４）。
【００２２】この場合、後述する半導体装置の製造方法
に示すように、シリサイド層を形成する際のマスクとし
て、被覆膜を用いることができるので、被覆膜を形成す
る場合にも、製造工程数が増加することを抑制すること
が可能となる。この結果、半導体装置の製造コストが増
大することを防止できる。
【００２３】この発明の他の局面における半導体装置
は、半導体基板と、分離絶縁体と、層間絶縁膜と、側壁
被覆膜とを備える。半導体基板は主表面を有する。分離
絶縁体は、半導体基板の主表面に形成され、側壁を有
し、導電領域を分離する。層間絶縁膜は分離絶縁体上に
形成されている。側壁被覆膜は分離絶縁体の側壁上に形
成され、層間絶縁膜と異なるエッチング速度を示す材料
を含む。分離絶縁体は、上部絶縁体と下部絶縁体とを含
む。上部絶縁体は半導体基板の主表面より上側に配置さ
れ、側壁を有する。下部絶縁体は、上部絶縁体に接続
し、半導体基板の主表面より下側に配置されている。上
部絶縁体の膜厚は下部絶縁体の膜厚以上である（請求項
５）。
【００２４】このため、側壁被覆膜に隣接する領域にお
いて、層間絶縁膜の一部をエッチングにより除去するこ
とによりコンタクトホールを形成するような場合にも、
エッチングにより分離絶縁体が損傷を受けることを防止
する保護膜として側壁被覆膜が作用する。そのため、こ
のコンタクトホールを形成する工程において、エッチン
グのためのマスクの位置がばらつくような場合にも、こ
のエッチングにより分離絶縁体が損傷を受けることを防
止できる。この結果、このエッチングにより分離絶縁体
の一部が除去されることを防止できるので、分離絶縁体
の幅が減少することを防止できる。このため、分離絶縁
体の幅が減少することに起因する、半導体装置における
接合リーク電流の増大という問題の発生を防止できる。
これにより、接合リーク電流が増大することに起因す
る、半導体装置の電気的特性の劣化を防止できる。
【００２５】また、上部絶縁体の膜厚が、下部絶縁体の
膜厚以上であるので、上部絶縁体の側壁に側壁被覆膜を
容易に形成することができる。
【００２６】また、コンタクトホールの側壁の底部が部
分的に側壁被覆膜を含むような構造の場合には、側壁被
覆膜の膜厚を変えれば、コンタクトホールの底面積を変
更することができる。そして、側壁被覆膜の膜厚は、上
部絶縁体の膜厚を変更することにより、上部絶縁体の上
部表面の高さを変えることで変更することができる。こ
の結果、上部絶縁体の膜厚を変更することにより、コン
タクトホールの底面積を任意に変更することが可能であ
る。
【００２７】また、上部絶縁体の側壁と半導体基板の主
表面とのなす角を変更することによっても、側壁被覆膜
の膜厚を変更することができるので、上記の場合と同様
に、コンタクトホールの底面積を任意に変更することが
できる。
【００２８】上記一の局面または他の局面における半導
体装置では、側壁被覆膜がシリコン窒化膜を含んでいて
もよい（請求項６）。
【００２９】この場合、層間絶縁膜として一般的に用い
られるシリコン酸化膜とは異なるエッチング速度を示す
シリコン窒化膜を側壁被覆膜が含んでいるので、コンタ
クトホールを形成するためのエッチングの際にも、確実
に分離絶縁体を側壁被覆膜により保護することができ
る。
【００３０】上記一の局面または他の局面における半導
体装置では、側壁被覆膜がノンドープトシリケートガラ
スを含んでいてもよい（請求項７）。
【００３１】この場合、層間絶縁膜として一般的に用い
られるシリコン酸化膜とは異なるエッチング速度を示す
ノンドープトシリケートガラス（non-doped silicate g
lass）を側壁被覆膜が含んでいるので、コンタクトホー
ルを形成するためのエッチングの際に分離絶縁体が損傷
を受けることを、より確実に防止することができる。
【００３２】上記一の局面または他の局面における半導
体装置では、側壁被覆膜が低圧ＴＥＯＳ酸化膜を含んで
いてもよい（請求項８）。
【００３３】この場合、層間絶縁膜として一般的に用い
られるシリコン酸化膜とは異なるエッチング速度を示す
低圧ＴＥＯＳ（low-pressure Tetra Ethyl Ortho Silic
ate）酸化膜を側壁被覆膜が含んでいるので、分離絶縁
体がエッチングにより損傷を受けることを、より確実に
防止することができる。
【００３４】この発明の別の局面における半導体装置の
製造方法では、半導体基板の主表面に、導電領域を分離
する分離絶縁体を形成する。導電領域において、半導体
基板の主表面にゲート電極を形成する。分離絶縁体上
に、側壁を有し、ゲート電極の膜厚以下の膜厚を有する
被覆膜を形成する。被覆膜の側壁上に側壁被覆膜を形成
する（請求項９）。
【００３５】このため、側壁被覆膜を有する半導体装置
を容易に形成することができる。また、側壁被覆膜に隣
接する領域において、導電領域上に層間絶縁膜を形成
し、この層間絶縁膜の一部をエッチングにより除去する
ことによりコンタクトホールを形成するような場合に
も、分離絶縁体を保護するための保護膜として、この側
壁被覆膜を用いることができる。そのため、このエッチ
ングにより分離絶縁体が部分的に除去されることを防止
できる。この結果、分離絶縁体が部分的に除去されるこ
とにより接合リーク電流が増大するといった問題の発生
を防止できる。これにより、半導体装置の電気的特性が
劣化することを防止できる。
【００３６】上記別の局面における半導体装置の製造方
法では、分離絶縁体を形成する工程が、半導体基板上に
レジストパターンを形成する工程と、レジストパターン
をマスクとして、半導体基板の主表面の一部をエッチン
グにより除去することにより、半導体基板の主表面に溝
を形成する工程と、溝の内部に絶縁膜を充填する工程と
を含んでいてもよい（請求項１０）。
【００３７】上記別の局面における半導体装置の製造方
法では、分離絶縁体を形成する工程が、導電領域となる
べき領域上に酸化保護膜を形成する工程と、酸化保護膜
が形成された領域以外の領域において、半導体基板の主
表面を熱酸化する工程とを含んでいてもよい（請求項１
１）。
【００３８】この発明の別の局面における半導体装置の
製造方法では、被覆膜をマスクとして用いて、導電領域
においてシリサイド層を形成する工程を備えていてもよ
い（請求項１２）。
【００３９】この場合、被覆膜をマスクとして用いるの
で、シリサイド層を形成する際のマスクを別に準備する
必要がない。この結果、マスクを別に準備する場合より
も半導体装置の製造工程数を削減することができる。
【００４０】上記別の局面における半導体装置の製造方
法では、ゲート電極は側面を有し、側壁被覆膜を形成す
る工程が、ゲート電極の側面にサイドウォール絶縁膜を
形成することを含んでいてもよい（請求項１３）。
【００４１】この場合、サイドウォール絶縁膜と側壁被
覆膜とを同時に形成することができるので、半導体装置
の製造工程数を削減することができる。
【００４２】この発明のもう１つの局面における半導体
装置の製造方法では、半導体基板の主表面に、導電領域
を分離し、側壁を有する分離絶縁体を形成する。分離絶
縁体の側壁上に側壁被覆膜を形成する。分離絶縁体は上
部絶縁体と下部絶縁体とを含む。上部絶縁体は、半導体
基板の主表面より上側に配置され、側壁を有する。下部
絶縁体は、上部絶縁体に接続し、半導体基板の主表面よ
り下側に配置されている。上部絶縁体の膜厚は、下部絶
縁体の膜厚以上である（請求項１４）。
【００４３】このため、側壁被覆膜を備える分離絶縁体
を有する半導体装置を容易に形成することができる。
【００４４】また、側壁被覆膜に隣接する領域におい
て、導電領域上に層間絶縁膜を形成し、この層間絶縁膜
の一部をエッチングにより除去することによりコンタク
トホールを形成するような場合にも、エッチング工程に
おける分離絶縁体の保護膜としてこの側壁被覆膜を用い
ることができる。このため、このエッチングにより分離
絶縁体が部分的に除去されることを防止できる。その結
果、分離絶縁体が部分的に除去されることに起因して、
半導体装置の接合リーク電流が増大することを防止でき
る。この結果、半導体装置の電気的特性が劣化すること
を防止できる。
【００４５】上記もう１つの局面における半導体装置の
製造方法では、分離絶縁体を形成する工程に先立ち、導
電領域が形成される領域において、半導体基板の主表面
の高さを、分離絶縁体が形成される領域における半導体
基板の主表面の高さよりも低くする加工工程を備えてい
てもよい（請求項１５）。
【００４６】この場合、分離絶縁体を形成する工程にお
いて、あらかじめ、分離絶縁体が形成される領域におけ
る半導体基板の主表面の高さを、導電領域が形成される
領域における半導体基板の主表面の高さよりも高くする
ことができるので、分離絶縁体の上部絶縁体の膜厚を確
実に下部絶縁体の膜厚以上にすることができる。
【００４７】また、加工工程において、分離絶縁体が形
成される領域と導電領域が形成される領域との境界領域
における段差部の側壁と半導体基板の主表面とのなす角
を変更することができる。そして、半導体基板の主表面
を熱酸化することにより分離絶縁体を形成するような場
合には、上記段差部の側壁と半導体基板の主表面とのな
す角が変われば、分離絶縁体の側壁と半導体基板の主表
面とのなす角も変化する。この結果、分離絶縁体の側壁
と半導体基板の主表面とのなす角を容易に変更すること
ができる。
【００４８】上記もう１つの局面における半導体装置の
製造方法では、導電領域に側面を有するゲート電極を形
成する工程をさらに備えていてもよい。側壁被覆膜を形
成する工程は、ゲート電極の側面にサイドウォール絶縁
膜を形成することを含んでいてもよい（請求項１６）。
【００４９】この場合、側壁被覆膜と同時にサイドウォ
ール絶縁膜を形成することができるので、半導体装置の
製造工程数が増大することを防止することができる。こ
れにより、半導体装置の製造コストが増加することを防
止できる。
【００５０】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、側壁被覆膜がシリコン窒
化膜を含んでいてもよい。
【００５１】この場合、層間絶縁膜に一般的に用いられ
るシリコン酸化膜とはエッチング速度の異なるシリコン
窒化膜を側壁被覆膜が含んでいるので、層間絶縁膜にコ
ンタクトホールを形成するためにエッチングを行う際に
も、側壁被覆膜が分離絶縁体の保護膜として作用する。
この結果、このエッチングにより分離絶縁体が損傷を受
けることを確実に防止することができる。
【００５２】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、側壁被覆膜がノンドープ
トシリケートガラスを含んでいてもよい。
【００５３】この場合、層間絶縁膜として用いられるシ
リコン酸化膜とのエッチング速度の差がシリコン窒化膜
よりもさらに大きなノンドープトシリケートガラスを側
壁被覆膜として用いるので、より確実に分離絶縁体のエ
ッチングによる損傷を防止することができる。
【００５４】上記別の局面もしくはもう１つの局面にお
ける半導体装置の製造方法では、側壁被覆膜が低圧ＴＥ
ＯＳ酸化膜を含んでいてもよい。
【００５５】この場合、層間絶縁膜として用いられるシ
リコン酸化膜とのエッチング速度の差がシリコン窒化膜
よりもさらに大きな低圧ＴＥＯＳ酸化膜を側壁被覆膜と
して用いることができるので、コンタクトホールを形成
するためのエッチングの際に、このエッチングにより分
離絶縁体が損傷を受けることをより確実に防止すること
ができる。
【００５６】この発明のさらに他の局面における半導体
装置の製造方法では、半導体基板の主表面に、導電領域
を分離し、側壁を有する分離絶縁体を形成する。導電領
域に、側面を有するゲート電極を形成する。分離絶縁体
の側壁上に側壁被覆膜を形成する。側壁被覆膜を形成す
る工程は、ゲート電極の側面にサイドウォール絶縁膜を
形成することを含む（請求項１７）。
【００５７】このため、側壁被覆膜と同時にサイドウォ
ール絶縁膜を形成することができるので、半導体装置の
製造工程数が増大することを防止することができる。こ
れにより、半導体装置の製造コストが増加することを防
止できる。
【００５８】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。
【００５９】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面模式図である。図１
を参照して、半導体装置を説明する。
【００６０】図１を参照して、半導体装置は、トレンチ
分離酸化膜２によって分離された導電領域に形成された
電界効果トランジスタとその電界効果トランジスタのソ
ース／ドレイン領域３に電気的に接続された配線１１と
を備える。半導体基板１の主表面に、トレンチ分離酸化
膜２が形成されている。トレンチ分離酸化膜２により分
離された半導体基板１の導電領域においては、半導体基
板１の主表面にソース／ドレイン領域３が形成されてい
る。ソース／ドレイン領域３に隣接するチャネル領域上
には、半導体基板１の主表面上にゲート絶縁膜４を介し
て、膜厚ＨＧのゲート電極５が形成されている。ゲート
電極５の側面にはシリコン窒化膜からなるゲート電極サ
イドウォール７が形成されている。この電界効果トラン
ジスタのゲート長は、０．１８μｍ程度である。
【００６１】トレンチ分離酸化膜２上には被覆膜として
の被覆絶縁膜６が形成されている。被覆絶縁膜６の側面
と半導体基板１の主表面とのなす角α０は、６０°以上
９０°以下となっている。また、被覆絶縁膜の膜厚ＨＦ
０は５０ｎｍ程度である。被覆絶縁膜６の側面には、側
壁被覆膜としてのシリコン窒化膜からなる分離酸化膜サ
イドウォール８が形成されている。被覆絶縁膜６とゲー
ト電極５との上にはシリコン酸化膜からなる第１の層間
絶縁膜９が形成されている。ソース／ドレイン領域３上
に位置する領域において、層間絶縁膜９の一部を除去す
ることによりコンタクトホール１０が形成されている。
層間絶縁膜９上とコンタクトホール１０の内部とにおい
て、ソース／ドレイン領域３に電気的に接続するように
配線１１が形成されている。層間絶縁膜９と配線１１と
の上に第２の層間絶縁膜１２が形成されている。
【００６２】ここで、分離酸化膜サイドウォール８は、
層間絶縁膜９とは異なるエッチング速度を示すシリコン
窒化膜からなる。このため、コンタクトホール１０を形
成するため層間絶縁膜９の一部を除去するエッチング工
程において、分離酸化膜サイドウォール８が分離酸化膜
２に対する保護膜として作用する。そのため、コンタク
トホール１０の位置がばらつくような場合にも、このエ
ッチングによりトレンチ分離酸化膜２が損傷を受けるこ
とを確実に防止できる。この結果、トレンチ分離酸化膜
２が部分的にエッチングにより除去されることを防止で
きる。これにより、半導体装置において接合リーク電流
が増大するといった問題の発生を有効に防止することが
できる。その結果、半導体装置の電気的特性が劣化する
ことを防止できる。
【００６３】また、被覆絶縁膜６の膜厚ＨＦ０を変更す
ることにより、半導体基板１の主表面から被覆絶縁膜６
の側壁部での上部表面までの高さＨＳ０を変化させるこ
とができる。この結果、分離酸化膜サイドウォール８の
膜厚を調節することが可能となる。そして、このように
分離酸化膜サイドウォール８の膜厚を調節することによ
り、ゲート電極５と被覆絶縁膜６との間の距離Ｗ０やコ
ンタクトホール１０の上部における直径を変えることな
く、コンタクトホール１０の底面における配線１１とソ
ース／ドレイン領域３との接触面の直径ＷＨ０を変更す
ることができる。
【００６４】また、分離酸化膜サイドウォール８の膜厚
は、被覆絶縁膜６の側面と半導体基板１の主表面とのな
す角α０を調節することによっても可能である。そし
て、この結果、この被覆絶縁膜６の側面と半導体基板１
の主表面とのなす角α０を調節することによっても、分
離酸化膜サイドウォール８の膜厚を調節することがで
き、その結果、配線１１とソース／ドレイン領域３との
接触面の直径ＷＨ０を変更することができる。
【００６５】また、ゲート電極の膜厚ＨＧ以下である膜
厚ＨＦ０を有する被覆絶縁膜６が形成されているので、
トレンチ分離酸化膜２上の領域での層間絶縁膜９の上部
表面の高さと、ゲート電極５上に位置する領域での壮観
絶縁膜９の上部表面との高さとの差を、小さくすること
ができる。このため、被覆絶縁膜６を形成しない場合よ
りも、層間絶縁膜９の上部表面の平坦性を向上させるこ
とができる。この結果、層間絶縁膜９の上部表面におい
て、ゲート電極５の存在に起因する段差の形成を抑制す
ることができる。これにより、この段差に起因して、層
間絶縁膜９上に形成される配線１１などが断線するとい
うような問題の発生を防止することができる。
【００６６】また、被覆絶縁膜６の側面と半導体基板１
の主表面とのなす角α０が６０°以上９０°以下である
ので、後述する製造工程において、確実に分離酸化膜サ
イドウォール８を形成することができる。
【００６７】また、上記のように被覆絶縁膜６の膜厚Ｈ
Ｆ０を５０ｎｍ程度としているので、ゲート長が０．１
８μｍ程度というような微細な電界効果トランジスタを
含む図１に示したような半導体装置において、分離酸化
膜サイドウォール８を確実に形成できるとともに、層間
絶縁膜９の上部表面の平坦性を向上させることが可能で
ある。
【００６８】図２は、本発明による半導体装置の１つの
例を示す断面模式図である。図２を参照して、半導体装
置は、電界効果トランジスタとビット線１８とキャパシ
タとを備える半導体記憶装置である。
【００６９】図２を参照して、半導体基板１の主表面に
導電領域を囲むようにトレンチ分離酸化膜２ａ、２ｂが
形成されている。導電領域においては、半導体基板１の
主表面にソース／ドレイン領域３ａ〜３ｃがチャネル領
域に隣接するように形成されている。チャネル領域上に
位置する領域においては、半導体基板１の主表面上にゲ
ート絶縁膜４ａ、４ｂを介してゲート電極５ａ、５ｂが
形成されている。ゲート電極５ａ、５ｂの側面には、ゲ
ート電極サイドウォール７ａ〜７ｄが形成されている。
トレンチ分離酸化膜２ａ、２ｂ上には被覆膜としての被
覆絶縁膜６ａ、６ｂが形成されている。被覆絶縁膜６
ａ、６ｂの側面には、側壁被覆膜としての分離酸化膜サ
イドウォール８ａ、８ｂが形成されている。ゲート電極
５ａ、５ｂと被覆絶縁膜６ａ、６ｂとの上には、第１の
層間絶縁膜９が形成されている。ソース／ドレイン領域
３ｂ上に位置する領域においては、層間絶縁膜９の一部
が除去されることによりコンタクトホール１５が形成さ
れている。コンタクトホール１５の内部と層間絶縁膜９
の上部表面の上とにはドープトポリシリコン膜１６が形
成されている。ドープトポリシリコン膜１６上にはタン
グステンシリサイド膜１７が形成されている。このドー
プトポリシリコン膜１６とタングステンシリサイド膜１
７とからビット線１８が形成されている。ビット線１８
と第１の層間絶縁膜９との上には、第２の層間絶縁膜１
２が形成されている。第２の層間絶縁膜１２上には、第
３の層間絶縁膜１４が形成されている。ソース／ドレイ
ン領域３ａ、３ｃ上に位置する領域においては、層間絶
縁膜９、１２、１４の一部が除去されることにより、コ
ンタクトホール１０ａ、１０ｂが形成されている。コン
タクトホール１０ａ、１０ｂの下部においては、ソース
／ドレイン領域３ａ、３ｃと電気的に接続するようにタ
ングステンプラグ１３ａ、１３ｂが形成されている。タ
ングステンプラグ１３ａ、１３ｂ上には、ドープトポリ
シリコンからなるキャパシタ下部電極１９ａ、１９ｂが
形成されている。キャパシタ下部電極１９ａ、１９ｂ上
には誘電体膜２０ａ、２０ｂが形成されている。誘電体
膜２０ａ、２０ｂ上にはキャパシタ上部電極２１が形成
されている。
【００７０】ここで、シリコン窒化膜からなる分離酸化
膜サイドウォール８ａ、８ｂが形成されているので、コ
ンタクトホール１０ａ、１０ｂを形成するためのエッチ
ング工程においても、分離酸化膜サイドウォール８ａ、
８ｂがトレンチ分離酸化膜２ａ、２ｂの保護膜として作
用する。そのため、このエッチングによりトレンチ分離
酸化膜２ａ、２ｂが部分的に除去されるといった問題の
発生を防止できる。この結果、半導体装置における接合
リーク電流の増大を有効に防止することができる。これ
により、接合リーク電流に起因する半導体記憶装置の誤
動作などを防止することができるので、半導体装置の電
気的特性の劣化を防止することができる。また、図１に
示した半導体装置と同様の効果を得ることができる。
【００７１】図３〜７は、図１に示した半導体装置の製
造方法を説明するための断面模式図である。図３〜７を
参照して、半導体装置の製造方法を説明する。
【００７２】まず、半導体基板１（図３参照）の導電領
域となる領域上にシリコン窒化膜（図示せず）を形成す
る。このシリコン窒化膜をマスクとして、半導体基板１
の主表面の一部をエッチングにより除去することによ
り、溝を形成する。そして、この溝の内部にシリコン酸
化膜などの絶縁膜を充填する。そして、シリコン窒化膜
上に位置する絶縁膜をＣＭＰ（Chemical Mechanical Po
lishing ）を用いて除去する。レジストパターンを除去
する。このようにして、トレンチ分離酸化膜２（図３参
照）を形成することができる。その後、半導体基板１の
導電領域に、電界効果トランジスタのゲート絶縁膜４
（図３参照）およびゲート電極５（図３参照）を形成す
る。
【００７３】次に、トレンチ分離酸化膜２と半導体基板
１の主表面との上に被覆絶縁膜６（図３参照）となるシ
リコン酸化膜（図示せず）を堆積する。このシリコン酸
化膜上にレジストパターン（図示せず）を形成する。こ
のレジストパターンをマスクとして、シリコン酸化膜を
エッチングにより除去する。その後、レジストパターン
を除去する。このようにして、被覆膜としての被覆絶縁
膜６を形成する。このときの被覆絶縁膜の膜厚ＨＦは、
このシリコン酸化膜の堆積膜厚を調節することにより変
更できる。このようにして、図３に示すような構造を得
る。
【００７４】なお、トレンチ分離酸化膜２を形成する
際、シリコン窒化膜をマスクとして用いたが、シリコン
基板とエッチング速度の異なるレジストパターンなどで
導電領域を被覆し、このレジストパターンをマスクとし
て半導体基板１のエッチングを行ない溝を形成してもよ
い。
【００７５】また、被覆絶縁膜６の膜厚ＨＦは、５０ｎ
ｍ以上１００ｎｍ以下でもよい。また、この被覆絶縁膜
６を形成するためのシリコン酸化膜は、ＣＶＤ法を用い
て堆積されてもよい。
【００７６】また、被覆絶縁膜６を形成するためのエッ
チングの際のエッチング条件を制御することにより、被
覆絶縁膜６の側壁と半導体基板１の主表面とのなす角α
０を６０°以上９０°以下とすることが好ましい。この
ようにすれば、確実に分離酸化膜サイドウォール８（図
１参照）を形成することができる。
【００７７】次に、図４に示すように、被覆絶縁膜６と
半導体基板１の主表面とゲート電極５との上にシリコン
窒化膜２２をＣＶＤ法などを用いて堆積する。
【００７８】次に、図５に示すように、異方性エッチン
グにより、シリコン窒化膜２２を除去することにより、
側壁被覆膜としての分離酸化膜サイドウォール８と、ゲ
ート電極サイドウォール７とを同時に形成することがで
きる。
【００７９】このように、ゲート電極サイドウォール７
と分離酸化膜サイドウォール８とを同じ工程により形成
することができるので、分離酸化膜サイドウォール８を
形成するために半導体装置の製造工程数が増加すること
を防止できる。
【００８０】次に、図６に示すように、半導体基板１の
主表面にソース／ドレイン３を形成した後、被覆絶縁膜
６とゲート電極５との上に第１の層間絶縁膜９を形成す
る。層間絶縁膜９上にレジストパターン２３を形成す
る。
【００８１】次に、図７に示すように、レジストパター
ン２３をマスクとして、エッチングにより層間絶縁膜９
の一部を除去することにより、コンタクトホール１０を
形成する。その後、レジストパターン２３を除去する。
【００８２】ここで、層間絶縁膜９を構成するシリコン
酸化膜とはエッチング速度の異なるシリコン窒化膜によ
り形成された分離酸化膜サイドウォール８が存在してい
るので、このコンタクトホール１０を形成するためのエ
ッチング工程において、分離酸化膜２がこのエッチング
により部分的に除去されるといったことを防止できる。
【００８３】その後、コンタクトホール１０の内部と層
間絶縁膜９上とに配線１１（図１参照）を形成し、配線
１１上に第２の層間絶縁膜１２（図１参照）を形成する
ことにより、図１に示すような半導体装置を容易に得る
ことができる。
【００８４】図８は、本発明による半導体装置の実施の
形態１の第１の変形例を示す断面模式図である。図８を
参照して、半導体装置を説明する。
【００８５】図８を参照して、半導体装置は、基本的に
は図１に示した半導体装置と同様の構造を備える。ただ
し、図８に示した半導体装置では、被覆絶縁膜２４の膜
厚ＨＦ１が、図１に示した半導体装置における被覆絶縁
膜６の膜厚ＨＦ０よりも小さくなっている。
【００８６】この結果、半導体基板１の主表面から被覆
絶縁膜２４の側壁部での上部表面までの高さＨＳ１は、
図１に示した半導体装置における半導体基板１の主表面
から被覆絶縁膜６の側壁部での上部表面までの高さＨＳ
０よりも小さくなっている。このため、分離酸化膜サイ
ドウォール８の膜厚は、図１における分離酸化膜サイド
ウォール８の膜厚よりも小さくなっている。これによ
り、コンタクトホール１０の底部における配線１１とソ
ース／ドレイン領域３との接触面の直径ＷＨ１は、図１
に示した半導体装置における配線１１とソース／ドレイ
ン領域３との接触面の直径ＷＨ０よりも大きくなってい
る。
【００８７】このように、被覆絶縁膜２４の膜厚ＨＦ１
を変更することにより、配線１１とソース／ドレイン領
域３との接触面の直径ＷＨ１を変更することができる。
【００８８】また、被覆絶縁膜２４の側壁と半導体基板
１の主表面とのなす角α１を変更することによっても、
分離酸化膜サイドウォール８の膜厚を変更することがで
きる。この結果、配線１１とソース／ドレイン領域３と
の接触面の直径ＷＨ１を同様に変更することができる。
【００８９】図９は、図８に示した半導体装置の製造方
法を説明するための断面模式図である。図９を参照し
て、半導体装置の製造方法を説明する。
【００９０】図９に示した半導体装置の製造工程は、基
本的には図３に示した半導体装置の製造工程を同様であ
る。ただし、トレンチ分離酸化膜２上に形成された被覆
絶縁膜２４の膜厚ＨＦ１は、図３に示した被覆絶縁膜６
の膜厚ＨＦ０よりも小さくなっている。
【００９１】その後、図４〜７に示した製造工程を実施
することにより、図８に示す半導体装置を容易に形成す
ることができる。
【００９２】図１０は、本発明による半導体装置の実施
の形態１の第２の変形例を示す断面模式図である。図１
０を参照して、半導体装置を説明する。
【００９３】図１０を参照して、半導体装置は、基本的
には図１に示した半導体装置と同様の構造を備える。た
だし、図１０における半導体装置では、分離酸化膜サイ
ドウォール２６とゲート電極サイドウォール２５とがＮ
ＳＧ（ノンドープトシリケートガラス）により形成され
ている。このＮＳＧは、シリコン窒化膜よりもさらにシ
リコン酸化膜とのエッチング速度の差が大きいため、コ
ンタクトホール１０を形成するためのエッチング工程に
おいて、より確実にトレンチ分離酸化膜２がエッチング
により損傷を受けることを防止できる。
【００９４】また、分離酸化膜サイドウォール２６とし
て、ＮＳＧに代えて低圧ＴＥＯＳ酸化膜を用いても、同
様の効果を得ることができる。
【００９５】図１１は、本発明による半導体装置の実施
の形態１の第３の変形例を示す断面模式図である。図１
１を参照して、半導体装置を説明する。
【００９６】図１１を参照して、半導体装置は、基本的
には図１に示した半導体装置と同様の構造を備える。た
だし、図１１に示した半導体装置では、ソース／ドレイ
ン領域３とゲート電極５とにおいてコバルトシリサイド
領域２７ａ、２７ｂが形成されている。このようなコバ
ルトシリサイド領域２７ａ、２７ｂは、不純物拡散層の
抵抗を低くすることができるので、ロジックなど高速動
作を要求される半導体装置において用いられる。
【００９７】そして、この場合、後述する製造方法にお
いて示すように、被覆膜としての被覆絶縁膜３０をシリ
サイド形成の際の保護膜として利用することができる。
このため、保護膜と被覆絶縁膜３０とを別々に形成する
必要がないので、図１に示した半導体装置によって得ら
れる効果が得られるとともに、半導体装置の製造工程数
が増加することを防止することができる。
【００９８】図１２および１３は、図１１に示した半導
体装置の製造方法を説明するための断面模式図である。
図１２および１３を参照して、図１１に示した半導体装
置の製造方法を説明する。
【００９９】まず、図３に示した半導体装置の製造工程
と同様の工程により、半導体基板１（図１２参照）の主
表面にトレンチ分離酸化膜２（図１２参照）を形成す
る。そして、同様にゲート絶縁膜４（図１２参照）、ゲ
ート電極５（図１２参照）、被覆絶縁膜３０（図１２参
照）を形成する。ただし、ここで被覆絶縁膜３０は、ト
レンチ分離酸化膜２のシリサイデーションを防止するた
めの保護膜として作用するため、トレンチ分離酸化膜２
の上部表面をすべて覆うように形成されている。また、
被覆絶縁膜３０の膜厚は５０〜１００ｎｍである。そし
て、被覆絶縁膜３０と半導体基板１の主表面上とゲート
電極５上とにコバルト膜２８を堆積する。このようにし
て、図１２に示すような構造を得る。
【０１００】次に、熱処理を施すことにより、コバルト
膜２８と半導体基板１およびゲート電極５とを反応させ
る。この結果、コバルトシリサイド領域２７ａ、２７ｂ
(図１３参照）を形成することができる。このようにし
て、図１３に示すような構造を得る。
【０１０１】この後、コバルト膜２８をエッチングによ
り除去する。この後、図４〜７に示した工程を実施する
ことにより、図１１に示すような半導体装置を容易に得
ることができる。
【０１０２】ここで、被覆絶縁膜３０は、熱処理の際に
トレンチ分離酸化膜２がシリサイデーションされること
を防止する保護膜として作用するので、このような保護
膜を別に形成する場合よりも、半導体装置の製造工程数
を削減することがができる。
【０１０３】また、被覆絶縁膜３０の膜厚を５０ｎｍ以
上１００ｎｍ以下とし、かつ、被覆絶縁膜３０の側壁と
半導体基板１の主表面とのなす角を６０°以上９０°以
下程度とすることにより、分離酸化膜サイドウォール８
（図１１参照）を容易に形成することができる。
【０１０４】（実施の形態２）図１４は、本発明による
半導体装置の実施の形態２を示す断面模式図である。図
１４を参照して、半導体装置を説明する。
【０１０５】図１４を参照して、半導体装置は、基本的
には図１に示した本発明の実施の形態１による半導体装
置と同様の構造を備える。ただし、図１４においては、
トレンチ分離酸化膜２が、半導体基板１の主表面よりも
高さＨＴ０だけ突出した上部絶縁体を有している。ここ
で、高さＨＴ０は、５０ｎｍ以上１００ｎｍ以下である
ことが好ましい。そして、この上部絶縁体の側壁と半導
体基板１の主表面とのなす角α２は、６０°以上９０°
以下となっている。そして、この上部絶縁体の側壁上に
は、側壁被覆膜としての分離酸化膜サイドウォール８が
形成されている。
【０１０６】このように、分離酸化膜サイドウォール８
を備えるので、図１に示した半導体装置と同様の効果を
得ることができる。
【０１０７】また、トレンチ分離酸化膜２における上部
絶縁体の膜厚ＨＴ０および上部絶縁体の側壁と半導体基
板１の主表面とのなす角α２とを変更することにより、
分離酸化膜サイドウォール８の膜厚を変更することがで
きる。この結果、配線１１とソース／ドレイン領域３と
の接触面の直径を変更することができる。
【０１０８】図１５〜１８は、図１４に示した半導体装
置の製造方法を説明するための断面模式図である。図１
５〜１８を参照して、半導体装置の製造方法を説明す
る。
【０１０９】まず、半導体基板１（図１５参照）の主表
面上にシリコン窒化膜（図示せず）を形成する。シリコ
ン窒化膜上にレジストパターン（図示せず）を形成す
る。このレジストパターンをマスクとして、シリコン窒
化膜をエッチングにより除去する。その後、レジストパ
ターンを除去する。そして、このシリコン窒化膜２３
（図１５参照）をマスクとして、半導体基板１をエッチ
ングにより除去することにより、溝３４（図１５参照）
を形成する。このようにして、図１５に示すような構造
を得る。
【０１１０】次に、図１６に示すように、溝３４の内部
とシリコン窒化膜２３との上にシリコン酸化膜３５を堆
積する。
【０１１１】次に、シリコン窒化膜２３上に位置するシ
リコン酸化膜３５を、ＣＭＰ法を用いて除去する。その
後、シリコン窒化膜２３をエッチングにより除去する。
このようにして、図１７に示すように、トレンチ分離酸
化膜２を形成する。
【０１１２】ここで、トレンチ分離酸化膜２の上部絶縁
体の膜厚ＨＴ０は、シリコン窒化膜２３（図１６参照）
の膜厚を変更することにより変更可能である。また、上
部絶縁体の側壁と半導体基板１の主表面とのなす角α２
は、シリコン窒化膜２３の側壁の傾斜角を調節すること
により変更可能である。
【０１１３】次に、図１８に示すように、半導体基板１
の主表面上の導電領域において、ゲート絶縁膜４とゲー
ト電極５とを形成する。そして、トレンチ分離酸化膜２
と半導体基板１の主表面とゲート電極５との上にシリコ
ン窒化膜２２をＣＶＤ法を用いて堆積する。
【０１１４】その後、図５〜７に示す製造工程を実施す
ることにより、トレンチ分離酸化膜２の側壁上に分離酸
化膜サイドウォール８（図１４参照）を形成する。ま
た、同時に、ゲート電極５の側面にゲート電極サイドウ
ォール７（図14参照）を形成する。このようにして、図
１４に示すような半導体装置を容易に得ることができ
る。
【０１１５】このように、分離酸化膜サイドウォール８
とゲート電極サイドウォール７とを同じ工程において形
成することができるので、分離酸化膜サイドウォール８
を形成する場合にも、半導体装置の製造工程数が増加す
ることを防止できる。
【０１１６】また、図１４に示した半導体装置におい
て、図１０に示した半導体装置と同様に分離酸化膜サイ
ドウォール８とゲート電極サイドウォール７とがＮＳＧ
（ノンドープトシリケートガラス）または低圧ＴＥＯＳ
酸化膜により形成されていてもよい。この場合、図１０
に示した半導体装置と同様の効果を得ることができる。
【０１１７】また、図１４に示した半導体装置におい
て、図１１に示した半導体装置と同様にソース／ドレイ
ン領域３とゲート電極５とにおいてコバルトシリサイド
領域を形成すれば、図１０に示した半導体装置と同様の
効果を得ることができる。
【０１１８】（実施の形態３）図１９は、本発明による
半導体装置の実施の形態３を示す断面模式図である。
【０１１９】図１９を参照して、半導体装置は、基本的
には図１に示した本発明の実施の形態１による半導体装
置と同様の構造を備える。ただし、図１９に示した半導
体装置では、分離酸化膜としてトレンチ分離酸化膜では
なくＬＯＣＯＳ分離酸化膜２９が用いられている。この
ように、分離酸化膜としてＬＯＣＯＳ分離酸化膜２９を
用いた場合にも、被覆膜としての被覆絶縁膜６を形成す
ることにより、側壁被覆膜としての分離酸化膜サイドウ
ォール８を容易に形成することができる。この結果、図
１に示した半導体装置と同様の効果を得ることができ
る。つまり、分離酸化膜サイドウォール８が存在するこ
とにより、コンタクトホール１０を形成するためのエッ
チングの際、このエッチングによりＬＯＣＯＳ分離酸化
膜２９の一部がエッチングにより除去されることを防止
できる。この結果、本発明の実施の形態１による半導体
装置と同様に、接合リーク電流の増加を防止することが
できる。
【０１２０】また、被覆絶縁膜６の膜厚ＨＦ２を変更す
ることにより、半導体基板１の主表面から被覆絶縁膜６
の側壁部での上部表面までの高さＨＳ２を容易に変更す
ることができる。この結果、分離酸化膜サイドウォール
８の膜厚を変更することができる。
【０１２１】また、被覆絶縁膜６の側壁と半導体基板１
の主表面とのなす角α３を変更することによっても、分
離酸化膜サイドウォール８の膜厚を変更することができ
る。この結果、ゲート電極５と被覆絶縁膜６との距離Ｗ
２やコンタクトホール１０の上部における直径を変更す
ることなく、分離酸化膜サイドウォール８の膜厚を変化
させることにより配線１１とソース／ドレイン領域３と
の接触面の直径ＷＨ２を変更することができる。
【０１２２】図２０は、図１９に示した半導体装置の製
造方法を説明するための断面模式図である。図２０を参
照して、図１９に示した半導体装置の製造方法を説明す
る。
【０１２３】まず、半導体基板１（図２０参照）の導電
領域となる主表面上にシリコン窒化膜などの耐酸化性の
膜を形成する。次に、ＬＯＣＯＳ分離酸化膜２９（図２
０参照）となる領域を、１０００℃以上の高温で熱酸化
することにより、ＬＯＣＯＳ分離酸化膜２９を形成す
る。その後、図３に示した半導体装置の製造方法と同様
に、半導体基板１の主表面上にゲート絶縁膜４（図２０
参照）とゲート電極５（図２０参照）を形成する。そし
て、図３に示した半導体装置の製造方法と同様の方法に
より、ＬＯＣＯＳ分離酸化膜２９上に被覆絶縁膜６を形
成する。
【０１２４】このとき、被覆絶縁膜６となるシリコン酸
化膜（図示せず）の膜厚を調節することにより、半導体
基板１の主表面から被覆絶縁膜６の側壁部での上部表面
までの高さＨＳ２を調節することができる。
【０１２５】また、被覆絶縁膜６を形成するためのエッ
チング条件を変更することにより、被覆絶縁膜６の側壁
と半導体基板１の主表面とのなす角α３を変更すること
ができる。
【０１２６】このようにして、図２０に示すような構造
を得ることができる。この後、図４〜７に示した半導体
装置の製造方法を実施することにより、図１９に示すよ
うな半導体装置を容易に得ることができる。
【０１２７】図２１は、本発明による半導体装置の実施
の形態３の第１の変形例を示す断面模式図である。図２
１を参照して、半導体装置は、基本的には図１９に示し
た半導体装置と同様の構造を備える。ただし、図２１に
示した半導体装置では、被覆絶縁膜６の膜厚ＨＳ３が、
図１９に示した半導体装置における被覆絶縁膜６の膜厚
ＨＦ２よりも大きくなっている。この結果、図２１に示
した半導体装置では、半導体基板１の主表面からの被覆
絶縁膜６の側壁部における上部表面の高さＨＳ３が図１
９に示した半導体装置における半導体基板１の主表面か
らの被覆絶縁膜６の側壁部における上部表面の高さＨＳ
２よりも高くなっている。そのため、分離酸化膜サイド
ウォール８の膜厚を図１９に示した半導体装置における
分離酸化膜サイドウォール８の膜厚よりも大きくするこ
とができる。これにより、ゲート電極５と被覆絶縁膜６
との距離Ｗ２やコンタクトホール１０の上部における直
径を変えることなく、配線１１とソース／ドレイン領域
３との接触面の直径ＷＨ３を小さくなるように変更する
ことができる。
【０１２８】図２２は、本発明による半導体装置の実施
の形態３の第２の変形例を示す断面模式図である。
【０１２９】図２２を参照して、半導体装置は、基本的
には図１９に示した半導体装置と同様の構造を備える
が、図２２に示した半導体装置では、ソース／ドレイン
領域３とゲート電極５とにコバルトシリサイド領域２７
ａ、２７ｂが形成されている。この結果、図１１に示し
た半導体装置と同様の効果を得ることができる。
【０１３０】また、図１９に示した半導体装置におい
て、図１０に示した半導体装置と同様に分離酸化膜サイ
ドウォール８とゲート電極サイドウォール７とがＮＳＧ
（ノンドープトシリケートガラス）または低圧ＴＥＯＳ
酸化膜により形成されていてもよい。この場合、図１０
に示した半導体装置と同様の効果を得ることができる。
【０１３１】（実施の形態４）図２３は、本発明による
半導体装置の実施の形態４を示す断面模式図である。
【０１３２】図２３を参照して、半導体装置は、基本的
には図１４に示した本発明の実施の形態２による半導体
装置と同様の構造を備える。ただし、図２３に示した半
導体装置では、分離絶縁膜としてＬＯＣＯＳ分離酸化膜
２９が形成されている。そして、この分離酸化膜２９
は、半導体基板１の主表面よりも上部に位置する上部絶
縁体と半導体基板１の主表面より下側に位置する下部絶
縁体とからなり、上部絶縁体の膜厚ＨＵ１は、下部絶縁
体の膜厚ＨＬ１よりも大きくなっている。また、この上
部絶縁体の側壁と半導体基板１の主表面とのなす角α４
は、６０°以上９０°以下という値となっている。そし
て、ＬＯＣＯＳ分離酸化膜２９の上部絶縁体の側壁には
側壁被覆膜としての分離酸化膜サイドウォール８が形成
されている。このため、この図２３に示した半導体装置
においても、図１に示した半導体装置によって得られる
効果と同様の効果を得ることができる。
【０１３３】また、上部絶縁体の膜厚ＨＵ１は、下部絶
縁体の膜厚ＨＬ１よりも大きくなっているので、分離酸
化膜サイドウォール８を容易に形成することができる。
【０１３４】図２４〜２９は、図２３に示した半導体装
置の製造方法を説明するための断面模式図である。図２
４〜２９を参照して、半導体装置の製造方法を説明す
る。
【０１３５】まず、図２４に示すように、半導体基板１
の主表面上の、ＬＯＣＯＳ分離酸化膜２９（図２３参
照）が形成されるべき領域上にレジストパターン３１を
形成する。
【０１３６】次に、レジストパターン３１をマスクとし
て、エッチングにより半導体基板１の主表面を膜厚ＨＥ
（図２５参照）だけ除去する。このときの除去される膜
厚ＨＥは３０〜７０ｎｍ程度である。ここで、このエッ
チング条件を変更することにより、エッチングされた領
域とレジストパターン３１により保護された領域との境
界部における段差部の側壁と半導体基板１の上部表面と
のなす角α５を変更することができる。このようにし
て、図２５に示すような構造を得る。
【０１３７】その後、レジストパターン３１を除去す
る。なお、ここでのエッチングのマスクとしてレジスト
パターンを用いたが、シリコン酸化膜、シリコン窒化膜
など半導体基板１とエッチング速度の異なる材料をマス
クとして用いることができる。
【０１３８】次に、図２６に示すように、半導体基板１
の導電領域となる領域上にシリコン窒化膜３２を形成す
る。そして、この半導体基板を１０００℃以上の高温に
より熱酸化することにより、図２７に示すようにＬＯＣ
ＯＳ分離酸化膜２９を形成する。
【０１３９】ここで、ＬＯＣＯＳ分離酸化膜２９が形成
されるべき半導体基板１の主表面の高さが、導電領域と
なる半導体基板１の主表面の高さよりもＨＥ（図２５参
照）だけ高くなっているため、ＬＯＣＯＳ分離酸化膜２
９の上部絶縁体の膜厚ＨＵ１を、下部絶縁体の膜厚ＨＬ
１よりも確実に大きくすることができる。
【０１４０】また、図２５に示した、エッチングにより
形成された段差部の側壁と半導体基板１の主表面とのな
す角α５を変更することにより、図２７に示すように、
ＬＯＣＯＳ分離酸化膜の側壁と半導体基板１の主表面と
のなす角α４を容易に変更することができる。この結
果、本発明の実施の形態１による半導体装置と同様に、
分離酸化膜サイドウォール８の膜厚を変更することがで
きる。
【０１４１】また、図２５に示したエッチングにより除
去される半導体基板１の膜厚ＨＥを変更することによ
り、ＬＯＣＯＳ分離酸化膜（図２７参照）の上部絶縁体
の膜厚ＨＵ１と下部絶縁体ＨＬ１との比率を容易に変更
することができる。この結果、任意の形状のＬＯＣＯＳ
分離酸化膜２９を得ることができる。
【０１４２】次に、図２７に示した製造工程に続いて、
半導体基板１の主表面からシリコン窒化膜３２を除去す
る。そして、半導体基板１の主表面の導電領域上にゲー
ト絶縁膜４（図２８参照）とゲート電極５（図２８参
照）とを形成する。そして、ＬＯＣＯＳ分離酸化膜２９
と半導体基板１の主表面とゲート電極５との上にシリコ
ン窒化膜３３（図２８参照）を形成する。このようにし
て、図２８に示すような構造を得る。
【０１４３】次に、異方性エッチングによりシリコン窒
化膜３３を除去することにより、図２９に示すように、
分離酸化膜サイドウォール８とゲート電極サイドウォー
ル７とを同時に形成する。
【０１４４】このように、分離酸化膜サイドウォール８
とゲート電極サイドウォール７とを同時に形成するの
で、分離酸化膜サイドウォール８を形成する場合にも、
半導体装置の製造工程数が増加することを抑制すること
ができる。
【０１４５】次に、図６および７に示した半導体装置の
製造工程を実施することにより、図２３に示した半導体
装置を容易に得ることができる。
【０１４６】ここで、図２５に示した半導体装置の製造
工程において、エッチング条件を調節し、より等方的な
エッチングを行なえば、図３０に示すように、半導体基
板１のエッチングされた領域とレジストパターン３１に
よりマスクされた領域との境界領域における段差部の側
壁と半導体基板１の主表面との角度α６をより小さくす
ることができる。この結果、ＬＯＣＯＳ分離酸化膜２９
の側壁と半導体基板１の主表面とのなす角α４（図２３
参照）をより小さくすることができる。ここで、図３０
は、図２５に示した半導体装置の製造工程の変形例を示
す断面模式図である。
【０１４７】このように、段差部の側壁と半導体基板１
の主表面との角度α６を変更することにより、ＬＯＣＯ
Ｓ分離酸化膜２９の側壁と半導体基板１の主表面とのな
す角α４を任意に変更することが可能となる。
【０１４８】また、図２３に示した半導体装置におい
て、図１０に示した半導体装置と同様に分離酸化膜サイ
ドウォール８とゲート電極サイドウォール７とがＮＳＧ
（ノンドープトシリケートガラス）または低圧ＴＥＯＳ
酸化膜により形成されていてもよい。この場合、図１０
に示した半導体装置と同様の効果を得ることができる。
【０１４９】また、図２３に示した半導体装置におい
て、図１１に示した半導体装置と同様にソース／ドレイ
ン領域３とゲート電極５とにおいてコバルトシリサイド
領域を形成すれば、図１０に示した半導体装置と同様の
効果を得ることができる。
【０１５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１５１】
【発明の効果】請求項１〜１７に記載の発明によれば、
分離絶縁体をエッチングから保護する側壁被覆膜を形成
するので、分離絶縁体に隣接する領域にコンタクトホー
ルなどを形成するような場合にも、このコンタクトホー
ルを形成するためのエッチングにより分離絶縁体が損傷
を受けることを防止できる。この結果、分離絶縁体が損
傷を受けることに起因する半導体装置における接合リー
ク電流の増大を抑制することができる。この結果、半導
体装置を微細化する場合にも、電気的特性の劣化を防止
することが可能な半導体装置およびその製造方法を提供
することができる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示
す断面模式図である。
【図２】 本発明による半導体装置の実施の形態１の１
つの例を示す断面模式図である。
【図３】 図１に示した半導体装置の製造方法の第１工
程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造方法の第２工
程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造方法の第３工
程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造方法の第４工
程を説明するための断面模式図である。
【図７】 図１に示した半導体装置の製造方法の第５工
程を説明するための断面模式図である。
【図８】 本発明による半導体装置の実施の形態１の第
１の変形例を示す断面模式図である。
【図９】 図８に示した半導体装置の製造方法を説明す
るための断面模式図である。
【図１０】 本発明による半導体装置の実施の形態１の
第２の変形例を示す断面模式図である。
【図１１】 本発明による半導体装置の実施の形態１の
第３の変形例を示す断面模式図である。
【図１２】 図１１に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
【図１３】 図１１に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
【図１４】 本発明による半導体装置の実施の形態２を
示す断面模式図である。
【図１５】 図１４に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
【図１６】 図１４に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
【図１７】 図１４に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
【図１８】 図１４に示した半導体装置の製造方法の第
４工程を説明するための断面模式図である。
【図１９】 本発明による半導体装置の実施の形態３を
示す断面模式図である。
【図２０】 図１９に示した半導体装置の製造方法を説
明するための断面模式図である。
【図２１】 本発明による半導体装置の実施の形態３の
第１の変形例を示す断面模式図である。
【図２２】 本発明による半導体装置の実施の形態３の
第２の変形例を示す断面模式図である。
【図２３】 本発明による半導体装置の実施の形態４を
示す断面模式図である。
【図２４】 図２３に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
【図２５】 図２３に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
【図２６】 図２３に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
【図２７】 図２３に示した半導体装置の製造方法の第
４工程を説明するための断面模式図である。
【図２８】 図２３に示した半導体装置の製造方法の第
５工程を説明するための断面模式図である。
【図２９】 図２３に示した半導体装置の製造方法の第
６工程を説明するための断面模式図である。
【図３０】 図２５に示した半導体装置の製造工程の変
形例を示す断面模式図である。
【図３１】 従来の半導体装置を示す断面模式図であ
る。
【図３２】 従来の半導体装置の製造方法を説明するた
めの断面模式図である。
【図３３】 図３２に示した製造方法を用いて製造され
た半導体装置を示す断面模式図である。
【符号の説明】
１ 半導体基板、２，２ａ，２ｂ トレンチ分離酸化
膜、３，３ａ〜３ｃ ソース／ドレイン領域、４，４
ａ，４ｂ ゲート絶縁膜、５，５ａ，５ｂ ゲート電
極、６，６ａ，６ｂ，２４，３０ 被覆絶縁膜、７，７
ａ〜７ｄ，２５ ゲート電極サイドウォール、８，８
ａ，８ｂ，２６ 分離酸化膜サイドウォール、９，１
２，１４ 層間絶縁膜、１０，１０ａ，１０ｂ，１５
コンタクトホール、１１ 配線、１３ａ，１３ｂ タン
グステンプラグ、１６ ドープトポリシリコン膜、１７
タングステンシリサイド膜、１８ ビット線、１９
ａ，１９ｂ キャパシタ下部電極、２０ａ，２０ｂ 誘
電体膜、２１ キャパシタ上部電極、２２，２３，３
２，３３ シリコン窒化膜、２７ａ，２７ｂ コバルト
シリサイド領域、２８ コバルト膜、２９ ＬＯＣＯＳ
分離酸化膜、３１ レジストパターン、３４ 溝、３５
シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ (72)発明者 藤澤 雅彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 BB01 BB18 BB20 CC05 DD02 DD04 DD16 DD84 EE09 EE12 EE15 EE17 FF14 GG09 GG16 GG19 HH12 HH13 HH14 HH16 5F033 JJ01 JJ04 JJ19 JJ28 KK01 KK26 NN40 QQ09 QQ10 QQ16 QQ35 QQ37 QQ48 QQ70 RR04 RR06 RR09 SS11 SS15 TT06 TT08 VV06 VV16 XX00 XX01 XX02 XX03 XX10 XX33 5F040 DA01 DA15 DA16 DB09 DC01 EA08 EC01 EC07 EC13 EH02 EH08 EJ02 EJ03 EK05 FA07 FC22 FC28 5F083 AD24 AD48 GA06 GA11 GA27 GA28 JA32 JA35 JA53 JA56 MA03 MA06 MA17 NA01 PR03 PR10 PR29 PR40

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成され、導電領域を分離す
    る分離絶縁体と、 前記導電領域に形成されたゲート電極と、 前記分離絶縁体上に形成され、側壁を有し、前記ゲート
    電極の膜厚以下の膜厚を有する被覆膜と、 前記被覆膜上に形成された層間絶縁膜と、 前記被覆膜の側壁上に形成され、前記層間絶縁膜と異な
    るエッチング速度を示す材料を含む側壁被覆膜とを備え
    る、半導体装置。
  2. 【請求項２】 前記分離絶縁体は、前記半導体基板の主
    表面に形成された溝に埋込まれた絶縁膜を含む、請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記分離絶縁体は、前記半導体基板の主
    表面を熱酸化することにより形成される酸化膜を含む、
    請求項１に記載の半導体装置。
  4. 【請求項４】 前記導電領域はシリサイド層を含む、請
    求項１〜３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成され、側壁を有し、導電
    領域を分離する分離絶縁体と、 前記分離絶縁体上に形成された層間絶縁膜と、 前記分離絶縁体の側壁上に形成され、前記層間絶縁膜と
    異なるエッチング速度を示す材料を含む側壁被覆膜とを
    備え、 前記分離絶縁体は、 前記半導体基板の主表面より上側に配置され、前記側壁
    を有する上部絶縁体と、 前記上部絶縁体に接続し、前記半導体基板の主表面より
    下側に配置された下部絶縁体とを含み、 前記上部絶縁体の膜厚は、前記下部絶縁体の膜厚以上で
    ある、半導体装置。
  6. 【請求項６】 前記側壁被覆膜はシリコン窒化膜を含
    む、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 【請求項７】 前記側壁被覆膜はノンドープトシリケー
    トガラスを含む、請求項１〜５のいずれか１項に記載の
    半導体装置。
  8. 【請求項８】 前記側壁被覆膜は低圧ＴＥＯＳ酸化膜を
    含む、請求項１〜５のいずれか１項に記載の半導体装
    置。
  9. 【請求項９】 半導体基板の主表面に、導電領域を分離
    する分離絶縁体を形成する工程と、 前記導電領域において、前記半導体基板の主表面にゲー
    ト電極を形成する工程と、 前記分離絶縁体上に、側壁を有し、前記ゲート電極の膜
    厚以下の膜厚を有する被覆膜を形成する工程と、 前記被覆膜の側壁上に側壁被覆膜を形成する工程とを備
    える、半導体装置の製造方法。
  10. 【請求項１０】 前記分離絶縁体を形成する工程は、 前記半導体基板上にレジストパターンを形成する工程
    と、 前記レジストパターンをマスクとして、前記半導体基板
    の主表面の一部をエッチングにより除去することによ
    り、前記半導体基板の主表面に溝を形成する工程と、 前記溝の内部に絶縁膜を充填する工程とを含む、請求項
    ９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記分離絶縁体を形成する工程は、 前記導電領域となるべき領域上に酸化保護膜を形成する
    工程と、 前記酸化保護膜が形成された領域以外の領域において、
    半導体基板の主表面を熱酸化する工程とを含む、請求項
    ９に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記被覆膜をマスクとして用いて、前
    記導電領域においてシリサイド層を形成する工程を備え
    る、請求項９〜１１のいずれか１項に記載の半導体装置
    の製造方法。
  13. 【請求項１３】 前記ゲート電極は側面を有し、 前記側壁被覆膜を形成する工程は、前記ゲート電極の側
    面にサイドウォール絶縁膜を形成することを含む、請求
    項９〜１２のいずれか１項に記載の半導体装置の製造方
    法。
  14. 【請求項１４】 半導体基板の主表面に、導電領域を分
    離し、側壁を有する分離絶縁体を形成する工程と、 前記分離絶縁体の側壁上に側壁被覆膜を形成する工程と
    を備え、 前記分離絶縁体は、 前記半導体基板の主表面より上側に配置され、前記側壁
    を有する上部絶縁体と、 前記上部絶縁体に接続し、前記半導体基板の主表面より
    下側に配置された下部絶縁体とを含み、 前記上部絶縁体の膜厚は、前記下部絶縁体の膜厚以上で
    ある、半導体装置の製造方法。
  15. 【請求項１５】 前記分離絶縁体を形成する工程に先立
    ち、前記導電領域が形成される領域において、前記半導
    体基板の主表面の高さを、前記分離絶縁体が形成される
    領域における前記半導体基板の主表面の高さよりも低く
    する加工工程を備える、請求項１４に記載の半導体装置
    の製造方法。
  16. 【請求項１６】 前記導電領域に、側面を有するゲート
    電極を形成する工程をさらに備え、 前記側壁被覆膜を形成する工程は、前記ゲート電極の側
    面にサイドウォール絶縁膜を形成することを含む、請求
    項１４または１５に記載の半導体装置の製造方法。
  17. 【請求項１７】 半導体基板の主表面に、導電領域を分
    離し、側壁を有する分離絶縁体を形成する工程と、 前記導電領域に、側面を有するゲート電極を形成する工
    程と、 前記分離絶縁体の側壁上に側壁被覆膜を形成する工程と
    を備え、 前記側壁被覆膜を形成する工程は、前記ゲート電極の側
    面にサイドウォール絶縁膜を形成することを含む、半導
    体装置の製造方法。
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