JP2000223596A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】フローティングゲート構造を有する選択トラン
ジスタのゲート長を短くして高集積化が可能な半導体不
揮発性記憶装置と製造方法を提供する。 【解決手段】フローティングゲート型の半導体不揮発性
記憶装置の半導体基板１０の選択トランジスタ領域にお
いて、チャネル形成領域の上層に形成されたゲート絶縁
膜２０と、ゲート絶縁膜の上層に選択トランジスタ毎に
分離して形成された第１導電層３０ａと、第１導電層の
上層に形成された第２導電層３１ｂと、第２導電層の上
層に形成された中間絶縁膜２２ａと、中間絶縁膜の上層
に形成された第３導電層３５と、第１導電層の両側部に
おける前記半導体基板中においてチャネル形成領域に接
続して形成されたソース・ドレイン領域とを有し、第２
導電層と第３導電層が選択トランジスタ領域の周辺領域
において中間絶縁膜に形成された開口部Ｃ_BSG を介して
接続されている構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体不揮発性記憶
装置およびその製造方法に関し、特に、フローティング
ゲートヘの電荷の蓄積により情報を判別する半導体不揮
発性記憶装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、開発が盛んに行なわれているフラ
ッシュメモリは、ゲート絶縁膜中に埋設されたフローテ
ィングゲートや、ゲート絶縁膜中に離散化されたキャリ
ア捕獲準位などからなる電荷蓄積機構への電荷の蓄積量
により、情報を判別する半導体不揮発性メモリである。
上記の電荷蓄積機構がフローティングゲートの場合のメ
モリセルは、半導体基板上に形成されたトンネル酸化膜
と、フローティングゲートと、層間絶縁膜と、コントロ
ールゲートとが積層された構造になっている。コントロ
ールゲートに電圧を印加すると、コントロールゲートと
フローティングゲート間の容量結合によりフローティン
グゲートの電位が変化するので、これによって、書き込
み、読み出しの動作を行うことができる。

【０００３】メモリセルを行列状に配置したメモリセル
アレイでは、メモリセルヘの情報の書き込み、読み出し
の動作を複数のセルを単位として行っている。このセル
の単位をブロックと呼ぶ。セルアレイの内、どのセルブ
ロックを活性化させるかを選択する役割をするのが選択
トランジスタである。選択トランジスタのゲート構造
は、製造プロセスの制約から、メモリセルと同様の積層
構造となっている。しかしながら、選択トランジスタに
おいてフローティングゲートが浮遊したままであると、
素子の動作時に閾値の変化を生ずることがあるので、選
択トランジスタの特性が不安定となってしまう。これを
防ぐために、選択トランジスタにおいては、選択ゲート
にフローティングゲートを接続して対応することが広く
行われている。

【０００４】また、メモリセルの集積度を向上させるた
めに、半導体基板に素子分離用溝を形成し、その溝内を
絶縁体で埋め込んで素子分離絶縁膜を形成するトレンチ
素子分離法（ＳＴＩ（Shallow Trench Isolation）法）
が用いられることがある。そして、トレンチ素子分離領
域をフローティングゲートの幅方向の端部に自己整合的
に形成するプロセスも提案されている。トレンチ素子分
離とフローティングゲートを別の露光工程を経て形成す
る場合には、トレンチ素子分離とフローティングゲート
に合わせずれが生じるため、合わせずれを見込んだ分ト
レンチ素子分離上にフローティングゲートを重ねて形成
しなければならない。フローティングゲートとトレンチ
素子分離を自己整合的に形成する方法では、上記の合わ
せずれがなくなり、トレンチ素子分離上にフローティン
グゲートを重ねて形成する必要がないので、集積度をさ
らに向上させることができる。

【０００５】図１４は、フローティングゲートとトレン
チ素子分離を自己整合的に形成する場合の半導体不揮発
性記憶装置の平面図である。トレンチ型の素子分離絶縁
膜ＳＴＩで分離されたシリコン半導体基板の活性領域Ａ
Ｒと、コントロールゲートであるワード線（ＷＬ１，Ｗ
Ｌ２，…，ＷＬ１６）とが交差する領域（図中斜線部
分）において、ワード線（ＷＬ１，ＷＬ２，…，ＷＬ１
６）とシリコン半導体基板のチャネル形成領域の間に絶
縁膜に被覆されたフローティングゲートＦＧが形成され
ている。また、フローティングゲートＦＧの両側部の基
板中にはソース・ドレイン拡散層が形成されている。ワ
ード線（ＷＬ１，ＷＬ２，…，ＷＬ１６）と半導体基板
中のチャネル形成領域の間に絶縁膜に被覆されたフロー
ティングゲートＦＧを有する電界効果トランジスタであ
るメモリトランジスタＭＴが複数個直列に接続され、Ｎ
ＡＮＤ列を構成している。

【０００６】さらに、ＮＡＮＤ列のビット線側の端部に
はビット線側選択ゲートＢＳＧにより当該ＮＡＮＤ列を
選択するためのビット線側選択ＭＯＳトランジスタＢＳ
Ｔが形成されており、そのドレイン拡散層はビットコン
タクトＢＣを介して図示しないビット線に接続してい
る。一方、ＮＡＮＤ列のソース線側の端部にもソース線
側選択ゲートＳＳＧによりソース線側選択ＭＯＳトラン
ジスタＳＳＴが形成されており、そのソース拡散層はソ
ース線ＳＬに接続している。上記のビット線側選択ゲー
トＢＳＧおよびソース線側選択ゲートＳＳＧにおいて
は、製造プロセスの制約からメモリトランジスタと同様
にして、活性領域ＡＲと交差する領域（図中斜線部分）
において、フローティングゲートＦＧが残されることに
なる。このため、（ビット線側およびソース線側）選択
トランジスタにおいて、トランジスターつずつに（ビッ
ト線側およびソース線側）選択ゲートとフローティング
ゲートＦＧとを接続する手段が必要である。図１４に示
す半導体不揮発性記憶装置においては、ビット線側選択
ゲート用接続孔Ｃ_BSG およびソース線側選択ゲート用接
続孔Ｃ_SSG により、個々の選択トランジスタのフローテ
ィングゲートＦＧと接続している。

【０００７】図１４中の選択ゲート部分であるＣ−
Ｃ’、Ｄ−Ｄ’の断面図をそれぞれ図１５（ａ）および
図１５（ｂ）に示す。トレンチ型の素子分離絶縁膜２１
により分離された半導体基板１０の活性領域上に、例え
ば薄膜の酸化シリコンからなるゲート絶縁膜２０が形成
されており、その上層にポリシリコンなどかなるフロー
ティングゲート３０ａが形成されており、さらにその上
層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶
縁膜）からなる中間絶縁膜２２ａが形成されている。中
間絶縁膜２２ａには、ビット線側選択ゲートとフローテ
ィングゲート３０ａとを接続するためのビット線側選択
ゲート用接続孔Ｃ_BSG が開口されている。中間絶縁膜に
上層には例えばポリシリコン層（３２ａ，３３ａ）およ
びタングステンシリサイド層３４ａの積層体であるビッ
ト線側選択ゲート３５が形成されており、上記のビット
線側選択ゲート用接続孔Ｃ_BSG を介して、フローティン
グゲート３０ａと接続している。また、フローティング
ゲート３０ａの両側部の半導体基板１０中には、不図示
のソース・ドレイン拡散層が形成されており、これによ
り、各トランジスタにおいてフローティングゲート３０
ａがビット線側選択ゲート３５に接続している選択トラ
ンジスタが構成されている。一方、ソース線側選択ゲー
トにおいても上記と同様の構造により、フローティング
ゲートがソース線側選択ゲート用接続孔Ｃ_SSG を介して
ソース線側選択ゲートに接続している構造を有してい
る。

【０００８】上記の半導体不揮発性記憶装置の製造方法
について、図面を参照して説明する。まず、図１６
（（ａ）は図１４中Ｃ−Ｃ’における断面図、（ｂ）は
図１４中Ｄ−Ｄ’における断面図に相当する）に示すよ
うに、半導体基板１０上に例えば熱酸化法によりゲート
絶緑膜２０を形成する。その上に例えばＣＶＤ（Chemic
al Vapor Deposition ）法によりポリシリコンあるいは
アモルファスシリコンを堆積させ、フローティングゲー
ト用層３０を形成する。次に、フォトリソグラフィー工
程により、トレンチ素子分離を形成する領域を開口する
パターンのレジスト膜Ｒ１を形成する。

【０００９】次に、図１７（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、レジスト膜Ｒ１をマス
クにしてＲＩＥ（反応性イオンエッチング）などのエッ
チングを施し、フローティングゲート用層３０、ゲート
絶縁膜２０、半導体基板１０を順にエッチングし、素子
分離用溝Ｔを形成する。

【００１０】次に、図１８（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、レジスト膜Ｒ１を除去
した後、例えばＣＶＤ法により全面に酸化シリコンなど
の絶縁体を堆積させ、ＲＩＥなどのエッチングによりエ
ッチバックして素子分離用溝の内部にのみ絶縁体を残
し、素子分離絶縁膜２１を形成する。

【００１１】次に、図１９（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、例えばＣＶＤ法により
ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）から
なる中間絶縁膜２２を形成する。次に、例えばＣＶＤ法
により、ポリシリコン層３２を形成する。

【００１２】次に、図２０（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、フォトリソグラフィー
工程によりビット線側選択ゲート用接続孔Ｃ_BSG を開口
するパターンのレジスト膜Ｒ３を形成する。

【００１３】次に、図２１（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、レジスト膜Ｒ３をマス
クにしてＲＩＥなどのエッチングを施し、ポリシリコン
層３２、中間絶縁膜２２を順にエッチングし、ビット線
側選択ゲート用接続孔Ｃ_BSG を開口する。

【００１４】次に、図２２（（ａ）は図１４中Ｃ−Ｃ’
における断面図、（ｂ）は図１４中Ｄ−Ｄ’における断
面図に相当する）に示すように、レジスト膜Ｒ３を除去
した後、例えばＣＶＤ法によりビット線側選択ゲート用
接続孔Ｃ_BSG 内を被覆して、ポリシリコン層３３および
タングステンシリサイド層３４を積層させる。

【００１５】次に、フォトリソグラフィー工程によりビ
ット線側選択ゲートのパターンのレジスト膜（不図示）
を形成し、ＲＩＥなどのエッチングを施して、タングス
テンシリサイド層３４、ポリシリコン層（３２，３
３）、中間絶縁膜２２およびフローティングゲート用層
３０を順にパターン加工し、図１５に示すように、ポリ
シリコン層（３２ａ，３３ａ）およびタングステンシリ
サイド層３４ａの積層体であるビット線側選択ゲート３
５と、ビット線側選択ゲート用接続孔Ｃ_BSG を介してビ
ット線側選択ゲート３５に接続するフローティングゲー
ト３０ａとする。以降の工程としては、例えば酸化シリ
コンなどの層間絶縁膜を形成し、ビットコンタクトなど
のコンタクトを開口してビット線などの上層配線を形成
し、所望の半導体不揮発性記憶装置を形成する。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
半導体不揮発性記憶装置においては、選択ゲートの形成
において、ビット線側選択ゲート用接続孔Ｃ_BSG とビッ
ト線側選択ゲート３５の合わせ余裕を大きくとる必要が
あり、このために半導体不揮発性記憶装置の高集積化が
妨げされてしまうという問題がある。

【００１７】上記の半導体不揮発性記憶装置において、
ビット線側選択ゲート用接続孔Ｃ_BSG に対して、ビット
線側選択ゲート３５のレイアウトパターン形成時のフォ
トレジストが合わせずれを生じた場合について、図面を
参照して説明する。図２３（ａ）に示すように、ビット
線側選択ゲートのパターンのレジスト膜Ｒ４が合わせず
れを生じ、レジスト膜Ｒ４の端部がビット線側選択ゲー
ト用接続孔Ｃ_BSG 内にかかっているとする。

【００１８】ビット線側選択ゲートのエッチングは、中
間絶縁膜２２がエッチングのストッパとなる。しかし、
レジストＲ４の端部がビット線側選択ゲート用接続孔Ｃ
_BSGの中にかかっていると、図２３（ｂ）に示すよう
に、エッチングのストッパとなる中間絶縁膜２２がない
ためにエッチングが進んでしまい、ビット線側選択ゲー
ト用接続孔Ｃ_BSG の内部Ｘにおいてフローティングゲー
ト３０までエッチングしてしまうことになる。

【００１９】図２４に示すように、メモリトランジスタ
領域においては、素子分離用溝Ｔの上部、即ちフローテ
ィングゲート用層３０に挟まれた領域の上部においてポ
リシリコン層（３２，３３）およびタングステンシリサ
イド層３４からなるコントロールゲート３５の膜厚は、
フローティングゲート用層３０上におけるコントロール
ゲート３５の膜厚に比べて例えば２倍程度に厚くなって
いる。また、フローティングゲートをエッチング加工す
るときにも通常は更にオーバーエッチを加えることか
ら、上記のフローティングゲートがエッチングされる深
さはコントロールゲートの厚さ以上になってしまう。

【００２０】上記のように、ビット線側選択ゲート用接
続孔Ｃ_BSG の内部Ｘにおいてフローティングゲート３０
までエッチングされた状態から、さらに中間絶縁膜２２
をエッチングした後、フローティングゲートをエッチン
グ加工する場合には、図２３（ｃ）に示すように、ビッ
ト線側選択ゲート用接続孔Ｃ_BSG の内部Ｘにおけるフロ
ーティングゲート３０が他の部分よりも薄くなっている
ので、他の厚い部分をエッチングしている間にビット線
側選択ゲート用接続孔Ｃ_BSG の内部Ｘにおける薄い部分
のエッチングが終了してしまう。このため、露出したゲ
ート絶縁膜２０、さらには半導体基板１０までもエッチ
ングされてしまうことになる。

【００２１】上記のように、ビット線側選択ゲートのパ
ターンのレジスト膜Ｒ４が合わせずれを生じても、半導
体基板１０などがエッチングされてしまうことを防ぐた
めに、ビット線側選択ゲート用接続孔Ｃ_BSG とビット線
側選択ゲート３５の合わせ余裕を大きくとる必要があ
る。合わせずれをＦ／２（Ｆは最小設計寸法）とした
時、ビット線側選択ゲート用接続孔Ｃ_BSG を最小設計寸
法で形成したとしても、ビット線側選択ゲートのゲート
長は２Ｆとなる。図１４に示すＮＡＮＤ型の半導体不揮
発性記憶装置においては、ビット線側とソース線側にそ
れぞれ選択トランジスタを有するので、選択トランジス
タのゲートだけで４Ｆの寸法が必要となり、セルアレイ
の高集積化が大きく妨げられてしまう。

【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、フローティングゲート構造のメ
モリトランジスタを有する半導体不揮発性記憶装置の選
択トランジスタにおいて、フローティングゲートと選択
ゲートとが接続されており、選択トランジスタのゲート
長を短くすることができ、さらに高集積化が可能な半導
体不揮発性記憶装置およびその製造方法を提供すること
である。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、フローティン
グゲートを有するメモリトランジスタと、当該メモリト
ランジスタを選択するための選択トランジスタとを有す
る半導体不揮発性記憶装置であって、チャネル形成領域
を有する半導体基板の選択トランジスタ領域において、
前記チャネル形成領域の上層に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上層に前記選択トランジスタ毎
に分離して形成された第１導電層と、前記第１導電層の
上層に形成された第２導電層と、前記第２導電層の上層
に形成された中間絶縁膜と、前記中間絶縁膜の上層に形
成された第３導電層と、前記第１導電層の両側部におけ
る前記半導体基板中において前記チャネル形成領域に接
続して形成されたソース・ドレイン領域とを有し、前記
第２導電層と前記第３導電層が前記選択トランジスタ領
域の周辺領域において接続されている。

【００２４】上記の半導体不揮発性記憶装置は、好適に
は、前記選択トランジスタ領域の周辺領域において前記
中間絶縁膜に開口部が形成されており、当該開口部によ
り前記第２導電層と前記第３導電層が接続されている。

【００２５】上記の半導体不揮発性記憶装置は、好適に
は、前記選択トランジスタが複数個隣接して形成されて
おり、前記隣接する複数個の選択トランジスタ間で前記
第２導電層が接続され、前記隣接する複数個の選択トラ
ンジスタ間で前記第３導電層が接続されている。

【００２６】上記の半導体不揮発性記憶装置は、好適に
は、前記半導体基板に素子分離用溝が形成されており、
前記素子分離用溝内に絶縁体が埋め込まれて素子分離絶
縁膜が形成されている。さらに好適には、前記素子分離
用溝が前記第１導電層に対して自己整合的に形成されて
いる。

【００２７】上記の半導体不揮発性記憶装置は、好適に
は、前記第１導電層よりも前記第２導電層の膜厚の方が
薄く形成されている。

【００２８】上記の半導体不揮発性記憶装置によれば、
トレンチ素子分離法などにより分離されたフローティン
グゲート型の半導体不揮発性記憶装置において、半導体
基板の選択トランジスタ領域において、チャネル形成領
域の上層に形成されたゲート絶縁膜と、ゲート絶縁膜の
上層に選択トランジスタ毎に分離して形成された第１導
電層（フローティングゲート）と、第１導電層の上層に
形成された第２導電層（フローティングゲート接続層）
と、第２導電層の上層に形成された中間絶縁膜と、中間
絶縁膜の上層に形成された第３導電層（選択ゲート）
と、第１導電層の両側部における前記半導体基板中にお
いてチャネル形成領域に接続して形成されたソース・ド
レイン領域とを有し、第２導電層と第３導電層が選択ト
ランジスタ領域の周辺領域において中間絶縁膜に形成さ
れた開口部を介して接続されている。

【００２９】従って、個々の選択トランジスタ毎に分離
された第１導電層の上層に形成された第２導電層が各第
１導電層に接続しており、第２導電層と第３導電層が選
択トランジスタ領域の周辺領域において中間絶縁膜に形
成された開口部を介して接続されているので、第３導電
層と第１導電層を個々に接続する必要がなくなる。第３
導電層と第２導電層は、選択トランジスタ領域の周辺領
域において一箇所で接続すれば十分であるので、個々の
選択トランジスタにおいては中間絶縁膜が残されたまま
の構造となる。このため、選択ゲートパターンの合わせ
ずれを生じても、半導体基板がエッチングされてしまう
ことはなく、選択ゲートを最小設計寸法で設計して選択
トランジスタのゲート長を短くすることができ、さらな
る高集積化が可能となる。

【００３０】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置の製造方法は、フローティン
グゲートを有するメモリトランジスタと、当該メモリト
ランジスタを選択するための選択トランジスタとを有す
る半導体不揮発性記憶装置の製造方法であって、チャネ
ル形成領域を有する半導体基板の選択トランジスタ形成
領域において、前記チャネル形成領域の上層にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上層に第１
導電層を形成する工程と、前記第１導電層の上層に第２
導電層を形成する工程と、前記第２導電層の上層に中間
絶縁膜を形成する工程と、前記選択トランジスタ形成領
域の周辺領域において第２導電層と接続するように、前
記選択トランジスタ形成領域において前記中間絶縁膜の
上層に第３導電層を形成する工程と、前記第１導電層の
両側部における前記半導体基板中において前記チャネル
形成領域に接続してソース・ドレイン領域を形成する工
程とを有する。

【００３１】上記の半導体不揮発性記憶装置の製造方法
は、好適には、前記中間絶縁膜を形成する工程の後、前
記第３導電層を形成する工程の前に、前記選択トランジ
スタ形成領域の周辺領域において前記中間絶縁膜に開口
部を形成する工程をさらに有し、前記第３導電層を形成
する工程においては、前記開口部により前記第２導電層
と前記第３導電層が接続するように形成する。

【００３２】上記の半導体不揮発性記憶装置の製造方法
は、好適には、前記選択トランジスタを複数個隣接して
形成し、第２導電層を形成する工程においては、前記隣
接する複数個の選択トランジスタ間で接続するように形
成し、第３導電層を形成する工程においては、前記隣接
する複数個の選択トランジスタ間で接続するように形成
する。

【００３３】上記の半導体不揮発性記憶装置の製造方法
は、好適には、前記第１導電層を形成する工程の後、前
記第２導電層を形成する工程の前に、前記第１導電層の
パターンに沿って前記半導体基板に素子分離用溝を形成
する工程と、前記素子分離用溝を絶縁体で埋め込んで素
子分離用絶縁膜を形成する工程とをさらに有する。さら
に好適には、前記素子分離用絶縁膜を形成する工程が、
前記素子分離用溝を埋め込んで全面に絶縁体を形成する
工程と、前記素子分離用溝の外部の絶縁体を除去する工
程とを含む。

【００３４】上記の半導体不揮発性記憶装置の製造方法
は、好適には、前記第２導電層を形成する工程において
は、前記第１導電層よりも薄く形成する。

【００３５】上記の半導体不揮発性記憶装置の製造方法
は、トレンチ素子分離法などにより分離されたフローテ
ィングゲート型の半導体不揮発性記憶装置の製造方法で
あり、チャネル形成領域を有する半導体基板の選択トラ
ンジスタ形成領域において、チャネル形成領域の上層に
ゲート絶縁膜を形成し、ゲート絶縁膜の上層に第１導電
層を形成し、第１導電層の上層に第２導電層を形成し、
第２導電層の上層に中間絶縁膜を形成する。次に、選択
トランジスタ形成領域の周辺領域において中間絶縁膜に
開口部を形成した後、この開口部を介して第２導電層と
接続するように、選択トランジスタ形成領域において中
間絶縁膜の上層に第３導電層を形成する。次に、第１導
電層の両側部における半導体基板中においてチャネル形
成領域に接続してソース・ドレイン領域を形成する。

【００３６】上記の半導体不揮発性記憶装置の製造方法
によれば、第１導電層の上層に形成する第２導電層と中
間絶縁膜を介して形成する第３導電層を、選択トランジ
スタ形成領域の周辺領域において中間絶縁膜に形成され
た開口部を介して接続させることにより、第３導電層と
第１導電層を個々に接続する必要がなくなる。このた
め、個々の選択トランジスタにおいては中間絶縁膜が残
されたままの構造とすることが可能となり、選択ゲート
パターンの合わせずれを生じても、半導体基板がエッチ
ングされてしまうことはなく、選択ゲートを最小設計寸
法で設計して選択トランジスタのゲート長を短くするこ
とができ、さらなる高集積化が可能となる。

【００３７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００３８】第１実施形態 本実施形態に係る半導体装置について、図面を参照して
説明する。図１は本実施形態に係る半導体不揮発性記憶
装置の平面図である。トレンチ型の素子分離絶縁膜ＳＴ
Ｉで分離されたシリコン半導体基板の活性領域ＡＲと、
コントロールゲートであるワード線（ＷＬ１，ＷＬ２，
…，ＷＬ１６）とが交差する領域（図中斜線部分）にお
いて、ワード線（ＷＬ１，ＷＬ２，…，ＷＬ１６）とシ
リコン半導体基板のチャネル形成領域の間に絶縁膜に被
覆されたフローティングゲートＦＧが形成されている。
また、フローティングゲートＦＧの両側部の基板中には
ソース・ドレイン拡散層が形成されている。ワード線
（ＷＬ１，ＷＬ２，…，ＷＬ１６）と半導体基板中のチ
ャネル形成領域の間に絶縁膜に被覆されたフローティン
グゲートＦＧを有する電界効果トランジスタであるメモ
リトランジスタＭＴが複数個直列に接続され、ＮＡＮＤ
列を構成している。

【００３９】さらに、ＮＡＮＤ列のビット線側の端部に
はビット線側選択ゲートＢＳＧにより当該ＮＡＮＤ列を
選択するためのビット線側選択ＭＯＳトランジスタＢＳ
Ｔが形成されており、そのドレイン拡散層はビットコン
タクトＢＣを介して図示しないビット線に接続してい
る。一方、ＮＡＮＤ列のソース線側の端部にもソース線
側選択ゲートＳＳＧによりソース線側選択ＭＯＳトラン
ジスタＳＳＴが形成されており、そのソース拡散層はソ
ース線ＳＬに接続している。上記のビット線側選択ゲー
トＢＳＧおよびソース線側選択ゲートＳＳＧにおいて
は、製造プロセスの制約からメモリトランジスタと同様
にして、活性領域ＡＲと交差する領域（図中斜線部分）
において、フローティングゲートＦＧ（第１導電層）が
残されている。各フローティングゲートＦＧは、その上
層のポリシリコンなどからなるフローティングゲート接
続層（第２導電層）に接続している。さらに、その上層
には例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶
縁膜）からなる中間絶縁膜と、ポリシリコンおよびタン
グステンシリサイドのポリサイド構造の積層電極である
（ビット線側およびソース線側）選択ゲート（第３導電
層）が形成されている。ここで、フローティングゲート
接続層（第２導電層）と（ビット線側およびソース線
側）選択ゲート（第３導電層）は、ビット線側選択ゲー
ト用接続孔Ｃ_BSG およびソース線側選択ゲート用接続孔
Ｃ_SSG によりそれぞれ接続している。これにより、個々
のフローティングゲート（第１導電層）ＦＧと（ビット
線側およびソース線側）選択ゲート（第３導電層）とが
接続して形成されている。

【００４０】図１中の選択ゲート部分であるＡ−Ａ’、
Ｂ−Ｂ’の断面図をそれぞれ図２（ａ）および図２
（ｂ）に示す。トレンチ型の素子分離絶縁膜２１により
分離された半導体基板１０の活性領域上に、例えば薄膜
の酸化シリコンからなるゲート絶縁膜２０が形成されて
おり、その上層にポリシリコンなどからなるフローティ
ングゲート（第１導電層）３０ａが形成されており、そ
の上層に例えばポリシリコンからなるフローティングゲ
ート接続層（第２導電層）３１ｂが形成されており、さ
らにその上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化
膜の積層絶縁膜）からなる中間絶縁膜２２ａが形成され
ている。中間絶縁膜２２ａには、ビット線側選択ゲート
とフローティングゲート３０ａとを接続するためのビッ
ト線側選択ゲート用接続孔Ｃ_BSG が開口されている。中
間絶縁膜の上層には例えばポリシリコン層（３２ａ，３
３ａ）およびタングステンシリサイド層３４ａの積層体
であるポリサイド構造のビット線側選択ゲート（第３導
電層）３５が形成されており、上記のビット線側選択ゲ
ート用接続孔Ｃ_BSG を介して、フローティングゲート接
続層（第２導電層）３１ｂと接続している。また、フロ
ーティングゲート（第１導電層）３０ａの両側部の半導
体基板１０中には、不図示のソース・ドレイン拡散層が
形成されており、これにより、各トランジスタにおい
て、フローティングゲート接続層（第２導電層）３１ｂ
により、フローティングゲート（第１導電層）３０ａが
ビット線側選択ゲート（第３導電層）３５に接続してい
る選択トランジスタが構成されている。一方、ソース線
側選択ゲートにおいても上記と同様の構造により、フロ
ーティングゲートがソース線側選択ゲート用接続孔Ｃ
_SSG を介してソース線側選択ゲートに接続している構造
を有している。

【００４１】上記の半導体不揮発性記憶装置の製造方法
について、図面を参照して説明する。まず、図３
（（ａ）は図１中Ａ−Ａ’における断面図、（ｂ）は図
１中Ｂ−Ｂ’における断面図に相当する）に示すよう
に、半導体基板１０上に例えば熱酸化法によりゲート絶
緑膜２０を形成する。その上に例えばＣＶＤ（Chemical
Vapor Deposition ）法によりポリシリコンあるいはア
モルファスシリコンを堆積させ、フローティングゲート
用層３０を２５０ｎｍの膜厚で形成する。次に、フォト
リソグラフィー工程により、トレンチ素子分離を形成す
る領域を開口するパターンのレジスト膜Ｒ１を形成す
る。

【００４２】次に、図４（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、レジスト膜Ｒ１をマスクにし
てＲＩＥ（反応性イオンエッチング）などのエッチング
を施し、フローティングゲート用層３０、ゲート絶縁膜
２０、半導体基板１０を順にエッチングし、素子分離用
溝Ｔを形成する。

【００４３】次に、図５（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、レジスト膜Ｒ１を除去した
後、例えばＣＶＤ法により全面に酸化シリコンなどの絶
縁体を堆積させ、ＲＩＥなどのエッチングによりエッチ
バックして素子分離用溝の内部にのみ絶縁体を残し、素
子分離絶縁膜２１を形成する。

【００４４】次に、図６（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、例えばＣＶＤ法によりフロー
ティングゲート用層３０を被覆して全面にポリシリコン
を堆積させ、フローティングゲート接続用層３１を１０
０ｎｍの膜厚で形成する。次に、フォトリソグラフィー
工程により、図１中のパターンＰ１領域を保護するレジ
スト膜Ｒ２を形成する。このとき、レジスト膜Ｒ２によ
り保護される領域の少なくとも一部がビット線側選択ゲ
ートと重なり、メモリトランジスタ領域にはかからない
ように形成されていればよく、厳密な位置合わせは必要
ではないので、合わせ余裕はなくてよい。

【００４５】次に、図７（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、レジスト膜Ｒ２をマスクにし
てＲＩＥなどのエッチングを施し、図１中のパターンＰ
１にフローティングゲート接続用層３１ａを加工する。
この後、レジスト膜Ｒ２を除去する。

【００４６】次に、図８（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、例えばＣＶＤ法によりフロー
ティングゲート接続用層３１ａを被覆してＯＮＯ膜（酸
化膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁
膜２２を形成する。次に、例えばＣＶＤ法により、ポリ
シリコン層３２を形成する。

【００４７】次に、図９（（ａ）は図１中Ａ−Ａ’にお
ける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図に
相当する）に示すように、フォトリソグラフィー工程に
より選択トランジスタ領域の周辺領域においてビット線
側選択ゲート用接続孔Ｃ_BSGを開口するパターンのレジ
スト膜Ｒ３を形成する。次に、レジスト膜Ｒ３をマスク
にしてＲＩＥなどのエッチングを施し、ポリシリコン層
３２、中間絶縁膜２２を順にエッチングし、ビット線側
選択ゲート用接続孔Ｃ_BSG を開口する。

【００４８】次に、図１０（（ａ）は図１中Ａ−Ａ’に
おける断面図、（ｂ）は図１中Ｂ−Ｂ’における断面図
に相当する）に示すように、レジスト膜Ｒ３を除去した
後、例えばＣＶＤ法によりビット線側選択ゲート用接続
孔Ｃ_BSG 内を被覆して、ポリシリコン層３３およびタン
グステンシリサイド層３４を積層させる。次に、フォト
リソグラフィー工程により図１中のパターンＰ２領域を
保護するビット線側選択ゲートのパターンのレジスト膜
Ｒ４を形成する。

【００４９】次に、レジスト膜Ｒ４をマスクとしてＲＩ
Ｅなどのエッチングを施して、タングステンシリサイド
層３４、ポリシリコン層（３２，３３）、中間絶縁膜２
２、フローティングゲート接続用層３１ａおよびフロー
ティングゲート用層３０を順にパターン加工し、図２に
示すように、ポリシリコン層（３２ａ，３３ａ）および
タングステンシリサイド層３４ａの積層体であるポリサ
イド構造のビット線側選択ゲート３５と、ビット線側選
択ゲート用接続孔Ｃ_BSG を介してビット線側選択ゲート
３５に接続するフローティングゲート接続層３１ｂおよ
びフローティングゲート３０ａとする。以降の工程とし
ては、例えば酸化シリコンなどの層間絶縁膜を形成し、
ビットコンタクトなどのコンタクトを開口してビット線
などの上層配線を形成し、所望の半導体不揮発性記憶装
置を形成する。

【００５０】上記の本実施形態の半導体不揮発性記憶装
置においては、個々の選択トランジスタ毎に分離された
第１導電層の上層に形成された第２導電層が各第１導電
層に接続しており、第２導電層と第３導電層が選択トラ
ンジスタ領域の周辺領域において中間絶縁膜に形成され
た開口部を介して接続されているので、第３導電層と第
２導電層は、選択トランジスタ領域の周辺領域において
一箇所で接続すれば十分であり、第３導電層と第１導電
層を個々に接続する必要がなくなる。上記の構造におい
ては、個々の選択トランジスタにおいては中間絶縁膜が
残されたままの構造となるので、図１１（ａ）に示すよ
うに選択ゲートパターンのレジスト膜の形成時に合わせ
ずれを生じても、エッチングが中間絶縁膜で一度停止
し、続いて行われるエッチングにより第２導電層と第１
導電層がエッチング加工される。このとき、合わせずれ
を起こした場合には第２導電層の膜厚の分ポリシリコン
の厚さが異なる領域をエッチングする必要があるが、例
えば２５０ｎｍの膜厚の第１導電層（フローティングゲ
ート）３０ａに対して第２導電層（フローティングゲー
ト接続層）３１ｂの膜厚は１００ｎｍと薄く形成するの
で、相対的な膜厚の差は小さく、これにより半導体基板
がエッチングされてしまうことはなく、選択ゲートを最
小設計寸法で設計して選択トランジスタのゲート長を短
くすることができ、さらなる高集積化が可能となる。

【００５１】また、上記の実施形態においては、図１２
に示すように、ビット線側選択ゲートのパターンとして
は、フローティングゲート接続層３１ａよりも広くして
もよい。フローティングゲート接続層３１ａは、個々の
フローティングゲート３０ａに接続して、ビット線側選
択ゲート用接続孔Ｃ_BSG を介してビット線側選択ゲート
３５に接続していれば、そのパターンに制限はない。

【００５２】第２実施形態 本実施形態に係る半導体装置について、図面を参照して
説明する。図１３は本実施形態に係る半導体不揮発性記
憶装置の平面図である。本実施形態に係る半導体不揮発
性記憶装置は、第１実施形態に係る半導体不揮発性記憶
装置とほぼ同様であるが、メモリトランジスタＭＴが複
数個直列に接続された２本のＮＡＮＤ列が１つのビット
コンタクトＢＣを共有するシェアードビットライン構造
となっている。２本のＮＡＮＤストリングの内、どちら
を選択するかを決めるために、ビット線側には選択トラ
ンジスタ（ＢＳＧａ，ＢＳＧｂ）が２つ直列につなげら
れており、１つのＮＡＮＤ列について一方の選択トラン
ジスタがデプレッション型トランジスタＤＴとなってい
る。選択トランジスタ（ＢＳＧａ，ＢＳＧｂ）のどちら
かを選択することで、それぞれに対応するＮＡＮＤ列を
選択することが可能となっている。

【００５３】上記の構造の半導体不揮発性記憶装置にお
いては、フローティングゲート接続用層を図１３中のパ
ターンＰ１に沿ってパターン形成し、後工程で２本の選
択トランジスタのパターン（Ｐ２ａ，Ｐ２ｂ）に沿って
ビット線側選択ゲートを加工することで、第１実施形態
を同様に製造することができる。

【００５４】上記のシェアードビットライン構造の場
合、従来のような選択ゲートの中に接続孔を設ける方法
では、ビット側とソース側の合わせて３本の選択トラン
ジスタのそれぞれが２Ｆ（Ｆは最小設計寸法）必要とな
るので、選択トランジスタだけで６Ｆの長さが必要とな
るが、本実施形態においては、フローティングゲート接
続層を介して選択ゲートとフローティングゲートを接続
するので、３本の選択トランジスタで３Ｆの長さとな
り、さらに高集積化が可能となる。

【００５５】本発明は、上記の実施の形態に限定されな
い。例えば、フローティングゲート（第１導電層）、フ
ローティングゲート接続層（第２導電層）あるいは選択
ゲート（第３導電層）は、それぞれ単層構成でも多層構
成でもよい。また、記憶装置としてはＮＡＮＤ型に限定
されず、例えばＤＩＮＯＲ型にも適用可能である。その
他、本発明の要旨を逸脱しない範囲で種々の変更を行う
ことができる。

【００５６】

【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、選択トランジスタのゲート長
を短くしてさらに高集積化が可能な半導体不揮発性記憶
装置を提供することが可能である。

【００５７】また、本発明の半導体不揮発性記憶装置の
製造方法によれば、本発明の半導体不揮発性記憶装置を
容易に製造可能で、選択トランジスタのゲート長を短く
してさらに高集積化が可能な半導体不揮発性記憶装置を
製造することが可能である。

【図面の簡単な説明】

【図１】図１は第１実施形態に係る半導体不揮発性記憶
装置の平面図である。

【図２】図２（ａ）は図１中Ａ−Ａ’における断面図、
図２（ｂ）は図１中Ｂ−Ｂ’における断面図である。

【図３】図３は第１実施形態に係る半導体不揮発性記憶
装置の製造方法においてトレンチ素子分離のパターンの
レジスト膜を形成する工程までの断面図であり、（ａ）
は図１中Ａ−Ａ’、（ｂ）はＢ−Ｂ’における断面図に
相当する。

【図４】図４は図３の続き工程である素子分離用溝の形
成工程までの断面図であり、（ａ）は図１中Ａ−Ａ’、
（ｂ）はＢ−Ｂ’における断面図に相当する。

【図５】図５は図４の続き工程である素子分離絶縁膜の
形成工程までの断面図であり、（ａ）は図１中Ａ−
Ａ’、（ｂ）はＢ−Ｂ’における断面図に相当する。

【図６】図６は図５の続き工程であるフローティングゲ
ート接続用層のパターンのレジスト膜の形成工程までの
断面図であり、（ａ）は図１中Ａ−Ａ’、（ｂ）はＢ−
Ｂ’における断面図に相当する。

【図７】図７は図６の続き工程であるフローティングゲ
ート接続用層のパターン加工工程までの断面図であり、
（ａ）は図１中Ａ−Ａ’、（ｂ）はＢ−Ｂ’における断
面図に相当する。

【図８】図８は図７の続き工程である選択ゲートの一部
となるポリシリコン層の形成工程までの断面図であり、
（ａ）は図１中Ａ−Ａ’、（ｂ）はＢ−Ｂ’における断
面図に相当する。

【図９】図９は図８の続き工程である選択ゲート用接続
孔の開口工程までの断面図であり、（ａ）は図１中Ａ−
Ａ’、（ｂ）はＢ−Ｂ’における断面図に相当する。

【図１０】図１０は図９の続き工程である選択ゲートの
形成工程までの断面図であり、（ａ）は図１中Ａ−
Ａ’、（ｂ）はＢ−Ｂ’における断面図に相当する。

【図１１】図１１は選択ゲートパターンのレジスト膜が
合わせずれを生じた場合の（ａ）選択ゲートパターンの
レジスト膜の形成工程まで、（ｂ）選択ゲートのパター
ン加工工程までを示す断面図である。

【図１２】図１２はフローティングゲート接続層よりも
選択ゲートのパターンが広い場合の断面図である。

【図１３】図１３は第２実施形態に係る半導体不揮発性
記憶装置の平面図である。

【図１４】図１４は従来例に係る半導体不揮発性記憶装
置の平面図である。

【図１５】図１５（ａ）は図１４中Ｃ−Ｃ’における断
面図、図１５（ｂ）は図１４中Ｄ−Ｄ’における断面図
である。

【図１６】図１６は従来例に係る半導体不揮発性記憶装
置の製造方法においてトレンチ素子分離のパターンのレ
ジスト膜を形成する工程までの断面図であり、（ａ）は
図１中Ｃ−Ｃ’、（ｂ）はＤ−Ｄ’における断面図に相
当する。

【図１７】図１７は図１６の続き工程である素子分離用
溝の形成工程までの断面図であり、（ａ）は図１４中Ｃ
−Ｃ’、（ｂ）はＤ−Ｄ’における断面図に相当する。

【図１８】図１８は図１７の続き工程である素子分離絶
縁膜の形成工程までの断面図であり、（ａ）は図１４中
Ｃ−Ｃ’、（ｂ）はＤ−Ｄ’における断面図に相当す
る。

【図１９】図１９は図１８の続き工程である選択ゲート
の一部となるポリシリコン層の形成工程までの断面図で
あり、（ａ）は図１４中Ｃ−Ｃ’、（ｂ）はＤ−Ｄ’に
おける断面図に相当する。

【図２０】図２０は図１９の続き工程である選択ゲート
用接続孔の開口パターンのレジスト膜の形成工程までの
断面図であり、（ａ）は図１４中Ｃ−Ｃ’、（ｂ）はＤ
−Ｄ’における断面図に相当する。

【図２１】図２１は図２０の続き工程である選択ゲート
用接続孔の開口工程までの断面図であり、（ａ）は図１
４中Ｃ−Ｃ’、（ｂ）はＤ−Ｄ’における断面図に相当
する。

【図２２】図２２は図２０の続き工程である選択ゲート
の形成工程までの断面図であり、（ａ）は図１４中Ｃ−
Ｃ’、（ｂ）はＤ−Ｄ’における断面図に相当する。

【図２３】図２３は選択ゲートパターンのレジスト膜が
合わせずれを生じた場合の（ａ）選択ゲートパターンの
レジスト膜の形成工程まで、（ｂ）選択ゲートのパター
ン加工工程まで、（ｃ）フローティングゲートのパター
ン加工工程までを示す断面図である。

【図２４】図２４はメモリトランジスタ領域における図
１４中Ｃ−Ｃと平行な面における断面図である。

【符号の説明】

１０…半導体基板、２０…ゲート絶縁膜、２１…素子分
離絶縁膜、２２，２２ａ…中間絶縁膜、３０…フローテ
ィングゲート用層、３０ａ…フローティングート、３
１，３１ａ…フローティングート接続用層、３１ｂ…フ
ローティングート接続層、３２，３２ａ，３３，３３ａ
…ポリシリコン層、３４，３４ａ…タングステンシリサ
イド層、３５…選択ゲート、Ｃ_BSG ，Ｃ_SSG …選択ゲー
ト接続孔、ＢＳＧ，ＳＳＧ…選択ゲート、ＷＬ１〜１６
…ワード線、ＳＬ…ソース線、ＡＲ…活性領域、ＳＴＩ
…トレンチ素子分離領域、ＢＣ…ビットコンタクト、Ｂ
ＳＴ，ＳＳＴ…選択トランジスタ、ＭＴ…メモリトラン
ジスタ、ＦＧ…フローティングゲート、Ｔ…素子分離用
溝、ＤＴ…デプレッション型トランジスタ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】フローティングゲートを有するメモリトラ
   ンジスタと、当該メモリトランジスタを選択するための
   選択トランジスタとを有する半導体不揮発性記憶装置で
   あって、 チャネル形成領域を有する半導体基板の選択トランジス
   タ領域において、 前記チャネル形成領域の上層に形成されたゲート絶縁膜
   と、 前記ゲート絶縁膜の上層に前記選択トランジスタ毎に分
   離して形成された第１導電層と、 前記第１導電層の上層に形成された第２導電層と、 前記第２導電層の上層に形成された中間絶縁膜と、 前記中間絶縁膜の上層に形成された第３導電層と、 前記第１導電層の両側部における前記半導体基板中にお
   いて前記チャネル形成領域に接続して形成されたソース
   ・ドレイン領域とを有し、 前記第２導電層と前記第３導電層が前記選択トランジス
   タ領域の周辺領域において接続されている 半導体不揮発性記憶装置。
2. 【請求項２】前記選択トランジスタ領域の周辺領域にお
   いて前記中間絶縁膜に開口部が形成されており、当該開
   口部により前記第２導電層と前記第３導電層が接続され
   ている請求項１記載の半導体不揮発性記憶装置。
3. 【請求項３】前記選択トランジスタが複数個隣接して形
   成されており、 前記隣接する複数個の選択トランジスタ間で前記第２導
   電層が接続され、 前記隣接する複数個の選択トランジスタ間で前記第３導
   電層が接続されている請求項１記載の半導体不揮発性記
   憶装置。
4. 【請求項４】前記半導体基板に素子分離用溝が形成され
   ており、 前記素子分離用溝内に絶縁体が埋め込まれて素子分離絶
   縁膜が形成されている請求項１記載の半導体不揮発性記
   憶装置。
5. 【請求項５】前記素子分離用溝が前記第１導電層に対し
   て自己整合的に形成されている請求項４記載の半導体不
   揮発性記憶装置。
6. 【請求項６】前記第１導電層よりも前記第２導電層の膜
   厚の方が薄く形成されている請求項１記載の半導体不揮
   発性記憶装置。
7. 【請求項７】フローティングゲートを有するメモリトラ
   ンジスタと、当該メモリトランジスタを選択するための
   選択トランジスタとを有する半導体不揮発性記憶装置の
   製造方法であって、 チャネル形成領域を有する半導体基板の選択トランジス
   タ形成領域において、 前記チャネル形成領域の上層にゲート絶縁膜を形成する
   工程と、 前記ゲート絶縁膜の上層に第１導電層を形成する工程
   と、 前記第１導電層の上層に第２導電層を形成する工程と、 前記第２導電層の上層に中間絶縁膜を形成する工程と、 前記選択トランジスタ形成領域の周辺領域において第２
   導電層と接続するように、前記選択トランジスタ形成領
   域において前記中間絶縁膜の上層に第３導電層を形成す
   る工程と、 前記第１導電層の両側部における前記半導体基板中にお
   いて前記チャネル形成領域に接続してソース・ドレイン
   領域を形成する工程とを有する半導体不揮発性記憶装置
   の製造方法。
8. 【請求項８】前記中間絶縁膜を形成する工程の後、前記
   第３導電層を形成する工程の前に、前記選択トランジス
   タ形成領域の周辺領域において前記中間絶縁膜に開口部
   を形成する工程をさらに有し、 前記第３導電層を形成する工程においては、前記開口部
   により前記第２導電層と前記第３導電層が接続するよう
   に形成する請求項７記載の半導体不揮発性記憶装置の製
   造方法。
9. 【請求項９】前記選択トランジスタを複数個隣接して形
   成し、 第２導電層を形成する工程においては、前記隣接する複
   数個の選択トランジスタ間で接続するように形成し、 第３導電層を形成する工程においては、前記隣接する複
   数個の選択トランジスタ間で接続するように形成する 請求項７記載の半導体不揮発性記憶装置の製造方法。
10. 【請求項１０】前記第１導電層を形成する工程の後、前
    記第２導電層を形成する工程の前に、前記第１導電層の
    パターンに沿って前記半導体基板に素子分離用溝を形成
    する工程と、前記素子分離用溝を絶縁体で埋め込んで素
    子分離用絶縁膜を形成する工程とをさらに有する請求項
    ７記載の半導体不揮発性記憶装置の製造方法。
11. 【請求項１１】前記素子分離用絶縁膜を形成する工程
    が、前記素子分離用溝を埋め込んで全面に絶縁体を形成
    する工程と、前記素子分離用溝の外部の絶縁体を除去す
    る工程とを含む請求項１０記載の半導体不揮発性記憶装
    置の製造方法。
12. 【請求項１２】前記第２導電層を形成する工程において
    は、前記第１導電層よりも薄く形成する請求項７記載の
    半導体不揮発性記憶装置の製造方法。