JP2000223663A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000223663A JP2000223663A JP11024705A JP2470599A JP2000223663A JP 2000223663 A JP2000223663 A JP 2000223663A JP 11024705 A JP11024705 A JP 11024705A JP 2470599 A JP2470599 A JP 2470599A JP 2000223663 A JP2000223663 A JP 2000223663A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ペアトランジスタのような電気的性能の揃っ
たトランジスタを歩留まり良く製造可能にした半導体装
置を提供する。 【解決手段】 第１のトランジスタ４Ａと第２のトラン
ジスタ４Ｂとが同一の電気的性能を備えるように構成し
た半導体装置において、前記第１のトランジスタ４Ａと
第２のトランジスタ４Ｂ間に、前記第１のトランジスタ
４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１
に並列にダミーゲート４Ｄ２を配置すると共に、前記第
１のトランジスタ４Ａのゲート１と第２のトランジスタ
４Ｂのゲート１１と前記ダミーゲート４Ｄ２とを連続的
に等間隔になるように配置したことを特徴とする。
たトランジスタを歩留まり良く製造可能にした半導体装
置を提供する。 【解決手段】 第１のトランジスタ４Ａと第２のトラン
ジスタ４Ｂとが同一の電気的性能を備えるように構成し
た半導体装置において、前記第１のトランジスタ４Ａと
第２のトランジスタ４Ｂ間に、前記第１のトランジスタ
４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１
に並列にダミーゲート４Ｄ２を配置すると共に、前記第
１のトランジスタ４Ａのゲート１と第２のトランジスタ
４Ｂのゲート１１と前記ダミーゲート４Ｄ２とを連続的
に等間隔になるように配置したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
マスクパターン及び半導体装置のレイアウト方法に係わ
り、特に、ペアトランジスタのような電気的性能の揃っ
たトランジスタを歩留まり良く製造可能にした半導体装
置とそのマスクパターン及び半導体装置のレイアウト方
法に関する。
マスクパターン及び半導体装置のレイアウト方法に係わ
り、特に、ペアトランジスタのような電気的性能の揃っ
たトランジスタを歩留まり良く製造可能にした半導体装
置とそのマスクパターン及び半導体装置のレイアウト方
法に関する。
【０００２】
【従来の技術】回路特性を満足するようにマスクパター
ンを作成しても、実際に基板上にパターンニングしたと
きの出来上がりは、プロセスの製造時のばらつきが発生
してしまうと、期待どおりの電気的性能が得られないこ
とがある。例えば、ゲートチャネル長Ｌとゲートチャネ
ル幅Ｗを回路図と同じにマスクを作ったとしても、プロ
セスの製造時のばらつきやコンタクトの目ずれ等によ
り、マスクデータとは異なることがある。特に、微少な
電流を扱っているセンスアンプ部等では、出来上がりの
違いにより対称に構成されるトランジスタの電流量のバ
ランスがくずれ、特性の悪化や不良の原因ともなり得
る。そこで、プロセスの製造時のばらつきを考慮し、出
来上がりを予測した上でのマスク設計が必要である。
ンを作成しても、実際に基板上にパターンニングしたと
きの出来上がりは、プロセスの製造時のばらつきが発生
してしまうと、期待どおりの電気的性能が得られないこ
とがある。例えば、ゲートチャネル長Ｌとゲートチャネ
ル幅Ｗを回路図と同じにマスクを作ったとしても、プロ
セスの製造時のばらつきやコンタクトの目ずれ等によ
り、マスクデータとは異なることがある。特に、微少な
電流を扱っているセンスアンプ部等では、出来上がりの
違いにより対称に構成されるトランジスタの電流量のバ
ランスがくずれ、特性の悪化や不良の原因ともなり得
る。そこで、プロセスの製造時のばらつきを考慮し、出
来上がりを予測した上でのマスク設計が必要である。
【０００３】以下に、具体的な問題点を述べる。製造プ
ロセスにおいて、トランジスタの能力差が変動し、劣化
または不良となるトランジスタが発生することがある。
特に、微少な電流を扱っているセンスアンプ部等では、
出来上がりの違いにより対称に構成されるトランジスタ
の電流量のバランスがくずれ、特性の悪化や不良の原因
となり得ることがある。上記のようなトランジスタの構
成をもつ半導体装置において、特にゲートを奇数本に分
割せざるを得ない場合については、以下のような問題も
出てくる。
ロセスにおいて、トランジスタの能力差が変動し、劣化
または不良となるトランジスタが発生することがある。
特に、微少な電流を扱っているセンスアンプ部等では、
出来上がりの違いにより対称に構成されるトランジスタ
の電流量のバランスがくずれ、特性の悪化や不良の原因
となり得ることがある。上記のようなトランジスタの構
成をもつ半導体装置において、特にゲートを奇数本に分
割せざるを得ない場合については、以下のような問題も
出てくる。
【０００４】対称な構造を持ち、等しい能力を要求され
るトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６
のように、マスクパターン上１本のゲートで形成したと
き、図５のようにドレインを内側にした場合と、図６の
ようにソースを共通にした場合において、コンタクトの
目ずれが起こった時に、ゲートチャネルからコンタクト
までの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース
側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側の
コンタクトからドレイン側のコンタクトまでの距離はＤ
ｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じである
が、例えば、ソースからドレインへ流れる距離Ｄｉｓ１
に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流
量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４
と差が生じる。
るトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６
のように、マスクパターン上１本のゲートで形成したと
き、図５のようにドレインを内側にした場合と、図６の
ようにソースを共通にした場合において、コンタクトの
目ずれが起こった時に、ゲートチャネルからコンタクト
までの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース
側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側の
コンタクトからドレイン側のコンタクトまでの距離はＤ
ｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じである
が、例えば、ソースからドレインへ流れる距離Ｄｉｓ１
に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流
量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４
と差が生じる。
【０００５】特に、図７のように対称な構造を持ち、互
いに電流値の差によって動作する回路の場合、誤動作の
原因となる。また、出来上がりのゲートチャネル幅は、
マスク設計値に対して熱拡散時に拡散層に絶縁層が入り
込む製造プロセス上のばらつき量（ΔＷ）が生じる為、
マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）とな
る。実際マスク設計を行う際には、設計精度を上げる為
に絶縁層が入り込む量ΔＷを考慮してマスクパターンに
その値を加えて作成しているが、熱拡散時に生じる絶縁
層の入り込み量ΔＷは微妙に違ってくる為、設計時に考
慮した値ΔＷに対するばらつきが出るのは避けられな
い。
いに電流値の差によって動作する回路の場合、誤動作の
原因となる。また、出来上がりのゲートチャネル幅は、
マスク設計値に対して熱拡散時に拡散層に絶縁層が入り
込む製造プロセス上のばらつき量（ΔＷ）が生じる為、
マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）とな
る。実際マスク設計を行う際には、設計精度を上げる為
に絶縁層が入り込む量ΔＷを考慮してマスクパターンに
その値を加えて作成しているが、熱拡散時に生じる絶縁
層の入り込み量ΔＷは微妙に違ってくる為、設計時に考
慮した値ΔＷに対するばらつきが出るのは避けられな
い。
【０００６】設計時に考慮した値ΔＷに対してのばらつ
きが大きいほど、ゲート分割数に比例して期待するチャ
ネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の
差が生じることになる。したがって、上記の対称なトラ
ンジスタにおいて、互のゲート分割数が異なる場合、出
来上がり上のチャネル幅に差が生じ、能力にも差がでて
くることになる。
きが大きいほど、ゲート分割数に比例して期待するチャ
ネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の
差が生じることになる。したがって、上記の対称なトラ
ンジスタにおいて、互のゲート分割数が異なる場合、出
来上がり上のチャネル幅に差が生じ、能力にも差がでて
くることになる。
【０００７】また、チップ内において同じ間隔で密にゲ
ートがアレイされるアレイ部とゲートがアレイ部に比べ
疎に配置される周辺との疎密の差により、内側と外側で
出来上がり値が違ってくる。疎の部分と密の部分では、
露光の時に光の回り込みや反射の状況によって、出来上
がり寸法がばらつく。
ートがアレイされるアレイ部とゲートがアレイ部に比べ
疎に配置される周辺との疎密の差により、内側と外側で
出来上がり値が違ってくる。疎の部分と密の部分では、
露光の時に光の回り込みや反射の状況によって、出来上
がり寸法がばらつく。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ペアトランジスタ
のような電気的性能の揃ったトランジスタを高精度に、
且つ、歩留まり良く製造可能にした新規な半導体装置と
そのマスクパターン及び半導体装置のレイアウト方法を
提供するものである。
した従来技術の欠点を改良し、特に、ペアトランジスタ
のような電気的性能の揃ったトランジスタを高精度に、
且つ、歩留まり良く製造可能にした新規な半導体装置と
そのマスクパターン及び半導体装置のレイアウト方法を
提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、第１のトランジスタと第２のト
ランジスタとが同一の電気的性能を備えるように構成し
た半導体装置において、前記第１のトランジスタと第２
のトランジスタ間に、前記第１のトランジスタのゲート
と第２のトランジスタのゲートに並列にダミーゲートを
配置すると共に、前記第１のトランジスタのゲートと第
２のトランジスタのゲートと前記ダミーゲートとを連続
的に等間隔になるように配置したことを特徴とするもの
であり、又、第２態様は、前記第１のトランジスタは、
ダミーゲートで挟まれるように配置され、前記第２のト
ランジスタも、ダミーゲートで挟まれるように配置さ
れ、且つ、前記第１のトランジスタのゲートと第２のト
ランジスタのゲートとダミーゲートとは連続的に等間隔
になるように配置したことを特徴とするものであり、
又、第３態様は、前記第１のトランジスタのゲートの形
状と第２のトランジスタのゲートの形状と前記ダミーゲ
ートの形状とは、同一寸法で同一形状、且つ、同一の材
料で形成されていることを特徴とするものであり、又、
第４態様は、前記第１のトランジスタと第２のトランジ
スタとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されていることを特徴とするものであり、
又、第５態様は、前記第１のトランジスタのゲート及び
第２のトランジスタのゲートは２分割若しくは３分割さ
れていることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、第１のトランジスタと第２のト
ランジスタとが同一の電気的性能を備えるように構成し
た半導体装置において、前記第１のトランジスタと第２
のトランジスタ間に、前記第１のトランジスタのゲート
と第２のトランジスタのゲートに並列にダミーゲートを
配置すると共に、前記第１のトランジスタのゲートと第
２のトランジスタのゲートと前記ダミーゲートとを連続
的に等間隔になるように配置したことを特徴とするもの
であり、又、第２態様は、前記第１のトランジスタは、
ダミーゲートで挟まれるように配置され、前記第２のト
ランジスタも、ダミーゲートで挟まれるように配置さ
れ、且つ、前記第１のトランジスタのゲートと第２のト
ランジスタのゲートとダミーゲートとは連続的に等間隔
になるように配置したことを特徴とするものであり、
又、第３態様は、前記第１のトランジスタのゲートの形
状と第２のトランジスタのゲートの形状と前記ダミーゲ
ートの形状とは、同一寸法で同一形状、且つ、同一の材
料で形成されていることを特徴とするものであり、又、
第４態様は、前記第１のトランジスタと第２のトランジ
スタとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されていることを特徴とするものであり、
又、第５態様は、前記第１のトランジスタのゲート及び
第２のトランジスタのゲートは２分割若しくは３分割さ
れていることを特徴とするものである。
【００１０】又、本発明に係わる半導体装置のマスクパ
ターンの第１態様は、第１のトランジスタと第２のトラ
ンジスタとが同一の電気的性能を備えるようにした半導
体装置のマスクパターンにおいて、前記第１のトランジ
スタと第２のトランジスタ間に、前記第１のトランジス
タのゲートと第２のトランジスタのゲートに並列にダミ
ーゲートを配置すると共に、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートと前記ダミーゲー
トとを連続的に等間隔になるように配置することを特徴
とするものであり、又、第２態様は、前記第１のトラン
ジスタのゲートの形状と第２のトランジスタのゲートの
形状と前記ダミーゲートの形状とは、同一寸法で同一形
状であることを特徴とするものである。
ターンの第１態様は、第１のトランジスタと第２のトラ
ンジスタとが同一の電気的性能を備えるようにした半導
体装置のマスクパターンにおいて、前記第１のトランジ
スタと第２のトランジスタ間に、前記第１のトランジス
タのゲートと第２のトランジスタのゲートに並列にダミ
ーゲートを配置すると共に、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートと前記ダミーゲー
トとを連続的に等間隔になるように配置することを特徴
とするものであり、又、第２態様は、前記第１のトラン
ジスタのゲートの形状と第２のトランジスタのゲートの
形状と前記ダミーゲートの形状とは、同一寸法で同一形
状であることを特徴とするものである。
【００１１】又、本発明に係わる半導体装置のレイアウ
ト方法の態様は、第１のトランジスタと第２のトランジ
スタとが同一の電気的性能を備えるようにした半導体装
置のレイアウト方法において、前記第１のトランジスタ
と第２のトランジスタ間に、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートに並列にダミーゲ
ートを配置すると共に、前記第１のトランジスタのゲー
トと第２のトランジスタのゲートと前記ダミーゲートと
を連続的に等間隔になるように配置することを特徴とす
るものである。
ト方法の態様は、第１のトランジスタと第２のトランジ
スタとが同一の電気的性能を備えるようにした半導体装
置のレイアウト方法において、前記第１のトランジスタ
と第２のトランジスタ間に、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートに並列にダミーゲ
ートを配置すると共に、前記第１のトランジスタのゲー
トと第２のトランジスタのゲートと前記ダミーゲートと
を連続的に等間隔になるように配置することを特徴とす
るものである。
【００１２】
【発明の実施の形態】本発明に係わる半導体装置は、第
１のトランジスタと第２のトランジスタとが同一の電気
的性能を備えるように構成した半導体装置において、前
記第１のトランジスタと第２のトランジスタ間に、前記
第１のトランジスタのゲートと第２のトランジスタのゲ
ートに並列にダミーゲートを配置すると共に、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
と前記ダミーゲートとを連続的に等間隔になるように配
置したものである。
１のトランジスタと第２のトランジスタとが同一の電気
的性能を備えるように構成した半導体装置において、前
記第１のトランジスタと第２のトランジスタ間に、前記
第１のトランジスタのゲートと第２のトランジスタのゲ
ートに並列にダミーゲートを配置すると共に、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
と前記ダミーゲートとを連続的に等間隔になるように配
置したものである。
【００１３】
【実施例】以下に、本発明に係わる半導体装置とそのマ
スクパターン及び半導体装置のレイアウト方法の具体例
を図面を参照しながら詳細に説明する。図１，図２は、
本発明に係わる半導体装置とそのマスクパターン及び半
導体装置のレイアウト方法の具体例の構造を示す図であ
って、これらの図には、第１のトランジスタ４Ａと第２
のトランジスタ４Ｂとが同一の電気的性能を備えるよう
に構成した半導体装置において、前記第１のトランジス
タ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトラ
ンジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲ
ート１１に並列にダミーゲート４Ｄ２を配置すると共
に、前記第１のトランジスタ４Ａのゲート１と第２のト
ランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２
とを連続的に等間隔になるように配置した半導体装置が
示され、又、前記第１のトランジスタ４Ａは、ダミーゲ
ート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第
２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３
で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ
４Ｂとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されている半導体装置が示されている。
スクパターン及び半導体装置のレイアウト方法の具体例
を図面を参照しながら詳細に説明する。図１，図２は、
本発明に係わる半導体装置とそのマスクパターン及び半
導体装置のレイアウト方法の具体例の構造を示す図であ
って、これらの図には、第１のトランジスタ４Ａと第２
のトランジスタ４Ｂとが同一の電気的性能を備えるよう
に構成した半導体装置において、前記第１のトランジス
タ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトラ
ンジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲ
ート１１に並列にダミーゲート４Ｄ２を配置すると共
に、前記第１のトランジスタ４Ａのゲート１と第２のト
ランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２
とを連続的に等間隔になるように配置した半導体装置が
示され、又、前記第１のトランジスタ４Ａは、ダミーゲ
ート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第
２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３
で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ
４Ｂとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されている半導体装置が示されている。
【００１４】以下に、本発明を更に詳細に説明する。図
１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配
置である。トランジスタ４Ａのチャネルは２分割されて
おり、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ
〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同
様に、トランジスタ４Ｂのチャネルも２分割されてお
り、トランジスタ４Ｂのチャネルからコンタクトまでの
距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配
置である。トランジスタ４Ａのチャネルは２分割されて
おり、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ
〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同
様に、トランジスタ４Ｂのチャネルも２分割されてお
り、トランジスタ４Ｂのチャネルからコンタクトまでの
距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
【００１５】ペアトランジスタ４Ａの左右にはゲート
１，２と同一形状、同一材質で形成されたダミーゲート
４Ｄ１と４Ｄ２が配置されている。同様にペアトランジ
スタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置
されている。トランジスタ４Ａ，４Ｂのゲートの間隔、
トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔
は全て同一寸法であって、等間隔に、トランジスタのゲ
ートとダミーゲートが配列されている。
１，２と同一形状、同一材質で形成されたダミーゲート
４Ｄ１と４Ｄ２が配置されている。同様にペアトランジ
スタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置
されている。トランジスタ４Ａ，４Ｂのゲートの間隔、
トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔
は全て同一寸法であって、等間隔に、トランジスタのゲ
ートとダミーゲートが配列されている。
【００１６】更に、ダミーゲート４Ｄ１〜４Ｄ３の電極
引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３と
ペアトランジスタ４Ａ，４Ｂで同一になっている。図５
はペアトランジスタ５Ａ，５Ｂがそれぞれ３分割されて
いる例を示している。トランジスタ５Ａのチャネルから
コンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはす
べて同一距離で配置されている。同様に、トランジスタ
５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ
〜Ｄｉｓ５６ｂはすべて同一である。
引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３と
ペアトランジスタ４Ａ，４Ｂで同一になっている。図５
はペアトランジスタ５Ａ，５Ｂがそれぞれ３分割されて
いる例を示している。トランジスタ５Ａのチャネルから
コンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはす
べて同一距離で配置されている。同様に、トランジスタ
５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ
〜Ｄｉｓ５６ｂはすべて同一である。
【００１７】ペアトランジスタ５Ａの左右にはゲート２
１，２２，２３と同一形状、且つ、同一材質で形成され
たダミーゲート５Ｄ１と５Ｄ２が配置されている。同様
にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２
と５Ｄ３が配置されている。トランジスタ５Ａ，５Ｂの
ゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミ
ーゲートの間隔は全て同一寸法であって、この場合も、
等間隔に、トランジスタのゲートとダミーゲートが配列
されている。
１，２２，２３と同一形状、且つ、同一材質で形成され
たダミーゲート５Ｄ１と５Ｄ２が配置されている。同様
にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２
と５Ｄ３が配置されている。トランジスタ５Ａ，５Ｂの
ゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミ
ーゲートの間隔は全て同一寸法であって、この場合も、
等間隔に、トランジスタのゲートとダミーゲートが配列
されている。
【００１８】更に、ダミーゲート５Ｄ１〜５Ｄ３の電極
引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３と
ペアトランジスタ５Ａ，５Ｂで同一になっている。この
ように構成した半導体装置において、図１のトランジス
タ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４
１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルから
コンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、
図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１
ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代
わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６
ｂのように表す。
引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３と
ペアトランジスタ５Ａ，５Ｂで同一になっている。この
ように構成した半導体装置において、図１のトランジス
タ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４
１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルから
コンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、
図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１
ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代
わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６
ｂのように表す。
【００１９】図１では、トランジスタのチャネルゲート
を２分割しているので、ドレインをソースの間に挟むよ
うな構成になっており、プロセス上コンタクトの目ずれ
が起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４
２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４
３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。図
２では、トランジスタのチャネルゲートを３分割にして
いるが、ソース・ドレインの配置方向を揃えているの
で、プロセスの製造時のばらつきが生じたとしても全体
に流れる電流の量を等しくすることが可能となる。
を２分割しているので、ドレインをソースの間に挟むよ
うな構成になっており、プロセス上コンタクトの目ずれ
が起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４
２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４
３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。図
２では、トランジスタのチャネルゲートを３分割にして
いるが、ソース・ドレインの配置方向を揃えているの
で、プロセスの製造時のばらつきが生じたとしても全体
に流れる電流の量を等しくすることが可能となる。
【００２０】また、上記の対称な構造を持つＴｒにおい
て、互いのゲート分割数を同じくすることは必須であ
る。図３の表１〜６を用いて説明すると、例えば想定す
る入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期
待値Ｗに０．２μｍを加えたマスクパターン［各表内
（ａ）］を作成したとする。拡散プロセスで（ｂ）のば
らつき量ΔＷが生じたとすると、１本のゲート当たりの
出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲート
のトータルのチャネル幅Ｗ値は（ｄ）に示す通りとな
る。拡散の結果、想定通りのΔＷを得られれば、表１，
表２のようにゲートの分割数を増やしてもほぼ期待通り
の結果が得られていることが分かる。
て、互いのゲート分割数を同じくすることは必須であ
る。図３の表１〜６を用いて説明すると、例えば想定す
る入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期
待値Ｗに０．２μｍを加えたマスクパターン［各表内
（ａ）］を作成したとする。拡散プロセスで（ｂ）のば
らつき量ΔＷが生じたとすると、１本のゲート当たりの
出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲート
のトータルのチャネル幅Ｗ値は（ｄ）に示す通りとな
る。拡散の結果、想定通りのΔＷを得られれば、表１，
表２のようにゲートの分割数を増やしてもほぼ期待通り
の結果が得られていることが分かる。
【００２１】しかし、想定入り込み量に対し、製造上の
ばらつきから期待するΔＷに誤差が生じると、表３〜表
６のようにゲート分割数が増える程、期待するマスクパ
ターンの結果を得られないことが分かる。ゲート分割に
も期待するマスク設計値Ｗを得るためには、限界がある
ということである。表中に示す値は、データ作成時の最
小寸法を現在使用しているプロセスの最小値＝０．０２
μｍとしている。ドレイン側の拡散層容量を小さくする
ことを考慮すれば、２本以上の分割が望ましく、また、
出来上がりＷ値が期待Ｗ値に近くなることを考慮すれ
ば、ゲートの分割数も２〜３本程度に抑える必要がある
ことがわかる。
ばらつきから期待するΔＷに誤差が生じると、表３〜表
６のようにゲート分割数が増える程、期待するマスクパ
ターンの結果を得られないことが分かる。ゲート分割に
も期待するマスク設計値Ｗを得るためには、限界がある
ということである。表中に示す値は、データ作成時の最
小寸法を現在使用しているプロセスの最小値＝０．０２
μｍとしている。ドレイン側の拡散層容量を小さくする
ことを考慮すれば、２本以上の分割が望ましく、また、
出来上がりＷ値が期待Ｗ値に近くなることを考慮すれ
ば、ゲートの分割数も２〜３本程度に抑える必要がある
ことがわかる。
【００２２】図４のチャネルポリシリの配置本数と出来
上がりチャネル長からもわかるように、出来上がりのΔ
Ｌの変化量をカバーする為にもペアトランジスタを２〜
３分割としてダミーゲートを少なくとも１本以上設ける
ことが必要である。従って、上記した本発明の半導体装
置を形成するために、本発明の半導体装置のマスクパタ
ーンは、第１のトランジスタと第２のトランジスタとが
同一の電気的性能を備えるようにした半導体装置のマス
クパターンにおいて、前記第１のトランジスタと第２の
トランジスタ間に、前記第１のトランジスタのゲートと
第２のトランジスタのゲートに並列にダミーゲートを配
置すると共に、前記第１のトランジスタのゲートと第２
のトランジスタのゲートと前記ダミーゲートとを連続的
に等間隔になるように配置することを特徴とするもので
あり、又、前記第１のトランジスタのゲートの形状と第
２のトランジスタのゲートの形状と前記ダミーゲートの
形状とは、同一寸法で同一形状であることを特徴とする
ものである。
上がりチャネル長からもわかるように、出来上がりのΔ
Ｌの変化量をカバーする為にもペアトランジスタを２〜
３分割としてダミーゲートを少なくとも１本以上設ける
ことが必要である。従って、上記した本発明の半導体装
置を形成するために、本発明の半導体装置のマスクパタ
ーンは、第１のトランジスタと第２のトランジスタとが
同一の電気的性能を備えるようにした半導体装置のマス
クパターンにおいて、前記第１のトランジスタと第２の
トランジスタ間に、前記第１のトランジスタのゲートと
第２のトランジスタのゲートに並列にダミーゲートを配
置すると共に、前記第１のトランジスタのゲートと第２
のトランジスタのゲートと前記ダミーゲートとを連続的
に等間隔になるように配置することを特徴とするもので
あり、又、前記第１のトランジスタのゲートの形状と第
２のトランジスタのゲートの形状と前記ダミーゲートの
形状とは、同一寸法で同一形状であることを特徴とする
ものである。
【００２３】
【発明の効果】本発明に係わる半導体装置とそのマスク
パターン及び半導体装置のレイアウト方法は、上述のよ
うに構成したので、プロセスの製造時のばらつきが発生
しても設計期待値が得られる。
パターン及び半導体装置のレイアウト方法は、上述のよ
うに構成したので、プロセスの製造時のばらつきが発生
しても設計期待値が得られる。
【図１】本発明の係わる半導体装置のレイアウトの一例
を示す図である。
を示す図である。
【図２】本発明に係わる半導体装置のレイアウトの他の
例を示す図である。
例を示す図である。
【図３】ゲートの本数により出来上がり寸法に差が出る
状態を示した図表である。
状態を示した図表である。
【図４】ゲートの本数と出来上がり寸法との一例を示し
た図である。
た図である。
【図５】従来例の半導体装置のレイアウトを示す図であ
る。
る。
【図６】従来例の半導体装置の他のレイアウトを示す図
である。
である。
【図７】従来の問題を説明するための回路例を示す図で
ある。
ある。
４Ａ，４Ｂ トランジスタ １，２，１１，１２ ゲート ４Ｄ１，４Ｄ２，４Ｄ３ ダミーゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月２９日（１９９９．１１．
２９）
２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、ペアトランジスタのような電気的性能の揃っ
たトランジスタを歩留まり良く製造可能にした半導体装
置に関する。
り、特に、ペアトランジスタのような電気的性能の揃っ
たトランジスタを歩留まり良く製造可能にした半導体装
置に関する。
【０００２】
【従来の技術】回路特性を満足するようにマスクパター
ンを作成しても、実際に基板上にパターンニングしたと
きの出来上がりは、プロセスの製造時のばらつきが発生
してしまうと、期待どおりの電気的性能が得られないこ
とがある。例えば、ゲートチャネル長Ｌとゲートチャネ
ル幅Ｗを回路図と同じにマスクを作ったとしても、プロ
セスの製造時のばらつきやコンタクトの目ずれ等によ
り、マスクデータとは異なることがある。特に、微少な
電流を扱っているセンスアンプ部等では、出来上がりの
違いにより対称に構成されるトランジスタの電流量のバ
ランスがくずれ、特性の悪化や不良の原因ともなり得
る。そこで、プロセスの製造時のばらつきを考慮し、出
来上がりを予測した上でのマスク設計が必要である。
ンを作成しても、実際に基板上にパターンニングしたと
きの出来上がりは、プロセスの製造時のばらつきが発生
してしまうと、期待どおりの電気的性能が得られないこ
とがある。例えば、ゲートチャネル長Ｌとゲートチャネ
ル幅Ｗを回路図と同じにマスクを作ったとしても、プロ
セスの製造時のばらつきやコンタクトの目ずれ等によ
り、マスクデータとは異なることがある。特に、微少な
電流を扱っているセンスアンプ部等では、出来上がりの
違いにより対称に構成されるトランジスタの電流量のバ
ランスがくずれ、特性の悪化や不良の原因ともなり得
る。そこで、プロセスの製造時のばらつきを考慮し、出
来上がりを予測した上でのマスク設計が必要である。
【０００３】以下に、具体的な問題点を述べる。製造プ
ロセスにおいて、トランジスタの能力差が変動し、劣化
または不良となるトランジスタが発生することがある。
特に、微少な電流を扱っているセンスアンプ部等では、
出来上がりの違いにより対称に構成されるトランジスタ
の電流量のバランスがくずれ、特性の悪化や不良の原因
となり得ることがある。上記のようなトランジスタの構
成をもつ半導体装置において、特にゲートを奇数本に分
割せざるを得ない場合については、以下のような問題も
出てくる。
ロセスにおいて、トランジスタの能力差が変動し、劣化
または不良となるトランジスタが発生することがある。
特に、微少な電流を扱っているセンスアンプ部等では、
出来上がりの違いにより対称に構成されるトランジスタ
の電流量のバランスがくずれ、特性の悪化や不良の原因
となり得ることがある。上記のようなトランジスタの構
成をもつ半導体装置において、特にゲートを奇数本に分
割せざるを得ない場合については、以下のような問題も
出てくる。
【０００４】対称な構造を持ち、等しい能力を要求され
るトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６
のように、マスクパターン上１本のゲートで形成したと
き、図５のようにドレインを内側にした場合と、図６の
ようにソースを共通にした場合において、コンタクトの
目ずれが起こった時に、ゲートチャネルからコンタクト
までの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース
側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側の
コンタクトからドレイン側のコンタクトまでの距離はＤ
ｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じである
が、例えば、ソースからドレインへ流れる距離Ｄｉｓ１
に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流
量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４
と差が生じる。
るトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６
のように、マスクパターン上１本のゲートで形成したと
き、図５のようにドレインを内側にした場合と、図６の
ようにソースを共通にした場合において、コンタクトの
目ずれが起こった時に、ゲートチャネルからコンタクト
までの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース
側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側の
コンタクトからドレイン側のコンタクトまでの距離はＤ
ｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じである
が、例えば、ソースからドレインへ流れる距離Ｄｉｓ１
に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流
量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４
と差が生じる。
【０００５】特に、図７のように対称な構造を持ち、互
いに電流値の差によって動作する回路の場合、誤動作の
原因となる。また、出来上がりのゲートチャネル幅は、
マスク設計値に対して熱拡散時に拡散層に絶縁層が入り
込む製造プロセス上のばらつき量（ΔＷ）が生じる為、
マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）とな
る。実際マスク設計を行う際には、設計精度を上げる為
に絶縁層が入り込む量ΔＷを考慮してマスクパターンに
その値を加えて作成しているが、熱拡散時に生じる絶縁
層の入り込み量ΔＷは微妙に違ってくる為、設計時に考
慮した値ΔＷに対するばらつきが出るのは避けられな
い。
いに電流値の差によって動作する回路の場合、誤動作の
原因となる。また、出来上がりのゲートチャネル幅は、
マスク設計値に対して熱拡散時に拡散層に絶縁層が入り
込む製造プロセス上のばらつき量（ΔＷ）が生じる為、
マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）とな
る。実際マスク設計を行う際には、設計精度を上げる為
に絶縁層が入り込む量ΔＷを考慮してマスクパターンに
その値を加えて作成しているが、熱拡散時に生じる絶縁
層の入り込み量ΔＷは微妙に違ってくる為、設計時に考
慮した値ΔＷに対するばらつきが出るのは避けられな
い。
【０００６】設計時に考慮した値ΔＷに対してのばらつ
きが大きいほど、ゲート分割数に比例して期待するチャ
ネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の
差が生じることになる。したがって、上記の対称なトラ
ンジスタにおいて、互のゲート分割数が異なる場合、出
来上がり上のチャネル幅に差が生じ、能力にも差がでて
くることになる。
きが大きいほど、ゲート分割数に比例して期待するチャ
ネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の
差が生じることになる。したがって、上記の対称なトラ
ンジスタにおいて、互のゲート分割数が異なる場合、出
来上がり上のチャネル幅に差が生じ、能力にも差がでて
くることになる。
【０００７】また、チップ内において同じ間隔で密にゲ
ートがアレイされるアレイ部とゲートがアレイ部に比べ
疎に配置される周辺との疎密の差により、内側と外側で
出来上がり値が違ってくる。疎の部分と密の部分では、
露光の時に光の回り込みや反射の状況によって、出来上
がり寸法がばらつく。
ートがアレイされるアレイ部とゲートがアレイ部に比べ
疎に配置される周辺との疎密の差により、内側と外側で
出来上がり値が違ってくる。疎の部分と密の部分では、
露光の時に光の回り込みや反射の状況によって、出来上
がり寸法がばらつく。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ペアトランジスタ
のような電気的性能の揃ったトランジスタを高精度に、
且つ、歩留まり良く製造可能にした新規な半導体装置を
提供するものである。
した従来技術の欠点を改良し、特に、ペアトランジスタ
のような電気的性能の揃ったトランジスタを高精度に、
且つ、歩留まり良く製造可能にした新規な半導体装置を
提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、トランジスタのゲートは、少な
くとも２分割され、前記分割されたゲートに挟まれるよ
うにドレインが配置され、前記夫々のゲートを挟んで、
前記ドレインに対向するように第１のソース領域と第２
のソース領域とが形成されると共に、前記第１ソース領
域と第２のソース領域とが接続されている第１及び第２
のトランジスタと、前記第１のトランジスタと前記第２
のトランジスタとの間に設けられ、且つ、前記第１のト
ランジスタのゲート及び第２のトランジスタのゲートに
平行になるように設けられた第１のダミーゲートと、前
記第１のトランジスタを挟むように、第１のダミーゲー
トに対向して設けられた第２のダミーゲートと、前記第
２のトランジスタを挟むように、第１のダミーゲートに
対向して設けられた第３のダミーゲートとからなり、前
記第１のトランジスタの分割されたゲートと第２のトラ
ンジスタの分割されたゲートと前記ダミーゲートとが夫
々等間隔になるように配置され、前記トランジスタのゲ
ート、ソース、ドレインの夫々のコンタクトが、ゲート
の長さ方向に直交する何れかの方向にずれて形成された
場合でも、前記第１のトランジスタと第２のトランジス
タとが同一の電気的性能を備えるように構成したことを
特徴とするものであり、又、第２態様は、トランジスタ
のゲートは、少なくとも２分割され、前記分割されたゲ
ートに挟まれるようにドレインが配置され、前記夫々の
ゲートを挟んで、前記ドレインに対向するように第１の
ソース領域と第２のソース領域とが形成されると共に、
前記第１ソース領域と第２のソース領域とが接続されて
いる同一の電気的性能を備える第１及び第２のトランジ
スタと、前記第１のトランジスタと前記第２のトランジ
スタとの間に設けられ、且つ、前記第１のトランジスタ
のゲート及び第２のトランジスタのゲートに平行になる
ように設けられた第１のダミーゲートと、前記第１のト
ランジスタを挟むように、第１のダミーゲートに対向し
て設けられた第２のダミーゲートと、前記第２のトラン
ジスタを挟むように、第１のダミーゲートに対向して設
けられた第３のダミーゲートとからなり、前記第１のト
ランジスタの分割されたゲートと第２のトランジスタの
分割されたゲートと前記ダミーゲートとが夫々等間隔に
なるように配置され、前記トランジスタのゲートとソー
スのコンタクト間の距離と、前記ゲートとドレインのコ
ンタクト間の距離とが異なることを特徴とするものであ
り、又、第３態様は、前記第１のトランジスタのゲート
の形状と第２のトランジスタのゲートの形状と前記ダミ
ーゲートの形状とは、同一寸法で同一形状、且つ、同一
の材料で形成されていることを特徴とするものであり、
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、トランジスタのゲートは、少な
くとも２分割され、前記分割されたゲートに挟まれるよ
うにドレインが配置され、前記夫々のゲートを挟んで、
前記ドレインに対向するように第１のソース領域と第２
のソース領域とが形成されると共に、前記第１ソース領
域と第２のソース領域とが接続されている第１及び第２
のトランジスタと、前記第１のトランジスタと前記第２
のトランジスタとの間に設けられ、且つ、前記第１のト
ランジスタのゲート及び第２のトランジスタのゲートに
平行になるように設けられた第１のダミーゲートと、前
記第１のトランジスタを挟むように、第１のダミーゲー
トに対向して設けられた第２のダミーゲートと、前記第
２のトランジスタを挟むように、第１のダミーゲートに
対向して設けられた第３のダミーゲートとからなり、前
記第１のトランジスタの分割されたゲートと第２のトラ
ンジスタの分割されたゲートと前記ダミーゲートとが夫
々等間隔になるように配置され、前記トランジスタのゲ
ート、ソース、ドレインの夫々のコンタクトが、ゲート
の長さ方向に直交する何れかの方向にずれて形成された
場合でも、前記第１のトランジスタと第２のトランジス
タとが同一の電気的性能を備えるように構成したことを
特徴とするものであり、又、第２態様は、トランジスタ
のゲートは、少なくとも２分割され、前記分割されたゲ
ートに挟まれるようにドレインが配置され、前記夫々の
ゲートを挟んで、前記ドレインに対向するように第１の
ソース領域と第２のソース領域とが形成されると共に、
前記第１ソース領域と第２のソース領域とが接続されて
いる同一の電気的性能を備える第１及び第２のトランジ
スタと、前記第１のトランジスタと前記第２のトランジ
スタとの間に設けられ、且つ、前記第１のトランジスタ
のゲート及び第２のトランジスタのゲートに平行になる
ように設けられた第１のダミーゲートと、前記第１のト
ランジスタを挟むように、第１のダミーゲートに対向し
て設けられた第２のダミーゲートと、前記第２のトラン
ジスタを挟むように、第１のダミーゲートに対向して設
けられた第３のダミーゲートとからなり、前記第１のト
ランジスタの分割されたゲートと第２のトランジスタの
分割されたゲートと前記ダミーゲートとが夫々等間隔に
なるように配置され、前記トランジスタのゲートとソー
スのコンタクト間の距離と、前記ゲートとドレインのコ
ンタクト間の距離とが異なることを特徴とするものであ
り、又、第３態様は、前記第１のトランジスタのゲート
の形状と第２のトランジスタのゲートの形状と前記ダミ
ーゲートの形状とは、同一寸法で同一形状、且つ、同一
の材料で形成されていることを特徴とするものであり、
【００１０】又、第４態様は、前記第１のトランジスタ
と第２のトランジスタとは同一寸法で同一形状に形成さ
れ、且つ、同一の材料で形成されていることを特徴とす
るものであり、
と第２のトランジスタとは同一寸法で同一形状に形成さ
れ、且つ、同一の材料で形成されていることを特徴とす
るものであり、
【００１１】又、第５態様は、前記第１のトランジスタ
のチャンネル及び第２のトランジスタのチャンネルは、
２分割若しくは３分割されていることを特徴とするもの
である。
のチャンネル及び第２のトランジスタのチャンネルは、
２分割若しくは３分割されていることを特徴とするもの
である。
【００１２】
【発明の実施の形態】本発明に係わる半導体装置は、第
１のトランジスタと第２のトランジスタとが同一の電気
的性能を備えるように構成した半導体装置において、前
記第１のトランジスタと第２のトランジスタ間に、前記
第１のトランジスタのゲートと第２のトランジスタのゲ
ートに並列にダミーゲートを配置すると共に、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
と前記ダミーゲートとを連続的に等間隔になるように配
置したものである。
１のトランジスタと第２のトランジスタとが同一の電気
的性能を備えるように構成した半導体装置において、前
記第１のトランジスタと第２のトランジスタ間に、前記
第１のトランジスタのゲートと第２のトランジスタのゲ
ートに並列にダミーゲートを配置すると共に、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
と前記ダミーゲートとを連続的に等間隔になるように配
置したものである。
【００１３】
【実施例】以下に、本発明に係わる半導体装置の具体例
を図面を参照しながら詳細に説明する。図１，図２は、
本発明に係わる半導体装置とそのマスクパターン及び半
導体装置のレイアウト方法の具体例の構造を示す図であ
って、これらの図には、第１のトランジスタ４Ａと第２
のトランジスタ４Ｂとが同一の電気的性能を備えるよう
に構成した半導体装置において、前記第１のトランジス
タ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトラ
ンジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲ
ート１１に並列にダミーゲート４Ｄ２を配置すると共
に、前記第１のトランジスタ４Ａのゲート１と第２のト
ランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２
とを連続的に等間隔になるように配置した半導体装置が
示され、又、前記第１のトランジスタ４Ａは、ダミーゲ
ート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第
２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３
で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ
４Ｂとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されている半導体装置が示されている。
を図面を参照しながら詳細に説明する。図１，図２は、
本発明に係わる半導体装置とそのマスクパターン及び半
導体装置のレイアウト方法の具体例の構造を示す図であ
って、これらの図には、第１のトランジスタ４Ａと第２
のトランジスタ４Ｂとが同一の電気的性能を備えるよう
に構成した半導体装置において、前記第１のトランジス
タ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトラ
ンジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲ
ート１１に並列にダミーゲート４Ｄ２を配置すると共
に、前記第１のトランジスタ４Ａのゲート１と第２のト
ランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２
とを連続的に等間隔になるように配置した半導体装置が
示され、又、前記第１のトランジスタ４Ａは、ダミーゲ
ート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第
２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３
で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ
４Ｂとは同一寸法で同一形状に形成され、且つ、同一の
材料で形成されている半導体装置が示されている。
【００１４】以下に、本発明を更に詳細に説明する。図
１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配
置である。トランジスタ４Ａのチャネルは２分割されて
おり、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ
〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同
様に、トランジスタ４Ｂのチャネルも２分割されてお
り、トランジスタ４Ｂのチャネルからコンタクトまでの
距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配
置である。トランジスタ４Ａのチャネルは２分割されて
おり、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ
〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同
様に、トランジスタ４Ｂのチャネルも２分割されてお
り、トランジスタ４Ｂのチャネルからコンタクトまでの
距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
【００１５】ペアトランジスタ４Ａの左右にはゲート
１，２と同一形状、同一材質で形成されたダミーゲート
４Ｄ１と４Ｄ２が配置されている。同様にペアトランジ
スタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置
されている。トランジスタ４Ａ，４Ｂのゲートの間隔、
トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔
は全て同一寸法であって、等間隔に、トランジスタのゲ
ートとダミーゲートが配列されている。
１，２と同一形状、同一材質で形成されたダミーゲート
４Ｄ１と４Ｄ２が配置されている。同様にペアトランジ
スタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置
されている。トランジスタ４Ａ，４Ｂのゲートの間隔、
トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔
は全て同一寸法であって、等間隔に、トランジスタのゲ
ートとダミーゲートが配列されている。
【００１６】更に、ダミーゲート４Ｄ１〜４Ｄ３の電極
引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３と
ペアトランジスタ４Ａ，４Ｂで同一になっている。図５
はペアトランジスタ５Ａ，５Ｂがそれぞれ３分割されて
いる例を示している。トランジスタ５Ａのチャネルから
コンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはす
べて同一距離で配置されている。同様に、トランジスタ
５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ
〜Ｄｉｓ５６ｂはすべて同一である。
引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３と
ペアトランジスタ４Ａ，４Ｂで同一になっている。図５
はペアトランジスタ５Ａ，５Ｂがそれぞれ３分割されて
いる例を示している。トランジスタ５Ａのチャネルから
コンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはす
べて同一距離で配置されている。同様に、トランジスタ
５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ
〜Ｄｉｓ５６ｂはすべて同一である。
【００１７】ペアトランジスタ５Ａの左右にはゲート２
１，２２，２３と同一形状、且つ、同一材質で形成され
たダミーゲート５Ｄ１と５Ｄ２が配置されている。同様
にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２
と５Ｄ３が配置されている。トランジスタ５Ａ，５Ｂの
ゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミ
ーゲートの間隔は全て同一寸法であって、この場合も、
等間隔に、トランジスタのゲートとダミーゲートが配列
されている。
１，２２，２３と同一形状、且つ、同一材質で形成され
たダミーゲート５Ｄ１と５Ｄ２が配置されている。同様
にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２
と５Ｄ３が配置されている。トランジスタ５Ａ，５Ｂの
ゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミ
ーゲートの間隔は全て同一寸法であって、この場合も、
等間隔に、トランジスタのゲートとダミーゲートが配列
されている。
【００１８】更に、ダミーゲート５Ｄ１〜５Ｄ３の電極
引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３と
ペアトランジスタ５Ａ，５Ｂで同一になっている。この
ように構成した半導体装置において、図１のトランジス
タ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４
１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルから
コンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、
図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１
ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代
わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６
ｂのように表す。
引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの
電極引き出し距離と同一である。また、チャネル部の延
長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３と
ペアトランジスタ５Ａ，５Ｂで同一になっている。この
ように構成した半導体装置において、図１のトランジス
タ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４
１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルから
コンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、
図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１
ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代
わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６
ｂのように表す。
【００１９】図１では、トランジスタのチャネルゲート
を２分割しているので、ドレインをソースの間に挟むよ
うな構成になっており、プロセス上コンタクトの目ずれ
が起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４
２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４
３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。図
２では、トランジスタのチャネルゲートを３分割にして
いるが、ソース・ドレインの配置方向を揃えているの
で、プロセスの製造時のばらつきが生じたとしても全体
に流れる電流の量を等しくすることが可能となる。
を２分割しているので、ドレインをソースの間に挟むよ
うな構成になっており、プロセス上コンタクトの目ずれ
が起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４
２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４
３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。図
２では、トランジスタのチャネルゲートを３分割にして
いるが、ソース・ドレインの配置方向を揃えているの
で、プロセスの製造時のばらつきが生じたとしても全体
に流れる電流の量を等しくすることが可能となる。
【００２０】また、上記の対称な構造を持つＴｒにおい
て、互いのゲート分割数を同じくすることは必須であ
る。図３の表１〜６を用いて説明すると、例えば想定す
る入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期
待値Ｗに０．２μｍを加えたマスクパターン［各表内
（ａ）］を作成したとする。拡散プロセスで（ｂ）のば
らつき量ΔＷが生じたとすると、１本のゲート当たりの
出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲート
のトータルのチャネル幅Ｗ値は（ｄ）に示す通りとな
る。拡散の結果、想定通りのΔＷを得られれば、表１，
表２のようにゲートの分割数を増やしてもほぼ期待通り
の結果が得られていることが分かる。
て、互いのゲート分割数を同じくすることは必須であ
る。図３の表１〜６を用いて説明すると、例えば想定す
る入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期
待値Ｗに０．２μｍを加えたマスクパターン［各表内
（ａ）］を作成したとする。拡散プロセスで（ｂ）のば
らつき量ΔＷが生じたとすると、１本のゲート当たりの
出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲート
のトータルのチャネル幅Ｗ値は（ｄ）に示す通りとな
る。拡散の結果、想定通りのΔＷを得られれば、表１，
表２のようにゲートの分割数を増やしてもほぼ期待通り
の結果が得られていることが分かる。
【００２１】しかし、想定入り込み量に対し、製造上の
ばらつきから期待するΔＷに誤差が生じると、表３〜表
６のようにゲート分割数が増える程、期待するマスクパ
ターンの結果を得られないことが分かる。ゲート分割に
も期待するマスク設計値Ｗを得るためには、限界がある
ということである。表中に示す値は、データ作成時の最
小寸法を現在使用しているプロセスの最小値＝０．０２
μｍとしている。ドレイン側の拡散層容量を小さくする
ことを考慮すれば、２本以上の分割が望ましく、また、
出来上がりＷ値が期待Ｗ値に近くなることを考慮すれ
ば、ゲートの分割数も２〜３本程度に抑える必要がある
ことがわかる。
ばらつきから期待するΔＷに誤差が生じると、表３〜表
６のようにゲート分割数が増える程、期待するマスクパ
ターンの結果を得られないことが分かる。ゲート分割に
も期待するマスク設計値Ｗを得るためには、限界がある
ということである。表中に示す値は、データ作成時の最
小寸法を現在使用しているプロセスの最小値＝０．０２
μｍとしている。ドレイン側の拡散層容量を小さくする
ことを考慮すれば、２本以上の分割が望ましく、また、
出来上がりＷ値が期待Ｗ値に近くなることを考慮すれ
ば、ゲートの分割数も２〜３本程度に抑える必要がある
ことがわかる。
【００２２】図４のチャネルポリシリの配置本数と出来
上がりチャネル長からもわかるように、出来上がりのΔ
Ｌの変化量をカバーする為にもペアトランジスタを２〜
３分割としてダミーゲートを少なくとも１本以上設ける
ことが必要である。従って、上記した本発明の半導体装
置を形成するために、本発明の半導体装置のマスクパタ
ーンは、第１のトランジスタと第２のトランジスタとが
同一の電気的性能を備えるようにした半導体装置のマス
クパターンにおいて、前記第１のトランジスタと第２の
トランジスタ間に、前記第１のトランジスタのゲートと
第２のトランジスタのゲートに並列にダミーゲートを配
置すると共に、前記第１のトランジスタのゲートと第２
のトランジスタのゲートと前記ダミーゲートとを連続的
に等間隔になるように配置することを特徴とするもので
あり、又、前記第１のトランジスタのゲートの形状と第
２のトランジスタのゲートの形状と前記ダミーゲートの
形状とは、同一寸法で同一形状であることを特徴とする
ものである。
上がりチャネル長からもわかるように、出来上がりのΔ
Ｌの変化量をカバーする為にもペアトランジスタを２〜
３分割としてダミーゲートを少なくとも１本以上設ける
ことが必要である。従って、上記した本発明の半導体装
置を形成するために、本発明の半導体装置のマスクパタ
ーンは、第１のトランジスタと第２のトランジスタとが
同一の電気的性能を備えるようにした半導体装置のマス
クパターンにおいて、前記第１のトランジスタと第２の
トランジスタ間に、前記第１のトランジスタのゲートと
第２のトランジスタのゲートに並列にダミーゲートを配
置すると共に、前記第１のトランジスタのゲートと第２
のトランジスタのゲートと前記ダミーゲートとを連続的
に等間隔になるように配置することを特徴とするもので
あり、又、前記第１のトランジスタのゲートの形状と第
２のトランジスタのゲートの形状と前記ダミーゲートの
形状とは、同一寸法で同一形状であることを特徴とする
ものである。
【００２３】
【発明の効果】本発明に係わる半導体装置は、上述のよ
うに構成したので、プロセスの製造時のばらつきが発生
しても設計期待値が得られる。
うに構成したので、プロセスの製造時のばらつきが発生
しても設計期待値が得られる。
【図面の簡単な説明】
【図１】本発明の係わる半導体装置のレイアウトの一例
を示す図である。
を示す図である。
【図２】本発明に係わる半導体装置のレイアウトの他の
例を示す図である。
例を示す図である。
【図３】ゲートの本数により出来上がり寸法に差が出る
状態を示した図表である。
状態を示した図表である。
【図４】ゲートの本数と出来上がり寸法との一例を示し
た図である。
た図である。
【図５】従来例の半導体装置のレイアウトを示す図であ
る。
る。
【図６】従来例の半導体装置の他のレイアウトを示す図
である。
である。
【図７】従来の問題を説明するための回路例を示す図で
ある。
ある。
【符号の説明】 ４Ａ，４Ｂ トランジスタ １，２，１１，１２ ゲート ４Ｄ１，４Ｄ２，４Ｄ３ ダミーゲート
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 CA02 CA06 CA18 CD10 DF14 DF20 EZ01 EZ16 EZ20 5F048 AA01 AC03 BA01 BB01 BB02 BB05 BD01 DA04
Claims (8)
- 【請求項１】 第１のトランジスタと第２のトランジス
タとが同一の電気的性能を備えるように構成した半導体
装置において、 前記第１のトランジスタと第２のトランジスタ間に、前
記第１のトランジスタのゲートと第２のトランジスタの
ゲートに並列にダミーゲートを配置すると共に、前記第
１のトランジスタのゲートと第２のトランジスタのゲー
トと前記ダミーゲートとを連続的に等間隔になるように
配置したことを特徴とする半導体装置。 - 【請求項２】 前記第１のトランジスタは、ダミーゲー
トで挟まれるように配置され、前記第２のトランジスタ
も、ダミーゲートで挟まれるように配置され、且つ、前
記第１のトランジスタのゲートと第２のトランジスタの
ゲートとダミーゲートとは連続的に等間隔になるように
配置したことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のトランジスタのゲートの形状
と第２のトランジスタのゲートの形状と前記ダミーゲー
トの形状とは、同一寸法で同一形状、且つ、同一の材料
で形成されていることを特徴とする請求項１又は２記載
の半導体装置。 - 【請求項４】 前記第１のトランジスタと第２のトラン
ジスタとは同一寸法で同一形状に形成され、且つ、同一
の材料で形成されていることを特徴とする請求項１乃至
３の何れかに記載の半導体装置。 - 【請求項５】 前記第１のトランジスタのゲート及び第
２のトランジスタのゲートは２分割若しくは３分割され
ていることを特徴とする請求項１乃至４の何れかに記載
の半導体装置。 - 【請求項６】 第１のトランジスタと第２のトランジス
タとが同一の電気的性能を備えるようにした半導体装置
のマスクパターンにおいて、 前記第１のトランジスタと第２のトランジスタ間に、前
記第１のトランジスタのゲートと第２のトランジスタの
ゲートに並列にダミーゲートを配置すると共に、前記第
１のトランジスタのゲートと第２のトランジスタのゲー
トと前記ダミーゲートとを連続的に等間隔になるように
配置することを特徴とする半導体装置のマスクパター
ン。 - 【請求項７】 前記第１のトランジスタのゲートの形状
と第２のトランジスタのゲートの形状と前記ダミーゲー
トの形状とは、同一寸法で同一形状であることを特徴と
する請求項６記載の半導体装置のマスクパターン。 - 【請求項８】 第１のトランジスタと第２のトランジス
タとが同一の電気的性能を備えるようにした半導体装置
のレイアウト方法において、 前記第１のトランジスタと第２のトランジスタ間に、前
記第１のトランジスタのゲートと第２のトランジスタの
ゲートに並列にダミーゲートを配置すると共に、前記第
１のトランジスタのゲートと第２のトランジスタのゲー
トと前記ダミーゲートとを連続的に等間隔になるように
配置することを特徴とする半導体装置のレイアウト方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02470599A JP3758876B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体装置のレイアウト方法 |
| US09/496,421 US6833595B1 (en) | 1999-02-02 | 2000-02-02 | Semiconductor device having an improved layout pattern of pair transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02470599A JP3758876B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体装置のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223663A true JP2000223663A (ja) | 2000-08-11 |
| JP3758876B2 JP3758876B2 (ja) | 2006-03-22 |
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ID=12145606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02470599A Expired - Fee Related JP3758876B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体装置のレイアウト方法 |
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| Country | Link |
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| JP (1) | JP3758876B2 (ja) |
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| JPH03105963A (ja) * | 1989-09-19 | 1991-05-02 | Nec Corp | 半導体装置のデバイス構造 |
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| JP5522039B2 (ja) * | 2008-05-16 | 2014-06-18 | 日本電気株式会社 | 半導体装置 |
| US8237203B2 (en) | 2008-08-19 | 2012-08-07 | Renesas Electronics Corporation | Semiconductor device |
| US8710552B2 (en) | 2008-08-19 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device |
| US9035392B2 (en) | 2008-08-19 | 2015-05-19 | Renesas Electronics Corporation | Semiconductor device |
| JP2010186999A (ja) * | 2009-02-12 | 2010-08-26 | Arm Ltd | 集積回路内の構造的特徴部の形成方法 |
| US8812997B2 (en) | 2009-02-12 | 2014-08-19 | Arm Limited | Structural feature formation within an integrated circuit |
| WO2011145155A1 (ja) * | 2010-05-20 | 2011-11-24 | パナソニック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3758876B2 (ja) | 2006-03-22 |
| US6833595B1 (en) | 2004-12-21 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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