JP2000223675A - 縦型半導体メモリデバイス内に埋込みビットラインを形成する方法および縦型半導体メモリデバイス - Google Patents
縦型半導体メモリデバイス内に埋込みビットラインを形成する方法および縦型半導体メモリデバイスInfo
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Abstract
(57)【要約】
【課題】 縦型半導体メモリデバイス内に浅い外方拡散
埋込みビットラインを形成する方法を提供する。 【解決手段】 ｐ型の半導体材料１０にピラー領域１６
を形成し、トレンチ１４内に、ＡｓまたはＰがドープさ
れたガラスからなる凹状のライナー１８を形成する。構
造全体の上に第１の酸化物層２０を形成し、半導体材料
１０およびピラー領域１６内にＡｓまたはＰを拡散する
ようにアニールする。拡散領域内にＡｓまたはＰドーパ
ントを蓄積するように、構造体を酸化し、酸化物層を除
去した後、トレンチ内の半導体１０をエッチングし、ピ
ラーの側壁に個別の外方拡散埋込みビットライン領域２
２′を形成する。
埋込みビットラインを形成する方法を提供する。 【解決手段】 ｐ型の半導体材料１０にピラー領域１６
を形成し、トレンチ１４内に、ＡｓまたはＰがドープさ
れたガラスからなる凹状のライナー１８を形成する。構
造全体の上に第１の酸化物層２０を形成し、半導体材料
１０およびピラー領域１６内にＡｓまたはＰを拡散する
ようにアニールする。拡散領域内にＡｓまたはＰドーパ
ントを蓄積するように、構造体を酸化し、酸化物層を除
去した後、トレンチ内の半導体１０をエッチングし、ピ
ラーの側壁に個別の外方拡散埋込みビットライン領域２
２′を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリデ
バイスを形成する方法に関し、さらに特に、ｎ型の縦型
ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）
アレイ内に外方拡散埋込みビットラインを形成する方法
に関する。この発明の方法によって設けられる埋込みビ
ットラインは、このようなデバイスのフローティング・
ボディ効果を避けるように、低い抵抗値，高いドーパン
ト濃度，および浅い浸透深さを有する外方拡散領域であ
る。
バイスを形成する方法に関し、さらに特に、ｎ型の縦型
ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）
アレイ内に外方拡散埋込みビットラインを形成する方法
に関する。この発明の方法によって設けられる埋込みビ
ットラインは、このようなデバイスのフローティング・
ボディ効果を避けるように、低い抵抗値，高いドーパン
ト濃度，および浅い浸透深さを有する外方拡散領域であ
る。
【０００２】また、この発明の外方拡散埋込みビットラ
インからなるｎ型の半導体メモリデバイスが提供され
る。
インからなるｎ型の半導体メモリデバイスが提供され
る。
【０００３】
【従来の技術】ｎ型のＤＲＡＭのような半導体メモリデ
バイスは、寸法が減少するにつれて、キャパシタの単位
面積当たり十分に高い蓄積電荷を保持するという継続的
な必要性が存在する。適切なサイズのチップ領域内に高
密度半導体メモリデバイスを構成するためには、セル構
造が、プレーナ型キャパシタからトレンチ・キャパシタ
またはスタックト・キャパシタへ変遷してきた。プレー
ナ領域を増大させずに容量を増大させるための全ての努
力は、三次元キャパシタ構造を作製することへ分類する
ことができる。現在の三次元キャパシタ構造のいくつか
の例は、トレンチ・キャパシタおよびスタックト・キャ
パシタである。トレンチ・キャパシタおよびスタックト
・キャパシタは、プレーナ・キャパシタの前述の問題を
解決するが、それらの用途および／または信頼性を制限
するそれら自身の問題を有している。
バイスは、寸法が減少するにつれて、キャパシタの単位
面積当たり十分に高い蓄積電荷を保持するという継続的
な必要性が存在する。適切なサイズのチップ領域内に高
密度半導体メモリデバイスを構成するためには、セル構
造が、プレーナ型キャパシタからトレンチ・キャパシタ
またはスタックト・キャパシタへ変遷してきた。プレー
ナ領域を増大させずに容量を増大させるための全ての努
力は、三次元キャパシタ構造を作製することへ分類する
ことができる。現在の三次元キャパシタ構造のいくつか
の例は、トレンチ・キャパシタおよびスタックト・キャ
パシタである。トレンチ・キャパシタおよびスタックト
・キャパシタは、プレーナ・キャパシタの前述の問題を
解決するが、それらの用途および／または信頼性を制限
するそれら自身の問題を有している。
【０００４】トレンチ・キャパシタに関する主な問題の
１つは、半導体メモリデバイスが１６Ｍビットを越える
と、キャパシタ領域を形成するトレンチが非常に深くな
ることを必要とすることである。深いトレンチの処理に
おける技術的な問題および理論化された物理的な制限
は、知られている。スタックト・キャパシタの手法が高
密度ＤＲＡＭの作製に用いられる場合、例えばフィン構
造，およびクラウン・キャパシタのような非常に複雑な
スタックト・キャパシタが必要とされる。
１つは、半導体メモリデバイスが１６Ｍビットを越える
と、キャパシタ領域を形成するトレンチが非常に深くな
ることを必要とすることである。深いトレンチの処理に
おける技術的な問題および理論化された物理的な制限
は、知られている。スタックト・キャパシタの手法が高
密度ＤＲＡＭの作製に用いられる場合、例えばフィン構
造，およびクラウン・キャパシタのような非常に複雑な
スタックト・キャパシタが必要とされる。
【０００５】近年、さらに高密度のアレイを得るために
は、より小さいサイズのセルが要求されている。このこ
とは、転送デバイスが、キャパシタの下または上のピラ
ー上に形成されるトレンチ・キャパシタ・デバイスに通
じる。これらの種類の従来技術のトレンチ・キャパシタ
に関する主な問題の１つは、転送デバイスのボディがデ
バイスの基板から分離されることである。換言すると、
ピラー（転送デバイス）のボディは下側の基板と連続的
でない。用語“連続的”は、この明細書では、縦型トラ
ンジスタ領域の中部領域が、下側の基板と同じ材料から
なり、したがって、下側の基板と直接に接触しているこ
とを示すものとして用いられる。
は、より小さいサイズのセルが要求されている。このこ
とは、転送デバイスが、キャパシタの下または上のピラ
ー上に形成されるトレンチ・キャパシタ・デバイスに通
じる。これらの種類の従来技術のトレンチ・キャパシタ
に関する主な問題の１つは、転送デバイスのボディがデ
バイスの基板から分離されることである。換言すると、
ピラー（転送デバイス）のボディは下側の基板と連続的
でない。用語“連続的”は、この明細書では、縦型トラ
ンジスタ領域の中部領域が、下側の基板と同じ材料から
なり、したがって、下側の基板と直接に接触しているこ
とを示すものとして用いられる。
【０００６】この分離の結果、いわゆるフローティング
・ボディ効果を示すデバイスが得られる。当業者に既知
であるように、フローティング・ボディを有するデバイ
スは、フローティング・ボディを有さないデバイスより
も高度の漏洩を示す。この高度の漏洩は、このようなデ
バイスの保持時間を減少させる結果となる。したがっ
て、このようなデバイスは用途が制限されてきた。
・ボディ効果を示すデバイスが得られる。当業者に既知
であるように、フローティング・ボディを有するデバイ
スは、フローティング・ボディを有さないデバイスより
も高度の漏洩を示す。この高度の漏洩は、このようなデ
バイスの保持時間を減少させる結果となる。したがっ
て、このようなデバイスは用途が制限されてきた。
【０００７】従来技術の方法は、最大濃度のドーパント
材料で最小の抵抗値を示す浅い外方拡散接合領域を形成
することができない故に、前述の効果が生じる。従来技
術においては、１ステップの急速熱アニーリングＲＴＡ
（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）
処理が、外方拡散領域を形成するために用いられる。従
来技術の１ステップＲＴＡは、浅い浸透深さを形成する
ことができるが、最大のドーパント濃度レベルで最小の
抵抗値を有する外方拡散領域を形成しない。最大のドー
パント濃度で最小の抵抗値を示す浅い外方拡散領域の形
成は、連続的なボディを有する外方拡散ビットライン構
造を形成する場合に非常に重要である。
材料で最小の抵抗値を示す浅い外方拡散接合領域を形成
することができない故に、前述の効果が生じる。従来技
術においては、１ステップの急速熱アニーリングＲＴＡ
（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）
処理が、外方拡散領域を形成するために用いられる。従
来技術の１ステップＲＴＡは、浅い浸透深さを形成する
ことができるが、最大のドーパント濃度レベルで最小の
抵抗値を有する外方拡散領域を形成しない。最大のドー
パント濃度で最小の抵抗値を示す浅い外方拡散領域の形
成は、連続的なボディを有する外方拡散ビットライン構
造を形成する場合に非常に重要である。
【０００８】従来技術の方法に対する前述の欠点を考慮
すると、従来技術の縦型半導体メモリデバイスに観察さ
れるフローティング・ボディ効果を避け、しかも最大の
ドーパント濃度で最小の抵抗値を示すことができる縦型
半導体メモリデバイス内に浅い外方拡散埋込みビットラ
インを形成する、新規かつ改良された方法を開発する必
要性が継続している。
すると、従来技術の縦型半導体メモリデバイスに観察さ
れるフローティング・ボディ効果を避け、しかも最大の
ドーパント濃度で最小の抵抗値を示すことができる縦型
半導体メモリデバイス内に浅い外方拡散埋込みビットラ
インを形成する、新規かつ改良された方法を開発する必
要性が継続している。
【０００９】
【発明が解決しようとする課題】この発明の目的は、従
来技術の縦型半導体メモリデバイスに観察されるフロー
ティング・ボディ効果を除去するｎ型アレイＤＲＡＭの
ような縦型半導体メモリデバイス内に埋込みビットライ
ンを形成する方法を提供することにある。
来技術の縦型半導体メモリデバイスに観察されるフロー
ティング・ボディ効果を除去するｎ型アレイＤＲＡＭの
ような縦型半導体メモリデバイス内に埋込みビットライ
ンを形成する方法を提供することにある。
【００１０】この発明の他の目的は、最大のドーパント
濃度（５×１０19／ｃｍ2 以上）で最小の抵抗値（約５
Ω／□以下）を示す、浅い外方拡散埋込みビットライン
を形成することにある。
濃度（５×１０19／ｃｍ2 以上）で最小の抵抗値（約５
Ω／□以下）を示す、浅い外方拡散埋込みビットライン
を形成することにある。
【００１１】
【課題を解決するための手段】これらおよび他の目的と
利点は、この発明の方法を用いることによりこの発明で
達成される。この方法のアニールおよび酸化は、ピラー
構造の半導体表面付近に高いドーパント濃度を達成し、
半導体表面から横方向へ０．１μｍ以内にドーパントを
留めておくように、個別の、異なった、２ステップで行
われる。従来技術の１ステップＲＴＡは、最大のドーパ
ント濃度レベルで最小の抵抗値を有する浅い外方拡散領
域を形成できないことを強調しておく。
利点は、この発明の方法を用いることによりこの発明で
達成される。この方法のアニールおよび酸化は、ピラー
構造の半導体表面付近に高いドーパント濃度を達成し、
半導体表面から横方向へ０．１μｍ以内にドーパントを
留めておくように、個別の、異なった、２ステップで行
われる。従来技術の１ステップＲＴＡは、最大のドーパ
ント濃度レベルで最小の抵抗値を有する浅い外方拡散領
域を形成できないことを強調しておく。
【００１２】実施例の１つにおいて、この発明は、以下
の工程からなる縦型半導体メモリデバイス内に低い抵抗
値と高いドーパント濃度とを有する浅い外方拡散埋込み
ビットラインを形成する方法を与える。 （ａ）ｐ型の半導体材料の少なくとも１つの表面上に誘
電体層を有する構造を設ける工程。 （ｂ）前記構造内にトレンチをエッチングすることによ
り、工程（ａ）で設けられる前記構造内にピラー領域を
形成する工程。 （ｃ）前記トレンチ内に凹状のライナーを形成する工程
（前記トレンチ内の前記凹状のライナーは、ヒ素（Ａ
ｓ）またはリン（Ｐ）がドープされたガラスからな
る）。 （ｄ）工程（ｃ）で設けられた構造の上に第１の酸化物
層を形成する工程。 （ｅ）前記凹状のライナーから前記ｐ型の半導体材料お
よび前記ピラー領域内に、前記ＡｓまたはＰを拡散す
る、すなわちドライブインするように、前記構造をアニ
ールする工程。 （ｆ）前記トレンチ内に残留する、前記第１の酸化物層
およびあらゆる凹状のライナー材料を選択的に除去する
工程。 （ｇ）前記ピラーに沿って第２の酸化物層を形成し、前
記第２の酸化物層の下側の領域内に前記ドーパント材料
の蓄積を引き起こすように、工程（ｅ）または（ｆ）で
与えられる構造を酸化する工程。 （ｈ）前記トレンチから、前記第２の酸化物層と，選択
的に前記第１の酸化物層および前記凹状のライナーとを
除去する工程。 （ｉ）前記ピラー領域内に個別の浅い外方拡散埋込みビ
ットラインを設けるように、前記トレンチ内の前記ｐ型
の半導体材料をエッチングする工程（前記ピラー領域内
の前記外方拡散埋込みビットラインは、ピラーの側壁か
ら延びる）。
の工程からなる縦型半導体メモリデバイス内に低い抵抗
値と高いドーパント濃度とを有する浅い外方拡散埋込み
ビットラインを形成する方法を与える。 （ａ）ｐ型の半導体材料の少なくとも１つの表面上に誘
電体層を有する構造を設ける工程。 （ｂ）前記構造内にトレンチをエッチングすることによ
り、工程（ａ）で設けられる前記構造内にピラー領域を
形成する工程。 （ｃ）前記トレンチ内に凹状のライナーを形成する工程
（前記トレンチ内の前記凹状のライナーは、ヒ素（Ａ
ｓ）またはリン（Ｐ）がドープされたガラスからな
る）。 （ｄ）工程（ｃ）で設けられた構造の上に第１の酸化物
層を形成する工程。 （ｅ）前記凹状のライナーから前記ｐ型の半導体材料お
よび前記ピラー領域内に、前記ＡｓまたはＰを拡散す
る、すなわちドライブインするように、前記構造をアニ
ールする工程。 （ｆ）前記トレンチ内に残留する、前記第１の酸化物層
およびあらゆる凹状のライナー材料を選択的に除去する
工程。 （ｇ）前記ピラーに沿って第２の酸化物層を形成し、前
記第２の酸化物層の下側の領域内に前記ドーパント材料
の蓄積を引き起こすように、工程（ｅ）または（ｆ）で
与えられる構造を酸化する工程。 （ｈ）前記トレンチから、前記第２の酸化物層と，選択
的に前記第１の酸化物層および前記凹状のライナーとを
除去する工程。 （ｉ）前記ピラー領域内に個別の浅い外方拡散埋込みビ
ットラインを設けるように、前記トレンチ内の前記ｐ型
の半導体材料をエッチングする工程（前記ピラー領域内
の前記外方拡散埋込みビットラインは、ピラーの側壁か
ら延びる）。
【００１３】１つというよりむしろ２つの異なった温度
範囲で、２つの異なった処理工程で構造をアニールし、
酸化することにより、以下のことが生じる。初めに、ア
ニール工程は、高温（９５０℃よりも高い）で行われ、
ｐ型の半導体材料内にＡｓまたはＰをドライブインす
る。別の酸化工程では、アニール工程よりも低い温度
（９５０℃よりも低い）で行われ、酸化の際に形成され
る第２の酸化物層の下の領域内にＡｓまたはＰを蓄積す
るスノープラウ（ｓｎｏｗ−ｐｌｏｗ）効果を引き起こ
す。低温の酸化工程は、ドーパント材料のいかなるドラ
イブインも引き起こさず、しかも、低い抵抗値と高いド
ーパント濃度とを有する浅い接合を形成することができ
ることに注意すべきである。
範囲で、２つの異なった処理工程で構造をアニールし、
酸化することにより、以下のことが生じる。初めに、ア
ニール工程は、高温（９５０℃よりも高い）で行われ、
ｐ型の半導体材料内にＡｓまたはＰをドライブインす
る。別の酸化工程では、アニール工程よりも低い温度
（９５０℃よりも低い）で行われ、酸化の際に形成され
る第２の酸化物層の下の領域内にＡｓまたはＰを蓄積す
るスノープラウ（ｓｎｏｗ−ｐｌｏｗ）効果を引き起こ
す。低温の酸化工程は、ドーパント材料のいかなるドラ
イブインも引き起こさず、しかも、低い抵抗値と高いド
ーパント濃度とを有する浅い接合を形成することができ
ることに注意すべきである。
【００１４】この発明の選択的な実施例においては、前
述の工程（ｂ）で形成されるピラーの領域は、ピラーの
最終的に要求される寸法よりも大きい開始寸法を有する
ように設計される。この実施例は、酸化工程がピラーの
サイズのいくらかの損失を生じる可能性があることを考
慮している。
述の工程（ｂ）で形成されるピラーの領域は、ピラーの
最終的に要求される寸法よりも大きい開始寸法を有する
ように設計される。この実施例は、酸化工程がピラーの
サイズのいくらかの損失を生じる可能性があることを考
慮している。
【００１５】この発明の他の形態は、ｐ型の半導体材料
と、前記ｐ型の半導体材料上に形成されたピラーを有す
るセルアレイと、前記ピラーに隣接して位置されたゲー
ト領域とを備え、前記ピラーは、行列内に配置され、各
前記ピラーは、ｎ型の不純物でドープされる上部領域
と，ｐ型の不純物でドープされる中部領域と，Ａｓまた
はＰでドープされたピラーの側壁から外方拡散される下
部領域とを有し、前記中部領域は、ｐ型の半導体材料と
連続している。
と、前記ｐ型の半導体材料上に形成されたピラーを有す
るセルアレイと、前記ピラーに隣接して位置されたゲー
ト領域とを備え、前記ピラーは、行列内に配置され、各
前記ピラーは、ｎ型の不純物でドープされる上部領域
と，ｐ型の不純物でドープされる中部領域と，Ａｓまた
はＰでドープされたピラーの側壁から外方拡散される下
部領域とを有し、前記中部領域は、ｐ型の半導体材料と
連続している。
【００１６】
【発明の実施の形態】次に、縦型半導体メモリデバイス
内に浅い外方拡散埋込みビットラインを形成する方法を
与えるこの発明を、図面を参照して、さらに詳細に説明
する。図面において、同じ素子および要素には、同じ参
照数字が付されていることに注意すべきである。用語
“浅い”は、この明細書では、半導体材料の表面から約
０．１μｍ以内の位置にある領域を示すものとして用い
られる。
内に浅い外方拡散埋込みビットラインを形成する方法を
与えるこの発明を、図面を参照して、さらに詳細に説明
する。図面において、同じ素子および要素には、同じ参
照数字が付されていることに注意すべきである。用語
“浅い”は、この明細書では、半導体材料の表面から約
０．１μｍ以内の位置にある領域を示すものとして用い
られる。
【００１７】図１は、この発明に用いられる最初の半導
体構造の断面図である。特に、図１に示される半導体構
造は、ｐ型の半導体材料１０を備え、その上に形成され
た誘電体層１２を有している。
体構造の断面図である。特に、図１に示される半導体構
造は、ｐ型の半導体材料１０を備え、その上に形成され
た誘電体層１２を有している。
【００１８】この発明で用いられる適切なｐ型の半導体
材料は、ｐ型のドーパントでドープされた、Ｓｉ，Ｇ
ｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰ，および他
のIII／Ｖ族化合物を含む。これらの半導体材料のう
ち、半導体材料１０は、ｐ型のＳｉからなることが非常
に好適である。
材料は、ｐ型のドーパントでドープされた、Ｓｉ，Ｇ
ｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰ，および他
のIII／Ｖ族化合物を含む。これらの半導体材料のう
ち、半導体材料１０は、ｐ型のＳｉからなることが非常
に好適である。
【００１９】誘電体層１２は、あらゆる通常の誘電体材
料で構成することができる。これら誘電体材料として
は、ＳｉＯ2 ，Ｓｉ3Ｎ4，ポリイミド，ダイヤモンド，
ダイヤモンド状炭素，シリコンポリマー，パラリン（ｐ
ａｒａｌｅｎｅ）ポリマー，およびフッ化ダイヤモンド
状炭素を含むが、これらに限られるものではない。ま
た、他の誘電体材料の上に１つの誘電体材料を有する、
前述された誘電体材料よりなる複合物も意図される。こ
の発明に用いられる非常に好適な誘電体は、Ｓｉ3Ｎ4お
よびＳｉＯ2 よりなり、Ｓｉ3Ｎ4がＳｉＯ2 の上にある
複合物である。
料で構成することができる。これら誘電体材料として
は、ＳｉＯ2 ，Ｓｉ3Ｎ4，ポリイミド，ダイヤモンド，
ダイヤモンド状炭素，シリコンポリマー，パラリン（ｐ
ａｒａｌｅｎｅ）ポリマー，およびフッ化ダイヤモンド
状炭素を含むが、これらに限られるものではない。ま
た、他の誘電体材料の上に１つの誘電体材料を有する、
前述された誘電体材料よりなる複合物も意図される。こ
の発明に用いられる非常に好適な誘電体は、Ｓｉ3Ｎ4お
よびＳｉＯ2 よりなり、Ｓｉ3Ｎ4がＳｉＯ2 の上にある
複合物である。
【００２０】誘電体層１２は、当業者に周知の、酸化方
法および通常の付着方法を用いてｐ型の半導体材料１０
の少なくとも１つの表面上に形成される。この発明で用
いることができる適切な付着方法の例は、化学的気相成
長，プラズマ励起化学的気相成長，スパッタリング，ス
ピン塗布，および他の同様な付着方法を含んでいる。誘
電体層の厚さはこの発明にとっては重要ではないが、誘
電体層の典型的な厚さは、約１００〜約２００ｎｍであ
る。
法および通常の付着方法を用いてｐ型の半導体材料１０
の少なくとも１つの表面上に形成される。この発明で用
いることができる適切な付着方法の例は、化学的気相成
長，プラズマ励起化学的気相成長，スパッタリング，ス
ピン塗布，および他の同様な付着方法を含んでいる。誘
電体層の厚さはこの発明にとっては重要ではないが、誘
電体層の典型的な厚さは、約１００〜約２００ｎｍであ
る。
【００２１】図１に示される半導体構造は、半導体材料
内にピラーを形成する前に、平坦化処理することもでき
る。反応性イオンエッチング（ＲＩＥ），化学機械研磨
（ＣＭＰ），または研削のような当業者に既知のあらゆ
る平坦化方法を、用いることができる。
内にピラーを形成する前に、平坦化処理することもでき
る。反応性イオンエッチング（ＲＩＥ），化学機械研磨
（ＣＭＰ），または研削のような当業者に既知のあらゆ
る平坦化方法を、用いることができる。
【００２２】図２に示されるこの発明の次の工程によれ
ば、ピラー１６が、図１の半導体構造内に形成される。
この発明では、ピラーは、誘電体層１２および半導体材
料１０の所定の領域を除去して、トレンチ領域１４を形
成することによって形成される。トレンチ領域は、通常
のリソグラフィーおよびドライエッチングを用いて形成
される。
ば、ピラー１６が、図１の半導体構造内に形成される。
この発明では、ピラーは、誘電体層１２および半導体材
料１０の所定の領域を除去して、トレンチ領域１４を形
成することによって形成される。トレンチ領域は、通常
のリソグラフィーおよびドライエッチングを用いて形成
される。
【００２３】この発明の選択的な実施例の１つにおいて
は、ピラー１６は、ピラーの最終的に要求される寸法
Ｄ′よりも大きい開始寸法Ｄを有するように設計され
る。すなわち、この選択的な実施例において、ピラーの
開始厚さは、製造されるデバイスの基本ルールよりも厚
くなる可能性がある。
は、ピラー１６は、ピラーの最終的に要求される寸法
Ｄ′よりも大きい開始寸法Ｄを有するように設計され
る。すなわち、この選択的な実施例において、ピラーの
開始厚さは、製造されるデバイスの基本ルールよりも厚
くなる可能性がある。
【００２４】次に、ドーパント源材料を含む凹状のライ
ナー材料１８が、トレンチ領域１４内に形成される。こ
の工程は、図３に示される。凹状のライナー材料は、当
業者に既知の通常の付着方法を用いて、トレンチ領域１
４の側壁および底部にドーパント源材料の層を付着する
ことにより形成される。例えば、化学的気相成長，スピ
ン塗布，プラズマ気相成長，および他の同様な付着方法
を用いることができる。側壁のカバレジ（ｃｏｖｅｒａ
ｇｅ）を保証するためには、この発明では、指向性ＲＩ
Ｅ工程を用いることができる。
ナー材料１８が、トレンチ領域１４内に形成される。こ
の工程は、図３に示される。凹状のライナー材料は、当
業者に既知の通常の付着方法を用いて、トレンチ領域１
４の側壁および底部にドーパント源材料の層を付着する
ことにより形成される。例えば、化学的気相成長，スピ
ン塗布，プラズマ気相成長，および他の同様な付着方法
を用いることができる。側壁のカバレジ（ｃｏｖｅｒａ
ｇｅ）を保証するためには、この発明では、指向性ＲＩ
Ｅ工程を用いることができる。
【００２５】前述したように、凹状のライナー材料は、
ドーパント源を含有する。この発明においては、ヒ素シ
リケートガラス（ａｒｓｅｎｉｃ ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）（ＡＳＧ）またはリンシリケートガラス
（ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ ｇｌａ
ｓｓ）（ＰＳＧ）が用いられる。というのは、これらは
ｎ型のドーパント原子、例えば、ＡｓまたはＰを含むか
らであり、ＡｓまたはＰを、アニールすることによっ
て、凹状のライナーからピラー、および下側の半導体材
料内に拡散することができる。さらに、アニールに続く
酸化条件下で、ドーパント原子ＡｓおよびＰは、蓄積を
生じさせることができることが観察された。
ドーパント源を含有する。この発明においては、ヒ素シ
リケートガラス（ａｒｓｅｎｉｃ ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）（ＡＳＧ）またはリンシリケートガラス
（ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ ｇｌａ
ｓｓ）（ＰＳＧ）が用いられる。というのは、これらは
ｎ型のドーパント原子、例えば、ＡｓまたはＰを含むか
らであり、ＡｓまたはＰを、アニールすることによっ
て、凹状のライナーからピラー、および下側の半導体材
料内に拡散することができる。さらに、アニールに続く
酸化条件下で、ドーパント原子ＡｓおよびＰは、蓄積を
生じさせることができることが観察された。
【００２６】凹状のライナー１８は、以下のようにトレ
ンチ領域内に形成される。トレンチの側壁および底部に
ドーパント源材料の層を付着した後に、トレンチ領域
は、通常のレジストで充填される。次に、レジスト部分
は、ＲＩＥのようなドライエッチング方法を用いて掘下
げられる。次に、露出されたドーパント源材料の層の部
分が、化学的エッチャントを用いて除去される。化学的
エッチャントは、誘電体層１２，半導体材料１０，また
はレジストに比べ、ＡＳＧまたはＰＳＧに対して非常に
選択的である。凹状のライナー１８の形成において、こ
の発明で用いることのできる適切な化学的エッチャント
は、ＨＦ，ＨＣｌ，ＨＮＯ3 ，および他の同様の化学的
エッチャントを含む。これらのエッチャントのうち、Ｈ
Ｆは、凹状のライナー１８を形成するためには、この発
明では非常に好適である。この工程の後に、レジスト
は、図３に示される凹状のライナーを設ける技術で周知
の通常の剥離方法を用いて除去される。
ンチ領域内に形成される。トレンチの側壁および底部に
ドーパント源材料の層を付着した後に、トレンチ領域
は、通常のレジストで充填される。次に、レジスト部分
は、ＲＩＥのようなドライエッチング方法を用いて掘下
げられる。次に、露出されたドーパント源材料の層の部
分が、化学的エッチャントを用いて除去される。化学的
エッチャントは、誘電体層１２，半導体材料１０，また
はレジストに比べ、ＡＳＧまたはＰＳＧに対して非常に
選択的である。凹状のライナー１８の形成において、こ
の発明で用いることのできる適切な化学的エッチャント
は、ＨＦ，ＨＣｌ，ＨＮＯ3 ，および他の同様の化学的
エッチャントを含む。これらのエッチャントのうち、Ｈ
Ｆは、凹状のライナー１８を形成するためには、この発
明では非常に好適である。この工程の後に、レジスト
は、図３に示される凹状のライナーを設ける技術で周知
の通常の剥離方法を用いて除去される。
【００２７】次に、図４に示されるように、第１の酸化
物層２０が、図３に示される構造の表面全体の上に形成
される。この酸化物層は、以下のような酸化物含有材料
で構成することができる。これらの酸化物含有材料とし
ては、ＳｉＯ2 ，テトラエチルオルトケイ酸塩（ｔｅｔ
ｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）（ＴＥＯ
Ｓ），ＴｉＯ2 ，Ｔａ2Ｏ5，および他の同様な酸化物含
有材料を含むが、これらに限られるものではない。酸化
物含有材料は、この発明のアニール工程および酸化工程
の際に、所望しない領域内へのドーパント材料の外方拡
散を防止することができる。
物層２０が、図３に示される構造の表面全体の上に形成
される。この酸化物層は、以下のような酸化物含有材料
で構成することができる。これらの酸化物含有材料とし
ては、ＳｉＯ2 ，テトラエチルオルトケイ酸塩（ｔｅｔ
ｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）（ＴＥＯ
Ｓ），ＴｉＯ2 ，Ｔａ2Ｏ5，および他の同様な酸化物含
有材料を含むが、これらに限られるものではない。酸化
物含有材料は、この発明のアニール工程および酸化工程
の際に、所望しない領域内へのドーパント材料の外方拡
散を防止することができる。
【００２８】第１の酸化物層は、低圧化学的気相成長
（ＬＣＶＤ），プラズマ励起化学的気相成長（ＰＥＣＶ
Ｄ），スパッタリング，およびメッキを含む当業者に周
知の通常の付着方法を用いて形成される。第１の酸化物
層は、典型的に、約５〜約２０ｎｍの厚さを有する。
（ＬＣＶＤ），プラズマ励起化学的気相成長（ＰＥＣＶ
Ｄ），スパッタリング，およびメッキを含む当業者に周
知の通常の付着方法を用いて形成される。第１の酸化物
層は、典型的に、約５〜約２０ｎｍの厚さを有する。
【００２９】次に、図４に示される構造は、凹状のライ
ナー１８から半導体材料内にドーパントの拡散を生じさ
せ、半導体材料内にドーパントの蓄積を生じさせるよう
に、高温アニールおよび低温酸化を受ける。この発明に
よれば、アニールおよび酸化は、２ステップの処理を用
いて行われる。２ステップの処理においては、高温は、
ドーパントをドライブインするためのアニール工程で用
いられ、低温は、新しい領域内にドーパントを蓄積する
ための酸化工程で用いられる。アニールした後に、Ａｓ
またはＰが外方拡散された領域２２を含む構造は、図５
に示される。外方拡散領域２２は、外方拡散領域が、半
導体材料の界面で、高いドーパント（例えばＡｓまたは
Ｐ）濃度を有するという点で、従来技術の外方拡散領域
と異なっていることを強調しておく。用語“高い濃度”
は、この明細書では、約５×１０ 19／ｃｍ2 以上のＡｓ
またはＰの濃度を示すものとして用いられる。
ナー１８から半導体材料内にドーパントの拡散を生じさ
せ、半導体材料内にドーパントの蓄積を生じさせるよう
に、高温アニールおよび低温酸化を受ける。この発明に
よれば、アニールおよび酸化は、２ステップの処理を用
いて行われる。２ステップの処理においては、高温は、
ドーパントをドライブインするためのアニール工程で用
いられ、低温は、新しい領域内にドーパントを蓄積する
ための酸化工程で用いられる。アニールした後に、Ａｓ
またはＰが外方拡散された領域２２を含む構造は、図５
に示される。外方拡散領域２２は、外方拡散領域が、半
導体材料の界面で、高いドーパント（例えばＡｓまたは
Ｐ）濃度を有するという点で、従来技術の外方拡散領域
と異なっていることを強調しておく。用語“高い濃度”
は、この明細書では、約５×１０ 19／ｃｍ2 以上のＡｓ
またはＰの濃度を示すものとして用いられる。
【００３０】この発明においては、アニールは初めの１
ステップで行われ、酸化は後のステップで行われる。凹
状のライナー１８および酸化物層２０を、酸化を行う前
に、除去するあるいは除去しないこともできる。図６に
示される構造は、酸化前に、層１８，２０を除去する実
施例を示す図である。
ステップで行われ、酸化は後のステップで行われる。凹
状のライナー１８および酸化物層２０を、酸化を行う前
に、除去するあるいは除去しないこともできる。図６に
示される構造は、酸化前に、層１８，２０を除去する実
施例を示す図である。
【００３１】この発明においては、アニールは、９５０
℃よりも高い温度で、例えば、Ａｒ，Ｈｅ，Ｎ2 ，また
はそれらの混合物のような不活性雰囲気で行われるＲＴ
Ａ処理を用いて行われ、次に、ウエット酸化処理が、９
５０℃よりも低い温度で、水蒸気または他の酸素含有雰
囲気で行われる。低温の酸化工程は、さらにドーパント
をドライブインすることなく半導体材料内のドーパント
濃度を増大し、すなわちドーパントを蓄積するのに役立
ち、それによって低い抵抗値を保持しながら、接合深さ
を減少させる。
℃よりも高い温度で、例えば、Ａｒ，Ｈｅ，Ｎ2 ，また
はそれらの混合物のような不活性雰囲気で行われるＲＴ
Ａ処理を用いて行われ、次に、ウエット酸化処理が、９
５０℃よりも低い温度で、水蒸気または他の酸素含有雰
囲気で行われる。低温の酸化工程は、さらにドーパント
をドライブインすることなく半導体材料内のドーパント
濃度を増大し、すなわちドーパントを蓄積するのに役立
ち、それによって低い抵抗値を保持しながら、接合深さ
を減少させる。
【００３２】好ましくは、ＲＴＡアニールは、約２分以
内の期間に約１０００〜約１２００℃の温度で行われ、
ウエット酸化は、約５分以内の期間に約７００〜約９４
５℃の温度で行われる。
内の期間に約１０００〜約１２００℃の温度で行われ、
ウエット酸化は、約５分以内の期間に約７００〜約９４
５℃の温度で行われる。
【００３３】この発明で用いられる、別個のアニール工
程および酸化工程の効果は、図１０，１１に示される。
図１０，１１は、図５，７の拡大図を示す。図１０に示
すように、用いられたアニール条件は、半導体材料内に
ドーパント原子をドライブインするのに十分である。一
方、図１１の酸化は、ドーパント原子、すなわちＡｓま
たはＰが酸化の際に形成される酸化物層内に分散しない
傾向にあるので、スノープラウ効果を引き起こす。
程および酸化工程の効果は、図１０，１１に示される。
図１０，１１は、図５，７の拡大図を示す。図１０に示
すように、用いられたアニール条件は、半導体材料内に
ドーパント原子をドライブインするのに十分である。一
方、図１１の酸化は、ドーパント原子、すなわちＡｓま
たはＰが酸化の際に形成される酸化物層内に分散しない
傾向にあるので、スノープラウ効果を引き起こす。
【００３４】前述したように、第１の酸化物層２０およ
び凹状のライナー１８を、当業者に周知の通常の剥離方
法を用いて、酸化前に除去することができる（図６参
照）。特に、通常のウエットエッチングが、層１８，２
０を除去するために用いられる。層１８，２０を除去す
るためには、この発明で用いられる非常に好適な方法
は、ＨＦからなる化学的エッチャントを用いることによ
る方法である。
び凹状のライナー１８を、当業者に周知の通常の剥離方
法を用いて、酸化前に除去することができる（図６参
照）。特に、通常のウエットエッチングが、層１８，２
０を除去するために用いられる。層１８，２０を除去す
るためには、この発明で用いられる非常に好適な方法
は、ＨＦからなる化学的エッチャントを用いることによ
る方法である。
【００３５】図７は、前述した酸化工程の効果を示す。
図７に示されるように、酸化は、熱酸化物層２４（以
後、第２の酸化物層２４と言う）を形成させる。前述し
たように、酸化は、熱酸化物層の真下の領域内に、ドー
パント材料を蓄積するスノープラウ効果を生じさせる。
図７に示されるように、酸化は、熱酸化物層２４（以
後、第２の酸化物層２４と言う）を形成させる。前述し
たように、酸化は、熱酸化物層の真下の領域内に、ドー
パント材料を蓄積するスノープラウ効果を生じさせる。
【００３６】次に、図８に示されるように、第２の酸化
物層２４は、当業者に周知の通常の剥離方法を用いて除
去される。あらゆる通常のウエット化学的エッチング処
理を、この発明で用いることができる。酸化物層２４の
除去するための非常に好適な方法は、化学的エッチャン
トとしてＨＦを用いることによる方法である。
物層２４は、当業者に周知の通常の剥離方法を用いて除
去される。あらゆる通常のウエット化学的エッチング処
理を、この発明で用いることができる。酸化物層２４の
除去するための非常に好適な方法は、化学的エッチャン
トとしてＨＦを用いることによる方法である。
【００３７】選択的な実施例においては、実施例のピラ
ーの開始寸法は、ピラーの最終的に要求されるサイズよ
りも大きく、前述の酸化物層２４の除去は、構造内のピ
ラー領域１６が、開始厚さＤよりも小さい最終寸法Ｄ′
を有する構造を与えることに注意すべきである。最終寸
法Ｄ′は、図７中の点線によって示される。
ーの開始寸法は、ピラーの最終的に要求されるサイズよ
りも大きく、前述の酸化物層２４の除去は、構造内のピ
ラー領域１６が、開始厚さＤよりも小さい最終寸法Ｄ′
を有する構造を与えることに注意すべきである。最終寸
法Ｄ′は、図７中の点線によって示される。
【００３８】次に、図９に示すように、外方拡散領域２
２が、トレンチ領域１４の下の半導体材料を除去するこ
とにより分離される。これは、ピラー中部領域内で接合
しない、個別の浅い外方拡散埋込みビットライン２２′
を有する半導体構造を与える。さらに、アニールおよび
酸化の結果として、ビットライン領域２２′は、低い抵
抗値を有し、しかも、領域内に高いドーパント原子濃度
を有する。さらに、ビットライン領域は、ピラー表面付
近に形成され、それによって同等の従来技術の構造に通
常に関連するフローティング・ボディ効果を避けてい
る。
２が、トレンチ領域１４の下の半導体材料を除去するこ
とにより分離される。これは、ピラー中部領域内で接合
しない、個別の浅い外方拡散埋込みビットライン２２′
を有する半導体構造を与える。さらに、アニールおよび
酸化の結果として、ビットライン領域２２′は、低い抵
抗値を有し、しかも、領域内に高いドーパント原子濃度
を有する。さらに、ビットライン領域は、ピラー表面付
近に形成され、それによって同等の従来技術の構造に通
常に関連するフローティング・ボディ効果を避けてい
る。
【００３９】次に、図９に示される構造を、図１２に示
されるような半導体メモリデバイスの形成に用いること
ができる。図１２のメモリデバイスは、ｐ型の半導体材
料１０上に形成された行列内に配置されるピラー１６を
有するセルアレイを含む。各ピラー１６は上方に延び、
ｎ型の不純物でドープされる上部領域３２，ｐ型の半導
体材料１０と連続する中部領域１０′，およびピラーの
側壁から外方拡散された下部領域２２′を有する。ま
た、図１２に示されるメモリデバイスは、第３の酸化物
層３４，ゲート酸化物領域３４′，およびゲート領域３
６を有する。
されるような半導体メモリデバイスの形成に用いること
ができる。図１２のメモリデバイスは、ｐ型の半導体材
料１０上に形成された行列内に配置されるピラー１６を
有するセルアレイを含む。各ピラー１６は上方に延び、
ｎ型の不純物でドープされる上部領域３２，ｐ型の半導
体材料１０と連続する中部領域１０′，およびピラーの
側壁から外方拡散された下部領域２２′を有する。ま
た、図１２に示されるメモリデバイスは、第３の酸化物
層３４，ゲート酸化物領域３４′，およびゲート領域３
６を有する。
【００４０】図１２に示される半導体メモリデバイス構
造は、初めに、前述したこの発明の方法を用いて、次
に、縦型半導体メモリデバイスの形成における技術で周
知の通常の方法を用いて形成される。
造は、初めに、前述したこの発明の方法を用いて、次
に、縦型半導体メモリデバイスの形成における技術で周
知の通常の方法を用いて形成される。
【００４１】特に、第３の酸化物層３４およびゲート酸
化物層３４′は、熱成長方法、または化学的気相成長お
よびプラズマ気相成長のような通常の付着方法を用いて
トレンチ領域内に形成される。次に、ゲート領域３６
は、指向性ＲＩＥ付着方法を用いて、ゲート酸化物３
４′の側壁に、ドープされたポリシリコンまたは他のゲ
ート誘電体材料を付着することによって形成される。次
に、上部領域３２は、当業者に周知の通常のイオン注入
方法を用いてイオン注入される。
化物層３４′は、熱成長方法、または化学的気相成長お
よびプラズマ気相成長のような通常の付着方法を用いて
トレンチ領域内に形成される。次に、ゲート領域３６
は、指向性ＲＩＥ付着方法を用いて、ゲート酸化物３
４′の側壁に、ドープされたポリシリコンまたは他のゲ
ート誘電体材料を付着することによって形成される。次
に、上部領域３２は、当業者に周知の通常のイオン注入
方法を用いてイオン注入される。
【図１】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図２】２スッテプのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図３】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図４】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図５】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図６】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図７】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図８】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図９】２ステップのアニール処理および酸化処理を用
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
いる縦型半導体メモリデバイス内に浅い外方拡散埋込み
ビットラインを形成するときに、この発明で用いられる
処理工程を示す図である。
【図１０】この発明の（ａ）アニール工程，すなわちド
ライブイン工程、（ｂ）酸化工程，すなわち蓄積工程で
用いられる、２ステップのアニール処理および酸化処理
の効果を示す図である。
ライブイン工程、（ｂ）酸化工程，すなわち蓄積工程で
用いられる、２ステップのアニール処理および酸化処理
の効果を示す図である。
【図１１】この発明の（ａ）アニール工程，すなわちド
ライブイン工程、（ｂ）酸化工程，すなわち蓄積工程で
用いられる、２ステップのアニール処理および酸化処理
の効果を示す図である。
ライブイン工程、（ｂ）酸化工程，すなわち蓄積工程で
用いられる、２ステップのアニール処理および酸化処理
の効果を示す図である。
【図１２】この発明の方法を用いて形成することができ
る縦型半導体メモリデバイスの断面図である。
る縦型半導体メモリデバイスの断面図である。
１０ ｐ型の半導体基板 １０′ 中部領域 １２ 誘電体層 １４ トレンチ １６ ピラー １８ 凹状のライナー ２０ 第１の酸化物層 ２２ 外方拡散領域 ２２’ 外方拡散埋込みビットライン ２４ 第２の酸化物層 ３２ 上部領域 ３４ 第３の酸化物層 ３４′ ゲート酸化物領域 ３６ ゲート領域 Ｄ 開始ピラー寸法 Ｄ′ 最終的なピラー寸法
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローティス・エコノミコス アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ レイク オニアード ドライブ 58 (72)発明者 ハッサン・アイブラヒム・ハナフィ アメリカ合衆国 07920 ニュージャージ ー州 バスキング リッジ ギャロッピン グ ヒル ロード 80 (72)発明者 トーマス・サフロン・カナースカイ アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション サドル リッジ ドライブ 95 (72)発明者 シェルヴ・サーヤナラヤナ・マーシー アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション モッキ ングバード コート ３
Claims (9)
- 【請求項１】縦型半導体メモリデバイス内に浅い外方拡
散埋込みビットラインを形成する方法において、（ａ）
ｐ型の半導体材料の少なくとも１つの表面上に誘電体層
を有する構造を設ける工程と、（ｂ）前記構造内にトレ
ンチをエッチングすることにより、工程（ａ）で設けら
れた前記構造内にピラー領域を形成する工程と、（ｃ）
前記トレンチ内に、ヒ素（Ａｓ）またはリン（Ｐ）がド
ープされたガラスからなる凹状のライナーを形成する工
程と、（ｄ）前記構造全体の上に第１の酸化物層を形成
する工程と、（ｅ）前記ｐ型の半導体材料および前記ピ
ラー領域内にＡｓまたはＰが拡散するように前記構造を
アニールする工程と、（ｆ）前記ｐ型の半導体材料の前
記ピラーに沿って第２の酸化物層を形成し、前記第２の
酸化物層の下側の領域内に前記ＡｓまたはＰドーパント
を蓄積するように、工程（ｅ）で与えられた前記構造を
酸化する工程と、（ｇ）前記トレンチから、前記第１の
酸化物層，前記第２の酸化物層，および残留しているあ
らゆる前記凹状のライナーを除去する工程と、（ｈ）前
記ピラーの側壁に形成される、個別の外方拡散埋込みビ
ットライン領域を設けるように、前記トレンチ内の前記
ｐ型の半導体材料をエッチングする工程と、を含むこと
を特徴とする形成方法。 - 【請求項２】縦型半導体メモリデバイス内に浅い外方拡
散埋込みビットラインを形成する方法において、（ａ）
ｐ型の半導体材料の少なくとも１つの表面上に誘電体層
を有する構造を設ける工程と、（ｂ）前記構造内にトレ
ンチをエッチングすることにより、工程（ａ）で設けら
れた前記構造内にピラー領域を形成する工程と、（ｃ）
前記トレンチ内に、ヒ素（Ａｓ）またはリン（Ｐ）がド
ープされたガラスからなる凹状のライナーを形成する工
程と、（ｄ）前記構造全体の上に第１の酸化物層を形成
する工程と、（ｅ）前記ｐ型の半導体材料および前記ピ
ラー領域内にＡｓまたはＰが拡散するように前記構造を
アニールする工程と、（ｆ）前記第１の酸化物層および
前記凹状のライナーを除去する工程と、（ｇ）前記ｐ型
の半導体材料の前記ピラーに沿って第２の酸化物層を形
成し、前記第２の酸化物層の下側の領域内に前記Ａｓま
たはＰドーパントを蓄積するように、工程（ｅ）で与え
られた前記構造を酸化する工程と、（ｈ）前記トレンチ
から、前記第２の酸化物層を除去する工程と、（ｉ）前
記ピラーの側壁に形成される、個別の外方拡散埋込みビ
ットライン領域を設けるように、前記トレンチ内の前記
ｐ型の半導体材料をエッチングする工程と、を含むこと
を特徴とする形成方法。 - 【請求項３】前記アニール工程は、９５０℃よりも高い
温度で、不活性雰囲気内で、急速熱アニーリングによっ
て行われることを特徴とする請求項１または２に記載の
方法。 - 【請求項４】前記ＲＴＡは、アルゴン内で行われること
を特徴とする請求項３記載の方法。 - 【請求項５】前記ＲＴＡは、約２分以内の期間に約１０
００〜約１２００℃の温度で行われることを特徴とする
請求項３記載の方法。 - 【請求項６】前記酸化工程は、９５０℃よりも低い温度
で、酸素含有雰囲気を用いるウエット酸化により行われ
ることを特徴とする請求項１または２に記載の方法。 - 【請求項７】前記酸素含有雰囲気は、水蒸気であること
を特徴とする請求項６記載の方法。 - 【請求項８】前記ウエット酸化は、約５分以内の期間に
約７００〜約９４５℃の温度で行われることを特徴とす
る請求項６記載の方法。 - 【請求項９】縦型半導体メモリデバイスにおいて、 ｐ型の半導体材料と、前記ｐ型の半導体材料上に形成さ
れたピラーを有するセルアレイと、前記ピラーに隣接し
て配置されたゲート領域とを備え、前記ピラーは上方へ
延び、行列に配置され、前記各ピラーは、ｎ型の不純物
でドープされた上部領域，前記ｐ型の半導体材料からな
る中部領域，ＡｓまたはＰがドープされた前記ピラーの
側壁から外方拡散された個別の下部領域を有し、前記中
部領域は前記ｐ型の半導体材料と連続している、ことを
特徴とする縦型半導体メモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/238729 | 1999-01-28 | ||
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