JP2000223704A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＴＩ構造等の素子分離を用いた高集積度半
導体装置において、素子分離領域周縁部に形成される段
差に起因するゲート電極パターニング時の残渣、アクテ
ィブ領域の粗れ、掘れの問題点を解消する。 【解決手段】 素子形成領域上に絶縁材料からなるダミ
ーゲートをパターニングし、この際素子分離領域の段差
７側面には、同じ絶縁材料によるサイドウォール１０を
形成する。この後層間絶縁膜１６を形成し、ダミーゲー
トを抜き去って凹部を形成する。この凹部にゲート電極
１２ｇを埋め込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、トレンチ素子分離
を用いた高集積度半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】半導体装置の素子分離およびウェル分離
として、従来からＬＯＣＯＳ (LocalOxidation of Sili
con) 法が用いられている。ＬＯＣＯＳ法は、耐酸化マ
スクから露出するシリコン基板表面を熱酸化する簡便な
工程により形成されるが、バーーズビークの発生が避け
られない等、高集積度化には不向きとされている。そこ
で、半導体基板に溝を形成し、この溝内にＣＶＤ(Chemi
cal Vapor Deposition)法等で形成した絶縁膜、例えば
酸化シリコン等を埋め込むＳＴＩ (Shallow Trench Iso
lation) 法が採用され始めている。ＳＴＩの製造工程を
図６〜図７を参照して説明する。

【０００３】図６（ａ）： 半導体基体１上に酸化シリ
コン膜２および窒化シリコン膜３からなる保護膜４を形
成する。さらに保護膜４上に複数のレジストマスク５を
形成する。レジストマスク５の平面形状は、通常その開
口パターン幅に広狭を有するとともにパターン密度に疎
密を有する。

【０００４】図６（ｂ）： レジストマスク５をエッチ
ングマスクとして保護膜４をエッチングし、さらに半導
体基体１をエッチングしてトレンチ６を開口する。この
後レジストマスク５を除去する。

【０００５】図６（ｃ）： トレンチ６内壁および底面
を熱酸化して、薄く酸化膜（不図示）を形成し、絶縁膜
８をバイアスＥＣＲ (Electron Cyclotron Resonance)
ＣＶＤ法等、埋め込み能力に優れた堆積方法で形成す
る。絶縁膜８の成膜厚さは、トレンチ６が埋まり保護膜
４表面とほぼ同一レベルとなる程度とする。この結果、
保護膜４上にも同程度の厚さの絶縁膜８が堆積する。

【０００６】図７（ｄ）： この状態でＣＭＰ (Chemic
al mechanical polishing)を施して保護膜４上に堆積し
た不要の絶縁膜を除去し、トレンチ６内にのみ絶縁膜８
を残す。窒化シリコン膜３は、ＣＭＰにおける研磨スト
ッパとしても機能する。

【０００７】図７（ｅ）： 窒化シリコン膜３を熱リン
酸等による等方性エッチングで除去する。

【０００８】図７（ｆ）： さらに酸化シリコン膜２を
希フッ酸によるウェットエッチング等で除去する。この
際トレンチ６内に埋め込まれた絶縁膜８も多少エッチン
グされ、トレンチ６から突出する絶縁膜８の周縁部に、
段差７が不所望に形成される。

【０００９】図７（ｇ）： この後図示は省略するもの
の、再度熱酸化膜形成、レジストパターニング、イオン
注入、レジスト除去の各工程を繰り返してウェルを形成
する。犠牲酸化をおこなった後、改めて熱酸化等により
ゲート絶縁膜９を形成することにより、ＳＴＩ構造の素
子分離領域および素子形成領域が形成される。この状態
で、半導体基体１へのトランジスタ等の素子形成工程の
準備が完了する。

【００１０】

【発明が解決しようとする課題】しかしながら、トレン
チ６内に埋め込まれた絶縁膜８と、素子形成領域に形成
されたゲート絶縁膜９との間に段差７が存在するため、
素子形成工程において以下図８に示すような不都合が発
生する。

【００１１】図８（ｈ）； 全面に、多結晶シリコン層
１８および高融点金属シリサイド層１９からなるゲート
電極材料層１２を形成する。この後、素子形成領域上に
ゲート電極パターニング用のレジストマスク５１を形成
する。

【００１２】図８（ｉ）； 異方性エッチングにより、
ゲート電極材料層１２をパターニングし、ゲート電極１
２ｇを形成する。この異方性エッチング工程において、
トレンチ６から突出する絶縁膜８の段差側面に、ゲート
電極材料層の残渣１２ｒが発生する。この残渣１２ｒは
当然導電性であるので、ゲート電極１２ｇ間の短絡を招
く結果となる。

【００１３】図８（ｊ）； この残渣１２ｒを除去する
ためには、ゲート電極材料層の異方性エッチング工程で
のオーバーエッチング時間を長く設定すればよい。しか
し残渣１２ｒが消失するまで長時間のオーバーエッチン
グをかけると、薄いゲート絶縁膜９が部分的にエッチオ
フされ、さらに露出した半導体基体１に表面粗れや穴が
発生する。同図ではこの状態を基体掘れ１３として示
す。こうなると、もはや所望の特性のトランジスタは得
られず、歩留り低下や信頼性の低下を招く。

【００１４】以上はトレンチ構造の素子分離領域につい
て説明したが、ＬＯＣＯＳ構造の素子分離領域において
も、同様の問題が発生する。すなわち、バーズビーク長
を可及的に低減するため、耐酸化マスクをパッド酸化膜
と窒化シリコン膜の２層構造とし、このパッド酸化膜を
薄く、窒化シリコン膜を厚く設計する場合がある。かか
る耐酸化マスクによりＬＯＣＯＳ構造の素子分離領域を
形成すると、素子分離領域端のバーズヘッド部分の段差
が急峻となる。したがって、この場合にもゲート電極パ
ターニングにおいて同様の導電性残渣が発生する。

【００１５】本発明はかかる従来技術の問題点に鑑み提
案するものである。すなわち本発明は、高集積度半導体
装置のゲート電極パターニングにおいて、素子分離領域
の段差に起因する残渣の発生を防止するとともに、基体
掘れも防止しうる半導体装置の製造方法を提供すること
を課題とする。

【００１６】また本発明は、かかる半導体装置の製造方
法により得られる、ゲート電極間の短絡やトランジスタ
特性の劣化のない、信頼性の高い高集積度半導体装置を
提供することを別の課題とする。

【００１７】

【課題を解決するための手段】本発明は上述した課題を
解決するために提案するものである。すなわち本発明の
半導体装置の製造方法は、半導体基体上に素子形成領域
と、この素子形成領域との間に段差を有する素子分離領
域を形成する工程と、この素子形成領域にゲート電極を
形成する工程を有する半導体装置の製造方法であって、
このゲート電極の形成工程は、この素子形成領域に、少
なくとも絶縁材料を含むダミーゲートを形成するととも
に、素子分離領域の段差側面に絶縁材料からなるサイド
ウォールを形成する工程と、半導体基体全面に、このダ
ミーゲートを覆う層間絶縁膜を形成する工程と、少なく
ともこのダミーゲート上のこの層間絶縁膜を除去して、
このダミーゲート表面を露出する工程と、このダミーゲ
ートを除去して凹部を形成する工程と、この凹部および
層間絶縁膜上にゲート電極材料層を形成する工程と、層
間絶縁膜上のゲート電極材料層を除去し、この凹部内に
ゲート電極を残す工程とを具備することを特徴とする。

【００１８】この際、素子形成領域に、少なくとも絶縁
材料を含むダミーゲートを形成するとともに、素子分離
領域の段差側面に絶縁材料からなるサイドウォールを形
成する工程の後に、さらにこのダミーゲート側面にＬＤ
Ｄサイドウォールスペーサを形成するとともに、この素
子形成領域の段差側面にこのＬＤＤサイドウォールスペ
ーサ材料からなる第２のサイドウォールを形成する工程
を有し、この後、半導体基体全面に、このダミーゲート
を覆う層間絶縁膜を形成する工程を施すことが望まし
い。

【００１９】このダミーゲートは、ゲート絶縁膜材料と
のエッチング選択比を有する絶縁膜材料を含むことが望
ましい。かかる絶縁膜材料としては、窒化シリコンが例
示される。

【００２０】またダミーゲート上の層間絶縁膜を除去し
て、このダミーゲート表面を露出する工程は、化学的機
械研磨工程によることが望ましい。

【００２１】つぎに本発明の半導体装置は、半導体基体
上に素子形成領域と、この素子形成領域との間に段差を
有する素子分離領域と、この素子形成領域にゲート電極
を有する半導体装置であって、素子分離領域の段差側面
に、絶縁材料からなるサイドウォールを有することを特
徴とする。

【００２２】この構造において、ゲート電極はＬＤＤサ
イドウォールスペーサを有するとともに、素子形成領域
の段差側面のサイドウォール側面に、このＬＤＤサイド
ウォールスペーサ材料からなる第２のサイドウォールを
さらに有することが望ましい。

【００２３】本発明の半導体装置において、素子分離領
域の段差側面のサイドウォールは、ゲート絶縁膜材料と
のエッチング選択比を有する絶縁膜材料、例えば窒化シ
リコンを含むことが望ましい。

【００２４】（作用）ダミーゲートをパターニングする
際には、素子分離領域の段差部にやはりダミーゲート材
料からなるサイドウォールが残渣状に形成される。この
サイドウォールは絶縁材料であるのでゲート電極間の短
絡の原因となることはない。したがって、過度のオーバ
ーエッチングは不要であり、基体掘れの発生もない。

【００２５】さらに、ゲート電極にＬＤＤサイドウォー
ルスペーサ構造を採用するときには、このＬＤＤサイド
ウォールスペーサ材料も第２のサイドウォールとして利
用できる。したがって、素子分離領域の段差はこの第２
のサイドウォールによっても充填され、緩やかなテーパ
形状となり、ダミーゲート加工時のオーバーエッチング
はさらに軽減される。

【００２６】この後、層間絶縁膜を全面に形成し、ダミ
ーゲート表面を露出後、ダミーゲートを除去（抜きパタ
ーン）し、この凹部にゲート電極材料を充填することに
より、信頼性の高い半導体装置を提供することが可能と
なる。

【００２７】

【発明の実施の形態】以下、本発明の半導体装置の実施
形態例につき図面を参照して説明する。以下の実施形態
例の説明の図面においては、従来例の説明に供した図面
中の構成要素と同様の構成要素には、同じ参照符号を付
すものとする。また、以下の図面における各部の寸法の
割合は説明のためのものであり、実際の半導体装置に比
例したものではない。

【００２８】図１は本発明の半導体装置の要部を示す概
略断面図である。すなわち、シリコン等の半導体基体１
には、複数のトレンチ６が形成されている。このトレン
チ６はその幅に広狭があり、またそのパターン密度に疎
密がある。このようなパターン分布は、例えばＤＲＡＭ
(Dynamic Random Access Memory) のメモリセル領域と
周辺回路領域等に見られるものである。図１はそのメモ
リセル領域の素子形成領域に形成されたＭＯＳトランジ
スタを示す。

【００２９】これらトレンチ６内にはいずれもＳｉＯ₂
等からなる絶縁膜８が埋め込まれており素子分離領域を
構成している。絶縁膜８の表面は半導体基板１表面から
突出する場合もあり、この突出高さは通常数十ｎｍから
数百ｎｍ程度であり、代表的には１００〜２５０ｎｍ程
度である。また絶縁膜８の周縁部はテーパ形状をなして
おり、素子形成領域との境界は凹部が形成されている。
これらテーパ形状および凹部により、段差７が構成され
ている。

【００３０】本発明の半導体装置の特徴は、この段差７
の側面に絶縁材料からなるサイドウォール１０が形成さ
れていることである。このサイドウォール１０は、不図
示のダミーゲートを形成する際に同時に形成したもので
あり、ゲート絶縁膜９や層間絶縁膜１６とのエッチング
選択比が得られる材料、例えば窒化シリコンからなる。

【００３１】サイドウォール１０は１層でもよいが、図
１の例では第２のサイドウォール１１が形成されてい
る。第２のサイドウォール１１は、ＭＯＳトランジスタ
をＬＤＤ構造とするためのＬＤＤサイドウォールスペー
サ１４を形成する際に、同時に形成したものであり、例
えば酸化シリコンからなる。なお図１では不純物拡散層
の図示は省略している。

【００３２】素子形成領域の半導体基体１の露出面に
は、ゲート絶縁膜９が形成されている。このゲート絶縁
膜９上のＬＤＤサイドウォールスペーサ１４間にはゲー
ト電極１２ｇが形成されており、ゲート電極１２ｇ表面
と層間絶縁膜１６とは、ほぼ同一平面上で平坦化されて
いる。このゲート電極１２ｇは不図示のダミーゲートを
抜き去って形成された凹部に埋め込んで形成したもので
ある。ゲート電極１２ｇは、例えば多結晶シリコン、高
融点金属ポリサイドあるいはメタル材料等から構成され
る。

【００３３】図１に示す半導体装置によれば、素子分離
領域の段差７側面に形成されたサイドウォール１０、あ
るいはこのサイドウォール１０側面にさらに形成された
第２のサイドウォール１１は、いずれも絶縁材料からな
るので、短絡等の事故が発生する虞はない。またゲート
電極１２ｇをパターニングする際には、従来技術の工程
で図８（ｉ）を参照して説明したように、ゲート電極材
料からなる残渣１２ｒを除去するための、過度のオーバ
ーエッチングが不要である。したがって、薄いゲート絶
縁膜９の損傷や、基板掘れ等の問題も解消され、信頼性
の高い半導体装置を提供することができる。

【００３４】図１に示す概略断面構造は本発明の半導体
装置を説明するための要部であり、この後、さらに接続
孔開口、上層配線形成、およびパシベーション膜形成工
程等を経て半導体装置が完成される。

【００３５】

【実施例】以下、本発明の半導体装置の製造方法につ
き、図２〜図５を参照してさらに詳しく説明する。

【００３６】〔実施例１〕 図２（ａ）： シリコン等の半導体基体１を用意し、そ
の表面に熱酸化により酸化シリコン膜２を１０ｎｍ程度
形成する。熱酸化は、Ｏ₂ 雰囲気中１０００℃で施し
た。さらに減圧ＣＶＤ(Chemical Vapor Deposition) 法
により窒化シリコン膜３を１５０ｎｍ程度形成する。 減圧ＣＶＤ条件 ＳｉＨ₂ Ｃｌ₂ ５０ ｓｃｃｍ ＮＨ₃ ２００ ｓｃｃｍ Ｎ₂ ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜４となる。この保護膜４は本実施例では２層とし
たが、多結晶シリコンや非晶質シリコン等他の材料を組
み合わせた３層以上としてもよい。ただし最上層はエッ
チングストッパとして機能する材料、またエッチングマ
スクとしても機能する材料が選ばれる。また保護膜４の
最下層とその上の層とは、エッチング選択比がとれる材
料が選ばれる。

【００３７】保護膜４上にレジストマスク５を形成す
る。レジストマスク５の開口部は、そのパターン幅に広
狭があり、またそのパターン密度にも疎密がある。また
レジストマスク５の厚さは、少なくとも保護膜４をパタ
ーニングしうる厚さ以上が選ばれる。

【００３８】図２（ｂ）： レジストマスク５をマスク
として、保護膜４をパターニングする。エッチング装置
は市販の平行平板型ＲＩＥ (Reactive Ion Etching) 装
置を用い、下記条件によった。 ＣＦ₄ １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜４のパターニング終了後は、レジストマスク５を
アッシングおよび硫酸過水洗浄により除去する。レジス
トマスク５は除去せずに次工程に進んでもよい。

【００３９】つぎにパターニングされた保護膜４上層の
窒化シリコン膜３をエッチングマスクとして半導体基体
１をエッチングし、複数のトレンチ６を形成する。エッ
チング装置は、大口径の半導体基体１全面にわたり均一
なエッチングレートを得るために、高密度プラズマ発生
源を有する装置が好ましい。本実施例ではＥＣＲ (Elec
tron Cyclotron Resonance) プラズマエッチング装置を
用い、下記条件によりトレンチエッチングした。トレン
チ６の深さは４００〜５００ｎｍ程度の浅いものである
が、その開口パターン幅に広狭があり、またそのパター
ン密度にも疎密がある。 Ｃｌ₂ １３３ ｓｃｃｍ Ｏ₂ １０ ｓｃｃｍ 圧力 ５．３ Ｐａ ソースパワー １５００ Ｗ 基板バイアスパワー ２７５ Ｗ 温度 ２０ ℃

【００４０】図２（ｃ）： 形成されたトレンチ６の内
壁を熱酸化して酸化膜（不図示）を１０ｎｍ程度の厚さ
に形成する。熱酸化は、Ｏ₂ 雰囲気中１０００℃で施せ
ばよい。つぎに、絶縁膜８を全面に形成する。成膜装置
は、例えば基板バイアスを印加できる高密度プラズマＣ
ＶＤ装置が好ましい。本実施例では基板バイアス印加型
のＥＣＲプラズマＣＶＤ装置を用い、下記条件にて絶縁
膜８を形成した。 ＳｉＨ₄ １００ ｓｃｃｍ Ｏ₂ ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
でよい。この結果、保護膜４上にもほぼ同じ厚さの絶縁
膜８が形成される。

【００４１】図３（ｄ）： 保護膜４上の絶縁膜８をＣ
ＭＰにより除去する。ＣＭＰ条件は、下地の窒化シリコ
ン膜３との選択比がとれる下記条件とする。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ² キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ

【００４２】なお、面積の広い保護膜４上の絶縁膜を、
選択的にレジストパターニングおよびエッチングにより
除去しておいてもよい。このエッチングは後工程のＣＭ
Ｐを容易とし、トレンチ６内に埋め込まれる絶縁膜８表
面の過度のディッシング形状を防止するためのものであ
り、絶縁膜８の中央部の最も厚い部分が除去されればよ
い。エッチング条件は下地の窒化シリコン膜３とのエッ
チング選択比がとれる下記条件による。 ＣＦ₄ １５ ｓｃｃｍ ＣＯ ３００ ｓｃｃｍ Ａｒ ４００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １５００ Ｗ 温度 ２０ ℃ この絶縁膜８の除去工程は、広いパターン幅の保護膜４
の幅サイズ次第では省略してもよい。

【００４３】図３（ｅ）： この後、窒化シリコン膜３
のみを除去する。この際には、下地の酸化シリコン膜２
や絶縁膜８と選択比のとれる、熱リン酸によるウェット
エッチングを用いる。ドライエッチングを用いる場合に
は、等方性のエッチングが可能なＣＤＥ (Chemical Dry
Etching) が好適である。 ＣＤＥ条件の一例 ＣＦ₄ ６０ ｓｃｃｍ Ｏ₂ ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃ 窒化シリコン膜３を選択的に除去した結果、トレンチ６
に埋め込まれた絶縁膜８の上部は、トレンチ６から突出
した形となる。絶縁膜８の突出高さは、窒化シリコン膜
３とほぼ同じ１５０ｎｍである。またその側面は、半導
体基板１表面から垂直に屹立した形状である。

【００４４】図３（ｆ）： この後、希フッ酸水溶液で
酸化シリコン膜２をウェットエッチング除去し、素子形
成領域の半導体基体１表面を露出する。この工程は、ト
レンチ６内に埋め込まれた絶縁膜８も同時にエッチング
される条件である。また次に述べる再酸化膜の除去工程
においても、トレンチ６内に埋め込まれた絶縁膜８は同
時にエッチングされる。したがって、絶縁膜８周縁の角
部はテーパ状にエッチングされ、さらに素子形成領域と
の境界面はエッチングレートが大きいため、凹部が形成
される。これらテーパ形状および凹部により、段差７が
不所望に形成される。

【００４５】露出した半導体基体１表面を再酸化し、常
法によりレジストパターニング工程、イオン注入工程な
らびにレジストパターン除去工程を繰り返し、Ｎ−Ｗｅ
ｌｌ形成、Ｐ−Ｗｅｌｌ形成（いずれも不図示）やＭＯ
ＳトランジスタのＶth調整をおこなう。この後、不要と
なった再酸化膜を除去する。

【００４６】図３（ｇ）： この後、改めてゲート絶縁
膜９を熱酸化により１０ｎｍの厚さに形成する。

【００４７】図４（ｈ）： ダミーゲート材料層１５
を、例えば窒化シリコンを用いて全面に４００ｎｍの厚
さに形成する。 ダミーゲート材料層１５の減圧ＣＶＤ条件 ＳｉＨ₂ Ｃｌ₂ ５０ ｓｃｃｍ ＮＨ₃ ２００ ｓｃｃｍ Ｎ₂ ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃

【００４８】図３（ｉ）： ダミーゲート材料層１５上
に、例えば１８０ｎｍのゲート電極長のパターン幅を有
するレジストパターン（不図示）を形成し、平行平板型
ＲＩＥ装置によりダミーゲート材料層１５をパターニン
グして、ダミーゲート１５ｇを形成する。 ダミーゲート材料層１５のエッチング条件 ＣＦ₄ ７５ ｓｃｃｍ Ａｒ ２５ ｓｃｃｍ 圧力 ５．３ Ｐａ ＲＦパワー ６００ Ｗ 温度 ２０ ℃ この異方性エッチング工程において、素子分離領域の段
差７の側面に窒化シリコンからなるサイドウォール１０
が形成される。

【００４９】この後、図示を省略するが、レジストパタ
ーニング工程、イオン注入工程ならびにレジストパター
ン除去工程を繰り返し、ＮＭＯＳ領域のＬＤＤとＰＭＯ
Ｓ領域のＬＤＤを形成する。

【００５０】図４（ｊ）： 不図示のシリコン酸化膜を
全面に形成し、これをエッチバックして、ダミーゲート
１５ｇ側面にＬＤＤサイドウォールスペーサ１４を形成
する。この工程において、素子分離領域の段差７側面の
サイドウォール１０の側面に、さらに酸化シリコンから
なる第２のサイドウォール１１が形成される。 シリコン酸化膜の減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ Ｎ₂ ５ ｓｃｃｍ 圧力 ８０ Ｐａ 温度 ７２０ ℃ シリコン酸化膜のエッチバック条件 Ｃ₄ Ｆ8 ５０ ｓｃｃｍ 圧力 ２ Ｐａ ＲＦパワー １２００ Ｗ 温度 ２０ ℃

【００５１】図示は省略するが、この後再びレジストパ
ターニング工程、イオン注入工程ならびにレジストパタ
ーン除去工程を繰り返し、ＮＭＯＳ領域のソース／ドレ
インとＰＭＯＳ領域のソース／ドレインを形成する。

【００５２】図５（ｋ）： 半導体基体上全面にシリコ
ン酸化膜（不図示）を減圧ＣＶＤ法で形成し、さらにＣ
ＭＰ法で平坦化研磨してダミーゲート１５ｇの表面を露
出する。この工程により、シリコン酸化膜からなる層間
絶縁膜１６が平坦に形成される。 シリコン酸化膜の減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ Ｎ₂ ５ ｓｃｃｍ 圧力 ８０ Ｐａ 温度 ７２０ ℃ シリコン酸化膜のＣＭＰ条件 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ² キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ

【００５３】図５（ｌ）： 露出したダミーゲート１５
ｇを熱リン酸によりウェットエッチングし抜き去り、Ｌ
ＤＤサイドウォールスペーサ１４に挟まれた凹部１７を
形成する。

【００５４】図５（ｍ）： 全面にゲート電極材料層１
２を形成する。本実施例では、減圧ＣＶＤ法によりタン
グステン（Ｗ）を形成した。 ゲート電極材料層減圧ＣＶＤ条件 ＷＦ₆ ７５ ｓｃｃｍ Ｈ₂ ５００ ｓｃｃｍ Ａｒ ２８００ ｓｃｃｍ 圧力 １０６４０ Ｐａ 基板温度 ４５０ ℃

【００５５】この後、ＣＭＰ法により層間絶縁膜１６上
のゲート電極材料層１２を除去し、凹部１７内にのみ残
してゲート電極とする。 ゲート電極材料層のＣＭＰ条件 スラリ 硝酸第２鉄系（キャボット社製） スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ² キャリア回転数 ５０ ｒｐｍ プラテン回転数 ４０ ｒｐｍ 研磨パッド Ｓｕｂａ−４００ 温度 ２５ ℃

【００５６】ＣＭＰ終了後の状態は先に図１を参照して
説明した通りである。本実施例によれば、Ｗからなるメ
タル系のゲート電極１２ｇをパターニングする工程にお
いて、素子分離領域の段差７に導電性のゲート電極材料
層からなる残渣が発生する虞がなく、また薄いゲート絶
縁膜９が過度のオーバーエッチングに曝される虞もな
い。したがって、短絡やトランジスタ特性の劣化のない
高集積度半導体装置を製造することが可能である。

【００５７】〔実施例２〕ゲート電極１２ｇとしてＷ等
のメタルゲートの他に、多結晶シリコン、多結晶シリコ
ン／タングステン、高融点金属シリサイド、高融点金属
ポリサイド等の材料を用いることができる。

【００５８】その一例として、高融点金属ポリサイド構
造のゲート電極とする場合には、図５（ｍ）に示した工
程において、ゲート電極材料層１２として多結晶シリコ
ン層および高融点金属シリサイド層をそれぞれ減圧ＣＶ
Ｄ法により２００ｎｍずつ形成する。 多結晶シリコン層減圧ＣＶＤ条件 ＳｉＨ₄ １００ ｓｃｃｍ ＰＨ₃ １００ ｓｃｃｍ Ｈｅ ４００ ｓｃｃｍ Ｎ₂ ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 基板温度 ６１０ ℃ 高融点金属シリサイド層減圧ＣＶＤ条件 ＷＦ₆ ２．５ ｓｃｃｍ ＳｉＨ₂ Ｃｌ₂ １５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ 圧力 ４０ Ｐａ 基板温度 ６８０ ℃

【００５９】その他の工程、すなわち図５（ｌ）に至る
工程、およびこの後の工程は前実施例１と同様でよい。
本実施例においても、前実施例１と同様の効果を奏する
ことができる。

【００６０】以上、本発明の半導体装置およびその製造
方法につき詳しく説明したが、半導体基体における素子
分離領域や素子形成領域等のレイアウト等は適宜変更が
可能である。素子分離領域としてＳＴＩ構造の他に、Ｌ
ＯＣＯＳ構造であっても本発明を好適に実施できる。そ
の他、エッチング装置、ＣＶＤ装置等の構成やそのプロ
セス条件、各構成要素の材料等、上述した実施例には限
定されない。

【００６１】

【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、高集積度半導体装置
のゲート電極パターニングにおいて、素子分離領域の段
差に起因する導電性残渣の発生を防止するとともに、素
子形成領域のダメージや基体掘れも防止しうる半導体装
置の製造方法を安定に提供することができる。

【００６２】また本発明の半導体装置によれば、かかる
半導体装置の製造方法を採用することにより、ゲート電
極間の短絡やトランジスタ特性の劣化のない、信頼性の
高い高集積度半導体装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部を示す概略断面図で
ある。

【図２】本発明の半導体装置の製造方法を示す概略工程
断面図である。

【図３】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図２に続く工程を示す。

【図４】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図３に続く工程を示す。

【図５】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図４に続く工程を示す。

【図６】従来の半導体装置の製造方法を示す概略断面図
である。

【図７】従来の半導体装置の製造方法を示す概略断面図
であり、図６に続く工程を示す。

【図８】従来の半導体装置の製造方法を示す概略断面図
であり、図７に続く工程を示す。

【符号の説明】

１…半導体基体、２…酸化シリコン膜、３…窒化シリコ
ン膜、４…保護膜、５，５１…レジストマスク、６…ト
レンチ、７…段差、８…絶縁膜、９…ゲート絶縁膜、１
０…サイドウォール、１１…第２のサイドウォール、１
２…ゲート電極材料層、１２ｇ…ゲート電極、１２ｒ…
残渣、１３…基体掘れ、１４…ＬＤＤサイドウォールス
ペーサ、１５…ダミーゲート材料層、１５ｇ…ダミーゲ
ート、１６…層間絶縁膜、１７…凹部、１８…多結晶シ
リコン層、１９…高融点金属シリサイド層

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に素子形成領域と、該素子
   形成領域との間に段差を有する素子分離領域を形成する
   工程と、 前記素子形成領域にゲート電極を形成する工程を有する
   半導体装置の製造方法であって、 前記ゲート電極の形成工程は、 前記素子形成領域に、少なくとも絶縁材料を含むダミー
   ゲートを形成するとともに、前記素子分離領域の段差側
   面に絶縁材料からなるサイドウォールを形成する工程
   と、 前記半導体基体全面に、前記ダミーゲートを覆う層間絶
   縁膜を形成する工程と、 少なくとも前記ダミーゲート上の前記層間絶縁膜を除去
   して、該ダミーゲート表面を露出する工程と、 前記ダミーゲートを除去して凹部を形成する工程と、 前記凹部および前記層間絶縁膜上にゲート電極材料層を
   形成する工程と、 前記層間絶縁膜上の前記ゲート電極材料層を除去し、前
   記凹部内にゲート電極を残す工程とを具備することを特
   徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記素子形成領域に、少なくとも絶縁材料を含むダミー
   ゲートを形成するとともに、前記素子分離領域の段差側
   面に絶縁材料からなるサイドウォールを形成する工程の
   後に、 さらに前記ダミーゲート側面にＬＤＤサイドウォールス
   ペーサを形成するとともに、前記素子形成領域の段差側
   面に該ＬＤＤサイドウォールスペーサ材料からなる第２
   のサイドウォールを形成する工程を有し、 この後、前記半導体基体全面に、前記ダミーゲートを覆
   う層間絶縁膜を形成する工程を施すことを特徴とする半
   導体装置の製造方法。
3. 【請求項３】 前記素子形成領域は、シャロートレンチ
   アイソレーション構造であることを特徴とする請求項１
   または２記載の半導体装置の製造方法。
4. 【請求項４】 前記ダミーゲートは、 ゲート絶縁膜材料とのエッチング選択比を有する絶縁膜
   材料を含むことを特徴とする請求項１または２記載の半
   導体装置の製造方法。
5. 【請求項５】 前記絶縁膜材料は、窒化シリコンである
   ことを特徴とする請求項４記載の半導体装置の製造方
   法。
6. 【請求項６】 前記ダミーゲート上の前記層間絶縁膜を
   除去して、該ダミーゲート表面を露出する工程は、 化学的機械研磨工程であることを特徴とする請求項１記
   載の半導体装置の製造方法。
7. 【請求項７】 半導体基体上に素子形成領域と、該素子
   形成領域との間に段差を有する素子分離領域と、 前記素子形成領域にゲート電極を有する半導体装置であ
   って、 前記素子分離領域の段差側面に、絶縁材料からなるサイ
   ドウォールを有することを特徴とする半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 前記ゲート電極はＬＤＤサイドウォールスペーサを有す
   るとともに、前記素子形成領域の段差側面のサイドウォ
   ール側面に、該ＬＤＤサイドウォールスペーサ材料から
   なる第２のサイドウォールをさらに有することを特徴と
   する半導体装置。
9. 【請求項９】 前記素子形成領域は、シャロートレンチ
   アイソレーション構造であることを特徴とする請求項７
   または８記載の半導体装置。
10. 【請求項１０】 前記素子分離領域の段差側面のサイド
    ウォールは、 ゲート絶縁膜材料とのエッチング選択比を有する絶縁膜
    材料を含むことを特徴とする請求項７または８記載の半
    導体装置。
11. 【請求項１１】 前記絶縁膜材料は、窒化シリコンであ
    ることを特徴とする請求項１０記載の半導体装置。