JP2000223713A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【目的】 (1,1,1)ファセット面を持つエピしたシリコ
ンを用いて微細ゲート長のSOI MOSFETにおいて、傾斜領
域のソース・ドレイン抵抗を小さくし、トランジスタの
駆動力をあげることを目的とする。 【構成】 SOI（Silicon on insulater）基板上に形成
されたMOSFETであって、MOSFETのソース及びドレイン上
に（1,1,1)ファセット面を有する半導体層を、エピタキ
シャル成長させた。
ンを用いて微細ゲート長のSOI MOSFETにおいて、傾斜領
域のソース・ドレイン抵抗を小さくし、トランジスタの
駆動力をあげることを目的とする。 【構成】 SOI（Silicon on insulater）基板上に形成
されたMOSFETであって、MOSFETのソース及びドレイン上
に（1,1,1)ファセット面を有する半導体層を、エピタキ
シャル成長させた。
Description
【０００１】
【発明の属する技術分野】この発明は、高速・低消費電
力・高信頼性の微細ゲート長のSOI（Silicon oninsulat
or）電界効果トランジスタ（MOSFET）の構造及び製造方
法に関するものである。
力・高信頼性の微細ゲート長のSOI（Silicon oninsulat
or）電界効果トランジスタ（MOSFET）の構造及び製造方
法に関するものである。
【０００２】
【従来の技術】文献名 ： Y.Nakahara，Sympoium on
VLSI Technology Dig. (1996) p.174SOI MOSFETはその
構造的特徴から寄生容量が小さいこと、ラッチアッブフ
リーであること、ソフトエラー率が低いこと、素子分離
が比較的容易であること等の長所を有しており、高速・
低消費電力LSIへの適用可能性について大きな関心が向
けられている。
VLSI Technology Dig. (1996) p.174SOI MOSFETはその
構造的特徴から寄生容量が小さいこと、ラッチアッブフ
リーであること、ソフトエラー率が低いこと、素子分離
が比較的容易であること等の長所を有しており、高速・
低消費電力LSIへの適用可能性について大きな関心が向
けられている。
【０００３】完全空乏型（FD）デバイスでは、ゲート下
に形成される空乏層がSOI下の埋め込み酸化膜（BOX）ま
で到達するため、空乏層容量が小さくなり、サブスレシ
ョルド係数（S値）がほぼ理想値まで小さくなるという
利点がある。一方、微細ゲート長のFDデバイスを実現す
るためには、チャネル部の不純物濃度を高めることによ
り、ソース・ドレインからの空乏層の延びを抑え、ショ
ートチャネル効果を抑える必要がある。ただし、不純物
濃度を高くすることにより、ゲート下の空乏層の広がり
が狭くなるため、完全空乏型動作（空乏層がBOXまで到
達する）にするためにはSOI膜厚を薄くする必要があ
る。ゲート長が0.2μm以下程度では、SOI膜厚は20 - 50
nmと非常に薄くしなければならない。このため、ソー
ス・ドレイン部の抵抗が高くなり、トランジスタ特性は
ソース・ドレイン抵抗により劣化してしまう。
に形成される空乏層がSOI下の埋め込み酸化膜（BOX）ま
で到達するため、空乏層容量が小さくなり、サブスレシ
ョルド係数（S値）がほぼ理想値まで小さくなるという
利点がある。一方、微細ゲート長のFDデバイスを実現す
るためには、チャネル部の不純物濃度を高めることによ
り、ソース・ドレインからの空乏層の延びを抑え、ショ
ートチャネル効果を抑える必要がある。ただし、不純物
濃度を高くすることにより、ゲート下の空乏層の広がり
が狭くなるため、完全空乏型動作（空乏層がBOXまで到
達する）にするためにはSOI膜厚を薄くする必要があ
る。ゲート長が0.2μm以下程度では、SOI膜厚は20 - 50
nmと非常に薄くしなければならない。このため、ソー
ス・ドレイン部の抵抗が高くなり、トランジスタ特性は
ソース・ドレイン抵抗により劣化してしまう。
【０００４】ソース・ドレイン抵抗を下げる方法のひと
つとして、ソース・ドレイン上にのみチタン（Ti）やコ
バルト（Co）のシリサイド層を選択的に形成するサリサ
イド技術が一般的に使われている。しかしながら、SOI
膜厚が50 nm程度より薄くなると、その形成が困難にな
ることが知られている。シリサイドがBOXまで到達する
ようにサリサイドを形成した場合、凝集が起こりやすく
なり、高抵抗化したり、チャネル部とソース・ドレイン
部が断裂する可能性がある。SOI層を残してサリサイド
化しようとした場合には、サリサイドの抵抗が十分に低
くならない、あるいは細線部でシリサイドが形成されな
いなどの問題が生じる。
つとして、ソース・ドレイン上にのみチタン（Ti）やコ
バルト（Co）のシリサイド層を選択的に形成するサリサ
イド技術が一般的に使われている。しかしながら、SOI
膜厚が50 nm程度より薄くなると、その形成が困難にな
ることが知られている。シリサイドがBOXまで到達する
ようにサリサイドを形成した場合、凝集が起こりやすく
なり、高抵抗化したり、チャネル部とソース・ドレイン
部が断裂する可能性がある。SOI層を残してサリサイド
化しようとした場合には、サリサイドの抵抗が十分に低
くならない、あるいは細線部でシリサイドが形成されな
いなどの問題が生じる。
【０００５】ソース・ドレイン抵抗を下げるもうひとつ
の方法として、ソース・ドレイン上にSiを選択エピ成長
させてソース・ドレイン部のシリコン膜厚を厚くする方
法がある。
の方法として、ソース・ドレイン上にSiを選択エピ成長
させてソース・ドレイン部のシリコン膜厚を厚くする方
法がある。
【０００６】上記の文献には、ソース・ドレイン上にシ
リコンをエピ成長したBulkシリコンのMOSFETの構造及び
製造方法が示されている。図8はその説明のための図で
あり、断面図を以って概略的に示したPMOSFETの構造図
である。
リコンをエピ成長したBulkシリコンのMOSFETの構造及び
製造方法が示されている。図8はその説明のための図で
あり、断面図を以って概略的に示したPMOSFETの構造図
である。
【０００７】図8は、PMOSFETをゲートと垂直方向に切断
した断面図であり、シリコン基板121、フィールド酸化
膜122、ゲート電極123、薄いSiNのサイドウォール124、
厚いSiO2のサイドウォール126、浅接合のソース・ドレ
イン128、ソース・ドレイン127、ソース・ドレイン上に
エピ成長したシリコン125から構成されている。エピ成
長したシリコン125は、ボロン（B）がIn situで導入さ
れており、また（3,1,1）ファセット面を持っている。
した断面図であり、シリコン基板121、フィールド酸化
膜122、ゲート電極123、薄いSiNのサイドウォール124、
厚いSiO2のサイドウォール126、浅接合のソース・ドレ
イン128、ソース・ドレイン127、ソース・ドレイン上に
エピ成長したシリコン125から構成されている。エピ成
長したシリコン125は、ボロン（B）がIn situで導入さ
れており、また（3,1,1）ファセット面を持っている。
【０００８】この構造では、（3,1,1）ファセット面を
もつシリコンをエピすることにより、ゲートとソース・
ドレイン間のフリンジ容量を低減させていること、浅接
合のソース・ドレイン128上にもエピシリコンがあるこ
とにより、浅接合のソース・ドレイン128の抵抗を下げ
ることが可能になっていることが特長である。
もつシリコンをエピすることにより、ゲートとソース・
ドレイン間のフリンジ容量を低減させていること、浅接
合のソース・ドレイン128上にもエピシリコンがあるこ
とにより、浅接合のソース・ドレイン128の抵抗を下げ
ることが可能になっていることが特長である。
【０００９】次に、上記構造のPMOSFETの製造方法を簡
単に記す。
単に記す。
【００１０】この方法では、シリコン基板121上に素子
分離のためのフィールド酸化膜122を形成する。その
後、通常のMOSFET形成プロセスを経て、ゲート電極123
まで形成する。次いで、10nmのSiN膜を形成し、エッチ
バックすることにより薄いSiNのサイドウォール124を形
成する。（図10（A）） その後、UHV（Ultra High Vacuum）-CVD装置を用い、シ
リコン基板上にのみ選択的にB（ボロン）をドープした
シリコン膜125を50nmエピ成長する。このエピ膜は（3,
1, 1）ファセットを持つような条件で形成する。（図10
（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール126を形成する。次いで、ソース
・ドレインインプラを行い、ソース・ドレイン127が形
成される。（図10（C）） その後、RTAを行い、ソース・ドレイン127の活性化を行
うとともに、エピシリコンからBが固相拡散する事によ
り、浅接合のソース・ドレイン128が形成される。（図1
0（D）） 以上により、低ソース・ドレイン抵抗を持つPMOSFETが
形成される。
分離のためのフィールド酸化膜122を形成する。その
後、通常のMOSFET形成プロセスを経て、ゲート電極123
まで形成する。次いで、10nmのSiN膜を形成し、エッチ
バックすることにより薄いSiNのサイドウォール124を形
成する。（図10（A）） その後、UHV（Ultra High Vacuum）-CVD装置を用い、シ
リコン基板上にのみ選択的にB（ボロン）をドープした
シリコン膜125を50nmエピ成長する。このエピ膜は（3,
1, 1）ファセットを持つような条件で形成する。（図10
（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール126を形成する。次いで、ソース
・ドレインインプラを行い、ソース・ドレイン127が形
成される。（図10（C）） その後、RTAを行い、ソース・ドレイン127の活性化を行
うとともに、エピシリコンからBが固相拡散する事によ
り、浅接合のソース・ドレイン128が形成される。（図1
0（D）） 以上により、低ソース・ドレイン抵抗を持つPMOSFETが
形成される。
【００１１】このように、本構造のMOSFETでは、（3,1,
1）ファセット面をもつシリコンをソース・ドレイン上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量を増やさず、かつ浅接合のソース・ドレイ
ン上にもエピシリコンがあることにより、浅接合のソー
ス・ドレイン128の抵抗を下げることができるので、高
駆動力のの電界効果トランジスタ（MOSFET）を実現でき
る。
1）ファセット面をもつシリコンをソース・ドレイン上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量を増やさず、かつ浅接合のソース・ドレイ
ン上にもエピシリコンがあることにより、浅接合のソー
ス・ドレイン128の抵抗を下げることができるので、高
駆動力のの電界効果トランジスタ（MOSFET）を実現でき
る。
【００１２】
【発明が解決しようとする課題】しかしながら、以上述
べたMOSFETの構造では、図9に示すように（3,1,1）ファ
セット面の角度Aは25゜となり、エピしたシリコンの膜
厚をｔとすると、傾斜領域の長さはおよそ2ｔになる。
微細ゲート長のSOI MOSFETにおいては、SOI膜厚が20 -
50 nmと非常に薄いため、ソース・ドレイン上部にシリ
コン膜をエピしてもトータルのシリコン膜厚は薄く、特
に傾斜領域のソース・ドレイン抵抗が大きいため、トラ
ンジスタの駆動力が上がらないという問題があった。
べたMOSFETの構造では、図9に示すように（3,1,1）ファ
セット面の角度Aは25゜となり、エピしたシリコンの膜
厚をｔとすると、傾斜領域の長さはおよそ2ｔになる。
微細ゲート長のSOI MOSFETにおいては、SOI膜厚が20 -
50 nmと非常に薄いため、ソース・ドレイン上部にシリ
コン膜をエピしてもトータルのシリコン膜厚は薄く、特
に傾斜領域のソース・ドレイン抵抗が大きいため、トラ
ンジスタの駆動力が上がらないという問題があった。
【００１３】さらに、以上述べた構造でサリサイドを行
う場合には、サリサイドが良好に形成されるためのシリ
コン膜厚は50 nm程度以上必要になり、それ以下の膜厚
になるシリコン層は厚い酸化膜のサイドウォールで覆わ
なければならなくなるため、サイドウォール膜厚はシリ
コン層がサリサイドのための所望の膜厚となるまでのゲ
ートからの距離で決定され、ソース・ドレインとゲート
のオフセット量の管理をサイドウォール膜厚でできなく
なるという問題点があった。
う場合には、サリサイドが良好に形成されるためのシリ
コン膜厚は50 nm程度以上必要になり、それ以下の膜厚
になるシリコン層は厚い酸化膜のサイドウォールで覆わ
なければならなくなるため、サイドウォール膜厚はシリ
コン層がサリサイドのための所望の膜厚となるまでのゲ
ートからの距離で決定され、ソース・ドレインとゲート
のオフセット量の管理をサイドウォール膜厚でできなく
なるという問題点があった。
【００１４】上記の問題を図11に例を挙げて説明する
と、SOI膜厚が20 nmとして、その上に60 nmの膜厚のシ
リコンをエピしたとする。トータルで80 nmのシリコン
膜厚になるが、薄い所でも50 nm以上の膜厚になるよう
に、SOI膜厚・エピ膜厚のばらつきを考慮に入れて、サ
イドウォールはシリコン膜厚が80 nmの所まで覆うよう
に形成することにする。この場合、ゲートからシリコン
膜厚が80 nmになるまでの距離は、図5に示すように約12
0 nmと比較的長くなってしまう。プロセス設定上、ソー
ス・ドレインの不純物の拡散距離が120 nm以下になって
しまう場合、ゲートとソース・ドレインはオフセット構
造になってしまうため、熱処理温度を上げる、あるいは
サイドウォールを薄くして、薄いシリコン上でもサリサ
イドが問題なく形成されるような条件を探す等、何らか
の対策を講じなければならなくなるという問題があっ
た。
と、SOI膜厚が20 nmとして、その上に60 nmの膜厚のシ
リコンをエピしたとする。トータルで80 nmのシリコン
膜厚になるが、薄い所でも50 nm以上の膜厚になるよう
に、SOI膜厚・エピ膜厚のばらつきを考慮に入れて、サ
イドウォールはシリコン膜厚が80 nmの所まで覆うよう
に形成することにする。この場合、ゲートからシリコン
膜厚が80 nmになるまでの距離は、図5に示すように約12
0 nmと比較的長くなってしまう。プロセス設定上、ソー
ス・ドレインの不純物の拡散距離が120 nm以下になって
しまう場合、ゲートとソース・ドレインはオフセット構
造になってしまうため、熱処理温度を上げる、あるいは
サイドウォールを薄くして、薄いシリコン上でもサリサ
イドが問題なく形成されるような条件を探す等、何らか
の対策を講じなければならなくなるという問題があっ
た。
【００１５】
【課題を解決するための手段】本願発明では、SOI（Sil
icon on insulater）基板上に形成されたMOSFETにおい
てMOSFETのソース及びドレイン上に（1,1,1)ファセット
面を有するシリコン膜、若しくはシリコンゲルマ膜が、
エピタキシャル成長されているので、ゲートとソース・
ドレイン間のフリンジ容量を抑え、かつエピタキシャル
成長されたシリコン膜がゲートに近いところから厚くな
るので、ソース・ドレイン間の抵抗を下げることができ
る。
icon on insulater）基板上に形成されたMOSFETにおい
てMOSFETのソース及びドレイン上に（1,1,1)ファセット
面を有するシリコン膜、若しくはシリコンゲルマ膜が、
エピタキシャル成長されているので、ゲートとソース・
ドレイン間のフリンジ容量を抑え、かつエピタキシャル
成長されたシリコン膜がゲートに近いところから厚くな
るので、ソース・ドレイン間の抵抗を下げることができ
る。
【００１６】従って、ソース・ドレイン抵抗が大きいた
めトランジスタの駆動力が上がらないという問題点を解
決することができる。
めトランジスタの駆動力が上がらないという問題点を解
決することができる。
【００１７】また、以上述べた構造でサリサイドプロセ
スを行う場合には、サリサイドが良好に形成されるため
のシリコン膜厚を充分に確保でき、シリコン層は厚い酸
化膜のサイドウォールで覆う必要がないため、サイドウ
ォール膜厚はシリコン層がサリサイドのための所望の膜
厚となるまで形成すれば良く、ソース・ドレインとゲー
トのオフセット量の管理をサイドウォール膜厚でできる
ため、従前の問題点を解決することができる。
スを行う場合には、サリサイドが良好に形成されるため
のシリコン膜厚を充分に確保でき、シリコン層は厚い酸
化膜のサイドウォールで覆う必要がないため、サイドウ
ォール膜厚はシリコン層がサリサイドのための所望の膜
厚となるまで形成すれば良く、ソース・ドレインとゲー
トのオフセット量の管理をサイドウォール膜厚でできる
ため、従前の問題点を解決することができる。
【００１８】
【実施例】以下、図を参照して、この発明の実施例につ
き説明する。なお、図中、各構成成分のの大きさ、形状
及び配置関係は、この発明が理解できる程度に概略的に
示してあるにすぎず、従って、この発明は、図示例に限
定されるものではない。また、理解を助けるため、符号
は同一部分には、同一の符号を付けてある。
き説明する。なお、図中、各構成成分のの大きさ、形状
及び配置関係は、この発明が理解できる程度に概略的に
示してあるにすぎず、従って、この発明は、図示例に限
定されるものではない。また、理解を助けるため、符号
は同一部分には、同一の符号を付けてある。
【００１９】＜第1の実施例＞図1はこの発明の第1の実
施例を示すSOI（Silicon on insulator）電界効果トラ
ンジスタ（MOSFET）の構造を説明するための図であり、
断面図を用い概略的に示している。ここでは、NMOSFET
についてのみ説明する。
施例を示すSOI（Silicon on insulator）電界効果トラ
ンジスタ（MOSFET）の構造を説明するための図であり、
断面図を用い概略的に示している。ここでは、NMOSFET
についてのみ説明する。
【００２０】図1は、SOI NMOSFETの断面図であり、シリ
コン基板21、埋め込み酸化膜22、ボディ30、フィールド
酸化膜24、ゲート電極25、薄いSiO2のサイドウォール2
6、厚いSiO2のサイドウォール28、ソース・ドレイン2
9、ソース・ドレイン部にエピ成長したシリコン27から
構成されている。エピ成長したシリコン27は、ノンドー
プで形成し、ソース・ドレインインプラの時に不純物が
導入される。また（1,1,1）ファセット面を持ってい
る。
コン基板21、埋め込み酸化膜22、ボディ30、フィールド
酸化膜24、ゲート電極25、薄いSiO2のサイドウォール2
6、厚いSiO2のサイドウォール28、ソース・ドレイン2
9、ソース・ドレイン部にエピ成長したシリコン27から
構成されている。エピ成長したシリコン27は、ノンドー
プで形成し、ソース・ドレインインプラの時に不純物が
導入される。また（1,1,1）ファセット面を持ってい
る。
【００２１】この構造では、（1,1,1）ファセット面を
もつシリコンをエピすることにより、ファセット面無し
で垂直にシリコン膜をエピした場合よりもゲートとソー
ス・ドレイン間のフリンジ容量を低減させていること、
エピされたシリコン膜がゲートにより近い所から厚くな
ることにより、ゲートに近い傾斜領域のソース・ドレイ
ンの抵抗を下げることが可能になっていることが特長で
ある。
もつシリコンをエピすることにより、ファセット面無し
で垂直にシリコン膜をエピした場合よりもゲートとソー
ス・ドレイン間のフリンジ容量を低減させていること、
エピされたシリコン膜がゲートにより近い所から厚くな
ることにより、ゲートに近い傾斜領域のソース・ドレイ
ンの抵抗を下げることが可能になっていることが特長で
ある。
【００２２】次に、図３を用いて、上記構造のSOI NMOS
FETの製造方法を簡単に記す。
FETの製造方法を簡単に記す。
【００２３】この方法では、シリコン基板21上に埋め込
み酸化膜（BOX）22、SOI層23が形成されているSOI基板
を用い、素子分離のためのフィールド酸化膜24を形成す
る。その後、通常のMOSFET形成プロセスを経て、ゲート
電極25まで形成する。次いで、10nmのSiO2膜を形成し、
エッチバックすることにより薄いSiO2のサイドウォール
26を形成する。（図3(A)） その後、CVD装置を用い、ソース・ドレインとなるSOI層
上にのみ50 - 100 nm程度の厚さのシリコン膜27を（1,
1, 1）ファセットを持つように選択エピ成長する。エピ
成長は、比較的低温（650 - 750℃）で行った方が（1,
1, 1）ファセットを形成しやすい。例えば、基板温度65
0℃で、原料であるジクロールシランと、選択性を上げ
るための塩化水素ガスを流し、15 Torrの圧力において
形成する。このときのシリコンの成長速度は、数Å/分
程度の成長速度である。（図3（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール28を形成する。サイドウォール28
の膜厚は、ソース・ドレインインプラで導入した不純物
が、熱処理により横方向拡散して、ゲートエッジ付近に
ソース・ドレインとボディの接合がくるように調節す
る。例えば、所望のサイドウォールの膜厚は800Å程度
である。次いで、Asのソース・ドレインインプラを行
い、ソース・ドレイン29を形成する。（図3（C）） その後、RTAを行い、ソース・ドレイン29が活性化さ
れ、ボディとソース・ドレインの間の接合はゲートエッ
ジ下にくる。（図3（D）） 以上により、低ソース・ドレイン抵抗を持つSOI NMOSFE
Tが形成される。
み酸化膜（BOX）22、SOI層23が形成されているSOI基板
を用い、素子分離のためのフィールド酸化膜24を形成す
る。その後、通常のMOSFET形成プロセスを経て、ゲート
電極25まで形成する。次いで、10nmのSiO2膜を形成し、
エッチバックすることにより薄いSiO2のサイドウォール
26を形成する。（図3(A)） その後、CVD装置を用い、ソース・ドレインとなるSOI層
上にのみ50 - 100 nm程度の厚さのシリコン膜27を（1,
1, 1）ファセットを持つように選択エピ成長する。エピ
成長は、比較的低温（650 - 750℃）で行った方が（1,
1, 1）ファセットを形成しやすい。例えば、基板温度65
0℃で、原料であるジクロールシランと、選択性を上げ
るための塩化水素ガスを流し、15 Torrの圧力において
形成する。このときのシリコンの成長速度は、数Å/分
程度の成長速度である。（図3（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール28を形成する。サイドウォール28
の膜厚は、ソース・ドレインインプラで導入した不純物
が、熱処理により横方向拡散して、ゲートエッジ付近に
ソース・ドレインとボディの接合がくるように調節す
る。例えば、所望のサイドウォールの膜厚は800Å程度
である。次いで、Asのソース・ドレインインプラを行
い、ソース・ドレイン29を形成する。（図3（C）） その後、RTAを行い、ソース・ドレイン29が活性化さ
れ、ボディとソース・ドレインの間の接合はゲートエッ
ジ下にくる。（図3（D）） 以上により、低ソース・ドレイン抵抗を持つSOI NMOSFE
Tが形成される。
【００２４】図2に示すように（1,1,1）ファセット面の
角度Bは52゜となり、エピしたシリコンの膜厚をｔとす
ると、傾斜領域の長さはおよそ0.7ｔになる。これは、
（3,1,1）ファセットの2ｔの3分の1と非常に短い距離と
なっており、この傾斜領域ソース・ドレイン抵抗が小さ
くなり、高駆動力のSOI MOSFETのを実現することができ
る。
角度Bは52゜となり、エピしたシリコンの膜厚をｔとす
ると、傾斜領域の長さはおよそ0.7ｔになる。これは、
（3,1,1）ファセットの2ｔの3分の1と非常に短い距離と
なっており、この傾斜領域ソース・ドレイン抵抗が小さ
くなり、高駆動力のSOI MOSFETのを実現することができ
る。
【００２５】＜第2の実施例＞図5は、この発明の第2の
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。図5は、SOI NMOSFETの断面
図であり、シリコン基板21、埋め込み酸化膜（BOX）2
2、ボディ30、フィールド酸化膜24、ゲート電極25、薄
いSiO2のサイドウォール26、厚いSiO2のサイドウォール
28、ソース・ドレイン29、ソース・ドレイン部にエピ成
長したシリコンゲルマ（SiGe）31から構成されている。
エピ成長したシリコンゲルマ（SiGe）31は、ノンドープ
で形成し、ソース・ドレインインプラの時に不純物が導
入される。また（1,1,1）ファセット面を持っている。
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。図5は、SOI NMOSFETの断面
図であり、シリコン基板21、埋め込み酸化膜（BOX）2
2、ボディ30、フィールド酸化膜24、ゲート電極25、薄
いSiO2のサイドウォール26、厚いSiO2のサイドウォール
28、ソース・ドレイン29、ソース・ドレイン部にエピ成
長したシリコンゲルマ（SiGe）31から構成されている。
エピ成長したシリコンゲルマ（SiGe）31は、ノンドープ
で形成し、ソース・ドレインインプラの時に不純物が導
入される。また（1,1,1）ファセット面を持っている。
【００２６】第1の実施例においては、（1, 1, 1）ファ
セットを持つシリコン層をエピしたが、第2の実施例で
は、（1, 1, 1）ファセットを持つシリコンゲルマ（SiG
e）層をソース・ドレインとなるSOI層上にエピ成長する
点が異なる。
セットを持つシリコン層をエピしたが、第2の実施例で
は、（1, 1, 1）ファセットを持つシリコンゲルマ（SiG
e）層をソース・ドレインとなるSOI層上にエピ成長する
点が異なる。
【００２７】次に、上記構造のSOI NMOSFETの製造方法
を簡単に記す。
を簡単に記す。
【００２８】第1の実施例の図3（A）の構造になった
後、CVD装置を用い、ソース・ドレインとなるSOI層上に
のみ50 - 100 nm程度の厚さのシリコンゲルマ（SiGe）
膜を（1,1, 1）ファセットを持つように選択エピ成長す
る。この時の断面図は図3（B）と同等であり、エピ膜が
シリコンゲルマ（SiGe）膜である点のみ異なる。エピ成
長は、例えば、基板温度650℃で、原料であるジクロー
ルシランとゲルマン（GeH4）、選択性を上げるための塩
化水素ガスを流し、15 Torrの圧力において形成する。
このときのシリコンゲルマ（SiGe）の成長速度は、数10
0Å/分程度の成長速度である。この後の工程は、第1の
実施例の図3（C）-（D）の説明と同等である。
後、CVD装置を用い、ソース・ドレインとなるSOI層上に
のみ50 - 100 nm程度の厚さのシリコンゲルマ（SiGe）
膜を（1,1, 1）ファセットを持つように選択エピ成長す
る。この時の断面図は図3（B）と同等であり、エピ膜が
シリコンゲルマ（SiGe）膜である点のみ異なる。エピ成
長は、例えば、基板温度650℃で、原料であるジクロー
ルシランとゲルマン（GeH4）、選択性を上げるための塩
化水素ガスを流し、15 Torrの圧力において形成する。
このときのシリコンゲルマ（SiGe）の成長速度は、数10
0Å/分程度の成長速度である。この後の工程は、第1の
実施例の図3（C）-（D）の説明と同等である。
【００２９】＜第3の実施例＞図6は、この発明の第3の
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。
【００３０】図6は、SOI NMOSFETの断面図であり、シリ
コン基板21、埋め込み酸化膜（BOX）22、ボディ30、フ
ィールド酸化膜24、ゲート電極25、薄いSiO2のサイドウ
ォール26、厚いSiO2のサイドウォール28、ソース・ドレ
イン29、ソース・ドレイン上にエピ成長したシリコン2
7、ゲート電極25及びソース・ドレイン29上に形成され
たシリサイド32、から構成されている。エピ成長したシ
リコン27は、（1,1,1）ファセット面を持っている。
コン基板21、埋め込み酸化膜（BOX）22、ボディ30、フ
ィールド酸化膜24、ゲート電極25、薄いSiO2のサイドウ
ォール26、厚いSiO2のサイドウォール28、ソース・ドレ
イン29、ソース・ドレイン上にエピ成長したシリコン2
7、ゲート電極25及びソース・ドレイン29上に形成され
たシリサイド32、から構成されている。エピ成長したシ
リコン27は、（1,1,1）ファセット面を持っている。
【００３１】この構造では、第1の実施例で作製された
図3（D）の構造の後に、サリサイドを行い、ゲート及び
ソース・ドレインの抵抗を下げている。（1,1,1）ファ
セット面をもつシリコンをエピすることにより、傾斜領
域の長さはエピ膜厚の70％程度と非常に短いので、厚い
サイドウォールの膜厚制御は、ソース・ドレインインプ
ラで導入した不純物が横方向拡散してゲートエッジ付近
にソース・ドレインとボディの接合がくる膜厚に調節す
ればよくなる。
図3（D）の構造の後に、サリサイドを行い、ゲート及び
ソース・ドレインの抵抗を下げている。（1,1,1）ファ
セット面をもつシリコンをエピすることにより、傾斜領
域の長さはエピ膜厚の70％程度と非常に短いので、厚い
サイドウォールの膜厚制御は、ソース・ドレインインプ
ラで導入した不純物が横方向拡散してゲートエッジ付近
にソース・ドレインとボディの接合がくる膜厚に調節す
ればよくなる。
【００３２】次に、上記構造のSOI NMOSFETの製造方法
を簡単に記す。
を簡単に記す。
【００３３】第1の実施例の図3（D）の構造になった
後、コバルト（Co）あるいはチタン（Ti）をスパッタ法
により、所望の膜厚形成する。その後、短時間熱処理
（RTA）装置により、所望の温度での熱処理を行い、ゲ
ート上及びソース・ドレイン上にサリサイドを形成す
る。表面に形成された、窒化物はアンモニア過水（NH4O
H/H2O2）等のサリサイドとの選択エッチング可能な溶液
に浸すことにより、除去する。その後、再度RTA装置に
より熱処理を行い、サリサイドの低抵抗化を行う。
後、コバルト（Co）あるいはチタン（Ti）をスパッタ法
により、所望の膜厚形成する。その後、短時間熱処理
（RTA）装置により、所望の温度での熱処理を行い、ゲ
ート上及びソース・ドレイン上にサリサイドを形成す
る。表面に形成された、窒化物はアンモニア過水（NH4O
H/H2O2）等のサリサイドとの選択エッチング可能な溶液
に浸すことにより、除去する。その後、再度RTA装置に
より熱処理を行い、サリサイドの低抵抗化を行う。
【００３４】以上により、低ソース・ドレイン抵抗を持
つSOI NMOSFETが形成される。
つSOI NMOSFETが形成される。
【００３５】
【発明の効果】この発明の第１の実施例によれば、SOI
（Silicon on insulator）電界効果トランジスタ（MOSF
ET）の構造及び製造方法によれば、（1,1,1）ファセッ
ト面をもつシリコンをソース・ドレインになるSOI層上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量の増加を抑え、かつ、エピされたシリコン
膜がゲートに近い所から厚くなることにより、傾斜領域
のソース・ドレインの抵抗を下げることが可能になり、
高駆動力のSOI MOSFETのを実現することができるという
効果が得られる。
（Silicon on insulator）電界効果トランジスタ（MOSF
ET）の構造及び製造方法によれば、（1,1,1）ファセッ
ト面をもつシリコンをソース・ドレインになるSOI層上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量の増加を抑え、かつ、エピされたシリコン
膜がゲートに近い所から厚くなることにより、傾斜領域
のソース・ドレインの抵抗を下げることが可能になり、
高駆動力のSOI MOSFETのを実現することができるという
効果が得られる。
【００３６】従来の（3, 1, 1）ファセットを持つ構造
と（1, 1, 1）ファセットを持つ構造のソース・ドレイ
ン抵抗を比較する。図4に、シリコンをエピしたソース
・ドレイン部の構造の例として、（3, 1, 1）ファセッ
トの場合と、（1, 1, 1）ファセットの場合を示した。S
OIの初期膜厚を20 nm、ゲートとコンタクト間の距離を2
00 nm、エピしたシリコン膜厚を60 nmとし、ゲートエッ
ジからコンタクトエッジまでの抵抗を求めた。
と（1, 1, 1）ファセットを持つ構造のソース・ドレイ
ン抵抗を比較する。図4に、シリコンをエピしたソース
・ドレイン部の構造の例として、（3, 1, 1）ファセッ
トの場合と、（1, 1, 1）ファセットの場合を示した。S
OIの初期膜厚を20 nm、ゲートとコンタクト間の距離を2
00 nm、エピしたシリコン膜厚を60 nmとし、ゲートエッ
ジからコンタクトエッジまでの抵抗を求めた。
【００３７】これから、コンタクトまでの間のソース・
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約20%抵抗が低くなる事がわか
る。また、設計ルールがより短くなって、ゲート - コ
ンタクト間の距離が短くなれば、その効果はさらに大き
くなる。
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約20%抵抗が低くなる事がわか
る。また、設計ルールがより短くなって、ゲート - コ
ンタクト間の距離が短くなれば、その効果はさらに大き
くなる。
【００３８】また、この発明の第２の実施例によれば、
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンゲルマ（SiGe）をエピ成長するこ
とにより、同一温度におけるシリコンのエピ成長速度の
数十倍の速度が得られるため、プロセス時間の短縮が実
現できるという効果が得られる。シリコンのエピ成長速
度は数Å/分のため、例えば600Å成長させるためには、
数時間を要し、デバイス製造を行う上で実用的ではな
い。シリコンゲルマのエピ成長速度は約100Å/分のた
め、例えば600Å成長させるためには、6分と十分実用的
な時間である。
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンゲルマ（SiGe）をエピ成長するこ
とにより、同一温度におけるシリコンのエピ成長速度の
数十倍の速度が得られるため、プロセス時間の短縮が実
現できるという効果が得られる。シリコンのエピ成長速
度は数Å/分のため、例えば600Å成長させるためには、
数時間を要し、デバイス製造を行う上で実用的ではな
い。シリコンゲルマのエピ成長速度は約100Å/分のた
め、例えば600Å成長させるためには、6分と十分実用的
な時間である。
【００３９】更に、シリコンゲルマを使うことにより、
コンタクト抵抗が下がるという効果も得られる。シリコ
ンゲルマでは、同じ不純物濃度のシリコンに比べ、コン
タクト抵抗率は2桁程度低くなることが知られている。
コンタクト抵抗が下がるという効果も得られる。シリコ
ンゲルマでは、同じ不純物濃度のシリコンに比べ、コン
タクト抵抗率は2桁程度低くなることが知られている。
【００４０】また、当然、シリコンゲルマも（1,1,1）
ファセット面を持つように形成しているため、第1の実
施例と同様な効果も得られる。
ファセット面を持つように形成しているため、第1の実
施例と同様な効果も得られる。
【００４１】更に、この発明の第３の実施例によれば、
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンをソース・ドレイン上にエピした
後、厚いサイドウォールを形成し、その後サリサイドを
行ってソース・ドレインの抵抗を下げることにより、
（3,1,1）ファセット面の場合よりもソース・ドレイン
の抵抗を大きく下げることが可能になり、高駆動力のSO
I MOSFETのを実現することができるという効果が得られ
る。
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンをソース・ドレイン上にエピした
後、厚いサイドウォールを形成し、その後サリサイドを
行ってソース・ドレインの抵抗を下げることにより、
（3,1,1）ファセット面の場合よりもソース・ドレイン
の抵抗を大きく下げることが可能になり、高駆動力のSO
I MOSFETのを実現することができるという効果が得られ
る。
【００４２】従来の（3, 1, 1）ファセットを持つ構造
と（1, 1, 1）ファセットを持つ構造でサリサイドを行
った場合のソース・ドレイン抵抗を比較する。図7に、6
0 nmのシリコンをエピし、その後Coサリサイドを行った
場合の断面図を、（3, 1, 1）ファセットの場合と、
（1, 1, 1）ファセットの場合を示した。SOIの初期膜厚
を20 nm、SiO2の厚いサイドウォールの膜厚をそれぞれ1
20nm、80nmとした。サイドウォール膜厚は、（3, 1,
1）ファセットでは、サリサイドに必要なシリコンの膜
厚以下の領域を覆うように、（1, 1, 1）ファセットで
は、ソース・ドレインとゲートのオフセットが無くなる
ように決めている。
と（1, 1, 1）ファセットを持つ構造でサリサイドを行
った場合のソース・ドレイン抵抗を比較する。図7に、6
0 nmのシリコンをエピし、その後Coサリサイドを行った
場合の断面図を、（3, 1, 1）ファセットの場合と、
（1, 1, 1）ファセットの場合を示した。SOIの初期膜厚
を20 nm、SiO2の厚いサイドウォールの膜厚をそれぞれ1
20nm、80nmとした。サイドウォール膜厚は、（3, 1,
1）ファセットでは、サリサイドに必要なシリコンの膜
厚以下の領域を覆うように、（1, 1, 1）ファセットで
は、ソース・ドレインとゲートのオフセットが無くなる
ように決めている。
【００４３】ゲートエッジからコンタクトエッジまでの
抵抗を第1の実施例の効果の中で求めたが、Coシリサイ
ドがある場合はCoシリサイドの抵抗が非常に小さいた
め、ゲートエッジからCoシリサイドまでの抵抗を簡略化
して求めた。
抵抗を第1の実施例の効果の中で求めたが、Coシリサイ
ドがある場合はCoシリサイドの抵抗が非常に小さいた
め、ゲートエッジからCoシリサイドまでの抵抗を簡略化
して求めた。
【００４４】これから、コンタクトまでの間のソース・
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約60%と非常に抵抗が低くなる
事、また、図4におけるサリサイド無しの場合よりも約6
0%と非常に抵抗が低くなることがわかる。しかし、サリ
サイドを行なわない場合の抵抗計算は、ゲートからある
距離離れた位置にコンタクトが連続して存在している場
合を想定しているため、実際には更に抵抗は減少する。
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約60%と非常に抵抗が低くなる
事、また、図4におけるサリサイド無しの場合よりも約6
0%と非常に抵抗が低くなることがわかる。しかし、サリ
サイドを行なわない場合の抵抗計算は、ゲートからある
距離離れた位置にコンタクトが連続して存在している場
合を想定しているため、実際には更に抵抗は減少する。
【００４５】加えて、（1,1,1）ファセット面をもつシ
リコンをソース・ドレイン上にエピしたことにより、傾
斜領域の長さはエピ膜厚の70％程度と非常に短いので、
厚いサイドウォール膜厚はソース・ドレインとゲートの
オフセットがなくなる条件でのみ決定すれば良くなると
いう効果も得られる。（3,1,1）ファセット面をもつ場
合、サイドウォール膜厚はサリサイドのために必要なシ
リコン膜厚となるまでのゲートからの距離で決定される
ため、不必要にサイドウォール膜厚が厚くなったり、そ
れを防ぐためにはサリサイド条件に対する制限が厳しく
なったり、ソース・ドレインとゲートのオフセット量管
理が難しくなるといった問題があったが、サリサイドと
組み合わせることで生じるそれらすべて問題ががなくな
る。
リコンをソース・ドレイン上にエピしたことにより、傾
斜領域の長さはエピ膜厚の70％程度と非常に短いので、
厚いサイドウォール膜厚はソース・ドレインとゲートの
オフセットがなくなる条件でのみ決定すれば良くなると
いう効果も得られる。（3,1,1）ファセット面をもつ場
合、サイドウォール膜厚はサリサイドのために必要なシ
リコン膜厚となるまでのゲートからの距離で決定される
ため、不必要にサイドウォール膜厚が厚くなったり、そ
れを防ぐためにはサリサイド条件に対する制限が厳しく
なったり、ソース・ドレインとゲートのオフセット量管
理が難しくなるといった問題があったが、サリサイドと
組み合わせることで生じるそれらすべて問題ががなくな
る。
【００４６】
【利用の形態】第1から第3の実施例では、NMOSFETにつ
いてのみ説明を行ったが、不純物のN型とP型をかえるこ
とにより、当然PMOSFETにもこの方法は適用可能であ
る。又、本発明は、通常のBulkシリコン基板上に作製さ
れたMOSFETにも適用可能である。
いてのみ説明を行ったが、不純物のN型とP型をかえるこ
とにより、当然PMOSFETにもこの方法は適用可能であ
る。又、本発明は、通常のBulkシリコン基板上に作製さ
れたMOSFETにも適用可能である。
【図１】第１の実施例によるSOI上に形成されたNMOSFET
の断面図である。
の断面図である。
【図２】(1,1,1)ファセット面の角度を説明する図であ
る。
る。
【図３】図１のNMOSFETの製造工程の断面図である。
【図４】シリコンをSOI上にエピタキシャル成長させた
場合の(3,1,1)ファセットと(1,1,1)ファセットとを比較
した断面図である。
場合の(3,1,1)ファセットと(1,1,1)ファセットとを比較
した断面図である。
【図５】第２の実施例によるSOI上に形成されたNMOSFET
の断面図である。
の断面図である。
【図６】第３の実施例によるSOI上に形成されたNMOSFET
の断面図である。
の断面図である。
【図７】シリコンをSOI上にエピタキシャル成長させ、
さらにシリサイド化した場合の(3,1,1)ファセットと(1,
1,1)ファセットとを比較した断面図である。
さらにシリサイド化した場合の(3,1,1)ファセットと(1,
1,1)ファセットとを比較した断面図である。
【図８】PMOSFETをゲートと垂直方向に切断した断面図
である。
である。
【図９】(3,1,1)ファセット面の角度を説明する図であ
る。
る。
【図１０】図８のPMOSFETの製造工程の断面図である。
【図１１】SOI上に(3,1,1)ファセットのシリコンをエピ
タキシャル成長させた場合の断面図である。
タキシャル成長させた場合の断面図である。
２１：シリコン基板 ２２：埋め込み酸化膜 ２３：SOI層 ２４：フィールド酸化膜 ２５：ゲート電極 ２６：薄いサイドウォール ２７：エピ成長させたSi ２８：厚いサイドウォール ２９：ソース・ドレイン ３０：ボディ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｑ ６１６Ｔ ６１６Ｌ ６１６Ｖ Ｆターム(参考） 4M104 AA01 AA09 BB20 BB25 CC01 DD02 DD43 DD80 DD84 EE09 EE17 GG09 5F040 DA05 DA10 DA11 DA13 DC01 DC10 EB12 EC01 EC13 EF09 EH02 EM04 FA03 FA05 FA10 FC00 FC06 FC19 5F110 AA02 AA09 AA30 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE44 EE48 GG02 GG12 HJ01 HJ13 HJ23 HK05 HK08 HK09 HK21 HK25 HK33 HK34 HK39 HK40 HM02 NN62 QQ11
Claims (9)
- 【請求項１】 SOI（Silicon on insulater）基板上に
形成されたMOSFETであって、前記MOSFETのソース及びド
レイン上に（1,1,1)ファセット面を有する半導体層が、
エピタキシャル成長されていることを特徴とするMOSFET
の構造。 - 【請求項２】 請求項１記載のMOSFETの構造であって、
前記半導体層がシリコン若しくはシリコンゲルマである
ことを特徴とするMOSFETの構造。 - 【請求項３】 SOI基板上にMOSFETを製造する方法であ
って、前記基板上にゲート電極を形成する工程と、前記
ゲート電極の側壁に絶縁物から成るサイドウォールを形
成する工程と、選択エピタキシャル成長法により前記MO
SFETのソース及びドレイン上に(1,1,1)ファセット面を
持つ半導体膜を形成することを特徴とするMOSFETの製造
方法。 - 【請求項４】 請求項３記載のMOSFETの製造方法であっ
て、前記(1,1,1)ファセット面を持つ半導体膜を形成し
た後、前記ゲート電極の側壁に、再度絶縁物のサイドウ
ォールを形成し、SOI基板全面に高融点金属を堆積させ
て熱処理する工程を行うことを特徴とするMOSFETの製造
方法。 - 【請求項５】 請求項３記載のMOSFETの製造方法であっ
て、前記半導体膜がシリコン、若しくはシリコンゲルマ
であることを特徴とするMOSFETの製造方法。 - 【請求項６】 請求項３記載のMOSFETの製造方法であっ
て、前記絶縁物がSiO2若しくはSiNであることを特徴と
するMOSFETの製造方法。 - 【請求項７】 SOI基板上に形成されたMOSFETであっ
て、前記MOSFETのソース及びドレイン上に(1,1,1)ファ
セット面を有するエピタキシャル成長されたシリコン層
が高融点金属とのシリサイドに改変されており、前記MO
SFETのゲート電極の側壁の絶縁膜から成るサイドウォー
ルが前記(1,1,1)ファセット面を覆うように形成され、
前記SOI基板の絶縁層まで達しないシリコン層が前記高
融点金属とのシリサイドに改変されてなることを特徴と
するMOSFETの構造。 - 【請求項８】 請求項７記載のMOSFETの構造であって、
前記絶縁膜がSiO2若しくはSiNであることを特徴とするM
OSFETの構造。 - 【請求項９】 請求項７記載のMOSFETの構造であって、
前記高融点金属とのシリサイドが、コバルトシリサイド
（CoSi2）、チタンシリサイド（TiSi2）白金シリサイド
（PtSi2）のいずれかであることを特徴とするMOSFETの
構造。
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