JP2000228468A - 半導体チップ及び半導体装置 - Google Patents

半導体チップ及び半導体装置

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JP2000228468A
JP2000228468A JP11029057A JP2905799A JP2000228468A JP 2000228468 A JP2000228468 A JP 2000228468A JP 11029057 A JP11029057 A JP 11029057A JP 2905799 A JP2905799 A JP 2905799A JP 2000228468 A JP2000228468 A JP 2000228468A
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semiconductor chip
interposer
semiconductor
wiring board
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Hideki Ishii
秀基 石井
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 マザーボードへの高密度実装が可能な半導体
装置を得る。 【解決手段】 主面に複数のインナーバンプ電極２、裏
面に複数のアウターバンプ電極３、フィンガー電極４及
びアウターバンプ電極３とフィンガー電極４を接続する
回路配線５が設けられ、電気的接続を要するアウターバ
ンプ電極３及びフィンガー電極４を除く裏面を絶縁膜で
覆った半導体チップ１主面に、インナーバンプ２ａを介
してインターポーザ６を接続し、インターポーザ６周辺
部に設けられたフィンガー電極７と半導体チップ裏面１
周辺部に設けられたフィンガー電極４をワイヤ８で接続
した。この半導体装置を上下方向に２段以上積み重ね、
下段の半導体装置のアウターバンプ電極３と、上段の半
導体装置のインターポーザ６をはんだバンプ１０を介し
て電気的に接続することにより、半導体装置の多段化が
図られ、マザーボード２０への高密度実装が可能となっ
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄型で高密度実装
が可能な半導体装置に関するものである。
【０００２】
【従来の技術】図１１（ａ）は、従来の半導体装置を示
す断面図、図１１（ｂ）は、従来の半導体装置の主面を
説明するための下面透視図、図１１（ｃ）は従来の半導
体装置の裏面を説明するための上面図である。図におい
て、３０は従来の半導体装置である半導体パッケージで
あり、１は主面に複数のインナーバンプ電極２が設けら
れた半導体チップ、６はインナーバンプ２ａを介して半
導体チップ１主面と接続されたインターポーザ、９はイ
ンターポーザ６の半導体チップ１搭載面側に設けられた
封止樹脂、１０はインターポーザ６下面に形成されたは
んだバンプ、１７は半導体チップ１の主面に形成された
回路配線、２０は半導体パッケージ３０を搭載するため
のランド２１が形成されたマザーボードである。従来の
半導体パッケージ３０は、半導体チップ１主面をインナ
ーバンプ２ａを介してインターポーザ６に接続し、封止
樹脂９により封止してなるものである。インターポーザ
６下面には、はんだバンプ１０が形成され、マザーボー
ド２０のランド２１と接続される。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体装置は、半導体パッケージ３０をマザーボード２０
の上面もしくは上下面に平面実装するように構成されて
いるため、実装スペースがマザーボード２０の上下面の
面積による制約を受け、高密度実装が困難であるという
問題があった。
【０００４】本発明は、上記のような問題点を解消する
ためになされたもので、マザーボードへの高密度実装が
可能な半導体装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係わる半導体チ
ップは、主面に複数のインナーバンプ電極、裏面に複数
のアウターバンプ電極、フィンガー電極及びアウターバ
ンプ電極とフィンガー電極を接続する回路配線が設けら
れた半導体チップであって、アウターバンプ電極及びフ
ィンガー電極を除く裏面を絶縁膜で覆ったものである。
また、本発明に係わる半導体装置は、上記半導体チップ
主面にインナーバンプを介して接続されたインターポー
ザと、インターポーザ周辺部に設けられたフィンガー電
極と半導体チップ裏面周辺部に設けられたフィンガー電
極を接続するワイヤと、インターポーザの半導体チップ
搭載面側に設けられ、インターポーザ周辺部及び半導体
チップ周辺部に設けられた各々のフィンガー電極とワイ
ヤを覆う封止樹脂を備えたものである。さらに、上記半
導体装置を上下方向に２段以上積み重ね、下段となる半
導体装置の半導体チップ裏面のアウターバンプ電極と、
上段となる半導体装置のインターポーザを電気的に接続
したものである。
【０００６】また、主面に複数のインナーバンプ電極が
設けられた半導体チップと、一方の面に半導体チップ裏
面が樹脂等により接合され、他方の面に複数のはんだバ
ンプ実装ランドが設けられた配線基板と、半導体チップ
主面にインナーバンプを介して接続されたインターポー
ザと、インターポーザ周辺部に設けられたフィンガー電
極と配線基板周辺部に設けられたボンディングパッドを
接続するワイヤと、配線基板上に設けられ、はんだバン
プ実装ランドとボンディングパッドを接続する回路配線
と、インターポーザの半導体チップ搭載面側に設けら
れ、フィンガー電極、ボンディングパッド及びワイヤを
覆う封止樹脂を備えたものである。さらに、上記半導体
装置を上下方向に２段以上積み重ね、下段となる半導体
装置の配線基板上のはんだバンプ実装ランドと、上段と
なる半導体装置のインターポーザを電気的に接続したも
のである。
【０００７】また、主面に複数のインナーバンプ電極が
設けられた第１の半導体チップと、第１の半導体チップ
と裏面同士を樹脂等により接合された第２の半導体チッ
プと、第１の半導体チップ主面にインナーバンプを介し
て接続されたインターポーザと、インターポーザ周辺部
に設けられたフィンガー電極Ａと第２の半導体チップ主
面に設けられた電極を接続するワイヤＡと、インターポ
ーザの第１の半導体チップ及び第２の半導体チップ搭載
面側に設けられ、第１の半導体チップ及び第２の半導体
チップ、フィンガー電極Ａ及びワイヤＡを覆う封止樹脂
Ａと、一方の面に封止樹脂Ａ上面が樹脂等により接合さ
れ、他方の面に複数のはんだバンプ実装ランドが設けら
れた配線基板と、インターポーザ周辺部に設けられたフ
ィンガー電極Ｂと配線基板周辺部に設けられたボンディ
ングパッドを接続するワイヤＢと、配線基板上に設けら
れ、はんだバンプ実装ランドとボンディングパッドを接
続する回路配線と、インターポーザの第１の半導体チッ
プ及び第２の半導体チップ搭載面側に設けられ、フィン
ガー電極Ｂ、ボンディングパッド及びワイヤＢを覆う封
止樹脂Ｂを備えたものである。さらに、上記半導体装置
を上下方向に２段以上積み重ね、下段となる半導体装置
の配線基板上のはんだバンプ実装ランドと、上段となる
半導体装置のインターポーザを電気的に接続したもので
ある。
【０００８】また、インターポーザ上にインナーバンプ
を介して接続された半導体チップを樹脂で封止してなる
半導体パッケージと、この半導体パッケージが上下両面
に接続された配線基板と、この配線基板をマザーボード
上に保持すると共に、配線基板とマザーボード間を電気
的に接続するリードフレームを備えたものである。ま
た、インターポーザ上にインナーバンプを介して接続さ
れた半導体チップを樹脂で封止してなる半導体パッケー
ジと、この半導体パッケージが主面に接続された配線基
板と、この配線基板を上下方向に２段以上積み重ねた状
態でマザーボード上に保持すると共に、配線基板相互間
及び各配線基板とマザーボード間を電気的に接続するリ
ードフレームを備えたものである。さらに、インターポ
ーザ上にインナーバンプを介して接続された半導体チッ
プを樹脂で封止してなる半導体パッケージと、この半導
体パッケージが主面に接続された配線基板と、この配線
基板を上下方向に２段以上積み重ねた状態で保持すると
共に、配線基板相互間を電気的に接続するリードフレー
ムを備え、最下段の配線基板裏面をはんだバンプを介し
てマザーボードに接続したものである。
【０００９】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１である半導体装置の半導体チップ
主面を説明するための下面透視図、図１（ｂ）は同半導
体装置の半導体チップ裏面を説明するための上面透視図
である。また、図２（ａ）、図２（ｂ）及び図２（ｃ）
は、それぞれ同半導体装置を示す断面図、主面を示す下
面図及び裏面を示す上面図であり、図中、同一、相当部
分には同一符号を付している。図１において、１は本実
施の形態における半導体チップであり、主面に複数のイ
ンナーバンプ電極２、裏面に複数のアウターバンプ電極
３、フィンガー電極４及びアウターバンプ電極３とフィ
ンガー電極４を接続する回路配線５が設けられ、電気的
接続を要するアウターバンプ電極３及びフィンガー電極
４を除く裏面を絶縁膜（図示せず）で覆ったものであ
る。また、１７は半導体チップ１主面に形成された回路
配線である。
【００１０】次に、本実施の形態による半導体装置の構
造を図２を用いて説明する。図において、６は半導体チ
ップ１主面にインナーバンプ２ａを介して接続されたイ
ンターポーザ、８はインターポーザ６周辺部に設けられ
たフィンガー電極７と半導体チップ１裏面周辺部に設け
られたフィンガー電極４を接続するワイヤ、９はインタ
ーポーザ６の半導体チップ１搭載面側に設けられ、イン
ターポーザ６周辺部及び半導体チップ１周辺部に設けら
れた各々のフィンガー電極７、４とワイヤ８を覆う封止
樹脂、１０はインターポーザ６下面に形成されたはんだ
バンプを示している。
【００１１】図３は、本実施の形態による半導体装置を
上下方向に２段以上積み重ね、下段となる半導体装置の
半導体チップ１裏面のアウターバンプ電極３と、上段と
なる半導体装置のインターポーザ６をはんだバンプ１０
を介して電気的に接続したものを、ランド２１が形成さ
れたマザーボード２０上にはんだバンプ１０を介して接
続したものである。以上のように、本実施の形態によれ
ば、インターポーザ６と半導体チップ１裏面間をワイヤ
８により電気的に接続することにより、半導体チップ１
裏面に設けられたアウターバンプ電極３とインターポー
ザ６間を電気的に接続したので、半導体装置の多段化が
図られ、マザーボード２０への高密度実装が可能となっ
た。
【００１２】実施の形態２．図４は、本発明の実施の形
態２である半導体装置を示す断面図である。図におい
て、１ａは主面に複数のインナーバンプ電極が設けられ
た半導体チップ、１１は一方の面に半導体チップ１ａ裏
面が樹脂１２により接合され、他方の面に複数のはんだ
バンプ実装ランド１３が設けられた配線基板、８はイン
ターポーザ６周辺部に設けられたフィンガー電極７と配
線基板１１周辺部に設けられたボンディングパッド１４
を接続するワイヤである。なお、図中、同一、相当部分
には同一符号を付し、説明を省略する。本実施の形態に
おける半導体装置の配線基板１１上には、はんだバンプ
実装ランド１３とボンディングパッド１４を接続する回
路配線（図示せず）が設けられ、配線基板１１周辺部に
設けられたボンディングパッド１４と、インターポーザ
６周辺部に設けられたフィンガー電極７は、ワイヤ８に
より接続されている。また、インターポーザ６の半導体
チップ１ａ搭載面側には、フィンガー電極７、ボンディ
ングパッド１４及びワイヤ８を覆う封止樹脂９が設けら
れている。
【００１３】図５は、本実施の形態による半導体装置を
上下方向に２段以上積み重ね、下段となる半導体装置の
配線基板１１上のはんだバンプ実装ランド１３と、上段
となる半導体装置のインターポーザ６をはんだバンプ１
０を介して電気的に接続したものを、ランド２１が形成
されたマザーボード２０上にはんだバンプ１０を介して
接続したものである。以上のように、本実施の形態によ
れば、インターポーザ６と配線基板１１間をワイヤ８に
より電気的に接続することにより、配線基板１１上に設
けられたはんだバンプ実装ランド１３とインターポーザ
６間を電気的に接続したので、半導体装置の多段化が図
られ、マザーボード２０への高密度実装が可能となっ
た。
【００１４】実施の形態３．図６は、本発明の実施の形
態３である半導体装置を示す断面図である。図におい
て、１ａは主面に複数のインナーバンプ電極が設けられ
た第１の半導体チップ、１ｂは第１の半導体チップ１ａ
と裏面同士を樹脂１２ａにより接合された第２の半導体
チップ、６は第１の半導体チップ１ａ主面にインナーバ
ンプ２ａを介して接続されたインターポーザ、８ａはイ
ンターポーザ６周辺部に設けられたフィンガー電極Ａ７
ａと第２の半導体チップ１ｂ主面に設けられた電極（図
示せず）を接続するワイヤＡ、９ａはインターポーザ６
の第１の半導体チップ１ａ及び第２の半導体チップ１ｂ
搭載面側に設けられ、第１の半導体チップ１ａ及び第２
の半導体チップ１ｂ、フィンガー電極Ａ７ａ及びワイヤ
Ａ８ａを覆う封止樹脂Ａである。
【００１５】さらに、１１は一方の面に封止樹脂Ａ９ａ
上面が樹脂１２ｂにより接合され、他方の面に複数のは
んだバンプ実装ランド１３が設けられた配線基板、８ｂ
はインターポーザ６周辺部に設けられたフィンガー電極
Ｂ７ｂと配線基板１１周辺部に設けられたボンディング
パッド１４を接続するワイヤＢ、９ｂはインターポーザ
６の第１の半導体チップ１ａ及び第２の半導体チップ１
ｂ搭載面側に設けられ、フィンガー電極Ｂ７ｂ、ボンデ
ィングパッド１４及びワイヤＢ８ｂを覆う封止樹脂Ｂで
ある。また、配線基板１１上には、はんだバンプ実装ラ
ンド１３とボンディングパッド１４を接続する回路配線
（図示せず）が設けられている。
【００１６】図７は、本実施の形態による半導体装置を
上下方向に２段以上積み重ね、下段となる半導体装置の
配線基板１１上のはんだバンプ実装ランド１３と、上段
となる半導体装置のインターポーザ６をはんだバンプ１
０を介して電気的に接続したものを、ランド２１が形成
されたマザーボード２０上にはんだバンプ１０を介して
接続したものである。以上のように、本実施の形態によ
れば、半導体装置内に２個の半導体チップ１ａ、１ｂを
収納し、インターポーザ６と配線基板１１間をワイヤ８
ｂにより電気的に接続することにより、配線基板１１上
に設けられたはんだバンプ実装ランド１３とインターポ
ーザ６間を電気的に接続したので、半導体装置の多段化
が図られ、マザーボード２０への高密度実装が可能とな
った。
【００１７】なお、上記実施の形態１〜３では、半導体
チップ１裏面周辺部に設けられたフィンガー電極４また
は配線基板１１周辺部に設けられたボンディングパッド
１４とインターポーザ６周辺部に設けられたフィンガー
電極７の接続にワイヤを使用した場合について説明した
が、その他の方法を用いて電気的接続を行っても良く、
同様の効果が得られる。
【００１８】実施の形態４．図８は、本発明の実施の形
態４である半導体装置を示す断面図である。図におい
て、３０はインターポーザ６上にインナーバンプ２ａを
介して接続された半導体チップ１を樹脂９で封止してな
る従来と同様の半導体パッケージ、１１ａは半導体パッ
ケージ３０が、はんだバンプ実装ランド１３及びはんだ
バンプ１０を介して上下両面に接続された配線基板、１
５は配線基板１１ａをマザーボード２０上に保持すると
共に、配線基板１１ａとマザーボード２０間を電気的に
接続するリードフレーム、１６は配線基板１１ａ上に設
けられたリードフレーム１５を接続するための実装ラン
ドである。なお、図中、同一、相当部分には同一符号を
付し、説明を省略する。本実施の形態によれば、配線基
板１１ａの上下両面に従来の半導体パッケージ３０を接
続したものを、リードフレーム１５によりマザーボード
２０に接続することにより、半導体装置の多段化が図ら
れ、高密度実装が可能となった。
【００１９】実施の形態５．図９は、本発明の実施の形
態５である半導体装置を示す断面図である。図におい
て、１１ｂは従来と同様の半導体パッケージ３０が主面
に接続された配線基板、１５ａは配線基板１１ｂを上下
方向に２段以上積み重ねた状態でマザーボード２０上に
保持すると共に、配線基板１１ｂ相互間及び各配線基板
１１ｂとマザーボード２０間を電気的に接続するリード
フレームである。なお、図中、同一、相当部分には同一
符号を付し、説明を省略する。本実施の形態によれば、
配線基板１１ｂの主面に従来の半導体パッケージ３０を
接続したものを２段以上積み重ね、配線基板１１ｂ相互
間及び各配線基板１１ｂとマザーボード２０間をリード
フレーム１５ａにより接続することにより、半導体装置
の多段化が図られ、高密度実装が可能となった。
【００２０】実施の形態６．図１０は、本発明の実施の
形態６である半導体装置を示す断面図である。図におい
て、１１ｂは従来と同様の半導体パッケージ３０が主面
に接続された配線基板、１５ｂは配線基板１１ｂを上下
方向に２段以上積み重ねた状態で保持すると共に、配線
基板１１ｂ相互間を電気的に接続するリードフレームで
ある。なお、図中、同一、相当部分には同一符号を付
し、説明を省略する。本実施の形態によれば、配線基板
１１ｂの主面に従来の半導体パッケージ３０を接続した
ものを２段以上積み重ね、配線基板１１ｂ相互間をリー
ドフレーム１５ｂにより電気的に接続し、最下段の配線
基板１１ｂとマザーボード２０をはんだバンプ１０を介
して接続することにより、半導体装置の多段化が図ら
れ、高密度実装が可能となった。
【００２１】なお、上記実施の形態１〜６では、各々の
半導体装置をマザーボード２０の片面に２段に積み重ね
た例について説明したが、２段以上に積み重ねることも
可能である。さらに、マザーボード２０両面へ積み重ね
ることも可能であり、より一層の高密度実装が可能とな
る。また、上記実施の形態１〜６における半導体装置で
は、はんだバンプ１０を形成した構造について説明した
が、はんだバンプ１０を形成せずランドのみの構造でも
良い。
【００２２】
【発明の効果】以上のように、本発明によれば、インタ
ーポーザ周辺部に設けられたフィンガー電極と半導体チ
ップ裏面周辺部に設けられたフィンガー電極をワイヤに
より電気的に接続し、半導体チップ裏面に設けられたア
ウターバンプ電極とインターポーザ間を電気的に接続し
たので、この半導体装置を上下方向に２段以上積み重
ね、下段となる半導体装置の半導体チップ裏面のアウタ
ーバンプ電極と、上段となる半導体装置のインターポー
ザを電気的に接続することにより、半導体装置の多段化
が図られ、高密度実装が可能となった。
【００２３】また、インターポーザ周辺部に設けられた
フィンガー電極と配線基板周辺部に設けられたボンディ
ングパッドをワイヤにより電気的に接続し、配線基板上
に設けられたはんだバンプ実装ランドとインターポーザ
間を電気的に接続したので、この半導体装置を上下方向
に２段以上積み重ね、下段となる半導体装置の配線基板
上のはんだバンプ実装ランドと、上段となる半導体装置
のインターポーザを電気的に接続することにより、半導
体装置の多段化が図られ、高密度実装が可能となった。
【図面の簡単な説明】
【図１】 本発明の実施の形態１である半導体装置を示
す下面透視図及び上面透視図である。
【図２】 本発明の実施の形態１である半導体装置を示
す断面図、下面図及び上面図である。
【図３】 本発明の実施の形態１である半導体装置をマ
ザーボードに多段実装した場合を示す断面図である。
【図４】 本発明の実施の形態２である半導体装置を示
す断面図である。
【図５】 本発明の実施の形態２である半導体装置をマ
ザーボードに多段実装した場合を示す断面図である。
【図６】 本発明の実施の形態３である半導体装置を示
す断面図である。
【図７】 本発明の実施の形態３である半導体装置をマ
ザーボードに多段実装した場合を示す断面図である。
【図８】 本発明の実施の形態４である半導体装置を示
す断面図である。
【図９】 本発明の実施の形態５である半導体装置を示
す断面図である。
【図１０】 本発明の実施の形態６である半導体装置を
示す断面図である。
【図１１】 従来の半導体装置を示す断面図、下面透視
図及び上面図である。
【符号の説明】
１、１ａ、１ｂ 半導体チップ、２ インナーバンプ電
極、２ａ インナーバンプ、３ アウターバンプ電極、
４ フィンガー電極、５ 回路配線、６ インターポー
ザ、７、７ａ、７ｂ フィンガー電極、８、８ａ、８ｂ
ワイヤ、９、９ａ、９ｂ 封止樹脂、１０ はんだバ
ンプ、１１、１１ａ、１１ｂ 配線基板、１２、１２
ａ、１２ｂ 樹脂、１３ はんだバンプ実装ランド、１
４ ボンディングパッド、１５、１５ａ、１５ｂ リー
ドフレーム、１６ 実装ランド、１７ 回路配線、２０
マザーボード、２１ ランド、３０ 半導体パッケー
ジ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 主面に複数のインナーバンプ電極、裏面
    に複数のアウターバンプ電極、フィンガー電極及び上記
    アウターバンプ電極と上記フィンガー電極を接続する回
    路配線が設けられた半導体チップであって、上記アウタ
    ーバンプ電極及び上記フィンガー電極を除く裏面を絶縁
    膜で覆ったことを特徴とする半導体チップ。
  2. 【請求項２】 請求項１に記載の半導体チップ主面にイ
    ンナーバンプを介して接続されたインターポーザ、 上記インターポーザ周辺部に設けられたフィンガー電極
    と上記半導体チップ裏面周辺部に設けられたフィンガー
    電極を接続するワイヤ、 上記インターポーザの上記半導体チップ搭載面側に設け
    られ、上記インターポーザ周辺部及び上記半導体チップ
    周辺部に設けられた各々の上記フィンガー電極と上記ワ
    イヤを覆う封止樹脂を備えたことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項２に記載の半導体装置を上下方向
    に２段以上積み重ね、下段となる上記半導体装置の半導
    体チップ裏面のアウターバンプ電極と、上段となる上記
    半導体装置のインターポーザを電気的に接続したことを
    特徴とする半導体装置。
  4. 【請求項４】 主面に複数のインナーバンプ電極が設け
    られた半導体チップ、 一方の面に上記半導体チップ裏面が樹脂等により接合さ
    れ、他方の面に複数のはんだバンプ実装ランドが設けら
    れた配線基板、 上記半導体チップ主面にインナーバンプを介して接続さ
    れたインターポーザ、上記インターポーザ周辺部に設け
    られたフィンガー電極と上記配線基板周辺部に設けられ
    たボンディングパッドを接続するワイヤ、 上記配線基板上に設けられ、上記はんだバンプ実装ラン
    ドと上記ボンディングパッドを接続する回路配線、 上記インターポーザの上記半導体チップ搭載面側に設け
    られ、上記フィンガー電極、上記ボンディングパッド及
    び上記ワイヤを覆う封止樹脂を備えたことを特徴とする
    半導体装置。
  5. 【請求項５】 請求項４に記載の半導体装置を上下方向
    に２段以上積み重ね、下段となる上記半導体装置の配線
    基板上のはんだバンプ実装ランドと、上段となる上記半
    導体装置のインターポーザを電気的に接続したことを特
    徴とする半導体装置。
  6. 【請求項６】 主面に複数のインナーバンプ電極が設け
    られた第１の半導体チップ、 上記第１の半導体チップと裏面同士を樹脂等により接合
    された第２の半導体チップ、 上記第１の半導体チップ主面にインナーバンプを介して
    接続されたインターポーザ、 上記インターポーザ周辺部に設けられたフィンガー電極
    Ａと上記第２の半導体チップ主面に設けられた電極を接
    続するワイヤＡ、 上記インターポーザの上記第１の半導体チップ及び上記
    第２の半導体チップ搭載面側に設けられ、上記第１の半
    導体チップ及び上記第２の半導体チップ、上記フィンガ
    ー電極Ａ及び上記ワイヤＡを覆う封止樹脂Ａ、 一方の面に上記封止樹脂Ａ上面が樹脂等により接合さ
    れ、他方の面に複数のはんだバンプ実装ランドが設けら
    れた配線基板、 上記インターポーザ周辺部に設けられたフィンガー電極
    Ｂと上記配線基板周辺部に設けられたボンディングパッ
    ドを接続するワイヤＢ、 上記配線基板上に設けられ、上記はんだバンプ実装ラン
    ドと上記ボンディングパッドを接続する回路配線、 上記インターポーザの上記第１の半導体チップ及び上記
    第２の半導体チップ搭載面側に設けられ、上記フィンガ
    ー電極Ｂ、上記ボンディングパッド及び上記ワイヤＢを
    覆う封止樹脂Ｂを備えたことを特徴とする半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置を上下方向
    に２段以上積み重ね、下段となる上記半導体装置の配線
    基板上のはんだバンプ実装ランドと、上段となる上記半
    導体装置のインターポーザを電気的に接続したことを特
    徴とする半導体装置。
  8. 【請求項８】 インターポーザ上にインナーバンプを介
    して接続された半導体チップを樹脂で封止してなる半導
    体パッケージ、 上記半導体パッケージが上下両面に接続された配線基
    板、 上記配線基板をマザーボード上に保持すると共に、上記
    配線基板と上記マザーボード間を電気的に接続するリー
    ドフレームを備えたことを特徴とする半導体装置。
  9. 【請求項９】 インターポーザ上にインナーバンプを介
    して接続された半導体チップを樹脂で封止してなる半導
    体パッケージ、 上記半導体パッケージが主面に接続された配線基板、 上記配線基板を上下方向に２段以上積み重ねた状態でマ
    ザーボード上に保持すると共に、上記配線基板相互間及
    び上記各配線基板と上記マザーボード間を電気的に接続
    するリードフレームを備えたことを特徴とする半導体装
    置。
  10. 【請求項１０】 インターポーザ上にインナーバンプを
    介して接続された半導体チップを樹脂で封止してなる半
    導体パッケージ、 上記半導体パッケージが主面に接続された配線基板、 上記配線基板を上下方向に２段以上積み重ねた状態で保
    持すると共に、上記配線基板相互間を電気的に接続する
    リードフレームを備え、最下段の上記配線基板裏面をは
    んだバンプを介してマザーボードに接続したことを特徴
    とする半導体装置。
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