JP2000232076A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速ロジックのみにサリサイド構造を採用
し、メモリ素子に自己整合コンタクト構造を採用して、
両方の素子を同一半導体基体に混載することは困難であ
った。 【解決手段】 ソース、ドレイン拡散層３４、３５の表
面とゲート配線３１の上面とに半導体と金属との化合物
膜としてコバルトシリサイド膜３６〜３８が自己整合的
に形成されている第１の半導体装置３０と、少なくとも
ゲート配線４１の上部に半導体と金属との化合物膜もし
くは金属膜としてタングステンシリサイド膜１８が形成
されている第２の半導体装置４０とを同一の半導体基体
１１に備えたものであり、ゲート配線４１の周囲に層間
絶縁膜２２よりもエッチング速度の遅い窒化シリコン膜
１９とサイドウォール絶縁膜２０とが形成され、コンタ
クト孔２３が自己整合的に形成されるているものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはメモリデバイスとロジッ
クデバイスとを混載した半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】システムコストの低減、低消費電力化、
高速化を目的に、メモリデバイスとロジックデバイスと
を同一チップ内に搭載することが行われている。特に、
３次元グラフィック等への応用においては、高速データ
転送化を目的として、バンド幅の広いメモリデバイスが
必要であり、これは大容量のメモリデバイスを高速ロジ
ックデバイスに混載することによって達成される。

【０００３】高速ロジックデバイスにおいては、寄生抵
抗、寄生容量の低減を目的としてソース、ドレイン拡散
層上とゲート電極上とに半導体と金属との化合物を自己
整合的に形成したセルフアラインシリサイド〔以下サリ
サイドという、（Self-Aligned Silicidation ）〕が適
用され、ソース、ドレイン拡散層の抵抗は数Ωまで低減
されている。

【０００４】一方、メモリデバイスにおいては、メモリ
サイズの縮小を目的として、コンタクト孔を配線層に対
して自己整合的に形成するセルフアラインコンタクト
〔以下ＳＡＣという、（Self-Aligned Contact）〕が用
いられている。特に、近年は、コンタクト孔の形成時に
被エッチング膜よりもエッチング速度の遅い絶縁膜で配
線層の周りを覆ってからコンタクト孔を開口するという
製造方法が採用されている。

【０００５】

【発明が解決しようとする課題】しかしながら、高速ロ
ジックデバイスとメモリデバイスとを同一半導体基体
（同一チップ）上に混載する場合には、次のような問題
が生じる。高速ロジック部では、ゲート配線（ゲート電
極も含む）とソース、ドレイン拡散層とは同時にサリサ
イド化されるが、一方、メモリデバイスでは、メモリセ
ルサイズを縮小するために上述したＳＡＣ構造を採用し
ているので、メモリ部のゲート配線（ゲート電極も含
む）はエッチング速度の遅い絶縁膜で覆われている。そ
のため、上記高速ロジック部のサリサイド化の際に、メ
モリ部のソース、ドレイン拡散層とゲート配線とを同時
にサリサイド化することはできない。

【０００６】そのため、従来は、次のような方法が用い
られていた。高速ロジックデバイスとメモリデバイスの
両方にサリサイドゲートを用いず、配線抵抗を低減する
ために、ポリシリコンと、金属およびシリコンの化合物
との２層膜からなる構造（ポリサイドゲート構造）、も
しくはポリシリコンと金属との２層以上の膜からなる構
造（ポリメタルゲート構造）を用いている。

【０００７】この場合、高速ロジックデバイスとメモリ
デバイスとの混載ＬＳＩに用いられている高速ロジック
デバイスの各セルを、メモリデバイスを混載しないロジ
ックＬＳＩのものと共通化することができないという問
題がある。それは、ポリサイドゲートの場合において、
その抵抗をサリサイドゲートと完全に同じにすることは
困難であり、またそのトランジスタ特性が両者で異なる
からである。

【０００８】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【０００９】本発明の半導体装置は、半導体基体に形成
されているもので、ソース、ドレイン拡散層の表面とゲ
ート電極の上面とに半導体と金属との化合物膜が自己整
合的に形成されている第１の半導体装置と、同一の半導
体基体に形成されているもので、少なくともゲート電極
の上面に半導体と金属との化合物膜もしくは金属膜が形
成されている第２の半導体装置とを備えたものであり、
第２の半導体装置のゲート電極の周囲には、その第２の
半導体装置のソース、ドレイン拡散層へ通じるコンタク
ト孔が形成される絶縁膜よりもエッチング速度の遅い絶
縁膜が形成されているものである。

【００１０】上記半導体装置では、第１の半導体装置の
ソース、ドレイン拡散層の表面とゲート電極の上面とに
半導体と金属との化合物膜が自己整合的に形成されてい
ることから、ゲート電極をシリサイド化したサリサイド
構造を有する高速ロジックになり、かつ高速ロジック素
子を単独に形成したものと同等の動作特性を有するもの
となり、高速動作が得られる。一方、第２の半導体装置
のゲート電極の周囲には、その第２の半導体装置のソー
ス、ドレイン拡散層へ通じるコンタクト孔が形成される
絶縁膜よりもエッチング速度の遅い絶縁膜が形成されて
いることから、第２の半導体装置はセルフアラインド・
コンタクト（ＳＡＣ）構造のメモリ素子となる。したが
って、高速ロジック素子とメモリ素子とを同一の半導体
基体上に混載することが可能になる。

【００１１】本発明の半導体装置の製造方法は、半導体
基体に、ゲート電極とソース、ドレイン拡散層とを有す
る第１の半導体装置と、ゲート電極とソース、ドレイン
拡散層とを有する第２の半導体装置とを形成する半導体
装置の製造方法において、第１の半導体装置のゲート電
極を構成する半導体膜と、第２の半導体装置のゲート電
極を構成する半導体膜とを同一の半導体膜で形成する工
程と、その半導体膜における第１の半導体装置を形成す
る領域上に、第２の半導体装置のゲート電極を構成する
膜よりもエッチング速度の遅いエッチングストッパ膜を
形成する工程と、第１の半導体装置を形成する領域の半
導体膜上をエッチングストッパ膜で覆った状態で、第２
の半導体装置のゲート電極をエッチングにより加工した
後、第１の半導体装置を形成する領域の半導体膜を加工
して第１の半導体装置のゲート電極を形成する工程とを
備えている。

【００１２】また、第１の半導体装置を形成する領域の
半導体膜を加工して第１の半導体装置のゲート電極を形
成した後、第２の半導体装置を覆う状態にシリサイド反
応を起こさない膜を形成し、さらに第１の半導体装置を
サリサイド構造に形成する。また、第２の半導体装置の
ゲート電極の周囲に、第２の半導体装置のソース、ドレ
イン拡散層へ通じるコンタクト孔が形成される絶縁膜よ
りもエッチング速度の遅い絶縁膜を形成している。

【００１３】上記半導体装置の製造方法では、第１の半
導体装置のゲート電極を構成する半導体膜と、第２の半
導体装置のゲート電極を構成する半導体膜とを同一の半
導体膜で形成し、その同一の半導体膜における第１の半
導体装置を形成する領域上に、第２の半導体装置のゲー
ト電極を構成する膜よりもエッチング速度の遅いエッチ
ングストッパ膜を形成することから、第２の半導体装置
を形成する領域の半導体膜上に、そのゲート電極を構成
するポリサイド構造もしくはポリメタル構造を構成する
膜を形成することが可能になる。そして第１の半導体装
置を形成する領域の半導体膜上をエッチングストッパ膜
で覆った状態で、第２の半導体装置のゲート電極をエッ
チングにより加工することから、第２の半導体装置のゲ
ート電極をポリサイド構造もしくはポリメタル構造に加
工することが可能になる。

【００１４】しかも、第１の半導体装置を形成する領域
の半導体膜を加工して第１の半導体装置のゲート電極を
形成した後、第２の半導体装置を覆う状態にシリサイド
反応を起こさない膜を形成した後、第１の半導体装置を
サリサイド構造に形成することから、第１の半導体装置
は、高速ロジック単独で形成した場合と同様の特性を有
するものとなる。

【００１５】また、第２の半導体装置のゲート電極の周
囲に、第２の半導体装置のソース、ドレイン拡散層へ通
じるコンタクト孔が形成される絶縁膜よりもエッチング
速度の遅い絶縁膜を形成することから、第２の半導体装
置はセルフアラインド・コンタクト（ＳＡＣ）構造のメ
モリ素子に形成される。

【００１６】以上説明したように、第１の半導体装置と
第２の半導体装置とを同一半導体基体上に混載すること
が可能となることから、第１の半導体装置を高速ロジッ
クとし、第２の半導体装置をメモリ素子として同一半導
体基体上に混載される。

【００１７】

【発明の実施の形態】本発明の半導体装置に係わる第１
の実施の形態を、図１の概略構成断面図によって説明す
る。図１では、一例として、高速ロジックとＤＲＡＭと
を混載した半導体装置を説明する。

【００１８】図１に示すように、Ｎ型の半導体基体（例
えばシリコン基体１１）には、深さが例えば４００ｎｍ
のトレンチに埋め込まれたフィールド絶縁膜１２により
素子分離が形成されている。また、半導体基体１１に
は、Ｐ型のウエル１３とＮ型のウエル（図示省略）とが
形成されていて、その半導体基体１１の表面にはゲート
絶縁膜１４が、例えば１０ｎｍの厚さに形成されてい
る。

【００１９】上記半導体基体１１（ゲート絶縁膜１４）
の高速ロジックの形成領域には、例えばポリシリコン膜
を２００ｎｍの厚さに堆積して形成されている半導体膜
１５を構成部品とするゲート配線３１（ゲート電極も含
む）が形成されている。このゲート配線３１の側壁には
サイドウォール絶縁膜２０が形成されている。

【００２０】上記ゲート配線３１の一方側の半導体基体
１１には、ＬＤＤ３２を介してソース、ドレイン拡散層
３４が形成され、他方側の半導体基体１１には、ＬＤＤ
３３を介してソース、ドレイン拡散層３５が形成されて
いる。上記ＬＤＤ３２、３３は、半導体基体１１に例え
ばヒ素を３×１０¹⁴／ｃｍ² のドーズ量でイオン注入し
て形成されている。また、上記ソース、ドレイン拡散層
３４、３５は、半導体基体１１に例えばヒ素を３×１０
¹⁵／ｃｍ² のドーズ量でイオン注入して形成されてい
る。なおゲート配線３１中にも上記ヒ素がドーピングさ
れている。

【００２１】上記ソース、ドレイン拡散層３４上には、
半導体と金属との化合物膜として、例えばコバルトシリ
サイド膜３６が形成され、同様にソース、ドレイン拡散
層３５上にもコバルトシリサイド膜３８が形成され、ゲ
ート配線３１上にもコバルトシリサイド膜３７が形成さ
れている。このように、サリサイド構造となっている第
１に半導体装置３０が形成されている。

【００２２】一方、上記半導体基体１１（ゲート絶縁膜
１４）のＤＲＡＭの形成領域には、ゲート配線３１を構
成する半導体膜１５と同一層のポリシリコン膜のものか
らなる半導体膜１５が形成されていて、ゲート配線４１
（ゲート電極も含む）の一部を構成している。この半導
体膜１５には、Ｎ型の不純物として例えばリンが３×１
０¹⁵／ｃｍ² のドーズ量でドーピングされている。また
上記半導体膜１５上には、半導体と金属との化合物膜も
しくは金属膜が形成されている。ここでは、一例とし
て、半導体と金属との化合物膜のタングステンシリサイ
ド膜１８が例えば１５０ｎｍの厚さに形成されている。
さらに窒化シリコン膜１９が形成されている。このよう
に、ゲート配線４１は、ポリシリコン膜からなる半導体
膜１５とその上部に形成したタングステンシリサイド膜
１８とからなり、さらに窒化シリコン膜１９が形成され
ている。このゲート配線４１の側壁にはサイドウォール
絶縁膜２０が形成されている。

【００２３】上記ゲート配線４１（４１ａ）の一方側の
半導体基体１１には、ＬＤＤ４２を介してソース、ドレ
イン拡散層４５が形成され、他方側の半導体基体１１に
はＬＤＤ４３を介してソース、ドレイン拡散層４６が形
成され、このソース、ドレイン拡散層４６は、ゲート配
線４１（４１ｂ）の一方側の半導体基体１１に、ＬＤＤ
４３を介して形成されるソース、ドレイン拡散層４６と
共用している。さらに他方側の半導体基体１１には、Ｌ
ＤＤ４４を介してソース、ドレイン拡散層４７が形成さ
れている。このように、第２の半導体装置４０が形成さ
れている。

【００２４】上記各ＬＤＤ４２〜４４は、半導体基体１
１にリンを３×１０¹³／ｃｍ² のドーズ量でドーピング
して得たものであり、上記各ソース、ドレイン拡散層４
５〜４７は、半導体基体１１にリンを３×１０¹³／ｃｍ
² のドーズ量でドーピングして得たものである。

【００２５】さらに、上記第２の半導体装置４０を覆う
状態にシリサイド反応を起こさない膜として、例えば酸
化シリコン膜２１が３０ｎｍの厚さに形成されている。
また、半導体基体１１上には、上記第１、第２の半導体
装置３０、４０を覆う状態に層間絶縁膜２２が、例えば
６００ｎｍの厚さの酸化シリコン膜で形成されている。
なお、上記層間絶縁膜２２の表面は平坦化されている。

【００２６】さらに、層間絶縁膜２２には、ＤＲＡＭの
形成領域における上層配線層とのコンタクト孔２３が自
己整合的に形成されている。ここでは、窒化シリコン膜
からなるサイドウォール絶縁膜２０およびゲート配線４
１上の窒化シリコン膜１９がエッチングストッパとなっ
て、コンタクト孔２３が自己整合的に形成されている。
上記コンタクト孔２３の内部にはプラグ２４が形成され
ている。

【００２７】このように、高速ロジックの形成領域に第
１の半導体装置３０が形成され、ＤＲＡＭの形成領域に
メモリセルとなる第２の半導体装置４０が形成され、シ
ステムＬＳＩが構成されている。

【００２８】上記半導体装置では、第１の半導体装置３
０のソース、ドレイン拡散層３４、３５の表面とゲート
配線（ゲート電極も含む）３１の上面とに半導体と金属
との化合物膜、すなわち上記の場合にはコバルトシリサ
イド膜３６〜３８が自己整合的に形成されていることか
ら、ゲート配線３１をシリサイド化したサリサイド構造
を有する高速ロジックになり、かつ高速ロジック素子を
単独に形成したものと同等の動作特性を有するものとな
っていて、高速動作が得られる。

【００２９】一方、第２の半導体装置４０のゲート配線
（ゲート電極も含む）４１の周囲には、ソース、ドレイ
ン拡散層４６へ通じるコンタクト孔２３が形成される層
間絶縁膜２２よりもエッチング速度の遅い絶縁膜とし
て、窒化シリコン膜からなるサイドウォール絶縁膜２０
と窒化シリコン膜１９とが形成されていることから、第
２の半導体装置４０はセルフアラインド・コンタクト
（ＳＡＣ）構造のメモリ素子となる。そのため、コンタ
クト孔２３とゲート配線４１との距離を縮めてメモリセ
ルサイズの縮小化が図れる。

【００３０】なお、高速ロジックの第１の半導体装置３
０は、ゲート配線３１とソース、ドレイン拡散層３４、
３５とをコバルトシリサイド化し、ＤＲＡＭのメモリ素
子は、ゲート配線４１にタングステンシリサイド膜１８
とポリシリコン膜からなる半導体膜１５との２層からな
るタングステンポリサイド構造を用い、ソース、ドレイ
ン拡散層４５〜４７は通常の不純物をドーピングしたシ
リコン層を用いる。つまり、ソース、ドレイン拡散層４
５〜４７にはサリサイドを用いていない。このようにソ
ース、ドレイン拡散層４５〜４７をサリサイド化しない
のは、サリサイド化による接合リーク電流の増加により
データ保持特性を悪化させてしまうからである。

【００３１】次に、本発明の半導体装置に係わる第２の
実施の形態を、図２の概略構成断面図によって説明す
る。図２では、一例として、高速ロジックとＳＲＡＭと
を混載した半導体装置を説明する。

【００３２】図２に示すように、Ｎ型の半導体基体（例
えばシリコン基体１１）には、深さが例えば４００ｎｍ
のトレンチにフィールド絶縁膜１２が埋め込まれてい
る。また、半導体基体１１には、Ｐ型のウエル１３とＮ
型のウエル（図示省略）とが形成されていて、その半導
体基体１１の表面にはゲート酸化膜１４が、例えば１０
ｎｍの厚さに形成されている。

【００３３】上記半導体基体１１（ゲート絶縁膜１４）
の高速ロジックの形成領域には、例えばポリシリコン膜
を２００ｎｍの厚さに堆積して形成されている半導体膜
１５を構成部品とするゲート配線３１が形成されてい
る。このゲート配線３１の側壁にはサイドウォール絶縁
膜２０が形成されている。

【００３４】上記ゲート配線３１の一方側の半導体基体
１１には、ＬＤＤ３２を介してソース、ドレイン拡散層
３４が形成され、他方側の半導体基体１１には、ＬＤＤ
３３を介してソース、ドレイン拡散層３５が形成されて
いる。上記ＬＤＤ３２、３３は、半導体基体１１に例え
ばヒ素を３×１０¹⁴／ｃｍ² のドーズ量でイオン注入し
て形成されている。また、上記ソース、ドレイン拡散層
３４、３５は、半導体基体１１に例えばヒ素を３×１０
¹⁵／ｃｍ² のドーズ量でイオン注入して形成されてい
る。なおゲート配線３１中にも上記ヒ素がドーピングさ
れている。

【００３５】上記ソース、ドレイン拡散層３４上に、半
導体と金属との化合物膜からなるコバルトシリサイド膜
３６が形成され、ソース、ドレイン拡散層３５上にコバ
ルトシリサイド膜３８が形成され、ゲート配線３１上に
コバルトシリサイド膜３７が形成されている。このよう
に、サリサイド構造となっている第１に半導体装置３０
が形成されている。

【００３６】一方、上記半導体基体１１（ゲート絶縁膜
１４）のＳＲＡＭの形成領域には、ゲート配線３１を構
成する半導体膜１５と同一層のポリシリコン膜からなる
半導体膜１５が形成されていて、ゲート配線４１の一部
を構成している。この半導体膜１５には、Ｎ型の不純物
として例えばリンが３×１０¹⁵／ｃｍ² のドーズ量でド
ーピングされている。また上記半導体膜１５上には、半
導体と金属との化合物膜もしくは金属膜が形成されてい
る。ここでは、一例として、半導体と金属との化合物膜
のタングステンシリサイド膜１８が例えば１５０ｎｍの
厚さに形成されている。さらに窒化シリコン膜１９が形
成されている。このように、ゲート配線４１は、ポリシ
リコン膜からなる半導体膜１５とその上部に形成したタ
ングステンシリサイド膜１８とからなり、さらに窒化シ
リコン膜１９が形成されている。このゲート配線４１の
側壁にはサイドウォール絶縁膜２０が形成されている。

【００３７】上記ゲート配線４１（４１ａ）の一方側の
半導体基体１１には、ＬＤＤ４２を介してソース、ドレ
イン拡散層４５が形成され、他方側の半導体基体１１に
はＬＤＤ４３を介してソース、ドレイン拡散層４６が形
成され、このソース、ドレイン拡散層４６は、ゲート配
線４１（４１ｂ）の一方側の半導体基体１１に、ＬＤＤ
４３を介して形成されるソース、ドレイン拡散層４６と
共用している。さらに他方側の半導体基体１１には、Ｌ
ＤＤ４４を介してソース、ドレイン拡散層４７が形成さ
れている。上記ソース、ドレイン拡散層４５〜４７上に
コバルトシリサイド膜４８〜５０が形成されている。こ
のように、第２の半導体装置４０が形成されている。

【００３８】上記各ＬＤＤ４２〜４４は、第１の半導体
装置３０のＬＤＤ３２、３３と同様なる条件でイオン注
入すればよく、上記各ソース、ドレイン拡散層４５〜４
７は、第１の半導体装置３０のソース、ドレイン拡散層
４５〜４７と同様なる条件でイオン注入すればよい。

【００３９】また、半導体基体１１上には、上記第１、
第２の半導体装置３０、４０を覆う状態に層間絶縁膜２
２が、例えば６００ｎｍの厚さの酸化シリコン膜で形成
されている。なお、上記層間絶縁膜２２の表面は平坦化
されている。さらに、層間絶縁膜２２には、ＤＲＡＭの
形成領域における上層配線とのコンタクト孔２３が自己
整合的に形成されている。ここでは、窒化シリコン膜か
らなるサイドウォール絶縁膜２０およびゲート配線４１
上の窒化シリコン膜１９がエッチングストッパとなっ
て、コンタクト孔２３が自己整合的に形成されている。
このコンタクト孔２３の内部にはプラグ２４が形成され
ている。

【００４０】このように、第１の半導体装置３０で高速
ロジックを構成し、第２の半導体装置４０でＳＲＡＭの
メモリセルを構成しているシステムＬＳＩが形成されて
いる。

【００４１】上記第２の実施の形態でも、前記第１の実
施の形態で説明したのと同様なる作用効果が得られる。
なお、第２の半導体装置４０のソース、ドレイン拡散層
４５〜４７にコバルトシリサイド膜４８〜５０が形成さ
れているが、ＳＲＡＭの場合には、十分なデータ保持能
力があるため、コバルトシリサイド膜４８〜５０を形成
しても差し支えはない。

【００４２】次に、本発明の半導体装置の製造方法に係
わる第１の実施の形態を、図３〜図５の製造工程図によ
って説明する。図３〜図５では、一例として、前記図１
によって説明した高速ロジックとＤＲＡＭとを混載した
半導体装置の製造方法を説明する。図３〜図５では、前
記図１によって説明した構成部品と同様のものには同一
符号を付与して示す。

【００４３】図３の（１）に示すように、例えば通常の
トレンチ素子分離技術を用いて、Ｎ型の半導体基体（例
えばシリコン基体１１）に形成した深さが例えば４００
ｎｍのトレンチにフィールド絶縁膜１２を埋め込む。な
お、半導体基体１１の表面を、例えば化学的機械研磨に
よって平坦化しておくことが好ましい。

【００４４】次いで、例えばイオン注入法によって、Ｐ
型のウエル１３とＮ型のウエル（図示省略）とを形成す
る。その際、レジスト塗布およびリソグラフィー技術に
よって、Ｐ型のウエル１３を形成する場合にはＮ型のウ
エルの形成領域を覆うレジストマスクを形成しておき、
Ｎ型のウエルを形成する場合にはＰ型のウエル１３の形
成領域を覆うレジストマスクを形成しておく。その後、
例えば９００℃の水蒸気雰囲気中で、半導体基体１１の
表面にゲート酸化膜１４を、例えば１０ｎｍの厚さに形
成する。

【００４５】次に、図３の（２）に示すように、例えば
ＣＶＤ法によって、半導体基体１１（ゲート絶縁膜１
４）上に、ゲート電極またはその一部を形成するための
半導体膜１５を、例えばポリシリコン膜を２００ｎｍの
厚さに堆積して形成する。続いてＣＶＤ法によって、半
導体膜１５上に、ＤＲＡＭのゲート電極をエッチング加
工する際にマスクとなるエッチングストッパ膜１６を形
成する。このエッチングストッパ膜１６は、ＤＲＡＭの
ゲート電極をエッチング加工する際にマスクとなればよ
く、すなわち、ＤＲＡＭのゲート電極を構成する膜より
もエッチングレートが遅い膜であればよい。そこで、エ
ッチングストッパ膜１６は、例えば２０ｎｍの厚さの酸
化シリコン膜で形成する。

【００４６】そして通常のレジストマスクを形成する技
術によって、高速ロジックの形成領域を覆うレジスト膜
１７を形成した後、そのレジスト膜１７をマスクにして
例えばエッチングにより、ＤＲＡＭの形成領域のエッチ
ングストッパ膜１６を選択的に除去する。

【００４７】次いで、例えばイオン注入法によって、Ｄ
ＲＡＭの形成領域の半導体膜１５にＮ型の不純物として
例えばリンを、一例として、打ち込みエネルギーを３０
ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ² に設定して、イ
オン注入してＮ型にする。

【００４８】次いで、図３の（３）に示すように、例え
ばＣＶＤ法によって、上記半導体膜１５および上記エッ
チングストッパ膜１６上に、例えばタングステンシリサ
イド膜１８を１５０ｎｍの厚さに堆積した後、さらにＣ
ＶＤ法によって窒化シリコン膜１９を堆積する。そして
通常のレジスト塗布、リソグラフィー技術により、ＤＲ
ＡＭの形成領域のゲート配線層をパターニングするため
のマスクをレジスト膜（図示省略）で形成した後、その
レジスト膜をエッチングマスクに用いて、上記窒化シリ
コン膜１９、タングステンシリサイド膜１８および半導
体膜１５をエッチングして、ゲート配線４１を形成す
る。このエッチングでは、ＤＲＡＭの形成領域以外の部
分では、半導体膜１５上には酸化シリコン膜からなるエ
ッチングストッパ膜１６が形成されているので、このエ
ッチングストッパ膜１６上で上記エッチングは停止す
る。

【００４９】その後、例えばイオン注入法によって、Ｄ
ＲＡＭの形成領域における半導体基体１１（ウエル領
域）に、Ｎ型のＬＤＤ４２、４３、４４を形成する。こ
のときのイオン注入条件としては、一例として、ドーパ
ントにリンを用い、打ち込みエネルギーを３０ｋｅＶ、
ドーズ量を３×１０¹³／ｃｍ² に設定した。

【００５０】次いで図４の（４）に示すように、通常の
レジスト塗布、リソグラフィー技術により、高速ロジッ
クの形成領域のゲート配線層をパターニングするための
マスクをレジスト膜（図示省略）で形成した後、そのレ
ジスト膜をエッチングマスクに用いて、上記酸化シリコ
ンからなるエッチングストッパ膜１６およびポリシリコ
ンからなる半導体膜１５を連続的にエッチングして、ゲ
ート配線３１を形成する。

【００５１】その後、例えばイオン注入法によって、Ｐ
型のＬＤＤ（図示省略）と高速ロジックの形成領域にお
けるＮ型のＬＤＤ３２、３３とを形成する。その際、Ｐ
型のＬＤＤを形成する場合には、一例として、ドーパン
トに二フッ化ホウ素（ＢＦ₂）を用い、打ち込みエネル
ギーを５０ｋｅＶ、ドーズ量を３×１０¹⁴／ｃｍ² の条
件でイオン注入する。また、Ｎ型のＬＤＤ３２、３３を
形成する場合には、一例として、ドーパントにヒ素を用
い、打ち込みエネルギーを５０ｋｅＶ、ドーズ量を３×
１０¹⁴／ｃｍ² の条件でイオン注入する。

【００５２】なお、上記各イオン注入の際には、レジス
ト塗布およびリソグラフィー技術によって、Ｐ型のＬＤ
Ｄを形成する場合にはＮ型のＬＤＤの形成領域、ＤＲＡ
Ｍの形成領域等を覆うレジストマスクを形成しておき、
Ｎ型のＬＤＤを形成する場合にはＰ型のＬＤＤの形成領
域、ＤＲＡＭの形成領域等を覆うレジストマスクを形成
しておく。またイオン注入の際には、ゲート配線３１も
マスクとなる。

【００５３】図４の（５）に示すように、例えばＣＶＤ
法によって、各ゲート配線３１、４１を覆う状態に、窒
化シリコン膜を例えば１５０ｎｍの厚さに堆積する。そ
して全面エッチングすることによって窒化シリコン膜を
エッチバックし、各ゲート配線３１、４１の側壁にサイ
ドウォール絶縁膜２０を形成する。この時、ＤＲＡＭの
形成領域以外の部分では、ゲート配線３１上に残存して
いた酸化シリコン膜からなるエッチングストッパ膜１６
〔前記図４の（４）参照〕も同時に除去される。

【００５４】その後、例えばイオン注入法によって、Ｐ
型のトランジスタの形成領域におけるゲート配線（図示
省略）の両側の半導体基体にＰ型のソース、ドレイン領
域（図示省略）を形成する。またＤＲＡＭの形成領域に
おけるゲート配線４１の両側の半導体基体１１に、上記
ＬＤＤ４２〜４４を各ゲート電極４１側に介してソー
ス、ドレイン拡散層４５〜４７を形成する。具体的に
は、ゲート配線４１（４１ａ）の一方側の半導体基体１
１に、上記ＬＤＤ４２を介してソース、ドレイン拡散層
４５を形成し、他方側に上記ＬＤＤ４３を介してソー
ス、ドレイン拡散層４６を形成し、ゲート配線４１（４
１ｂ）の一方側の半導体基体１１に、上記ＬＤＤ４３を
介してソース、ドレイン拡散層４６（前記ソース、ドレ
イン拡散層４６と同一）を形成し、他方側に上記ＬＤＤ
４４を介してソース、ドレイン拡散層４７を形成する。
このようにして、第２の半導体装置４０を形成する。

【００５５】さらに高速ロジックの形成領域におけるゲ
ート配線３１の一方側の半導体基体１１にＬＤＤ３２を
介してソース、ドレイン拡散層３４を形成し、他方側の
半導体基体１１にＬＤＤ３３を介してソース、ドレイン
拡散層３５を形成する。このようにして、第１に半導体
装置３０を形成する。

【００５６】Ｐ型領域のソース、ドレイン拡散層（図示
省略）を形成する場合には、ドーパントに二フッ化ホウ
素（ＢＦ₂ ）を用い、打ち込みエネルギーを５０ｋｅ
Ｖ、ドーズ量を３×１０¹⁵／ｃｍ² の条件でイオン注入
する。

【００５７】高速ロジックの形成領域におけるＮ型領域
のソース、ドレイン拡散層３４、３５を形成する場合に
は、ドーパントにヒ素を用い、打ち込みエネルギーを５
０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ² の条件でイオ
ン注入する。

【００５８】ＤＲＡＭの形成領域におけるＮ型領域のソ
ース、ドレイン拡散層４５〜４７を形成する場合には、
ドーパントにリンを用い、打ち込みエネルギーを３０ｋ
ｅＶ、ドーズ量を３×１０¹³／ｃｍ² の条件でイオン注
入する。

【００５９】上記イオン注入では、ＤＲＡＭ以外の部分
では、同時にゲート配線３１中にも不純物がドーピング
される。

【００６０】そして、例えば９００℃の窒素雰囲気中で
２０分間の熱処理を行うことによって不純物を活性化
し、各ソース、ドレイン拡散層４５〜４７、３４、３５
を形成する。

【００６１】次いで、図４の（６）に示すように、半導
体基体１１上の全面に、シリサイド反応を起こさない膜
として、例えば酸化シリコン膜２１を３０ｎｍの厚さに
堆積する。その後、通常のレジスト塗布、リソグラフィ
ー技術によって、ＤＲＡＭの形成領域を覆うレジストパ
ターン（図示省略）を形成した後、そのレジストパター
ンをマスクに用いて酸化シリコン膜２１をエッチング
し、ＤＲＡＭの形成領域以外の酸化シリコン膜２１を除
去する。すなわち、酸化シリコン膜２１を第２の半導体
装置４０を覆う状態に残す。

【００６２】そして、スパッタリングによって、半導体
基体１１上の全面に、例えばコバルト膜を３０ｎｍの厚
さに堆積した後、熱処理を施すことによって、コバルト
膜と直接に接しているシリコン上およびポリシリコン膜
上にコバルトシリサイド膜３６、３７、３８を形成す
る。すなわち、ソース、ドレイン拡散層３４上にコバル
トシリサイド膜３６が形成され、ソース、ドレイン拡散
層３５上にコバルトシリサイド膜３８が形成され、ゲー
ト配線３１上にコバルトシリサイド膜３７が形成され
る。その後、硫酸と過酸化水素水のエッチング溶液中に
半導体基体１１を浸漬してシリサイド化されていない領
域のコバルトを除去する。

【００６３】次いで図５の（７）に示すように、例え
ば、ＣＶＤ法によって、半導体基体１１上に層間絶縁膜
２２となる酸化シリコン膜を例えば６００ｎｍの厚さに
堆積する。その後、ＣＭＰ法を用いて上記層間絶縁膜２
２の表面を平坦化する。さらに、既知の層間絶縁膜２２
にコンタクト孔を形成するプロセス（レジスト塗布、リ
ソグラフィー技術によるレジストマスクの形成およびそ
のレジストマスクを用いたエッチング）によって、ＤＲ
ＡＭの形成領域における上層配線とのコンタクト孔２３
を開口する。ここでは、窒化シリコン膜からなるサイド
ウォール絶縁膜２０およびゲート配線４１上の窒化シリ
コン膜１９に対してエッチングレートが大きいエッチン
グ条件で、層間絶縁膜２２を構成する酸化シリコン膜の
エッチングを行うことによって、下地の窒化シリコン膜
がマスクになるようなコンタクト孔２３自己整合的にを
形成する。

【００６４】その後、図５の（８）に示すように、従来
から知られているプロセスを用いて、上記コンタクト孔
２３の内部にプラグ２４を形成する。さらにＤＲＡＭの
キャパシタ５１を形成した後、そのキャパシタ５１を覆
う状態に層間絶縁膜５２を形成する。次いで高速ロジッ
クの形成領域のソース、ドレイン拡散層３５に通じるコ
ンタクト孔５３を層間絶縁膜５２、２２等に形成した
後、そのコンタクト孔５３の内部を埋め込みプラグ５４
を形成する、さらに層間絶縁膜５２上に金属配線５５を
形成して高速ロジックとＤＲＡＭとを混載したシステム
ＬＳＩが形成される。

【００６５】上記半導体装置の製造方法に係わる第１の
実施の形態では、第１の半導体装置３０のゲート配線
（ゲート電極）３１を構成する半導体膜１５と、第２の
半導体装置４０のゲート配線（ゲート電極）４１を構成
する半導体膜１５とを同一の膜で形成し、その半導体膜
１５における第１の半導体装置３０を形成する領域上
に、ゲート配線４１を構成する膜よりもエッチング速度
の遅いエッチングストッパ膜１６を形成することから、
第２の半導体装置４０のゲート配線４１を半導体膜１５
を用いたポリサイド構造もしくはポリメタル構造に形成
することが可能になる。そして第１の半導体装置３０を
形成する領域の半導体膜１５上をエッチングストッパ膜
１６で覆った状態で、ゲート配線４１をエッチングによ
り加工することから、ゲート配線４１をポリサイド構造
もしくはポリメタル構造に加工することが可能になる。

【００６６】しかも、第１の半導体装置３０を形成する
領域の半導体膜１５を加工してゲート配線３１を形成し
た後、第２の半導体装置４０を覆う状態にシリサイド反
応を起こさない膜として酸化シリコン膜２１を形成し、
その後、第１の半導体装置３０をサリサイド構造に形成
することから、第１の半導体装置３０は、高速ロジック
単独で形成した場合と同様の特性を有するものとなる。

【００６７】また、第２の半導体装置４０のゲート配線
４１の周囲に、ソース、ドレイン拡散層４６へ通じるコ
ンタクト孔２３が形成される層間絶縁膜２２よりもエッ
チング速度の遅い絶縁膜として、窒化シリコン膜からな
るサイドウォール絶縁膜２０と窒化シリコン膜１９とを
形成することから、第２の半導体装置４０はセルフアラ
インド・コンタクト（ＳＡＣ）構造のメモリ素子に形成
される。

【００６８】以上説明したように、第１の半導体装置３
０と第２の半導体装置４０とを同一半導体基体１１上に
混載することが可能となることから、第１の半導体装置
３０を高速ロジックとし、第２の半導体装置４０をメモ
リ素子として同一半導体基体１１上に混載される。

【００６９】次に、本発明の半導体装置の製造方法に係
わる第２の実施の形態を説明する。ここでは、一例とし
て、前記図２によって説明した高速ロジックとＳＲＡＭ
とを混載した半導体装置の製造方法を説明する。以下の
説明では、前記図２によって説明した構成部品と同様の
ものには同一符号を付与する。

【００７０】この構造の製造方法は、前記図３〜図５に
よって説明した製造方法において、前記図４の（６）に
よって説明した酸化シリコン膜２１を形成しない。そし
て、第１の半導体装置３０のコバルトシリサイド膜３６
〜３８と同時に、ＳＲＡＭ部のソース、ドレイン領域４
５〜４７にも、図２に示すように、コバルトシリサイド
膜４８〜５０を形成すればよい。またＳＲＡＭのソー
ス、ドレインはＤＲＡＭのソース、ドレインとは異な
り、高速ロジック部と同じ条件で不純物をイオン注入す
ればよい。

【００７１】上記高速ロジックとなる第１の半導体装置
３０は、ゲート配線３１上と、ソース、ドレイン拡散層
３４、３５の表面をコバルトシリサイド化し、ＳＲＡＭ
部は、ゲート配線４１にタングステンシリサイド膜１８
とポリシリコン膜からなる半導体膜１５との２層からな
るタングステンポリサイド構造を用い、ソース、ドレイ
ン拡散層４５〜４７にはコバルトシリサイド膜４８〜５
０を形成したサリサイド構造を用いる。このような構成
のＳＲＡＭにおいては、特に、６トランジスタ型のメモ
リセルを用いた場合は、ソース、ドレイン拡散層４５〜
４７のサリサイド化による接合リーク電流の増加があっ
てもデータ保持特性の悪化は問題にはならない。

【００７２】また、上記ポリサイド構造のゲート配線４
１では、その周囲を窒化シリコン膜１９および窒化シリ
コン膜空なるサイドウォール絶縁膜２０で覆っているこ
とから、その後のソース、ドレイン拡散層４６に通じる
コンタクト孔２３の形成時に、上記各窒化シリコン膜が
エッチングストッパとなってエッチングを停止する。そ
のため、ゲート配線４１に対してセルフアラインでコン
タクト孔２３が形成され、コンタクト孔２３とゲート配
線４１との距離を縮めてメモリセルサイズの縮小が可能
になる。

【００７３】上記ゲート配線４１には、タングステンシ
リサイド膜１８を用いたが、そのかわりに、チタンシリ
サイド膜、コバルトシリサイド膜、モリブデンシリサイ
ドのうちの少なくとも１種、もしくはタングステンシリ
サイド膜も含めて複数種を用いたポリサイド構造とする
ことが可能である。または、チタン膜、タングステン
膜、タンタル膜、コバルト膜、アルミニウム膜および銅
膜のうちの少なくとも１種もしくは複数種を用いたポリ
メタル構造とすることも可能である。ポリメタル構造の
場合、ポリシリコン膜と金属膜との間に、窒化タングス
テン、窒化チタン、窒化タンタル等のバリアメタルを形
成することが好ましい。

【００７４】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、第１の半導体装置のソース、ドレイン拡散
層の表面とゲート電極の上面とに半導体と金属との化合
物膜が自己整合的に形成されているので、ゲート電極を
シリサイド化したサリサイド構造を有する高速ロジック
になり、かつ高速ロジック素子を単独に形成したものと
同等の動作特性を有するものとなって、高速動作が得ら
れる。一方、第２の半導体装置のゲート電極の周囲に
は、その第２の半導体装置のソース、ドレイン拡散層へ
通じるコンタクト孔が形成される絶縁膜よりもエッチン
グ速度の遅い絶縁膜が形成されているので、第２の半導
体装置はセルフアラインド・コンタクト構造のメモリ素
子となる。したがって、高速ロジック素子とメモリ素子
とを同一の半導体基体上に混載することが可能になる。

【００７５】本発明の半導体装置の製造方法によれば、
第１の半導体装置のゲート電極を構成する半導体膜と、
第２の半導体装置のゲート電極を構成する半導体膜とを
同一の半導体膜で形成し、その同一の半導体膜における
第１の半導体装置を形成する領域上に、第２の半導体装
置のゲート電極を構成する膜よりもエッチング速度の遅
いエッチングストッパ膜を形成するので、第２の半導体
装置を形成する領域の半導体膜上に、そのゲート電極を
構成するポリサイド構造もしくはポリメタル構造を構成
する膜を形成することができる。そして第１の半導体装
置を形成する領域の半導体膜上をエッチングストッパ膜
で覆った状態で、第２の半導体装置のゲート電極をエッ
チングにより加工するので、第２の半導体装置のゲート
電極をポリサイド構造もしくはポリメタル構造に加工す
ることができる。

【００７６】しかも、第１の半導体装置を形成する領域
の半導体膜を加工して第１の半導体装置のゲート電極を
形成し、第２の半導体装置を覆う状態にシリサイド反応
を起こさない膜を形成した後、第１の半導体装置をサリ
サイド構造に形成するので、第１の半導体装置は、高速
ロジック単独で形成した場合と同様の特性を有するもの
に形成することができる。

【００７７】また、第２の半導体装置のゲート電極の周
囲に、第２の半導体装置のソース、ドレイン拡散層へ通
じるコンタクト孔が形成される絶縁膜よりもエッチング
速度の遅い絶縁膜を形成するので、第２の半導体装置は
セルフアラインド・コンタクト構造のメモリ素子に形成
することができる。

【００７８】よって、同一の半導体基体に、高速ロジッ
クとなる第１の半導体装置とメモリ素子となる第２の半
導体装置とを混載することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる第１の実施の形態
を示す概略構成断面図である。

【図２】本発明の半導体装置に係わる第２の実施の形態
を示す概略構成断面図である。

【図３】本発明の半導体装置の製造方法に係わる第１の
実施の形態を示す製造工程図である。

【図４】本発明の半導体装置の製造方法に係わる第１の
実施の形態を示す製造工程図（続き）である。

【図５】本発明の半導体装置の製造方法に係わる第１の
実施の形態を示す製造工程図（続き）である。

【符号の説明】

１１…半導体基体、１８…タングステンシリサイド膜、
３１，４１…ゲート配線（ゲート電極）、３４，３５…
ソース、ドレイン拡散層、３６，３７，３８…コバルト
シリサイド膜、３０…第１の半導体装置、４０…第２の
半導体装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ３８１ 27/10 ４８１ ６８１Ｆ 27/108 21/8242 Ｆターム(参考） 4M104 AA01 BB01 BB19 CC01 CC05 DD02 DD43 DD72 DD84 FF14 GG14 GG16 5F048 AA09 AB01 AB03 AC01 BA01 BB05 BB08 BB09 BB10 BC06 BF06 BF07 BG14 DA27 5F083 AD01 AD10 AD49 BS05 BS17 BS19 BS23 BS26 BS40 JA32 JA35 MA03 MA06 NA01 PR03 PR07 PR21 PR22 PR29 PR36 PR40 PR45 ZA05

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基体に形成されているもので、ソ
   ース、ドレイン拡散層の表面とゲート電極の上面とに半
   導体と金属との化合物膜が自己整合的に形成されている
   第１の半導体装置と、 前記半導体基体に形成されているもので、少なくともゲ
   ート電極の上面に半導体と金属との化合物膜もしくは金
   属膜が形成されている第２の半導体装置とを備えたこと
   を特徴とする半導体装置。
2. 【請求項２】 前記第２の半導体装置のゲート電極の周
   囲に、前記第２の半導体装置のソース、ドレイン拡散層
   へ通じるコンタクト孔が形成される絶縁膜よりもエッチ
   ング速度の遅い絶縁膜が形成されていることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 前記第２の半導体装置のゲート電極は、
   半導体と金属との化合物膜もしくは金属膜を少なくとも
   含む２層以上の膜で構成されていることを特徴とする請
   求項１記載の半導体装置。
4. 【請求項４】 前記第１の半導体装置のゲート電極を構
   成する半導体膜と、前記第２の半導体装置のゲート電極
   を構成する半導体膜とは、同一膜で形成されていること
   を特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記第２の半導体装置はダイナミックＲ
   ＡＭのメモリセルを構成していることを特徴とする請求
   項１記載の半導体装置。
6. 【請求項６】 前記第２の半導体装置を覆う状態にシリ
   サイド反応を起こさない膜が形成されていて、 前記第１の半導体装置はサリサイド構造に形成されてい
   ることを特徴とする請求項５記載の半導体装置。
7. 【請求項７】 前記第２の半導体装置はスタティックＲ
   ＡＭのメモリセルを構成していることを特徴とする請求
   項１記載の半導体装置。
8. 【請求項８】 前記第２の半導体装置のソース、ドレイ
   ン拡散層の表面に、前記第１の半導体装置上および前記
   第２の半導体装置のゲート電極上に形成されている半導
   体と金属との化合物膜もしくは金属膜とは別の半導体と
   金属との化合物膜が形成されていることを特徴とする請
   求項７記載の半導体装置。
9. 【請求項９】 半導体基体に、ゲート電極とソース、ド
   レイン拡散層とを有する第１の半導体装置と、ゲート電
   極とソース、ドレイン拡散層とを有する第２の半導体装
   置とを形成する半導体装置の製造方法において、 前記第１の半導体装置のゲート電極を構成する半導体膜
   と、前記第２の半導体装置のゲート電極を構成する半導
   体膜とを同一の半導体膜で形成する工程と、 前記同一の半導体膜における前記第１の半導体装置を形
   成する領域上に、前記第２の半導体装置のゲート電極を
   構成する膜よりもエッチング速度の遅いエッチングスト
   ッパ膜を形成する工程と、 前記第１の半導体装置を形成する領域の前記同一の半導
   体膜上を前記エッチングストッパ膜で覆った状態で、前
   記第２の半導体装置のゲート電極をエッチングにより加
   工した後、前記第１の半導体装置を形成する領域の前記
   同一の半導体膜を加工して前記第１の半導体装置のゲー
   ト電極を形成する工程とを備えたことを特徴とする半導
   体装置の製造方法。
10. 【請求項１０】 前記第２の半導体装置のゲート電極の
    周囲に、前記第２の半導体装置のソース、ドレイン拡散
    層へ通じるコンタクト孔が形成される絶縁膜よりもエッ
    チング速度の遅い絶縁膜を形成することを特徴とする請
    求項９記載の半導体装置の製造方法。
11. 【請求項１１】 前記第２の半導体装置のゲート電極
    は、半導体と金属との化合物膜もしくは金属膜を少なく
    とも含む２層以上の膜で形成することを特徴とする請求
    項９記載の半導体装置の製造方法。
12. 【請求項１２】 前記第２の半導体装置でダイナミック
    ＲＡＭのメモリセルを形成することを特徴とする請求項
    ９記載の半導体装置の製造方法。
13. 【請求項１３】 前記第１の半導体装置を形成する領域
    の半導体膜を加工して第１の半導体装置のゲート電極を
    形成した後、前記第２の半導体装置を覆う状態にシリサ
    イド反応を起こさない膜を形成する工程と、 前記第１の半導体装置をサリサイド構造に形成する工程
    とを備えていることを特徴とする請求項１２記載の半導
    体装置の製造方法。
14. 【請求項１４】 前記第２の半導体装置でスタティック
    ＲＡＭのメモリセルを形成することを特徴とする請求項
    ９記載の半導体装置の製造方法。
15. 【請求項１５】 前記第２の半導体装置のソース、ドレ
    イン拡散層の表面に、前記第１の半導体装置および前記
    第２の半導体装置のゲート電極上に形成されている半導
    体と金属との化合物膜もしくは金属膜とは別個の半導体
    と金属との化合物膜を形成することを特徴とする請求項
    １４記載の半導体装置の製造方法。