JP2000232361A - Ｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構造で、切替ノイズを全く発生するこ
となく、「０」が連続するデータが入力された時の出力
パルス列をミュートパターン又はゼロレベルに固定可能
とする。 【解決手段】 ４次の積分器６０〜６３と共に第４段目
の積分器６３から第３段目の積分器６２への局部帰還経
路５５を備えたΔΣ変調器３８を有するＤ／Ａコンバー
タあり、入力ディジタルデータが一定期間ゼロデータが
続くデータであると検出した時に、第１段目と第２段目
の積分器６０，６１の端数を除去するための極めて小さ
いＤＣ成分を当該第１段目と第２段目の積分器６０，６
１の積分値に足し込むことで、ΔΣ変調器３８の出力を
ミュートパターンにし、可聴帯域でのノイズを論知的に
ゼロになるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば音声等のデ
ィジタル信号からアナログ信号を生成するためのＤ／Ａ
コンバータに関する。

【０００２】

【従来の技術】従来より、例えば音声等のディジタル信
号をアナログ信号に変換するＤ／Ａコンバータには、オ
ーバーサンプリングディジタルフィルタといわゆるΔΣ
変調による一種のビット圧縮技術とを組み合わせること
で、ビット数の少ないＤ／Ａコンバータ（１〜４ビット
程度）で例えば１６〜１８ビット相当の分解能及び精度
を得ることができるような、１ビットＤ／Ａコンバータ
が存在する。

【０００３】上述の１ビットＤ／Ａコンバータは、入力
データを再量子化することで当該入力データに応じた
「１（ハイレベル）」と「０（ローレベル）」からなる
パルス列を出力するものである。このため、入力データ
が例えばプラスの大きな値を示すデータである場合、当
該１ビットＤ／Ａコンバータの出力は「１」の符号の発
生頻度が高くなり、一方、入力データが例えばマイナス
の大きな値を示すデータである場合、当該１ビットＤ／
Ａコンバータの出力は「０」の符号の発生頻度が高く
（言い換えれば「１」の符号の発生頻度が低く）なる。
また、入力データが「０」の連続するデータである場
合、当該Ｄ／Ａコンバータからは「１」と「０」の符号
の発生頻度がトータルで丁度半々となるパルス列が出力
されることになる。なお、上記１ビットＤ／Ａコンバー
タの出力における上記「１」と「０」はディジタル信号
的な表現であり、上記「０」は実際にはレベルがマイナ
スとなる「−１」であることを意味している。このＤ／
Ａコンバータからの出力パルス列は、その後例えば波形
整形され、さらにローパスフィルタ等を介してアナログ
波形信号となされる。

【０００４】

【発明が解決しようとする課題】ここで、あるパルス列
の信号を波形整形し、さらにローパスフィルタ等を介し
てアナログ音声信号を生成するような場合において、当
該パルス列から例えば完全な無音の音声信号を生成する
ためには、当該パルス列が、例えば「１０１０１０・・
・」又は図５に示すように「１１００１１００１１００
・・・」というようなデューティ比５０％の固定パター
ンや、ある単位数当たりで「１」と「０」の符号発生頻
度が等しく且つ同じパターンが繰り返すようなパルス列
である必要がある。

【０００５】上記単位数当たりで「１」と「０」の符号
発生頻度が等しく且つ同じパターンが繰り返すようなパ
ルス列からなる信号は、図６に示すように、例えば数百
ＫＨｚ以上の帯域に１〜２本のスペクトラムが立つだけ
で、それよりも低い帯域においてはレベルが理論的に−
∞（−無限大）ｄＢとなる信号である。以下、このよう
な信号をミュートパターンと呼ぶことにする。

【０００６】ところで、入力データが「０」の連続する
データである場合、通常の１ビットＤ／Ａコンバータの
出力パルス列は、前述したように「１」と「０」の符号
発生頻度がトータルで丁度半々になるが、上記ΔΣ変調
の性質により、個々の出力パルスは固定パターンにはな
らず、図７に示すようなランダムに近いパルス列にな
る。この図７に示すようなランダムに近いパルス列の信
号は、高い周波数帯域にノイズを多く持ち、図８に示す
ようなスペクトラムを持つものとなる。このため、入力
データが例えば無音の音声データ（「０」が連続する音
声データ、以下、無音データと呼ぶ。）であっても、１
ビットＤ／Ａコンバータの出力パルス列から生成される
音声信号は、可聴帯域のノイズレベルが理論的に皆無に
はならない。すなわち、当該音声信号は、その理論的な
ノイズと高周波ノイズやジッタとの相互作用などによっ
て、Ｓ／Ｎが低下したものとなってしまう。

【０００７】このようなことから、従来のＤ／Ａコンバ
ータの中には、上述したＳ／Ｎの低下を回避し、入力デ
ータが無声データである場合の上記ノイズレベルを下げ
ることを目的として、例えば入力データとして一定時間
「０」のデータが続くことを検出（以下、これをゼロ検
出と呼ぶ。）し、そのゼロ検出に応じて出力パルス列を
強制的に前記ミュートパターンに切り替えるようなＤ／
Ａコンバータが存在している。

【０００８】しかし、このようにゼロ検出に応じて出力
パルス列をミュートパターンに切り替えるようなＤ／Ａ
コンバータの場合、元々は連続している出力パルス列
（無音データから生成したパルス列であってもそのパル
ス列は連続したものである。）を、図９中（ａ）に示す
ように、いきなり元のパルス列とは無関係のミュートパ
ターンに切り替えるようになってしまうため、その切替
部で不連続点が発生してしまう。このため、当該図９中
（ａ）に示すような出力パルス列を波形整形し、さらに
ローパスフィルタを介して生成したアナログ音声信号に
は、上記不連続点に起因する図９中（ｂ）に示すような
ノイズ（例えば「プチ」というような音のノイズ）が生
じてしまう。

【０００９】また、この不連続点に起因する切替ノイズ
を低減する技術として、例えば特開平８−１８６４９７
号公報には、出力パルスの積分値を監視してタイミング
を合わせ込み、影響の少ない所で切り替えるような技術
が開示されている。ただし、この場合も切替ノイズを皆
無にするのは困難であり、また、操作も複雑で規模も大
きくなるという問題がある。

【００１０】ここまでの説明では、ΔΣ変調出力を
「１」と「０」の２値すなわち１ビットで表す場合を例
に挙げているが、再量子化を例えば複数ビットにし、当
該複数ビットの再量子化出力をＰＷＭ（パルス幅変調）
や抵抗加算器による電圧値を用いて表すようなＤ／Ａコ
ンバータも存在する。すなわち例えば、ΔΣ変調器の出
力を例えば３ビットとし、この３ビットから得られる±
３、±２、±１、０の７値に対応する幅のＰＷＭ波形や
電圧を出力するようなＤ／Ａコンバータが存在する。こ
のように、再量子化を複数ビットにする場合は、前述し
たΔΣ変調出力が１ビットの場合とは異なりゼロレベル
の値が存在するが、例えば入力データが「０」の連続す
るデータであったとしてもその出力がゼロレベルに固定
にはならず、したがって、前記ΔΣ変調出力が１ビット
の場合と同様に、高い周波数帯域にノイズを多く持った
ランダムな信号となってしまう。

【００１１】そこで、本発明はこのような状況に鑑みて
なされたものであり、簡単な構造で、切替ノイズを全く
発生することなく、「０」が連続するデータが入力され
た時の出力パルス列をミュートパターン又はゼロレベル
に固定にすることが可能な、Ｄ／Ａコンバータを提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】本発明のＤ／Ａコンバー
タは、偶数次の積分器を備えたΔΣ変調手段と、ΔΣ変
調手段内の最終段の積分器から当該最終段の一つ前の積
分器への帰還経路と、入力ディジタルデータが一定期間
ゼロデータが続くデータであることを検出するゼロ検出
手段と、入力ディジタルデータが一定期間ゼロデータが
続くデータであることを検出した時に、ΔΣ変調手段内
の所定の積分器に対して所定のデータを足し込むこと
で、ΔΣ変調手段の出力を単位数当たりで「１」と
「０」の符号発生頻度が等しく且つ同じパターンが繰り
返すパルス列とする出力調整手段とを有することによ
り、上述した課題を解決する。

【００１３】また、本発明のＤ／Ａコンバータは、偶数
次の積分器を備えたΔΣ変調手段と、ΔΣ変調手段内の
最終段の積分器から当該最終段の一つ前の積分器への帰
還経路と、入力ディジタルデータが一定期間ゼロデータ
が続くデータであることを検出するゼロ検出手段と、入
力ディジタルデータが一定期間ゼロデータが続くデータ
であることを検出した時に、ΔΣ変調手段内の所定の積
分器に対して所定のデータを足し込むことで、ΔΣ変調
手段の出力を固定電圧出力又は固定パルス幅変調出力波
形にする出力調整手段とを有することにより、上述した
課題を解決する。

【００１４】すなわち本発明のＤ／Ａコンバータによれ
ば、ゼロ検出手段にて入力ディジタルデータから一定期
間ゼロデータが続くデータであることを検出した時に、
ΔΣ変調手段内の所定の積分器に対して所定のデータを
足し込むことで、ΔΣ変調手段の出力ビット列を可聴帯
域で理論的にゼロになるようにしている。

【００１５】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて、図面を参照しながら説明する。

【００１６】図１には、本発明の一実施の形態のＤ／Ａ
コンバータ３０の構成を示す。

【００１７】本発明実施の形態のＤ／Ａコンバータ３０
は、図１に示すように、例えば音声等のディジタルデー
タが入力される入力部２９と、入力されたディジタルデ
ータを当該Ｄ／Ａコンバータ３０内で扱えるデータにす
るための入力データインターフェイス（Ｉ／Ｆ）部３１
と、データ間の補間等を行うディジタル補間フィルタ３
２、入力データから「０」の連続を検出するゼロ検出器
３３と、入力データを徐々に「０」データにするための
ミュート信号が入力されるミュート信号入力部３５と、
多ビットのデータを１ビットのデータに変換するΔΣ変
調器３８と、データ波形を整形する波形整形器４０と、
当該Ｄ／Ａコンバータ３０の出力部４２とから成り立っ
ている。

【００１８】この図１において、入力部２９には例えば
音声のディジタルデータが入力される。この入力ディジ
タルデータは入力データインターフェイス部３１を介し
てディジタル補間フィルタ３２とゼロ検出器３３に入力
する。

【００１９】ゼロ検出器３３は、入力ディジタルデータ
としてある一定時間以上「０」のデータが続くことを検
出したとき、入力ディジタルデータが無音データである
みなして、検出信号３４を「１」にし（検出フラグに
「１」を立てる）、一方、入力ディジタルデータが
「０」のデータで無くなったならば即座に検出信号３４
を「０」に戻す。このゼロ検出器３３からの検出信号３
４は、論理和ゲート３９に入力する。

【００２０】ディジタル補間フィルタ３２は、供給され
た入力ディジタルデータのデータとデータの間を適当に
補間し、サンプリング周波数を例えば入力データの６４
倍のレートに変換する。また、当該ディジタル補間フィ
ルタ３２は、ミュート信号入力部２８からのミュート信
号が「１」になった場合、入力ディジタルデータ（音声
データ）に対して徐々に値が小さくなる係数を掛け、当
該音声データを滑らかに「０」のデータにする。このデ
ィジタル補間フィルタ３２からの出力データ３７は、Δ
Σ変調器３８に入力する。

【００２１】論理和ゲート３９では、上記ミュート信号
と検出信号３４との論理和をとり、その出力信号を端数
除去信号３６としてΔΣ変調器３８に供給する。すなわ
ち、当該論理和ゲート３９からは、検出信号３４とミュ
ート信号の何れか一方が「１」の間は「１」の信号が端
数除去信号３６として出力される。

【００２２】ΔΣ変調器３８は、上記ディジタル補間フ
ィルタ３２によるオーバーサンプリングと同じレート
（上記入力データの６４倍のレート）の周波数で動作
し、多ビットの上記補間されたデータを１ビットに変換
する（すなわち再量子化を行う）。このとき、当該１ビ
ットに変換する際に発生する再量子化ノイズは、高い周
波数に集中させることで可聴帯域のＳ／Ｎをある程度確
保する。当該ΔΣ変調器３８の具体的構成及び動作は後
述する。このΔΣ変調器３８からの１ビットデータ５３
は、波形整形器４０に入力する。

【００２３】波形整形器４０は、ΔΣ変調器３８からの
１ビットデータ５３を、いわゆるリターンゼロ波形等に
変形し、例えば別電源で生成されたクロック或いはジッ
タの少ないクロックでアナログ特性が良好となるように
波形整形する。この波形整形器４０の出力信号４１は、
この図１のＤ／Ａコンバータの出力信号となる。当該図
１のＤ／Ａコンバータの出力信号は、その後、図示せぬ
アナログローパスフィルタを通過させることで、滑らか
なアナログ波形となされる。

【００２４】図２には、上記ΔΣ変調器３８の構成を示
す。当該ΔΣ変調器３８は、図２に示すように、それぞ
れ同じ構成からなる偶数個の積分器（本実施の形態では
第１段目から第４段目までの４個の積分器６０〜６３）
と、第１段目から第３段目までの各積分器６０，６１，
６２の各出力をそれぞれシフトするシフト器６４，６
５，６６と、積分器６０〜６３による積分後のデータを
再量子化する量子化器５２と、量子化器５２の出力デー
タを各積分器６０〜６３にフィードバックする遅延回路
５９及びフィードバック経路５４と、第４段目の積分器
６３と第３段目の積分器６２との間でデータを局部帰還
（負帰還）する局部帰還経路５５，演算器６９及びシフ
ト器７０と、第１段目の積分器６０と第２段目の積分器
６１にて発生する端数を除去するための端数除去器５
７，５８及び演算器６７，６８とを備えてなる。

【００２５】この図２において、入力端子４３には、図
１のディジタル補間フィルタ３２からの出力データ３７
が入力され、端子４４には、図１の論理積ゲート３９か
らの端数除去信号３６が入力される。

【００２６】入力端子４３からのデータ３７は、第１段
目の積分器６０に送られる。この第１段目の積分器６０
と、次段以降の各積分器６１，６２，６３は、それぞれ
演算器７１、遅延器７２、演算器７３を備えた同じ構成
の積分器である。

【００２７】上記第１段目の積分器６０で積分されたデ
ータは、シフト器６４にて１／８にシフトされた後、第
２段目の積分器６１に入力する。以下同様に、当該第２
段目の積分器６１で積分されたデータはシフト器６５に
て１／４にシフトされた後、第３段目の積分器６２に入
力し、当該第３段目の積分器６２で積分されたデータは
シフト器６６にて１／２にシフトされた後、第４段目の
積分器６３に入力する。この第４段目の積分器６３の出
力は、量子化器５２にて再量子化され、当該ΔΣ変調器
３８からの１ビットデータ５３として、出力端子４６か
ら図１の波形整形器４０に供給されると共に、遅延器５
９を介してフィードバック経路５４から各段の積分器６
０〜６３にフィードバックされる。

【００２８】第１段目の積分器６０へのフィードバック
データは、減算信号として演算器６７に入力し、当該演
算器６７から第１段目の積分器６０の演算器７３へ送ら
れる。また、第２段目の積分器６１へのフィードバック
データは、減算信号として演算器６８に入力し、当該演
算器６８から第２段目の積分器６１の演算器７３へ送ら
れる。第３段目の積分器６２へのフィードバックデータ
は、減算信号として演算器６９に入力し、当該演算器６
９から第３段目の積分器６２の演算器７３に送られる。
第４段目の積分器６３へのフィードバックデータは、減
算信号として当該第３段目の積分器６２の演算器７３に
入力する。

【００２９】演算器６７には端数除去器５７からの信号
が加算信号として供給され、演算器６８には端数除去器
５８からの信号が加算信号として供給される。

【００３０】端数除去器５７には、第１段目の積分器６
０の遅延器７２からのデータが入力され、図１の論理和
ゲート３９からの端数除去信号３６に応じて、当該積分
器６０での積分処理時に端数が徐々に無くなるような極
めて小さいＤＣ成分を発生し、演算器６７に加算信号と
して送る。また、端数除去器５８には、第２段目の積分
器６１の遅延器７２からのデータが入力され、図１の論
理和ゲート３９からの端数除去信号３６に応じて、当該
積分器６１での積分処理時に端数が徐々に無くなるよう
な極めて小さいＤＣ成分を発生し、演算器６８に加算信
号として送る。

【００３１】演算器６９にはシフト器７０を介した局部
帰還経路５５からの信号が減算信号として供給される。
すなわち、第４段目の積分器６３からのデータは、シフ
ト器７０にて１／２５６にシフトされ、局部帰還経路５
５及び演算器６８を介して第３段目の積分器６２の演算
器７３に負帰還されている。当該局部帰還経路５５によ
る動作は、一般的にゼロシフトと呼ばれ、これが無い場
合、量子化器５２で発生する量子化ノイズの周波数特性
が図３中の曲線９０のように単純に上昇する（ハイ上が
り）特性となるが、局部帰還経路５５がある場合は図３
中の曲線９１のようにある周波数において量子化ノイズ
が減少する特性となる。通常時は、これにより可聴帯域
内の量子化ノイズレベルを数ｄＢ下げることができる。

【００３２】次に、上述した本発明実施の形態のＤ／Ａ
コンバータ３０の入力部２９に「０」の連続する無音デ
ータが入力されたときの動作を以下に説明する。

【００３３】入力データとしてある一定時間以上「０」
が連続するデータが入力された場合、ゼロ検出器３３で
は、当該入力データの「０」が連続するデータを無音デ
ータと見なし、その時の検出信号３４を「１」にする
（検出フラグに「１」を立てる）。なお、入力データが
「０」データで無くなったならば、ゼロ検出器３３は即
座に検出信号３４を「０」に戻す。

【００３４】また、論理和ゲート３９では、検出信号３
４の「１」とミュート信号との論理和をとる。これによ
り端数除去信号３６は「１」となる。

【００３５】ここで、入力データとしてある一定時間以
上「０」が連続するデータが入力された場合、ディジタ
ル補間フィルタ３２から出力されてΔΣ変調器３８へ入
力されるデータは「０」になり、また、第１段目の積分
器６０にはフィードバック経路５４からのフィードバッ
クデータ（±１．０の値を取る信号）が当該積分器６０
の上位ビットにのみ入力される。このため、積分器６０
の下位ビット（１．０より小さい重みのビット）には何
も足されないことになり、いつまでも同じ値が残り続け
る。この動かない下位ビットの値を端数と呼ぶ。この端
数は、後段の積分器で積分され、ΔΣ変調出力のビット
列の出方に影響することになる。

【００３６】このようなことから、本実施の形態では、
端数除去器５７において、前記端数除去信号３６が
「１」である場合に、第１段目の積分器６０の上記端数
を検出し、端数が徐々に無くなるように極めて小さいＤ
Ｃ成分を当該積分器６０に足し込むようにしている。こ
のように、小さいＤＣ成分が繰り返し積分されると、繰
り上がりが起きて、やがて端数は「０」になる。当該端
数が「０」になると、端数除去回路５７は微小なＤＣ成
分を足し込むことを止める。

【００３７】次に、第２段目の積分器６１には、上記フ
ィードバック経路５４からのフィードバックデータと、
第１段目の積分器６０の積分値をシフト器６４にて１／
８にシフトした信号が入力されるため、当該第２の積分
器６１への入力信号の変動幅の最小ステップは１／８で
ある。したがって、当該１／８のステップより小さい重
みのビットは動かず端数となる。当該第２段目の積分器
６１では、上記第１段目の積分器６０の端数除去が終わ
ったならば、同様にして上記端数を除去する。

【００３８】次に、第３段目の積分器６２には、上述同
様に第２段目の積分器６１の積分値をシフト器６５にて
１／４にシフトした信号と、上記フィードバック経路５
４からのフィードバックデータと、上記局部帰還経路５
５からの帰還信号とが入力される。すなわち、上記第２
段目の積分器６１の端数が除去されると、当該第３段目
の積分器６２の下位ビットには、局部帰還経路５５から
の帰還信号のみが入力されるようになる。当該局部帰還
経路５５からの帰還信号は、第４段目の積分器６３から
第３段目の積分器６２への負帰還信号であるため、これ
らの変化を減少させて安定する方向に作用する。

【００３９】上述したように、本発明実施の形態のＤ／
Ａコンバータ３０においては、入力データとしてある一
定時間以上「０」が連続するデータ（無音データ）が入
力された場合（ミュート信号が「１」の場合も）に、偶
数次のΔΣ変調器３８の局部帰還経路５５より前段の積
分器にて端数が無くなり、また、局部帰還経路５５が作
用することでΔΣ変調器３８は単調な動作で安定し、以
降、全く同じ演算の繰り返しとなる。このとき、ΔΣ変
調器３８の出力データ５３は、例えば「１００１０１１
０１００１０１１０・・・」というような、単位数当た
りで「１」と「０」の符号発生頻度が等しく且つ同じパ
ターンが繰り返すようなパルス列、すなわちミュートパ
ターンのパルス列となる。したがって、当該ΔΣ変調器
３８の出力データ５３を、波形整形４０とローパスフィ
ルタに通すことにより、可聴帯域において無音となる音
声信号を得ることが可能となる。

【００４０】以上の動作をまとめると、本発明実施の形
態のＤ／Ａコンバータ３０によれば、無音データの入力
時にはΔΣ変調器３８の第１段目と第２段目の積分器６
０，６１に微小なＤＣ成分が足されて端数が除去され、
さらに、局部帰還経路５５の作用により各積分器６０〜
６３が同じ演算を繰り返すことにより、ΔΣ変調器３８
の出力データ５３はミュートパターンのパルス列とな
る。この一連の動作は、前述の従来例で挙げたようにラ
ンダムに近いパルス列を強制的に別のミュートパターン
に切り替えるといった操作が無いため、図４中（ａ）に
示すように、連続しているパルス列に不連続点が発生す
るようなことがない。したがって、本実施の形態におい
て、無音データが入力されてΔΣ変調器３８の出力デー
タ５３がミュートパターンのパルス列に変化したとして
も、図４中（ｂ）に示すように、当該パルス列を波形整
形してローパスフィルタに通した後のアナログ音声信号
には、前述したような不連続点に起因するノイズ（例え
ば「プチ」という音のノイズ）が発生することはない。

【００４１】なお、本実施の形態では、４次のΔΣ変調
器３８を使用した例を挙げたが、ΔΣ変調器は４次に限
らず、より高い偶数次のΔΣ変調器も使用可能である。
すなわち例えば６次のΔΣ変調器の場合は、端数除去を
第１段目から第４段目の積分器まで行うというように変
更することで、他の次数にも対応できる。

【００４２】また、本実施の形態では、量子化として１
ビット２値のものを用いたが、量子化器５２を複数ビッ
トのものと置き換えることで、複数ビット量子化のΔΣ
変調器にも応用が可能である。この場合、複数ビットで
量子化値にゼロレベルの値が存在するため、前述同様の
手法を用いれば、ΔΣ変調器の出力としてミュートパタ
ーンの代わりに「０」固定の信号（ゼロレベルに固定し
た信号）が得られる。これにより、この例の場合も、切
替ノイズを発生することなく「０」出力に対応した固定
電圧出力又はデューティ比５０％の固定ＰＷＭ波形を出
力することができる。

【００４３】以上説明したように、本発明実施の形態に
よれば、小規模な回路で全く切替ノイズを発生すること
無く、無音データ入力時のＤ／Ａコンバータの出力パル
スをミュートパターンのパルス列或いは「０」固定の信
号にすることができる。これにより、最終的に得られる
アナログ信号のＳ／Ｎを向上させることが可能であり、
また、ΔΣ変調の理論Ｓ／Ｎを大きくとらなくて済むた
め、サンプリング周波数を低く設定できるなど、低消費
電力化にも寄与できる。

【００４４】

【発明の効果】以上の説明で明らかなように、本発明の
Ｄ／Ａコンバータにおいては、ゼロ検出手段にて入力デ
ィジタルデータから一定期間ゼロデータが続くデータで
あることを検出した時に、ΔΣ変調手段内の所定の積分
器に対して所定のデータを足し込むことで、ΔΣ変調手
段の出力を単位数当たりで「１」と「０」の符号発生頻
度が等しく且つ同じパターンが繰り返すパルス列とする
こと、或いは、ΔΣ変調手段の出力を固定電圧出力又は
固定パルス幅変調出力波形にすることにより、簡単な構
造で、切替ノイズを全く発生することなく、「０」が連
続するデータが入力された時の出力パルス列をミュート
パターン又はゼロレベルに固定にすることができ、最終
的に得られるアナログ波形信号のノイズを可聴帯域で理
論的にゼロにすることが可能である。

【図面の簡単な説明】

【図１】本発明実施の形態のＤ／Ａコンバータの全体構
成例を示すブロック回路図である。

【図２】本発明実施の形態のＤ／Ａコンバータに配され
るΔΣ変調器の具体的構成例を示す回路図である。

【図３】局部帰還経路によるゼロシフトを行わない場合
に量子化器で発生する量子化ノイズの周波数特性と、ゼ
ロシフトを行った場合に量子化器で発生する量子化ノイ
ズの周波数特性を示す図である。

【図４】本発明実施の形態のＤ／Ａコンバータの出力パ
ルス列とローパスフィルタ通過後のアナログ波形信号例
を示す波形図である。

【図５】ミュートパターンの一例を示す図である。

【図６】ミュートパターンのスペクトラムの一例を示す
図である。

【図７】通常の１ビットＤ／Ａコンバータの出力パルス
列の一例を示す図である。

【図８】通常の１ビットＤ／Ａコンバータの再量子化に
より発生する量子化ノイズの周波数特性を示す図であ
る。

【図９】通常の１ビットＤ／Ａコンバータの出力パルス
列を無音時に強制的にミュートパターンに切り替えた場
合の、パルス列とローパスフィルタ通過後のアナログ波
形信号例を示す波形図である。

【符号の説明】

３０ Ｄ／Ａコンバータ、 ３１ 入力データインター
フェイス部、 ３２ディジタル補間フィルタ、 ３３
ゼロ検出器、 ３８ ΔΣ変調器、 ３９論理和ゲー
ト、 ５２ 量子化器、 ５７，５８ 端数除去器、
５９，７２遅延器、 ６０〜６３ 積分器、 ６４，６
５，６６，７０ シフト器、 ６７〜６９，７１，７３
演算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 オーバーサンプリングとΔΣ変調とを使
   用する１ビット方式のＤ／Ａコンバータにおいて、 偶数次の積分器を備えたΔΣ変調手段と、 上記ΔΣ変調手段内の最終段の積分器から当該最終段の
   一つ前の積分器への帰還経路と、 入力ディジタルデータが一定期間ゼロデータが続くデー
   タであることを検出するゼロ検出手段と、 上記ゼロ検出手段にて上記入力ディジタルデータが一定
   期間ゼロデータが続くデータであることを検出した時
   に、上記ΔΣ変調手段内の所定の積分器に対して所定の
   データを足し込むことで、上記ΔΣ変調手段の出力を単
   位数当たりで「１」と「０」の符号発生頻度が等しく且
   つ同じパターンが繰り返すパルス列とする出力調整手段
   とを有することを特徴とするＤ／Ａコンバータ。
2. 【請求項２】 オーバーサンプリングとΔΣ変調とを使
   用する複数ビット方式のＤ／Ａコンバータにおいて、 偶数次の積分器を備えたΔΣ変調手段と、 当該ΔΣ変調手段内の最終段の積分器から当該最終段の
   一つ前の積分器への帰還経路と、 入力ディジタルデータが一定期間ゼロデータが続くデー
   タであることを検出するゼロ検出手段と、 上記ゼロ検出手段にて上記入力ディジタルデータが一定
   期間ゼロデータが続くデータであることを検出した時
   に、上記ΔΣ変調手段内の所定の積分器に対して所定の
   データを足し込むことで、上記ΔΣ変調手段の出力を固
   定電圧出力又は固定パルス幅変調出力波形にする出力調
   整手段とを有することを特徴とするＤ／Ａコンバータ。