JP2000235560A

JP2000235560A - マイクロコンピュータ及びマイクロコンピュータシステム

Info

Publication number: JP2000235560A
Application number: JP11036949A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-02-16
Filing date: 1999-02-16
Publication date: 2000-08-29
Anticipated expiration: 2019-02-16
Also published as: JP3905660B2

Abstract

(57)【要約】【課題】物理的・論理的規模の増大を最小限とし、マ
イクロコンピュータの外部バス上のデータ転送制御と内
蔵ＣＰＵによる内部バスアクセス等のＣＰＵ動作とを並
列処理可能にする。【解決手段】ＣＰＵ（２）を内蔵するマイクロコンピ
ュータ（１）に、当該マイクロコンピュータの外部バス
（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモ
リ・アクセス転送を制御する第１のデータ転送装置
（４）を設け、第１のデータ転送装置による外部データ
転送制御に並行して、マイクロコンピュータ内部のＣＰ
Ｕなどによる内部バスアクセスを可能とする。ＣＰＵに
よる外部バスアクセスと第１のデータ転送装置による外
部アクセスを、外部バスコントローラ（１２１）によっ
て一括して制御する。第１のデータ転送装置による外部
バス上のデータ転送と、ＣＰＵによる内部バスを用いた
命令実行などが並列化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置とデ
ータ転送装置を内蔵したマイクロコンピュータ、更に
は、そのようなマイクロコンピュータを用いたマイクロ
コンピュータシステムに関するものである。

【０００２】

【従来の技術】マイクロコンピュータの一例として、昭
和５９年１１月３０日オーム社発行の『ＬＳＩハンドブ
ック』Ｐ５４０及びＰ５４１には、中央処理装置（ＣＰ
Ｕ）を中心にしてプログラム保持用のＲＯＭ（リードオ
ンリメモリ）、データ保持用のＲＡＭ（ランダムアクセ
スメモリ）、及びデータの入出力を行なうための入出力
回路などの機能ブロックが一つの半導体基板上に形成さ
れて成るものが記載されている。

【０００３】マイクロコンピュータとして、ダイレクト
メモリアクセスコントローラ（ＤＭＡＣ）を内蔵し、Ｃ
ＰＵとは独立にデータ転送可能にされたものがある。こ
のようなマイクロコンピュータについて記載された文献
の例として特開平５−３０７５１６号公報がある。

【０００４】また、マイクロコンピュータの中には、外
部に対してバス権を開放する外部バス権解放機能を持
ち、外部バス権解放中も、ＣＰＵによるＲＯＭリードな
どの、内部バスの動作が可能なものがある。このような
マイクロコンピュータの外部バスに、ＤＭＡＣを接続す
れば、ＣＰＵによるＲＯＭリードなどの内部バスの動作
と、外部のＤＭＡＣによる外部バス上のデータ転送と、
を並行して行うことができる。

【０００５】

【発明が解決しようとする課題】本発明者は前記ＤＭＡ
Ｃ内蔵マイクロコンピュータやそれを用いたシステム、
更には、前記外部バス権開放機能を持つマイクロコンピ
ュータの外部にＤＭＡＣを接続したシステムについて検
討した。

【０００６】先ず、ＤＭＡＣ内蔵マイクロコンピュータ
において、そのＤＭＡＣは、割り込み要求によって起動
でき、リピートモード、ブロック転送モードなどを行な
うことができる。プリンタなどのシステムにおいて、Ｄ
ＭＡＣ内蔵マイクロコンピュータは、ステッピングモー
タの制御（複数）やプリンタの印字データ制御、更に
は、受信データのメモリへの蓄積に好適であり、ＤＭＡ
Ｃは複数のデータ転送チャネルを持つことができる。

【０００７】しかしながら、ＤＭＡＣの転送制御はＣＰ
Ｕの動作とは独立しているが、バスを共有しているため
に、データ転送に必要なバスサイクルはＣＰＵの動作を
停止させてしまう。例えば、内蔵ＤＭＡＣによりＲＡＭ
から入出力回路へデータを転送する場合、ＲＡＭのアク
セスを２ステート、入出力回路のアクセスを３ステート
として、デッドサイクル１ステートを含めれば、そのデ
ータ転送には６ステートを要する。この期間、ＣＰＵは
バスを用いることはできない。特に制限されないが、こ
こでは、マイクロコンピュータのようなデータ処理ＬＳ
Ｉの基準クロックの１周期を１ステートとする。

【０００８】これに対して、前記外部バス権開放機能を
持つマイクロコンピュータの外部にＤＭＡＣを接続した
システムでは、ＣＰＵのＲＯＭリードなどの内部バスの
動作と、外部のＤＭＡＣによる外部バス上でのデータ転
送とを並行して行うことができる。

【０００９】しかしながら、外部バス権解放は、そのバ
ス権の授受の際に、外部との間でのアクノレッジ信号や
リクエスト信号などを認識しなければならず、少なくと
も、そのための動作時間が余計にかかる。また、マイク
ロコンピュータと外部のＤＭＡＣのバスが衝突したりし
ないようにするために、双方がバスを使用しない時間が
発生したりして、実際の動作に関係のないオーバヘッド
を発生し易い。一回のデータ転送の前後に、オーバヘッ
ドが発生してしまうのでは、実際のデータ転送の時間に
比較してこれを無視することはできない。また、マイク
ロコンピュータ外部のＤＭＡＣに、汎用的なものを使用
すれば、使用しない機能が生じてしまい、費用対効果の
面で得策とは言えない。また、各システムに適したＤＭ
ＡＣを個別に開発することは可能だが、マイクロコンピ
ュータと別のＬＳＩを新たに開発することは、製造費用
などの面で不利になりやすい。

【００１０】また、例えば、プリンタなどのシステムに
おいて、印刷中には、プリンタを駆動するためのステッ
ピングモータの駆動が必要であり、印字データの加工な
ど、システムに固有のデータ処理を行う必要もあり、ま
た、プリンタの動作状態とは非同期でデータ受信を行う
必要がある。そして、プリンタの高速化や高精度化に
は、マイクロコンピュータの処理能力の向上が必要であ
る。

【００１１】以上により、本発明者は、マイクロコンピ
ュータにＤＭＡＣのようなデータ転送装置を内蔵させ、
その上で、マイクロコンピュータによる処理のトータル
性能を向上させるという観点の重要性を見出した。

【００１２】本発明の目的は、ＤＭＡＣのようなデータ
転送装置を内蔵したマイクロコンピュータによるデータ
処理のトータル性能を向上させることができるマイクロ
コンピュータを提供することにある。

【００１３】本発明の別の目的は、物理的・論理的規模
の増大を最小限とし、マイクロコンピュータの外部バス
上のデータ転送制御と内蔵ＣＰＵによる内部バスアクセ
ス等のＣＰＵ動作とを並列処理可能にすることができる
マイクロコンピュータを提供することにある。

【００１４】本発明の更に別の目的は、マイクロコンピ
ュータと外部との間のデータ転送制御及びマイクロコン
ピュータ内部の演算処理を並列的に処理可能であって、
しかも処理のオーバーヘッドが少なく、物理的な規模の
増大も最小限とすることができるマイクロコンピュータ
システムを提供することにある。

【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１７】すなわち、マイクロコンピュータ（１）の
外部バス上でのデータ転送を制御するダイレクト・メモ
リ・アクセスコントローラのような第１のデータ転送装
置（４）を設け、前記第１のデータ転送装置による外部
バス上でのデータ転送と、ＣＰＵのようなデータ処理装
置（２）による第１の内部バス（ＩＡＢ，ＩＤＢ）を用
いた命令実行とを並行可能にするものである。更に詳し
くは、マイクロコンピュータ（１）は、前記第１の内部
バス又は前記第１のデータ転送装置を外部バスに接続可
能とするバスインタフェース手段（７２）と、バス制御
とバス権の調停を行うバス制御手段（１２）とを有し、
前記バス制御手段は、前記第１の内部バスを用いたマイ
クロコンピュータ内部のみのアクセス動作と前記第１の
データ転送装置による前記バスインタフェース手段を介
する外部アドレス空間のアクセス動作とを並行可能にす
るものである。

【００１８】第１のデータ転送装置による外部バス上で
のデータ転送と、ＣＰＵのようなデータ処理装置による
内部バスを用いた命令実行とが並列に動作可能であるか
ら、マイクロコンピュータの処理性能を向上できる。デ
ータ処理装置の処理性能を低下させることなく、外部バ
ス上でのデータ転送を行うことができる。

【００１９】前記バス制御手段（１２）を内部バスコン
トローラ及び外部バスコントローラによって構成するこ
とができる。外部バスコントローラは、アドレス空間を
分割して、メモリの種類やバス幅、アクセスステート数
などのバス仕様が設定可能にされ、ＣＰＵのようなデー
タ処理装置等のバスマスタによる外部バス権要求と、前
記第１のデータ転送装置による外部バス権要求と、マイ
クロコンピュータ外部からのバス権要求とを調停するよ
うに構成できる。これにより、第１のデータ転送装置に
よる外部バスアクセスに並行する前記データ処理装置に
よる第１の内部バスを用いた内部アクセスの制御と、デ
ータ処理装置による第１の内部バスを用いた外部バスア
クセスと第１のデータ転送装置による外部バスアクセス
との調停制御を個別の論理で簡単に実現でき、制御内容
の容易性と、その制御論理規模の増加抑止との両立が簡
単になる。

【００２０】このとき、前記第１のデータ転送装置が出
力するアドレスやバスコマンドなどを第２の内部バス
（ＥＸＡＢ）のような専用信号線路で前記バスインタフ
ェース手段に供給すれば、第１のデータ転送装置の状態
遷移制御動作を簡潔にでき、その論理的規模の縮小に寄
与できる。

【００２１】また、外部バスコントローラが、マイクロ
コンピュータに内蔵された第１のデータ転送装置による
外部バス権要求と共に、マイクロコンピュータ外部から
のバス権要求も含めて外部バス権要求の調停を行うか
ら、データ処理装置と第１のデータ転送装置との間での
外部バス権移譲時のオーバヘッドを少なくでき、さらに
処理性能を向上できる。

【００２２】ＣＰＵのようなデータ処理装置のプログラ
ムを格納するＲＯＭのような記憶手段（６）は、ＣＰＵ
のようなデータ処理装置のベクタを含まないように、動
作モードなどで選択可能にすることができる。これによ
り、全体的な処理プログラムを外部のＲＯＭに、高速処
理が必要なプログラムなどを内蔵ＲＯＭに格納すること
ができ、プログラムの変更に対する柔軟性など使い勝手
を向上させることができる。

【００２３】前記第１のデータ転送装置の起動要因や転
送モードについては、外部バス上のデータ転送に必要な
機能だけに限定することができる。これによって、物理
的規模を縮小できる。

【００２４】第１のデータ転送装置において転送アドレ
スを決め、そのアドレス情報の初期値が指定されるアド
レス指定手段（４０，４１）を転送カウントレジスタと
兼用することによりレジスタ数を減らすことができる。

【００２５】また、デュアルアドレス転送においてソー
スアドレスから読み出したデータの一時保持を、バスイ
ンタフェース手段（７２）を構成する入出力ポート等の
ラッチ回路（７２Ｌ）で行うことにより、そのようなデ
ータを第１のデータ転送装置に導くデータバスが不用に
なり物理的な規模を縮小できる。

【００２６】第１のデータ転送装置がシングルアドレス
転送もサポートすれば、転送に必要なバスサイクルを短
縮し、更に処理性能を向上できる。

【００２７】第１のデータ転送装置は複数のデータ転送
チャネルを持つことができる。このとき、各チャンネル
毎に外部データ転送起動要求信号を割り当てることがで
きる。これにより、マイクロコンピュータシステムにお
けるデータ転送制御の使い勝手が向上し、処理性能を向
上させることができる。

【００２８】転送アドレスを格納するレジスタのような
アドレス指定手段に対する演算結果の繰返し格納による
アドレス更新を行うことにより、外部のバッファメモリ
を、容易にリングバッファとして使用できる。ＣＰＵの
ようなデータ処理装置が、随時第１のデータ転送装置内
部の前記アドレス指定手段のようなレジスタを第３の内
部バス（ＰＡＢ，ＰＤＢ）を介してリード／ライトでき
るようにすれば、リングバッファ上に蓄積されたデータ
量の管理などを容易に行うことができる。

【００２９】前記リングバッファとして利用するための
前記繰返しアドレス更新動作を可能にするにあたって
は、アドレス指定手段のアドレス情報をインクリメント
／デクリメントするとき、キャリ／ボローの伝播を所定
のビットで禁止するとよい。キャリ／ボローの伝播を所
定のビットで禁止することによって、リングバッファと
しての機能を最小限度の物理的規模で実現可能に成る。
リングバッファの開始アドレスや終了アドレスを任意に
指定できなくても、外部のＲＡＭのような大容量のメモ
リをリングバッファに利用する場合には大きな不都合は
生じない。繰返し動作可能とすることによって、ＣＰＵ
のようなデータ処理装置に対する割り込み処理のような
負荷をなくすことができる。

【００３０】デュアルアドレス転送時における転送デー
タの一時記憶などは、バスインタフェース手段の入出力
ポートなどを使用し、第１のデータ転送装置それ自体が
直接転送データを入出力しないようにできる。これによ
り、第１のデータ転送装置が入出力するデータは、第１
のデータ転送装置自体のリード／ライトはなく、ＣＰＵ
のようなデータ処理装置からリード／ライトされるだけ
になるから、前記データ処理装置などの他のバスマスタ
からのアクセスと、第１のデータ転送装置自体のデータ
転送との競合を、本質的に回避して、論理構成を更に簡
潔にでき、また、マイクロコンピュータの開発期間短縮
にも寄与する。

【００３１】ＣＰＵのようなデータ処理装置とＤＭＡＣ
のような前記第１のデータ転送装置に加えて、従来のマ
イクロコンピュータ用の内部バスに接続されたところの
マイクロコンピュータ内外でのデータ転送制御をサポー
トできる第２のデータ転送装置（３）も内蔵することが
できる。これにより、内外でのＤＭＡ転送制御のために
汎用的なＤＭＡＣで必要なデータ転送チャネルを確保す
る場合に比べると、第１のデータ転送装置は外部バスに
関するデータ転送制御に特化した構成を持つので、全体
的に必要な数のデータ転送チャネルを持っても、論理的
な規模の増加を最小限に抑えることができる。

【００３２】バス制御手段が、ＤＲＡＭなどのリフレッ
シュ制御も可能にするとき、リフレッシュタイマも外部
バス権要求元としてバス権調停を行えばよい。

【００３３】第１の内部バスに接続された第２のデータ
転送装置と前記第１のデータ転送装置とを一体のモジュ
ールとして構成することによって、限られたデータ転送
チャネルを相互に融通し合って、使用することができ
る。

【００３４】

【発明の実施の形態】図１には本発明に係るマイクロコ
ンピュータの一例をブロック図で示す。同図に示される
マイクロコンピュータ１は、単結晶シリコンのような1
個の半導体基板（1チップ）に形成された半導体集積回
路とされる。

【００３５】マイクロコンピュータ１は、中央処理装置
（ＣＰＵ）２、第２のデータ転送装置としてのＤＭＡコ
ントローラ（ＤＭＡＣ）３、第１のデータ転送装置とし
ての外部バスＤＭＡＣ（ＥＸＤＭＡＣ）４、リードオン
リメモリ（ＲＯＭ）５、ランダムアクセスメモリ（ＲＡ
Ｍ）６、タイマ７、パルス出力回路８、シリアルコミュ
ニケーションインタフェース（ＳＣＩ）９、Ａ／Ｄ変換
器（Ａ／Ｄ）１０、割り込みコントローラ１１、バスコ
ントローラ１２、クロック発振器（ＣＰＧ）１３、入出
力ポート（ＩＯＰ（Ａ））２１〜入出力ポート（ＩＯＰ
（Ｆ））２６、及び入出力ポート（ＩＯＰ（１））３１
〜入出力ポート（ＩＯＰ（５））３５の機能ブロック
（モジュールとも称する）から構成される。

【００３６】動作の主体となるのは前記ＣＰＵ２であ
り、主に前記ＲＯＭ５から命令を読込んで動作する。特
に図示はしないが、ＣＰＵ２は、命令をフェッチし、フ
ェッチした命令を解読して各部の制御信号を生成する命
令制御ユニットと、前記命令制御ユニットからの制御信
号に従ってアドレス演算やデータ演算などを行って命令
を実行する演算実行ユニットとを有する。

【００３７】前記ＤＭＡＣ３はＣＰＵ２とバスＩＡＢ，
ＩＤＢを共有し、ＣＰＵ２に代ってデータ転送制御を行
うことができる。ＤＭＡＣ３はマイクロコンピュータ１
の内部及び外部の何れに対しても、ＣＰＵ２に代えて、
データ転送制御を行うことができる回路モジュールとさ
れる。

【００３８】前記ＥＸＤＭＡＣ４は、専ら外部バス上で
のデータ転送を制御し、ＣＰＵ２又はＤＭＡＣ３の内部
バス上での動作に並行して、外部に対するデータ転送制
御を行うことが可能とされる。このＥＸＤＭＡＣ４は、
マイクロコンピュータ１の外部に対するデータ転送制御
だけが可能にされる。即ち、ＥＸＤＭＡＣ４は、マイク
ロコンピュータ１の外部に設けられるメモリ間のデータ
転送制御をデュアルアドレシングモードで可能にされ、
また、マイクロコンピュータ１の外部メモリとマイクロ
コンピュータ１の外部入出力回路との間のデータ転送制
御をシングルアドレシングモードで可能にされる。

【００３９】前記ＥＸＤＭＡＣ４の詳細は後述するが、
ここで概略を説明する。ＥＸＤＭＡＣ４に対するデータ
転送制御条件などの設定はバスコンコントローラ１２及
びバスＰＤＢ，ＰＡＢを介してＣＰＵ２が行う。ＥＸＤ
ＭＡＣ４は、ＣＰＵ２やＤＭＡＣ３などのバスマスタモ
ジュールによる外部アクセス要求と排他的に調停され
て、バス権を取得する。ＥＸＤＭＡＣ４による外部デー
タ転送制御のためのアドレス信号はバスＥＸＡＢを介し
てＩＯＰ（Ａ）２１〜ＩＯＰ（Ｃ）２３から外部に出力
可能とされる。このとき、ＥＸＤＥＭＡＣ４によるデュ
アルアドレッシングモードのデータ転送において、転送
データはＥＸＤＭＡＣ４の内部に一時的に取り込まれ
ず、ＩＯＰＤ２４，ＩＯＰＥ２５内部のラッチ回路に一
時的に保持されるようになっている。

【００４０】前記マイクロコンピュータ１の機能ブロッ
クについて更に詳述する。前記マイクロコンピュータ１
の機能ブロックは、内部バスによって相互に接続され
る。内部バスはアドレスバス、データバスの他に、図示
が省略されたコントロールバスを有する。前記コントロ
ールバスは、バス権要求信号、バスアクノレッジ信号、
バスコマンド、外部バスコマンド、レディ信号、外部バ
スレディ信号、リード信号・ライト信号、バスサイズ信
号、及びシステムクロック等を含む。ＩＡＢ、ＰＡＢ、
ＥＸＡＢは内部アドレスバスであり、ＩＤＢ、ＰＤＢは
内部データバスである。これらのバスは、バスコントロ
ーラ１２に接続されている。内部バスＩＡＢ，ＩＤＢは
ＣＰＵ２、ＤＭＡＣ３、ＲＯＭ５、ＲＡＭ６、バスコン
トローラ１２に接続され、更に、内部アドレスバスＩＡ
Ｂは外部アドレス出力のためにＩＯＰ（Ａ）２１〜ＩＯ
Ｐ（Ｃ）２３に接続され、内部データバスＩＤＢは外部
データ入出力のためにＩＯＰ（Ｄ）２４、ＩＯＰ（Ｅ）
２５に接続される。

【００４１】前記内部バスＰＡＢ，ＰＤＢはバスコント
ローラ１２、ＥＸＤＭＡＣ４、タイマ７、パルス出力回
路８、ＳＣＩ９、Ａ／Ｄ変換器１０、割り込みコントロ
ーラ１１、ＩＯＰ（Ａ）２１〜ＩＯＰ（Ｆ）２６、及び
ＩＯＰ（１）３１〜ＩＯＰ（５）３５に接続される。

【００４２】内部アドレスバスＥＸＡＢは、ＥＸＤＭＡ
Ｃ４とバスコントローラ１２、ＩＯＰ（Ａ）２１〜ＩＯ
Ｐ（Ｃ）２３に接続する。

【００４３】バスコントローラ１２は、アクセス先を判
定し、バス仕様に従った動作を選択するために、アドレ
ス信号を参照する。従って、バスコントローラ１２は、
エリアを判定する程度の上位アドレスビットをアドレス
バスから入力するのみでよい。ＥＸＤＭＡＣ４による外
部データ転送制御のためのアドレス出力はアドレスバス
ＥＸＡＢを介して行われる。

【００４４】前記バスコントローラ１２は、内部バスコ
ントローラ１２０、外部バスコントローラ１２１、及び
リフレッシュタイマ１２２などを持つ。マイクロコンピ
ュータ１の外部へのアドレス出力はＩＯＰ（Ａ）２１〜
ＩＯＰ（Ｃ）２３を介して行われる。マイクロコンピュ
ータ１の外部へのデータ入出力はＩＯＰ（Ｄ）２４、Ｉ
ＯＰ（Ｅ）２５を介して行われる。

【００４５】ＣＰＵ２とＤＭＡＣ３が、内部バスマスタ
として、内部バスを使用することができ、それぞれのバ
ス権要求信号に従って、バスコントローラ１２の内部バ
スアービタ（内部バス調停回路）がバス使用要求を調停
する。また、外部アクセスについては、ＣＰＵ２やＤＭ
ＡＣ３による外部バスアクセス、ＥＸＤＭＡＣ４、マイ
クロコンピュータの外部からのバス権解放要求、リフレ
ッシュタイマ１２２からのリフレッシュ要求の各バス権
要求信号に従って、バスコントローラ１２の外部バスア
ービタ（外部バス調停回路）が調停する。

【００４６】ＲＯＭ５、ＲＡＭ６、及びタイマ７、パル
ス出力回路８、ＳＣＩ９、Ａ／Ｄ変換器１０、ＩＯＰ
（Ａ）２１〜ＩＯＰ（Ｆ）２６、及びＩＯＰ（１）３１
〜ＩＯＰ（５）３５、割り込みコントローラ１１の各機
能ブロック及びＥＸＤＭＡＣ４は内部バススレーブとし
て、ＣＰＵ２またはＤＭＡＣ３によってリード／ライト
の対象される。ＥＸＤＭＡＣ４がバススレーブとしてア
クセスされる場合とは、データ転送条件等がＣＰＵ２な
どによって設定される場合である。

【００４７】割り込みコントローラ１１は、タイマ７、
ＳＣＩ９、Ａ／Ｄ変換器１０、入出力ポートの出力する
割り込み信号を入力し、ＣＰＵ２に割り込み要求信号
を、ＤＭＡＣ３に起動要求信号を出力する。また、ＤＭ
ＡＣ３の出力するクリア信号を入力して、割り込みクリ
ア信号を出力する。これらの割り込み信号などは図示は
されていない。

【００４８】前記入出力ポート２１〜２６，３１〜３６
は、外部バス信号と入出力回路の入出力信号との入出力
に兼用とされている。前記ＩＯＰ（Ａ）２１〜ＩＯＰ
（Ｃ）２３はアドレスバス出力、ＩＯＰ（Ｄ）２４、Ｉ
ＯＰ（Ｅ）２５はデータバス入出力、ＩＯＰ（Ｆ）２６
はバス制御信号入出力信号と兼用されている。外部アド
レスバス、外部データバスは、それぞれ、これらの入出
力ポートに含まれるバッファ回路を介してバスＩＡＢ、
ＩＤＢ、ＥＸＡＢと接続されている。バスＰＡＢ、ＰＤ
Ｂは入出力ポートのレジスタをリード／ライトするため
に使用し、外部バスとは直接の関係はない。バス制御信
号出力は、アドレスストローブ、ハイ／ロウデータスト
ローブ、リードストローブ、ライトストローブ、バスア
クノリッジ信号などがある。バス制御入力信号にはウェ
イト信号、バスリクエスト信号などがある。これらの入
出力信号は図示を省略してある。外部バス拡張を行うこ
とは、動作モードなどで選択され、これらの入出力ポー
トの機能も選択される。

【００４９】また、ＩＯＰ（１）３１はタイマ入出力、
ＩＯＰ（２）３２はパルス出力、ＩＯＰ（３）３３はＳ
ＣＩ入出力、ＩＯＰ（４）３４はアナログ入力、ＩＯＰ
（５）３５はＥＸＤＭＡＣ４、ＤＭＡＣ３のための転送
要求信号や転送アクノリッジ信号の入出力に兼用されて
いる。ＥＸＤＭＡＣ４、ＤＭＡＣ３、タイマ７、ＳＣＩ
９、パルス出力８、Ａ／Ｄ変換器１０とＩＯＰ（１）３
１〜ＩＯＰ（５）３５との入出力信号や内部割り込み要
求信号などは図示はされない。

【００５０】そのほか、電源端子Ｖｃｃ、Ｖｓｓ、アナ
ログ電源端子ＡＶｃｃ、ＡＶｓｓ、リセット入力ＲＥ
Ｓ、スタンバイ入力ＳＴＢＹ、割り込み入力ＮＭＩ、ク
ロック入力ＥＸＴＡＬ、ＸＴＡＬ、動作モード入力ＭＤ
０、ＭＤ１、ＭＤ２などの入力端子がある。

【００５１】図２にはマイクロコンピュータ１の所定の
動作モードのアドレスマップが例示されている。アドレ
ス空間は、特に制限されないが、１６Ｍバイトとされ、
１バイト毎にアドレスが割り当てられている。

【００５２】各機能ブロックは、接続するバスに拘ら
ず、ＣＰＵ２のアドレス空間上で、固有のアドレスを有
する。なお、Ｉ／Ｏ（データ入出力手段）は、図１のタ
イマ７、ＤＭＡＣ３３、ＥＸＤＭＡＣ４、パルス出力回
路８、ＳＣＩ９、Ａ／Ｄ変換器１０、ＩＯＰ（Ａ）２１
〜ＩＯＰ（Ｆ）２６、ＩＯＰ（１）３１〜ＩＯＰ（５）
３５、及び割り込みコントローラの、夫々の内部Ｉ／Ｏ
レジスタを含む。

【００５３】ＲＯＭ５は、特に制限はされないものの、
３２ｋバイトとされ、アドレスＨ’２０００００〜Ｈ’
２０７ＦＦＦにマッピングされ、ＲＡＭ６は２ｋバイト
とされ、アドレスＨ’ＦＦＦ７００〜Ｈ’ＦＦＦＥＦＦ
にマッピングされ、Ｉ／ＯはアドレスＨ’ＦＦＦＦ００
〜Ｈ’ＦＦＦＦＦＦにマッピングされている。なお、
Ｈ’は１６進数を示す。

【００５４】これ以外のアドレスは、外部アドレス空間
とされる。ＣＰＵ２ベクタがアドレス空間の先頭に存在
するので、この部分を含めて、外部にプログラム格納用
のＲＯＭを接続することが必要である。

【００５５】外部アドレス空間には、随時、プログラム
格納用のＲＯＭ、データ用のＤＲＡＭや、そのほかの回
路（ＡＳＩＣ）などが接続される。外部アドレス空間
は、２ＭＢ単位の８個のエリア０〜７に分割され、それ
ぞれのバス仕様を設定し、エリア選択信号を出力でき
る。それぞれのエリアに、異なるメモリを容易に接続で
きる。また、エリア２〜５には、ＤＲＡＭをアクセスす
るためのアドレスマルチプレクスや、高速ページモード
を実行できるＤＲＡＭインタフェースを選択できる。か
かるバス制御については、平成７年３月（株）日立製作
所発行『Ｈ８Ｓ／２６５５シリーズハードウェアマニ
ュアル』に記載がある。

【００５６】外部ＲＯＭに対して、内蔵ＲＯＭ５は高速
にアクセスし易い。また、内蔵ＲＯＭ５の内容は、内部
のＣＰＵ２やＤＭＡＣ３によって読出されている限り、
外部には出力されない。ＲＯＭ５にマッピングされたア
ドレスのアクセスに対してバスコントローラ１２はデー
タ入出力用のＩＯＰ（Ｄ）２４，ＩＯＰ（Ｅ）２５を動
作不可能な状態に保つからである。

【００５７】内蔵ＲＯＭ５がマスクＲＯＭの場合、その
内容の変更は、マイクロコンピュータ１全体の変更を意
味することになってしまい、変更が困難である。一方、
内蔵ＲＯＭ５が、フラッシュメモリのように電気的に書
込み可能なＲＯＭである場合は、製造工程が複雑になる
など、費用が不所望に増大しやすい。一方、外部ＲＯＭ
は高速アクセスが困難であるが、その内容の変更は、そ
の外部ＲＯＭのみの変更であり、外部ＲＯＭは汎用的な
ものであるから、安価である場合が多い。プログラムを
変更すれば、プログラムの大きさが変るから、ＣＰＵベ
クタも変更になる場合が多い。図２の、アドレスマップ
によれば、高速処理が必要で、変更を要する可能性が少
ないプログラム、或はその内容を第３者に知られたくな
いプログラムなどを内蔵ＲＯＭ５に格納するとともに、
ＣＰＵベクタを含めた、全体的な処理を外部ＲＯＭに格
納することによって、処理性能の向上と、使い勝手の向
上、費用の低減などを図ることができる。

【００５８】動作モードによって、内蔵ＲＯＭ５のアド
レスをＣＰＵベクタを含むように、エリア０に変更でき
るようにするとよい。外部にプログラム格納用のＲＯＭ
を必要とせず、マイクロコンピュータシステムを構成す
ることができる。

【００５９】図３には前記マイクロコンピュータ１のバ
ス構成が更に詳細に示されている。前述の通り、バスコ
ントローラ１２は、内部バスコントローラ（Ｉ−ＢＳ
Ｃ）、１２０、外部バスコントローラ（ＥＸ−ＢＳＣ）
１２１、リフレッシュタイマ１２２を含んでいる。ま
た、Ｉ／Ｏ７０には図１のタイマ７、パルス出力回路
８、ＳＣＩ９、Ａ／Ｄ変換器１０、ＩＯＰ（Ａ）２１〜
ＩＯＰ（Ｆ）２６、ＩＯＰ（１）３１〜ＩＯＰ（５）３
５、割り込みコントローラ１１の夫々における内部Ｉ／
Ｏレジスタを含む。メモリ７１はＲＯＭ５及びＲＡＭ６
を意味する。ＣＰＧ１３などの、バスと接続されていな
い機能ブロック或は回路モジュールは図示を省略してあ
る。

【００６０】外部バスバッファ回路（ＢＵＦ）７２は、
前記ＩＯＰ（Ａ）２１〜ＩＯＰ（Ｆ）２６、ＩＯＰ
（５）３５に含まれるアドレスバッファ及びデータバッ
ファ等である。前記夫々のＩＯＰ（Ｄ）２４〜ＩＯＰ
（Ｅ）２５にはデータバスのラッチ回路が設けられてい
る。このラッチ回路は符号７２Ｌで示した回路ブロック
で代表されている。

【００６１】前記内部バスＩＤＢ，ＩＡＢは、ＣＰＵ２
及びＤＭＡＣ３に直接接続されるバスである。ＲＡＭ６
やＲＯＭ５などの内部メモリの高速アクセスのため、メ
モリ７１もバスＩＤＢ，ＩＡＢに接続されている。メモ
リ７１のアクセスは１ステートで行われる。

【００６２】前記内部バスＰＡＢ，ＰＤＢには、前記Ｉ
／Ｏ７０で代表される機能ブロックのレジスタが接続さ
れる。バスＩＡＢ，ＩＤＢとバスＰＡＢ，ＰＤＢとを分
離することによって、ＣＰＵ２のプログラムリードなど
で、主として使用するバスＩＡＢ，ＩＤＢの負荷（容量
性負荷）を軽減し、高速化を図るとともに、未使用時の
バスＰＡＢ，ＰＤＢの状態を保持するなどして、低消費
電力化を図ることができる。ＣＰＵ２及びそのほかの内
部バスマスタであるＤＭＡＣ３が、バスＰＡＢ，ＰＤＢ
に接続されている前記Ｉ／Ｏ７０で代表される機能ブロ
ックのレジスタをアクセスする場合は、バスＩＡＢ，Ｉ
ＤＢ及びバスコントローラ１２を経由して行う。前記Ｉ
／Ｏ７０で代表される機能ブロックのレジスタのアクセ
スは２ステートで行われる。

【００６３】ＣＰＵ２又はＤＭＡＣ３は、外部バスＥＡ
ＢＵＳ，ＥＤＢＵＳに接続される外部メモリ（図示を省
略）などをアクセスする場合、バスＩＡＢ，ＩＤＢと外
部バスバッファ（ＢＵＦ）７２とを経由して行う。

【００６４】前記ＣＰＵ２及びＤＭＡＣ３は、排他的に
バスＩＡＢ，ＩＤＢを使用する。このためには、ＣＰＵ
２及びＤＭＡＣ３がバス権要求信号を出力し、これを内
部バスコントローラ１２０の調停回路１２０Ａが判定し
て、ＣＰＵ２又はＤＭＡＣ３の何れかにバス権を与え
る。ＣＰＵ２又はＤＭＡＣ３は、バス権が与えられたこ
とを確認して、バスＩＡＢにアドレス信号を出力し、図
示を省略する制御バスにバスコマンドを出力する。バス
コマンドは、例えば、リード、ライト、アクセスデータ
サイズ（バイト、ワード、ロングワード）等を指示する
制御コードである。

【００６５】内部バスコントローラ１２０は、バスＩＡ
Ｂの内容を確認して、メモリ７１へのアクセスであれ
ば、バスＩＡＢ，ＩＤＢを使用したアクセス制御を行
う。また、内部バスコントローラ１２０は、内部Ｉ／Ｏ
７０のレジスタへのアクセスであればバスＰＡＢ，ＰＤ
Ｂを介してＩ／Ｏ７０のレジスタアクセスを制御する。

【００６６】外部バスＥＤＢＵＳ，ＥＡＢＵＳは、外部
バスコントローラ１２１によって制御される。外部に例
えばＤＲＡＭを接続する場合のアドレスマルチプレクス
などの制御も外部バスコントローラ１２１が行う。外部
バスを使用できるバスマスタは、ＣＰＵ２、ＤＭＡＣ
３、ＥＸＤＭＡＣ４、リフレッシュタイマ１２２、そし
て図示を省略する外部バスマスタである。それらに対す
るバス権の調停は調停回路１２１Ａが行う。ＣＰＵ２及
びＤＭＡＣ３のような内部バスマスタは、一旦、内部バ
スコントローラ１２０でバス権が調停され、バス権が与
えられたとき、内部バスコントローラ１２０が外部バス
権要求信号ＥＸＢＲＥＱ１によって外部バス権を外部バ
スコントローラ１２１に要求する。換言すれば、内部バ
スマスタＣＰＵ２，ＤＭＡＣ３が、内部バスを使用して
いる限り、内部バスマスタから外部アクセスのための外
部バス権要求は起こらない。したがって、外部バスコン
トローラ１２１は、内部バスマスタＣＰＵ２，ＤＭＡＣ
３による内部バスの使用中であっても、これに並行し
て、リフレッシュタイマ１２２やＥＸＤＭＡＣ４による
リフレッシュや外部バス転送、或いはマイクロコンピュ
ータ１の外部からの外部バス権解放要求を並行に処理す
ることができる。尚、外部バスコントローラ１２１は、
バス権要求信号ＥＸＢＲＥＱ１によるバス権要求に対し
てバス権を与えるとき、外部バス権アクノリッジ信号Ｅ
ＸＢＡＣＫ１を内部バスコントローラ１２０に返す。

【００６７】前記リフレッシュタイマ１２２は一定時間
毎に、リフレッシュ要求信号ＲＦＲＥＱによって外部バ
スコントローラ１２１にリフレッシュ要求を発生する。
このリフレッシュ要求が外部バス権要求とも成される。
リフレッシュタイマ１２２が外部バス権を獲得すると、
外部バスコントローラ１２１は、ＤＲＡＭのリフレッシ
ュとして、ＣＡＳビフォＲＡＳリフレッシュを行う。

【００６８】また、マイクロコンピュータ１の外部から
の外部バス権要求信号ＥＸＢＲＥＱ３によって外部バス
コントローラ１２１に外部バス権要求があったとき、こ
れに対してバス権を与えると、外部バスコントローラ１
２１は、ＩＯＰ（Ａ）２１〜ＩＯＰ（Ｆ）２６の外部ア
ドレス出力、外部データ入出力、及び外部アクセス制御
信号入出力をハイインピーダンス状態にし、外部のバス
マスタによる外部バスの利用を可能にすると共に、外部
バス権アクノレッジ信号ＥＸＢＡＣＫ３を活性状態に
し、これを外部のバス権要求元に通知する。

【００６９】ＥＸＤＭＡＣ４は、バスＰＡＢ，ＰＤＢに
接続され、ＣＰＵ２やＤＭＡＣ４などの内部バスマスタ
から転送制御条件等の初期設定などのためにリード／ラ
イトされる。また、ＥＸＤＭＡＣ４は、外部から与えら
れるＤＭＡ転送要求信号ＥＸＤＲＥＱｉ（ｉ＝０〜３）
により、ＤＭＡ転送制御動作を開始することになる。こ
のようにしてＤＭＡ転送要求があると、ＥＸＤＭＡＣ４
は、外部バスコントローラ１２１に、外部バス権要求信
号ＥＸＢＲＥＱ２によって外部バス権を要求すると共
に、外部バスコマンドを出力し、更に、アドレスバスＥ
ＸＡＢを介して外部アクセスアドレス信号を発行する。
その外部バス要求に対して外部バスコントローラ１２１
がバス権を認める場合、バスコントローラ１２１は、Ｅ
ＸＤＭＡＣ４に外部バスアクノリッジ信号ＥＸＢＡＣＫ
２をアサートする。これによって、ＥＸＤＭＡＣ４は外
部バスアクセスを開始する。

【００７０】ＩＯＰ（Ｄ）２４〜ＩＯＰ（Ｅ）２５の外
部バスバッファは前記ラッチ回路７２Ｌを含んでおり、
ＥＸＤＭＡＣ４のデュアルアドレス転送制御時に、外部
バスコントローラ１２１の指示によって、転送データを
一時保持する。また、シングルアドレス転送時には、デ
ータ転送開始を意味するデータアクノリッジ信号ＥＸＤ
ＡＣＫｉをデータ転送先或いはデータ転送元とされる入
出力回路に出力する。

【００７１】機能ブロックの分割の方法については、特
に制限はされず、例えばＥＸＤＭＡＣ４と外部バスコン
とローラ１２１を一体のものとしてもよい。

【００７２】図４に内部バスコントローラ１２０に含ま
れるアドレスデコード回路の一例を示す。アドレスデコ
ード回路１２０Ｄは、ＣＰＵ２やＤＭＡＣ３が内部バス
ＩＡＢに出力するアドレス信号をデコードして、ＲＯＭ
５、ＲＡＭ６、Ｉ／Ｏ、外部空間のアドレス判定を行
う。信号ＭＳＲＯＭはＲＯＭ５のモジュールセレクト信
号、ＭＳＲＡＭはＲＡＭ６のモジュールセレクト信号、
ＭＳＩＯはＩ／Ｏモジュールのセレクト信号、ＥＸＴＡ
はマイクロコンピュータ１の外部空間のモジュールセレ
クト信号である。

【００７３】ＲＯＭ５は、前記の通り、マイクロコンピ
ュータ１の動作モードによって、図２に示されるエリア
０又はエリア１の何れかに配置可能になっている。動作
モード又は内部Ｉ／Ｏレジスタの指定によって、信号Ｒ
ＯＭＥを“０”とすることによって、ＲＯＭ５を使用し
ないこともできる。

【００７４】Ｉ／Ｏが選択された場合（ＭＳＩＯ＝１）
は、バスＰＡＢ，ＰＤＢを用いるバスアクセスが起動さ
れ、外部が選択された場合（ＥＸＴＡ＝１）、当該信号
は、外部バスコントローラ１２１に外部バス権要求信号
ＥＸＢＲＥＱ１として供給される。

【００７５】図５にはＥＸＤＭＡＣ４のレジスタ構成が
例示されている。ＥＸＤＭＡＣ４は、例えば４チャネル
を有し、それぞれ、対応する外部リクエストＥＸＤＲＥ
Ｑｉ（ｉ＝０〜３）によって起動され、シングルアドレ
ス転送、デュアルアドレス転送を行う。図５では１チャ
ネル分のレジスタ構成が例示されている。

【００７６】ＥＸＤＭＡＣ４のレジスタには、２４ビッ
ト構成の、ソースアドレスレジスタ（ＳＡＲ）４０、デ
スティネーションアドレスレジスタ（ＤＡＲ）４１、及
び１６ビット構成のモードレジスタ（ＤＴＭＲ）４２か
ら成る。前記ＳＡＲ４０、ＤＡＲ４１は２４ビット長で
あり、１６Ｍバイトのアドレス空間全領域を指定でき
る。ＥＸＤＭＡＣ４は、所謂転送カウントレジスタは持
っていない。ＳＡＲ４０またはＤＡＲ４１で兼用され
る。即ち、データ転送制御の進行にしたがってＳＡＲ４
０、ＤＡＲ４１の値をインクリメント、又はデクリメン
トして更新していく。

【００７７】ＤＴＭＲ４２の各ビットの機能は次の通り
である。ビット１５はＥＤＴＥビットであり、当該チャ
ネルのＥＸＤＭＡＣ４の動作を許可する。ＥＤＴＥビッ
トが“１”にセットされた状態で、ＥＸＤＲＥＱｉによ
って転送要求があると、当該チャネルのデータ転送が行
われる。

【００７８】ビット１４は、ＤＲＱＳビットであり、Ｅ
ＸＤＲＥＱｉ信号の活性状態を定義する。前記ＤＲＱＳ
ビットが入力の選択を行う。“０”にクリアされている
とき、ロウレベルセンス、“１”にセットされていると
き、立ち下がりエッジセンスが選択される。

【００７９】ビット１３はＥＤＥフラグであり、転送チ
ャネルにより所定回数のデータ転送が終了したときに
“１”にセットされる。

【００８０】ビット１２はＥＤＩＥビットであり、割り
込みを許可するか否かを決めるビットとされる。ＥＤＩ
Ｅビット、ＥＤＥフラグがいずれも“１”にセットされ
たとき、ＣＰＵ２に割り込みが要求される。ＥＤＩＥビ
ットが“１”にセットされた状態で、ＥＤＥフラグが
“１”にセットされると、同時にＥＤＴＥビットが
“０”にクリアされ、当該チャネルの動作は中断され、
ＣＰＵ２による処理を待つ。

【００８１】ＥＸＤＭＡＣ４は転送対象とされるメモリ
をリングバッファとして利用できるようになっている。
すなわち、リングバッファを用いる場合には、転送先又
は転送元アドレスを自動的に初期値に回復する（所定ビ
ット以下のビットを”０”にクリアする）ようになてい
るから、ＣＰＵ２の処理は必要ない。ＥＤＩＥビット
を”０”にクリアしておけば、メモリをリングバッファ
として利用できる。ビット１０〜８はＲＰＢ２〜ＲＰＢ
０ビットであり、リングバッファのサイズ、即ちリピー
トする単位を指定する。リピートする単位は、６４ｋＢ
（ＲＰＢ２〜ＲＰＢ０＝Ｂ’０００）、１２８ｋＢ（Ｒ
ＰＢ２〜ＲＰＢ０＝Ｂ’００１）、２５６ｋＢ（ＲＰＢ
２〜ＲＰＢ０＝Ｂ’０１０）、５１２ｋＢ（ＲＰＢ２〜
ＲＰＢ０＝Ｂ’０１１）、１ＭＢ（ＲＰＢ２〜ＲＰＢ０
＝Ｂ’１００）、２ＭＢ（ＲＰＢ２〜ＲＰＢ０＝Ｂ’１
０１）である。データ転送制御の進行にしたがってアド
レス演算器でＳＡＲ４０、ＤＡＲ４１の値をインクリメ
ントして更新していくとき、ＲＰＢ２〜ＲＰＢ０ビット
は、その値にしたがって、アドレス演算器に、ＳＡＲ４
０、ＤＡＲ４１のビット１５、１６、１７、１８、１
９、２０からのキャリ／ボローの伝達を禁止する。キャ
リー／ボローの伝達が禁止されると、そのとき、禁止さ
れたビットより下位のビットも０にされているから、ア
ドレスは自動的に初期値に戻される。これにより、ＥＸ
ＤＭＡＣ４は、自動的にリングバッファを構成する如く
データ転送アドレスを制御することができる。

【００８２】ビット７、ビット６は、ＳＭ１、ＳＭ０ビ
ットであり、データ転送後にＳＡＲ４０をインクリメン
トするか、デクリメントするか、固定にするかを指定す
る。ＳＭ１ビットを“０”にクリアすると、ＳＡＲ４０
は固定とされる。ＳＭ１ビットを“１”にセットした状
態で、ＳＭ０ビットを“０”にクリアすると、インクリ
メント、ＳＭ０ビットを“１”にセットすると、デクリ
メントが行なわれる。

【００８３】ビット５、ビット４は、ＤＭ１、ＤＭ０ビ
ットであり、データ転送後にＤＡＲ４１をインクリメン
トするか、デクリメントするか、固定にするかを指定す
る。ＤＭ１ビットを“０”にクリアすると、ＤＡＲ４１
は固定とされる。ＤＭ１ビットを“１”にセットした状
態で、ＤＭ０ビットを”０”にクリアすると、インクリ
メント、ＤＭ０ビットを“１”にセットすると、デクリ
メントが行なわれる。

【００８４】ビット３、ビット２は、ＭＤ１、ＭＤ０ビ
ットであり、データ転送モードを選択する。ＭＤ１ビッ
トを“０”にクリアすると、デュアルアドレスモードと
なる。デュアルアドレスモードでは、１回の起動で、Ｓ
ＡＲ４０で示されるアドレスから、ＤＡＲ４１で示され
るアドレスへ、１回のデータ転送を行なう。この後、Ｓ
Ｍ１、ＳＭ０、ＤＭ１、ＤＭ０ビットの指定に基づい
て、ＳＡＲ４０、ＤＡＲ４１の操作が行なわれる。

【００８５】ＭＤ０ビットが“０”にクリアされている
場合は、ＳＡＲ４０が転送カウント機能を兼用する。Ｓ
ＡＲ４０の所定のビットからキャリが発生したときに、
所定回数の転送終了と判断され、転送終了フラグＥＤＥ
が“１”にセットされる。

【００８６】ＭＤ０ビットが“１”にセットされている
場合は、ＤＡＲが転送カウント機能を兼用する。

【００８７】ＭＤ１ビットを“１”にセットすると、シ
ングルアドレスアドレスモードとなる。シングルアドレ
スアドレスモードでは、転送元または転送先の一方をア
クノレッジ信号ＥＸＤＡＣＫｉで指定する。

【００８８】ＭＤ０ビットが“０”にクリアされている
場合は、転送先をアクノレッジ信号ＥＸＤＡＣＫｉで指
定し、ＳＡＲ４０が転送元のアドレスを指定するととも
に、転送カウント機能を兼用する。

【００８９】ＭＤ０ビットが“１”にセットされている
場合は、転送元をアクノレッジ信号ＥＸＤＡＣＫｉで指
定し、ＳＡＲ４０が転送先のアドレスを指定するととも
に、転送カウント機能を兼用する。

【００９０】いずれも、ＳＡＲ４０またはＤＡＲ４１の
ＲＰＢ２〜ＲＰＢ０ビットによって指定される所定のビ
ットからキャリ／ボローが発生したときに、所定回数の
転送終了と判断され、転送終了フラグＥＤＥが“１”に
セットされる。

【００９１】ビット０はＳＺビットであり、１回のデー
タ転送をバイトサイズで行なうか、ワードサイズで行な
うかを選択する。ＳＺビットを“０”にクリアするとバ
イトサイズ、“１”にセットするとワードサイズのデー
タ転送が行なわれる。なお、ワードサイズは２バイトで
ある。

【００９２】図６にはＥＸＤＭＡＣ４のブロック図が示
される。ＥＸＤＭＡＣ４は、外部から起動要求信号ＥＸ
ＤＲＥＱｉ（ｉ＝０〜３）を入力する。また、ＥＸＤＭ
ＡＣ４は、外部バスコントローラ１２１に対して、外部
バス権要求ＥＸＢＲＥＱ２、外部バスコマンドの発生と
アドレスの出力を行い、外部バスコントローラ１２１か
ら外部バス権アクノレッジ信号ＥＸＢＡＣＫ２、外部バ
スレディ信号ＥＸＢＲＤＹを入力して動作する。シング
ルアドレス転送時に使用するＥＸＤＡＣＫｉは、外部バ
スコマンドで指示される。外部バスレディ信号ＥＸＢＲ
ＤＹのネゲートされた状態は、外部バスコントローラ１
２１からＥＸＤＭＡＣ４に対するウェイトステート挿入
の要求として把握することができる。外部バスコントロ
ーラ１２１から内部バスコントローラ１２０へのＥＸＢ
ＲＤＹも同様にウェイト挿入の要求として把握すること
ができる。

【００９３】更に、マイクロコンピュータ１内部のバス
インタフェースとして、ＣＰＵ２やＤＭＡＣ３のリード
／ライトのために、内部バスコントローラ１２０から、
モジュールセレクト信号、リード信号、ライト信号が入
力され、アドレスバスＰＡＢ及びデータバスＰＤＢに接
続される。

【００９４】通常のＤＭＡＣ３は、デュアルアドレスモ
ードの場合、リードしたデータを一旦、ＤＭＡＣ３に格
納し、これをライトする。これに対して、ＥＸＤＭＡＣ
４は、この機能を入出力ポートに代替させ、ＩＯＰ
（Ｄ）２４、ＩＯＰ（Ｅ）２５のラッチ回路７２Ｌにデ
ータの一時保持機能を持たせてある。マイクロコンピュ
ータの動作を高速にするに従い、パイプライン的な動作
が必要になり、ＤＭＡＣ３自らがバス権を持ったデータ
転送のためのリード／ライト動作と、ＤＭＡＣ３に対す
るＣＰＵ２によるデータ転送制御条件の設定のためのリ
ード／ライト動作とが、連続した場合、ＤＭＡＣ３はバ
スマスタとしての動作とバススレーブとしての動作の遷
移が困難になったり、所定のステート内に動作が完結で
きなかったり、不都合な動作を起こす可能性が大きくな
る。この点に対し、ＥＸＤＭＡＣ４はその不都合を本質
的に回避でき、論理的な規模を縮小したり、設計期間を
短縮したりできる。また、ＥＸＤＭＡＣ４によるデータ
転送制御途上においても、ＣＰＵ２は内部バスを用いた
アクセス動作を行うことができるので、ＣＰＵ２による
ＥＸＤＭＡＣ４内部のレジスタリードを任意のタイミン
グで行うことができる。したがって、ＣＰＵ２からＥＸ
ＤＭＡＣ４の状態を簡単にモニタできる。

【００９５】また、ＥＸＤＭＡＣ４は、ＣＰＵ２と独立
したデータ転送を行うことを目的としているが、このと
き、デュアルアドレッシングモードなどにおいて、リー
ドデータの一時保持を自モジュールで行おうとすると、
専用のデータバスを設ける必要が生じてしまう。ＥＸＤ
ＭＡＣ４では、かかる専用のデータバスを不要にし、こ
の点でも物理的規模を小さくできる。

【００９６】図６に従えば、ＥＸＤＭＡＣ４は以下の回
路ブロックで構成される。ＥＸＤＭＡＣ４は、前記ＤＴ
ＭＲ４２、ＤＡＲ４１、ＳＡＲ４０のレジスタを夫々４
チャネル分備え、各チャネルに共通の制御回路４５、デ
ータバッファ（ＤＢ）４４、アドレスバッファ（ＡＢ）
４６、及び算術演算回路（ＡＵ）４３を有する。これら
のブロックは、Ａバス、Ｂバスの２本の内部バスによっ
て結合されている。

【００９７】制御回路４５は、起動要求信号ＥＸＤＲＥ
Ｑｉ（ｉ＝０〜３）を検出して動作を開始し、外部バス
権要求ＥＸＢＲＥＱ２、外部バスコマンド及びアドレス
を出力すると共に、外部バス権アクノレッジＥＸＢＡＣ
Ｋ２、外部バスレディ信号ＥＸＢＲＤＹを入力しつつ、
外部バスの動作を行う。一方、モジュールセレクト信
号、リード信号、ライト信号、アドレスバスＰＡＢ上の
アドレス下位ビット、データバスＰＤＢの値に従った、
内部レジスタの入出力を行う。

【００９８】前記アドレスバッファ４６は、外部アドレ
ス空間が１６Ｍバイトであるのに対応して、２４ビット
構成であり、Ａバスからデータを入力し、リード／ライ
トするアドレスを保持して、ＥＸＡＢに出力する。

【００９９】前記データバッファ４４は１６ビット構成
であり、データバスＰＤＢと接続され、ＣＰＵ２がＥＸ
ＤＭＡＣ４内部のレジスタをリード／ライトする際のデ
ータの入出力を行う。ＳＡＲ４０、ＤＡＲ４１が２４ビ
ット構成であるため、ＣＰＵ２からは２回に分けてアク
セスされるが、このとき、ＥＸＤＭＡＣ４内部では１回
のリード／ライトとし、不都合な動作を行わないように
している。

【０１００】前記ＤＴＭＲ４２、ＤＡＲ４１、及びＳＡ
Ｒ４０の各レジスタの機能は前述の通りであり、Ｂバス
からデータを入力して、Ａバスに出力する。前記算術演
算回路（ＡＵ）４３はインクリメント／デクリメント処
理を行なう。入力はＡバスであり、結果はＢバスに出力
される。

【０１０１】図７にはＥＸＤＭＡＣ４の状態遷移図が示
される。ＥＸＤＭＡＣ４は、ステートＩ（アイドル状
態）、ステートＳ（ソース転送状態）、ステートＤ（デ
スティネーション転送状態）の３つの状態を持つ。

【０１０２】リセット後には、ステートＩに遷移する。
ステートＩでは、ＥＸＤＭＡＣ４の起動要求信号ＥＸＤ
ＲＥＱｉ（ｉ＝０〜３）をサンプリングする。何れかの
チャネルのＥＤＴＥビットが１にセットされると、当該
チャネルのＥＸＤＲＥＱｉ入力を検出する。複数のチャ
ネルが起動された場合は、チャネル０から優先して動作
を行う。

【０１０３】ＥＸＤＲＥＱｉがイネーブルにされると、
ステートＳに遷移する。ステートＳでは、当該チャネル
のＳＡＲ４０の内容をＥＸＡＢに出力し、ＳＭ１、ＳＭ
０ビットに従ってＳＡＲ４０の内容を更新するととも
に、外部バスリクエストＥＸＢＲＥＱ２とバスコマンド
を外部バスコントローラ１２１に出力する。

【０１０４】外部バスコントローラ１２１は、外部バス
リクエストを調停して、所定のタイミングで、ＥＸＤＭ
ＡＣ４に外部バス権を与えるために、アクノレッジ信号
ＥＸＡＣＫ２を活性状態にし、外部バスを起動する。外
部バスが終了すると、外部バスレディ信号ＥＸＢＲＤＹ
はを活性状態にされる。これにより、ＥＸＤＭＡＣ４は
そのバスサイクルを終了できる。

【０１０５】シングルアドレスモードでは、ＥＸＤＭＡ
Ｃ４は、バスアクノレッジ信号ＥＸＢＡＣＫ２が活性状
態で、外部バスレディＥＸＢＲＤＹを検出すると、動作
を終了し、ステートＩに遷移する。

【０１０６】デュアルアドレスモードでは、アクノレッ
ジ信号が活性状態で、外部バスレディを検出すると、ス
テートＤに遷移する。ステートＤでは、当該チャネルの
ＤＡＲ４１の内容をアドレスバスＥＸＡＢに出力し、Ｓ
Ｍ１、ＳＭ０ビットに従ってＤＡＲ４１の内容を更新す
るとともに、外部バスリクエストＥＸＢＲＥＱｉとバス
コマンドを外部バスコントローラ１２１に出力する。

【０１０７】外部バスコントローラ１２１は、外部バス
を起動する。外部バスが終了すると、外部バスレディ信
号ＥＸＢＲＤＹを活性状態にする。ＥＸＤＭＡＣ４は、
バスアクノレッジ信号ＥＸＢＡＣＫ２が活性状態で、外
部バスレディＥＸＢＲＤＹを検出すると、そのアクセス
サイクルを終了し、ステートＩに遷移する。

【０１０８】尚、シングルアドレスモードの場合は、ス
テートＳのバスコマンドの中で、転送アクノリッジ信号
ＥＸＤＡＣＫｉを活性状態にするように指示する。デュ
アルアドレスモードの場合は、ステートＳのバスコマン
ドの中で、リード後バス権を移譲しない指示と、リード
データをＩＯＰ（Ｄ）２４，ＩＯＰ（Ｅ）２５のラッチ
回路に一時的に保持させる指示を与える。

【０１０９】専用の外部アドレスバスＥＸＡＢを用いて
おり、バス権の獲得の判定などを行い、これを確認して
からバスコマンドとアドレスを出力したりする必要がな
く、状態遷移も簡潔に構成でき、論理的規模を抑制でき
る。

【０１１０】図８には前記マイクロコンピュータをプリ
ンタ制御に用いたマイクロコンピュータシステムの一例
が示される。

【０１１１】プリンタ制御システムは、マイクロコンピ
ュータ１及びセントロニクスインタフェースやユニバー
サルシリアルバス（ＵＳＢ）又はオプションなどの受信
回路１００、ＤＲＡＭで構成されたバッファＲＡＭ１０
１、キャラクタジェネレートＲＯＭ（ＣＧＲＯＭ）１０
２、プログラムＲＯＭ１０３、印字制御回路１０４を含
み、これらがマイクロコンピュータ１の外部バス１０５
を介して接続される。

【０１１２】前記プログラムＲＯＭ１０３はエリア０
に、バッファＲＡＭ１０１はエリア２に、ＣＧＲＯＭ１
０２はエリア６に、受信回路１００及び印字制御回路１
０４はエリア７に割り当てられている。バッファＲＡＭ
１０１にはリード／ライト可能なメモリとして、リフレ
ッシュ動作が必要であるが、安価であることが知られて
いるＤＲＡＭが用いられる。図８において、バッファＲ
ＡＭ１０１についてはそのアドレス配置が図示されてい
る。この例に従えば、バッファＲＡＭ１０１は２ＭＢ
（１６Ｍビット）の記憶容量を有し、その内の１Ｍバイ
トをＣＰＵ２の作業領域に、残りを５１２ｋＢずつリン
グバッファとして利用される。

【０１１３】図８のシステムでは、更に、印字ヘッド１
０６、バッファ回路１０７、ラインフィードモータ１０
８、キャリッジリターンモータ１０９を含み、これらの
モータ１０８，１０９は、それぞれマイクロコンピュー
タ１の前記タイマ７の出力、前記パルス出力装置８の出
力によって制御される。ラインフィードモータ１０８、
キャリッジリターンモータ１０９は、特に制限はされな
いが、ステッピングモータである。

【０１１４】図示はされないものの、前記マイクロコン
ピュータ１のＳＣＩ９はホスト装置などとの通信に使用
され、前記Ａ／Ｄ変換器１０は紙枚数などのセンサ情報
を入力する。

【０１１５】ＥＸＤＭＡＣ４はセントロニクスインタフ
ェースやユニバーサルシリアルバスなどの複数の受信回
路１００によるデータの受信を、ＣＰＵ２の動作と並行
して行う。マイクロコンピュータ１は、転送要求信号Ｅ
ＸＤＲＥＱｉを入力し、転送アクノリッジ信号ＥＸＤＡ
ＣＫｉによってシングルアドレス転送を行うことができ
る。例えば、セントロニクスインタフェースのインプッ
トストローブ信号をＥＸＤＲＥＱ０に入力し、チャネル
０でデュアルアドレス転送を行い、オプションインタフ
ェースの受信信号をＥＸＲＥＱ１に入力し、ＥＸＤＡＣ
Ｋ１出力を、オプションインタフェースに与えて、チャ
ネル１でシングルアドレス転送を行う。

【０１１６】内部のＤＭＡＣ３は、印字データの出力、
ラインフィードモータ１０８、キャリッジリターンモー
タ１０９を駆動するためにパルスデータの出力を行う。
また、ＳＣＩ９の送信データ、受信データの転送を行な
う。このようなＤＭＡＣ３の使用方法については、前記
特開平５−３０７５１６号公報に記載されている。

【０１１７】なお、半導体集積回路の集積度の向上によ
って、オプション以外の受信回路１００の一部や、印字
制御回路１０４などを１チップのマイクロコンピュータ
に集積することができる。更に、バッファＲＡＭ１０１
などの汎用的なメモリも１チップのマイクロコンピュー
タに集積することができる。プログラムＲＯＭ１０３や
ＣＧＲＯＭ１０２等のように、個別のプリンタ機種な
ど、マイクロコンピュータシステム毎に変更になるもの
は、個別の半導体集積回路にする方が都合がよい。いず
れの部分を１チップのマイクロコンピュータに搭載する
にせよ、バスの論理的な構成が上記と変らなければよ
い。

【０１１８】図９には図８のマイクロコンピュータシス
テムのバスの動作タイミングの１例が示される。

【０１１９】内部バスＩＡＢ，ＩＤＢは、大部分が、Ｃ
ＰＵ２のＲＯＭ５からのプログラムリードとＲＡＭ６へ
のデータリード／ライトを１ステートで行っている。こ
の中で、ＣＰＵ２はＴ３からＰバスＰＡＢ，ＰＤＢを用
いた内部Ｉ／Ｏレジスタ（例えば、Ａ／Ｄ変換器）のリ
ード、Ｔ１２から外部メモリ（例えば、ＣＧＲＯＭ）の
リードを行う。ＰバスＰＡＢ，ＰＤＢに接続された回路
はＲＡＭ６やＲＯＭ５よりもアクセス速度が遅いので、
バスレディー信号ＢＲＤＹがバスコントローラ１２０に
より供給される。

【０１２０】ＤＭＡＣ３は、Ｔ７から、メモリから内部
Ｉ／Ｏレジスタ（例えば、ＲＡＭ６からパルス出力回路
８）への転送を行う。

【０１２１】一方、ＥＸＤＭＡＣ４は、チャネル０がデ
ュアルアドレス転送、チャネル１がシングルアドレス転
送とされ、Ｔ０でチャネル０が起動され、Ｔ７、Ｔ１４
でチャネル１が起動される。なお、起動要求信号ＥＸＤ
ＲＥＱｉ（ｉ＝０〜３）は、重ねて表示しており、例え
ば、ｃｈ０と記載のある部分が、ＥＸＤＲＥＱ０が活性
状態になったことを示す。

【０１２２】Ｔ０で、ＥＸＤＭＡＣ４は、ＥＸＤＲＥＱ
０が活性状態になったのに呼応して、ステートＳに遷移
し、外部バス権要求と外部バスコマンドを発生し、ＥＸ
ＡＢを出力する。外部バスコマンドは、リードとリード
後のバス権移譲禁止、リードデータのラッチなどを指示
する。外部バスコントローラ１２１は外部バス権を調停
し、ＥＸＢＡＣＫ２により、直ちに、ＥＸＤＭＡＣ４に
外部バス権を与えて、外部バスを起動する。外部バスコ
ントローラ１２１は、一旦、バスレディ信号ＥＸＢＲＤ
Ｙを非活性状態にして、ＥＸＤＭＡＣ４にウェイトサイ
クルを挿入させる。

【０１２３】外部バスコントローラ１２１から出力され
ているバスレディ信号ＥＸＢＲＤＹが活性状態に戻され
ると、ＥＸＤＭＡＣ４はそのメモリサイクルを終えて、
ステートＤに遷移し、次の外部バス権要求と外部バスコ
マンドを発生し、バスＥＸＡＢにアドレスを出力する。
外部バスコマンドは、ライトと、ラッチしたデータの出
力などを指示する。外部バスコントローラ１２１は外部
バスを起動する。上記同様に、外部バスコントローラ１
２１は、一旦、ＥＸＢＲＤＹを非活性状態にして、ＥＸ
ＤＭＡＣ４にウェイトサイクルを挿入させる。

【０１２４】ＥＸＢＲＤＹが活性状態になると、ＥＸＤ
ＭＡＣ４は、そのメモリサイクルを終え、ステートＩに
遷移し、待機状態に戻る。

【０１２５】Ｔ７で、ＥＸＤＲＥＱ１が活性状態になっ
たのに呼応して、ＥＸＤＭＡＣ４はステートＳに遷移
し、外部バス権要求と外部バスコマンドを発生し、ＥＸ
ＡＢを出力する。外部バスコマンドは、リードとＥＸＤ
ＡＣＫ１の出力などを外部バスコントローラ１２１に指
示する。外部バスコントローラ１２１は外部バス権を調
停し、直ちに、ＥＸＢＡＣＫ２によりＥＸＤＭＡＣ４に
外部バス権を与えて、外部バスを起動する。上記同様
に、一旦ＥＸＢＲＤＹを非活性状態にして、ＥＸＤＭＡ
Ｃ４にウェイトサイクルを挿入させる。外部バスコント
ローラ１２１は、ＤＲＡＭエリアのアクセスを判断し
て、プリチャージ、ＲＡＳ、ＣＡＳサイクルを含む４ス
テートでアクセスする。ＥＸＢＲＤＹが活性状態になる
と、ＥＸＤＭＡＣ４はステートＩに遷移し、待機状態に
戻る。

【０１２６】更に、Ｔ１４で、ＥＸＤＲＥＱ１が活性状
態になったのに呼応して、ＥＸＤＭＡＣ４はステートＳ
に遷移し、外部バス権要求と外部バスコマンドを発生
し、ＥＸＡＢを出力する。外部バスコマンドは、リード
とＥＸＤＡＣＫ１の出力などを指示する。このとき、外
部バスコントローラ１２１は外部バス権を調停するが、
ＣＰＵ２による外部リード実行中のため、ＥＸＤＭＡＣ
４に外部バス権を与えず、ＣＰＵ２による外部リードの
終了を待つ。Ｔ１７でＥＸＤＭＡＣ４に外部バス権を与
えて、外部バスを起動する。一旦、上記同様バスコント
ローラ１２１はバスレディー信号ＥＸＢＲＤＹを非活性
状態にして、ＥＸＤＭＡＣ４にウェイトサイクルの挿入
を要求する。ＥＸＢＲＤＹが活性状態になると、ＥＸＤ
ＭＡＣ４はステートＩに遷移し、待機状態に戻る。

【０１２７】ＤＴＭＲ１では、ＤＴＩＥ＝０、ＲＰＢ２
〜０＝Ｂ’０１１、ＳＭ１、０＝Ｂ’１０とされ、５１
２ｋＢ単位の繰返し動作が設定されているものとし、Ｔ
９でＳＡＲをインクリメントしたとき、Ｈ’５ＦＦＦＦ
ＦからＨ’５８００００に更新され、動作を継続する。
即ち、Ｈ’５８００００〜Ｈ’５ＦＦＦＦＦのバッファ
ＲＡＭ１０１上のリングバッファを構成している。ＣＰ
Ｕ２は、ＳＡＲ４０をリードすることで、リングバッフ
ァの入力ポインタを得ることができる。入力ポインタを
参照しつつ、リングバッファに蓄積されているデータ量
が適正になるように、リングバッファのリードを行うこ
とが容易になる。

【０１２８】また、ＥＸＤＭＡＣ４は、停止せずに動作
を継続するから、再起動時に起動要求信号を、不所望に
検出したり、検出できなかったりすることがない。

【０１２９】ＣＰＵ２が外部バスを使用したリード／ラ
イトとＥＸＤＭＡＣ４による外部バス転送が同時に要求
される場合、ＣＰＵ２かＥＸＤＭＡＣ４の何れかが一旦
停止状態になるが、ＣＰＵ２のデータアクセス頻度は低
く、またＣＰＵ２は連続的にアクセスを行う場合は少な
く、ＥＸＤＭＡＣ４もデータ転送を連続的には行わない
から、ＣＰＵ２やＥＸＤＭＡＣ４が長期間停止状態にな
ることを回避できる。少なくとも、ＣＰＵ２がＲＯＭ５
上でプログラムを実行することと、ＥＸＤＭＡＣ４によ
る外部バス転送とを並列して行うことができる。換言す
れば、ＣＰＵ２の処理性能を低下させることなく、外部
バス転送を行うことができる。また、ＤＭＡＣ３による
内部バスによる転送と並行してＥＸＤＭＡＣ４による外
部でのデータ転送を行うことができる。

【０１３０】なお、内部バス権要求や内部バス権アクノ
レッジ信号を、クロックやバスレディ信号に同期させる
などして、ＣＰＵ２とＤＭＡＣ３との間のバス権の移譲
をオーバヘッド無く行うことができる。同様にＣＰＵ２
またはＤＭＡＣ３の外部アクセスとＥＸＤＭＡＣ４との
間のバス権の移譲についてもオーバヘッドなく行うこと
ができる。

【０１３１】図１０には前記汎用のＤＭＡＣ３とＥＸＤ
ＭＡＣ４との双方の機能を有する外部バスＤＭＡＣ４Ａ
のブロック図が示される。

【０１３２】データ転送チャネルは０〜７とし、それぞ
れ、制御レジスタとしてのＤＴＭＲ４２、ＳＡＲ４０、
ＤＡＲ４１、２組の転送カウンタＴＣＲ４７Ａ，ＢＴＣ
Ｒ４７Ｂを有する。算術演算器４３Ａにシフタ４７Ｃが
付加され、内部バスはＡバス、Ｂバス、Ｃバスの３種類
とされている。

【０１３３】図１０の例では、図６と同様に、外部バス
コントローラ１２１に対するインタフェース、ＣＰＵ２
等とのインタフェースに加えて、内部バスコントローラ
１２０に対するインタフェースとして、内部バス権要求
信号、内部バスコマンド、ＩＡＢ出力と、内部バス権ア
クノレッジ、内部バスレディ入力、ＩＤＢ入出力が加え
られている。

【０１３４】ＤＴＭＲ４２のＥＤＴＥビットを”１”に
セットすると、外部バスコントローラ１２１に対して、
外部バス権要求や外部バスコマンドを出力したりして、
外部バス上の転送を、ＣＰＵ２の内部バス上のプログラ
ム実行と並行して行うことができる。

【０１３５】一方、ＤＴＭＲ４２の、図示はされないＩ
ＤＴＥビットを”１”にセットすると、内部バスコント
ローラ１２０に対して、内部バス権要求や内部バスコマ
ンドを出力したりして、内部バス（Ｉバス）を使用して
任意のアドレス間の転送を、ＣＰＵ２の動作と排他的に
行うことができる。

【０１３６】図１０の構成によれば、８チャネルなど
の、限定されたチャネルを相互に融通し合って、使用す
ることができる。外部バスＤＭＡＣ４Ａとしての外部バ
ス転送を２チャネルと、内部バスを使用した転送を６チ
ャネルなどとすることができる。また、算術演算器やバ
スインタフェースのような論理を共通に利用することが
できる。複数の起動要求が発生した場合には、外部バス
転送の優先順位を高くし、ＣＰＵ２との並列動作が有効
になるようにするとよい。

【０１３７】更に、外部バス転送の制御回路と、内部バ
ス転送の制御回路とを別に持ち、それぞれの算術演算器
とバスを別に持てば、外部バス転送と内部バス転送とを
並列して動作することも可能になる。

【０１３８】シングルアドレスモードを選択したときは
外部バス転送、デュアルアドレスモードを選択したとき
は内部バスによる転送、などとし、これに従って選択可
能な起動要因を限定すれば、使い勝手をさほど低下させ
ずに、制御ビットを節約することができる。

【０１３９】以上説明した実施の態様によれば以下の作
用効果を得るものである。

【０１４０】〔１〕マイクロコンピュータ１の内部バス
の制御と外部バスの制御とを独立にし、内部バスを用い
たＣＰＵ２の動作と、ＥＸＤＭＡＣ４による外部バスを
用いて行うデータ転送とを独立に行うことにより、マイ
クロコンピュータ１の処理性能を向上することができ
る。

【０１４１】〔２〕外部バスコントローラ１２１に、ア
ドレス空間を分割して、メモリの種類やバス幅、アクセ
スステート数などのバス仕様を設定可能にし、ＣＰＵ２
そのほかの内部バスマスタＤＭＡＣ３による外部バスア
クセスとＥＸＤＭＡＣ４による外部アクセスを、外部バ
スコントローラ１２１によって一括して制御することに
よって、内部バスを使用しないＥＸＤＭＡＣ４について
も、ＣＰＵ２、ＤＭＡＣ３と同様の外部バスアクセスを
可能にし、論理的規模の増加を縮小できる。

【０１４２】〔３〕外部バスコントローラ１２１が出力
するアドレスやバスコマンドなどをバスＥＸＡＢを介し
て伝達される専用の信号とすることにより、外部バスＤ
ＭＡＣの制御信号や状態遷移などを動作を簡潔にし、論
理的規模を縮小できる。

【０１４３】〔４〕外部バスコントローラ１２１によ
り、ＣＰＵ２、ＤＭＡＣ３による外部バスアクセスとＥ
ＸＤＭＡＣ４、或はそのほかの外部バス権要求とを調停
することによって、ＣＰＵ２、ＤＭＡＣ３による外部バ
スアクセスとＥＸＤＭＡＣ４との間の外部バス権移譲時
のオーバヘッドをなくすことができ、さらに処理性能を
向上できる。

【０１４４】〔５〕ＣＰＵ２のプログラム格納用の内蔵
ＲＯＭ５を、ＣＰＵ２のベクタを含まないように、動作
モードなどで選択可能にすることにより、全体的な処理
プログラムを外部のＲＯＭに、高速処理が必要なプログ
ラムなどを内蔵ＲＯＭ５に格納することができ、プログ
ラムの変更に対する柔軟性など使い勝手を向上すること
ができる。

【０１４５】〔６〕ＥＸＤＭＡＣ４は、複数のチャネル
を有し、それぞれのチャネルが独立の外部転送要求入力
を持つことにより、使い勝手を向上し、処理性能を向上
することができる。シングルアドレス転送をサポートす
ることにより、転送に必要なバスサイクルを減少し、更
に処理性能を向上できる。

【０１４６】〔７〕ＥＸＤＭＡＣ４は、受信回路１００
からバッファＲＡＭ１０１のような、外部バス転送に適
した機能とすることにより、論理的規模を縮小できる。
転送カウンタをアドレスカウンタと兼用して、レジスタ
数を減らしたり、転送データの一時保持など、入出力ポ
ートなどのラッチ回路７２Ｌで行うことにより、ＥＸＤ
ＭＡＣ４へのデータバスを不要としたりして、物理的な
規模を縮小できる。また、ＣＰＵ２、ＤＭＡＣ３からの
アクセスと、ＥＸＤＭＡＣ４自体のデータ転送との競合
動作を、本質的に回避して、論理構成を更に簡潔にし、
また、開発期間などの短縮も図れる。

【０１４７】〔８〕転送元／転送先のアドレスレジスタ
４０，４１の所定ビットから上位のビットを固定にし
て、繰返し動作を可能にし、ＣＰＵ２の負荷なく、前記
バッファＲＡＭ１０１上などに、容易にリングバッファ
を構成できる。バッファの開始アドレスや終了アドレス
を任意に指定できなくても、バッファＲＡＭ１０１のよ
うな大容量のメモリにあっては、大きな不都合は生じな
い。ＣＰＵ２は、随時ＥＸＤＭＡＣ４の内容をリード／
ライトできるから、リングバッファ上に蓄積されたデー
タ量の管理などを容易にすることができる。繰返し動作
可能とすることによって、ＣＰＵ２の割り込み処理のよ
うな負荷をなくすことができる。

【０１４８】

〔９〕内部バスに接続されたＤＭＡＣ３に
よる内部バス上の転送と、ＥＸＤＭＡＣ４による外部バ
スを用いて行うデータ転送とを独立に行うことにより、
マイクロコンピュータ１の処理性能を向上することがで
きる。プリンタなどのマイクロコンピュータシステムに
おいて、モータ駆動のためなどのＤＭＡＣ３による内部
バス上の転送と、受信回路１００のバッファＲＡＭ１０
１への転送などの外部バスを用いて行う転送を同時に行
うことを可能にして、マイクロコンピュータシステムの
処理性能を向上できる。

【０１４９】〔１０〕マイクロコンピュータ１と受信回
路１００などを同一の半導体集積回路として実現するこ
とにより、システムの小型化などを図ることができる。

【０１５０】〔１１〕内部バスに接続されたＤＭＡＣ３
と、外部バス転送に適した機能のみを有する外部バスコ
ントローラ１２１を内蔵することにより、全体的なチャ
ネル数を増加させながら、論理的規模の増加を最小限に
することができる。また、内部バスに接続されたＤＭＡ
Ｃ３は汎用的な機能を持つことにより、使い勝手を低下
させることがない。

【０１５１】〔１２〕内部バスに接続されたＤＭＡＣ３
と、ＥＸＤＭＡＣ４を一体のモジュールとして構成する
ことによって、限定されたチャネルを相互に融通し合っ
て、使用することができる。また、バスインタフェース
のような論理を共通に利用することができる。

【０１５２】以上本発明者によってなされた発明は、上
記実施の態様の記載に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能である。

【０１５３】例えば、ＤＭＡＣ３，４のアドレスレジス
タのビット数は２４ビットに限定されない。そのアドレ
スビット数はＣＰＵまたは半導体集積回路装置のアドレ
ス空間に応じて、変更できる。例えば、４Ｇバイトのア
ドレス空間であれば、３２ビットとすればよい。

【０１５４】第１のデータ転送装置における転送モード
なども種々変更可能である。リングバッファの容量につ
いても変更可能である。リングバッファの容量を指定す
る別のレジスタを持ってもよい。或は、転送カウンタを
独立にもってもよい。シングルアドレスモードのみに限
定して、アドレスレジスタを１本とすることも可能であ
る。

【０１５５】マイクロコンピュータの構成についても限
定されない。そのほかや機能ブロックを内蔵することも
可能である。ＤＭＡＣの他に、内部バスに接続された、
データトランスファコントローラのような、別のデータ
転送装置を内蔵してもよい。データトランスファコント
ローラについては、平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６５５シリーズハードウェアマニュア
ル』などに記載されている。

【０１５６】また、ＥＸＤＭＡＣやバスコントローラ、
内部バスの構成など、具体的な回路構成についても種々
変更可能である。ＩＡＢ，ＩＤＢのような内部バスとＰ
ＡＢ，ＰＤＢのような内部バスとを一体に構成すること
もできる。

【０１５７】マイクロコンピュータシステムは、プリン
タに限定されない。例えば、デジタル通信システムなど
に用いることができる。受信回路からバッファＲＡＭへ
転送し、復調や誤り訂正などを行い、更に変調を行っ
て、別のバッファＲＡＭに格納し、バッファＲＡＭから
送信回路へ転送する場合など、受信回路からバッファＲ
ＡＭへの転送、バッファＲＡＭから送信回路への転送
に、ＥＸＤＭＡＣを使用し、そのほかのＣＰＵなどのプ
ロセッサの処理と並行して、外部データ転送制御を可能
にし、処理性能を向上できる。

【０１５８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＯＭ
内蔵マイクロコンピュータに適用した場合について説明
したが、それに限定されるものではなく、ＲＯＭを内蔵
しないマイクロコンピュータ、デジタルシグナルプロセ
ッサ（ＤＳＰ）を中心にしたマイクロコンピュータにも
適用可能であり、本発明は少なくとも、データ処理装置
とデータ転送装置を内蔵した条件のものに適用すること
ができる。

【０１５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１６０】すなわち、第１のデータ転送装置による外
部バス上のデータ転送と、ＣＰＵによる内部バスを用い
た命令実行等とを並列に動作可能なようにバスとバスコ
ントローラを構成することによって、マイクロコンピュ
ータの処理性能を向上し、使い勝手を向上すると共に、
論理的・物理的規模を最小限にすることができる。

【０１６１】ＤＭＡＣのようなデータ転送装置を内蔵し
たマイクロコンピュータによるデータ処理のトータル性
能を向上させることができる。

【０１６２】上記マイクロコンピュータを適用したマイ
クロコンピュータシステムは、外部との間のデータ転送
制御及びマイクロコンピュータ内部の演算処理を並列的
に処理可能であって、しかも処理のオーバーヘッドが少
なく、物理的な規模の増大も最小限とすることができ
る。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータの一例を示
すブロック図である。

【図２】図１のマイクロコンピュータにおけるアドレス
マップの一例を示す説明図である。

【図３】図１のマイクロコンピュータをバス構成を主眼
に示したブロック図である。

【図４】バスコントローラに含まれるアドレスデコーダ
の一例を示すブロック図である。

【図５】外部バスＤＭＡＣのレジスタ構成の一例を示す
ブロック図である。

【図６】外部バスＤＭＡＣの全体を示すブロック図であ
る。

【図７】外部バスＤＭＡＣの状態遷移図である。

【図８】図１のマイクロコンピュータを適用したシステ
ムの一例を示すブロック図である。

【図９】マイクロコンピュータの動作タイミングの一例
を示すタイミングチャートである。

【図１０】外部バスＤＭＡＣの別の例を示すブロック図
である。

【符号の説明】

１マイクロコンピュータ２中央処理装置３ＤＭＡＣ４ＥＸＤＭＡＣ５ＲＯＭ６ＲＡＭＩＤＢ，ＰＤＢ内部データバスＩＡＢ，ＰＡＢ，ＥＸＡＢ内部アドレスバス１２バスコントローラ１２０内部バスコントローラ１２１外部バスコントローラ１２２リフレッシュタイマ２１〜２６ＩＯポート３１〜３５ＩＯポート４０ソース・アドレス・レジスタ（ＳＡＲ）４１ディスティネーション・アドレス・レジスタ（Ｄ
ＡＲ）４２データ転送モードレジスタ（ＤＴＭＲ）４３算術演算器（ＡＵ）４４データバッファ（ＤＢ）４５制御回路４６アドレスバッファ（ＡＢ）１００受信回路１０１バッファＲＡＭ１０２ＣＧＲＯＭ１０３プログラムＲＯＭ

Claims

【特許請求の範囲】

【請求項１】記憶手段と、第１の内部バスを介して記
憶手段をアクセス可能であって命令を実行するデータ処
理装置と、データ転送制御を行う第１のデータ転送装置
と、前記第１の内部バス又は前記第１のデータ転送装置
を外部バスに接続可能とするバスインタフェース手段
と、バス制御とバス権の調停を行うバス制御手段と、を
１個の半導体チップに含んで成るマイクロコンピュータ
であって、前記バス制御手段は、前記第１の内部バスを用いたマイ
クロコンピュータ内部のみのアクセス動作と前記第１の
データ転送装置による前記バスインタフェース手段を介
する外部アドレス空間のアクセス動作とを並行可能にす
るものであることを特徴とするマイクロコンピュータ。
【請求項２】前記バス制御手段は、前記第１のバスを
共有するバスマスタ手段によるバス権要求を調停する内
部バスコントローラと、前記外部バスをアクセスするバ
ス権要求を調停する外部バスコントローラとを有し、前記外部バスコントローラは、外部アクセスを要求して
いる前記バスマスタ手段が前記内部バスコントローラで
バス権を取得したときの当該内部バスコントローラから
の外部バス権要求と、前記第１のデータ転送装置からの
外部バス権要求と、マイクロコンピュータの外部から与
えられるバス権要求とを調停可能なものであることを特
徴とする請求項１記載のマイクロコンピュータ。
【請求項３】前記第１のデータ転送装置は、夫々がダ
イレクト・メモリ・アクセス制御可能な複数のデータ転
送チャネルを有し、前記データ転送チャネル毎に外部デ
ータ転送起動要求信号を入力するものであることを特徴
とする請求項１又は２記載のマイクロコンピュータ。
【請求項４】前記第１のデータ転送装置は、アドレス
情報の初期値が指定されるアドレス指定手段、アドレス
バッファ手段、及び算術演算手段を有し、前記アドレス指定手段が出力するアドレス情報はバスを
介して前記アドレスバッファ手段及び算術演算手段に供
給され、前記アドレスバッファ手段に供給されたアドレス情報は
前記バスインタフェース手段に供給可能にされ、前記算術演算手段は、入力されたアドレス情報に対して
アドレス情報の所定ビット位置よりも上位ビットの値を
固定することを条件として算術演算を行い、その演算結
果を前記アドレス指定手段に供給するものであることを
特徴とする請求項１乃至３の何れか１項記載のマイクロ
コンピュータ。
【請求項５】前記記憶手段は、前記データ処理装置の
動作プログラムを格納するＲＯＭであり、前記データ処
理装置のベクタを含むアドレスエリアに配置されるか、
含まないアドレスエリアに配置されるかを、選択可能で
あることを特徴とする請求項１乃至４の何れか１項記載
のマイクロコンピュータ。
【請求項６】前記第１のデータ転送装置は、第２のバ
スを介して前記バスインタフェース手段に結合され、第
３のバスを介して前記内部バスコントローラに結合され
され、第１のデータ転送装置は、前記第３のバスを介してデー
タ転送条件が設定され、外部アクセスに用いるアドレス
信号を前記第２のバスに出力するものであることを特徴
とする請求項２記載のマイクロコンピュータ。
【請求項７】前記バスインタフェース手段はデータラ
ッチ手段を有し、前記外部バスコントローラは、前記第
１のデータ転送装置にバス権を与えたとき、前記第１の
データ転送装置のデュアルアドレシングモードにおいて
ソースアドレスで読み出したデータを前記データラッチ
手段にラッチさせ、ラッチしたデータをディスティネー
ションアドレスに書き込み制御するものであることを特
徴とする請求項６記載のマイクロコンピュータ。
【請求項８】前記第１のバスを共有する前記バスマス
タ手段として第２のデータ転送装置を更に備え、前記第
２のデータ転送装置は前記データ処理装置によってデー
タ転送制御条件が設定されてダイレクト・メモリ・アク
セス制御可能とされて成るものであることを特徴とする
請求項２項記載のマイクロコンピュータ。
【請求項９】前記データ処理装置及び前記第２のデー
タ転送装置は夫々バス権要求信号を前記内部バスコント
ローラに出力し、前記内部バスコントローラはバス権要
求信号によるバス権要求を調停し、その調停結果をバス
権アクノリッジ信号によって前記データ処理装置及び前
記第２のデータ転送装置に夫々与えるものであることを
特徴とする請求項８記載のマイクロコンピュータ。
【請求項１０】前記内部バスコントローラは、前記バ
ス権アクノリッジ信号によってバス権を獲得した前記デ
ータ処理装置又は前記第２のデータ転送装置が前記外部
アドレス空間をアクセスするとことを、外部バス権要求
信号によって前記外部バスコントローラに通知し、外部バスコントローラは内部バスコントローラからの外
部バス権要求を承認したとき、外部バス権アクノリッジ
信号によって前記内部バスコントローラにバス権承認を
通知すると共に、バス権を承認したデータ処理装置又は
前記第２のデータ転送装置に前記バスインタフェース手
段及び前記第１のバスを介して外部アドレス空間のアク
セスを可能にするものであることを特徴とする請求項９
記載のマイクロコンピュータ。
【請求項１１】前記バス制御手段は、リフレッシュタ
イマを更に有し、前記外部バスコントローラは前記リフ
レッシュタイマから出力されるリフレッシュ要求をその
他の外部バス要求と調停し、リフレッシュ要求を承認し
たときバスインタフェース手段からリフレッシュ動作の
指示信号を出力させるものであることを特徴とする請求
項１０記載のマイクロコンピュータ。
【請求項１２】前記外部バスコントローラはマイクロ
コンピュータの外部からバス権開放要求信号を入力し、
その要求を前記外部バス権要求及び前記リフレッシュ要
求と調停し、バス権開放要求を承認するとき、外部にバ
ス権開放アクノリッジ信号を外部に出力すると共に、前
記バスインタフェース手段を高インピーダンス状態に制
御するものであることを特徴とする請求項１１記載のマ
イクロコンピュータ。
【請求項１３】記憶手段と、第１の内部バスを介して
記憶手段をアクセス可能であって命令を実行するデータ
処理装置と、前記第１の内部バス及び第２の内部バスに
接続されデータ転送制御を行うデータ転送装置と、前記
第１の内部バス又は前記第２の内部バスを選択的に外部
バスに接続可能とするバスインタフェース手段と、バス
制御とバス権の調停を行うバス制御手段と、を１個の半
導体チップに含んで成るマイクロコンピュータであっ
て、前記バス制御手段は、前記第１の内部バスを用いたマイ
クロコンピュータ内部のみのアクセス動作と前記データ
転送装置による前記第２のバスから前記バスインタフェ
ース手段を介する外部アドレス空間のアクセス動作とを
並行可能にするものであることを特徴とするマイクロコ
ンピュータ。
【請求項１４】請求項１乃至１３の何れか１項記載の
マイクロコンピュータと、前記マイクロコンピュータのバスインタフェース手段に
接続された外部バスと、前記外部バスに接続されたＲＡＭと、を含んで成るもの
であることを特徴とするマイクロコンピュータシステ
ム。
【請求項１５】請求項３記載のマイクロコンピュータ
と、前記マイクロコンピュータのバスインタフェース手段に
接続された外部バスと、前記外部バスに接続されたＲＡＭと、前記外部バスに接続されたデータ通信回路と含み、前記データ通信回路は前記マイクロコンピュータの第１
のデータ転送装置に外部データ転送起動要求信号を供給
し、前記第１のデータ転送装置は、バス制御手段によってバ
ス権が承認されたとき、外部データ転送承認信号によっ
て前記データ通信回路に転送を指示するものであること
を特徴とするマイクロコンピュータシステム。
【請求項１６】前記第１のデータ転送装置は、前記デ
ータ通信回路と前記ＲＡＭとの間のデータ転送をシング
ルアドレッシングモードで制御可能であり、前記データ
通信回路には前記外部データ転送承認信号によって転送
を指示し、ＲＡＭにはアクセスアドレス信号によってア
クセス開始を指示するものであることを特徴とする請求
項１５記載のマイクロコンピュータシステム。
【請求項１７】前記第１のデータ転送装置は、アドレ
ス情報の初期値が指定されるアドレス指定手段、アドレ
スバッファ手段、及び算術演算手段を有し、前記アドレス指定手段が出力するアドレス情報は前記ア
ドレスバッファ手段及び算術演算手段に供給され、前記アドレスバッファ手段に供給されたアドレス情報は
前記バスインタフェース手段に供給可能にされ、前記算術演算手段は、入力されたアドレス情報に対して
アドレス情報の所定ビット位置よりも上位ビットの値を
固定することを条件として算術演算を行い、その演算結
果を前記アドレス指定手段に供給するものであることを
特徴とする請求項１６記載のマイクロコンピュータシス
テム。
【請求項１８】前記算術演算手段は、前記算術演算と
して、前記アドレス指定手段に指定されたＲＡＭのアド
レスをインクリメント又はディクリメントする演算を行
い、前記ＲＡＭをリングバッファとして利用可能にする
ものであることを特徴とする請求項１７記載のマイクロ
コンピュータシステム。