JP2000236242A - 遅延ロックループを備えた回路およびパルス発生方法 - Google Patents
遅延ロックループを備えた回路およびパルス発生方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B02—CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
- B02C—CRUSHING, PULVERISING, OR DISINTEGRATING IN GENERAL; MILLING GRAIN
- B02C4/00—Crushing or disintegrating by roller mills
- B02C4/10—Crushing or disintegrating by roller mills with a roller co-operating with a stationary member
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-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 入力パルス列と出力パルス列のタイミングを
改善した回路。 【解決手段】 受信機３３、パルス発生器３６、論理回
路網５０、可変遅延線路３４を有している遅延ロックル
ープ３２を備え、入力パルス列の前縁、後縁から同一の
タイプの側縁を有する２つのパルス列を取り出して、可
変の遅延線路の時間遅延度を選択して、入力パルス列と
前以て決められた位相関係を有するような合成出力パル
ス列を発生する回路。
改善した回路。 【解決手段】 受信機３３、パルス発生器３６、論理回
路網５０、可変遅延線路３４を有している遅延ロックル
ープ３２を備え、入力パルス列の前縁、後縁から同一の
タイプの側縁を有する２つのパルス列を取り出して、可
変の遅延線路の時間遅延度を選択して、入力パルス列と
前以て決められた位相関係を有するような合成出力パル
ス列を発生する回路。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、遅延ロッ
クループに関する。
クループに関する。
【０００２】
【従来の技術】従来より知られているように、遅延ロッ
クループは、出力信号を入力パルス列のような受信信号
と同相に発生するために広範な種々の用途において使用
されている。１つのこのような用途が図１に示されてお
り、ここでは、システムクロックパルスのような、入力
パルス列ＳＹＳ ＣＫＬが集積回路チップの受信機１２
（すなわち、バッファ）によって受信される。受信機１
２は、受信パルスに対して有限の時間遅延Δを与える。
出力パルス列を入力クロックパルスに位相整合して発生
するために（すなわち、出力パルス列と入力クロックパ
ルスとの前以て決められた位相関係を維持するため
に）、遅延ロックループ（delay-locked-loop＝ＤＬ
Ｌ）１４がしばしば設けられている。遅延ロックループ
１４は、位相比較器１６、可変の、通例はデジタル制御
される遅延線路１８および固定の遅延部２０を含んでい
る。固定の遅延部２０は受信機１２と同じ遅延度Δを有
している。受信機１２の出力側（すなわちＤＬＬ１４に
対する入力）は位相比較器１６の１つの入力側２２に供
給されかつＤＬＬ１４の出力は位相比較器１６の別の入
力側２４に供給される。定常状態において、位相比較器
１６の出力はデジタル制御される遅延線路１８の時間遅
延が時間遅延ｎＴ−Δになるようにする。ここでＴは受
信機１２に供給されるクロックパルスの周期でありかつ
ｎは整数である。すなわち、可変の遅延線路１８の出力
は位相比較器１６の入力側２４にフィードバックされて
いる。位相比較器の出力は位相エラー信号である。この
位相エラー信号は、エラーが零になるように、遅延線路
１８の遅延度を変えてやる。従って、定常状態において
（すなわち、位相エラーが零にされるとき）、受信機１
２および遅延線路１８を通した全体の時間遅延はΔ＋
（ｎＴ−Δ）＝ｎＴである。すなわち、デジタルに制御
される遅延線路１８の出力側において現れるパルス列
（すなわち、ＤＬＬの出力）は、定常状態において、受
信機１２によって受信されるＳＹＳ ＣＬＫクロックパ
ルス列と同相であるかまたは時間整合（すなわち時間的
に一致している）されていることになる。それぞれのパ
ルスが前縁およびそれに続く後縁を有していることは知
られている。これら側縁には種々異なったタイプの縁が
あり、すなわち、前縁は立ち上がり縁のタイプであって
よく、この場合後縁は立ち下がり縁のタイプであってよ
いし、或いは、反対に、前縁は立ち下がり縁のタイプで
あって、この場合後縁は立ち上がり縁のタイプであるこ
ともある。
クループは、出力信号を入力パルス列のような受信信号
と同相に発生するために広範な種々の用途において使用
されている。１つのこのような用途が図１に示されてお
り、ここでは、システムクロックパルスのような、入力
パルス列ＳＹＳ ＣＫＬが集積回路チップの受信機１２
（すなわち、バッファ）によって受信される。受信機１
２は、受信パルスに対して有限の時間遅延Δを与える。
出力パルス列を入力クロックパルスに位相整合して発生
するために（すなわち、出力パルス列と入力クロックパ
ルスとの前以て決められた位相関係を維持するため
に）、遅延ロックループ（delay-locked-loop＝ＤＬ
Ｌ）１４がしばしば設けられている。遅延ロックループ
１４は、位相比較器１６、可変の、通例はデジタル制御
される遅延線路１８および固定の遅延部２０を含んでい
る。固定の遅延部２０は受信機１２と同じ遅延度Δを有
している。受信機１２の出力側（すなわちＤＬＬ１４に
対する入力）は位相比較器１６の１つの入力側２２に供
給されかつＤＬＬ１４の出力は位相比較器１６の別の入
力側２４に供給される。定常状態において、位相比較器
１６の出力はデジタル制御される遅延線路１８の時間遅
延が時間遅延ｎＴ−Δになるようにする。ここでＴは受
信機１２に供給されるクロックパルスの周期でありかつ
ｎは整数である。すなわち、可変の遅延線路１８の出力
は位相比較器１６の入力側２４にフィードバックされて
いる。位相比較器の出力は位相エラー信号である。この
位相エラー信号は、エラーが零になるように、遅延線路
１８の遅延度を変えてやる。従って、定常状態において
（すなわち、位相エラーが零にされるとき）、受信機１
２および遅延線路１８を通した全体の時間遅延はΔ＋
（ｎＴ−Δ）＝ｎＴである。すなわち、デジタルに制御
される遅延線路１８の出力側において現れるパルス列
（すなわち、ＤＬＬの出力）は、定常状態において、受
信機１２によって受信されるＳＹＳ ＣＬＫクロックパ
ルス列と同相であるかまたは時間整合（すなわち時間的
に一致している）されていることになる。それぞれのパ
ルスが前縁およびそれに続く後縁を有していることは知
られている。これら側縁には種々異なったタイプの縁が
あり、すなわち、前縁は立ち上がり縁のタイプであって
よく、この場合後縁は立ち下がり縁のタイプであってよ
いし、或いは、反対に、前縁は立ち下がり縁のタイプで
あって、この場合後縁は立ち上がり縁のタイプであるこ
ともある。
【０００３】当業者にはよく知られているように、幾つ
かのデジタルデバイスは、クロックパルスの立ち上がり
縁および立ち下がり縁の両方に応答して動作する。例え
ば、ダブル・データ・レート同期ダイナミックランダム
アクセスメモリ（Double-Data-Rate Synchronous Dynam
ic Random Access Memory＝ＤＤＲ−ＳＤＲＡＭ）で
は、このようなＤＤＲ−ＳＤＲＡＭに供給されるクロッ
クパルスの前縁および後縁の両方に対するタイミング仕
様が必要である。更に特定すれば、システムクロックパ
ルスがＤＤＲ−ＳＤＲＡＭチップに供給されるとき、こ
れらパルスはチップ上の受信機によって受信される。受
信機はこれらクロックパルスに対して時間遅延を与え
る。この時間遅延を補償するために、ＤＬＬを使用する
ことが多い。冒頭に述べたように、ＤＬＬはデジタル制
御される遅延線路を含んでいる可能性がある。この種の
１つの遅延線路は、ｎチャネル電界効果トランジスタ
（ＮＦＥＴ）およびｐチャネル電界効果トランジスタ
（ＰＦＥＴ）の両方を含んでいる。処理変動のために、
ＰＥＦＴが出すことができる電流の量はＮＦＥＴに比べ
て変動し、これによりＰＦＥＴ／ＮＦＥＴにおいて立ち
上がり縁および立ち下がり縁のタイプの伝搬間に歪みが
生じることになる（すなわち、クロックパルスの立ち上
がり遅延度はクロックパルスの立ち下がり遅延度と異な
っている）。このために、ＤＬＬシステムに「ジッタ」
が招来されかつ最大動作客観データレートから例えば、
２００ＭＨｚのデータレートだけずれることになる。１
００ＭＨｚクロックに対して５ｎｓという通例の遅延線
路長の場合、この種の処理変動効果は立ち上がりおよび
立ち下がり遅延度を近似的に０．５ｎｓだけ変調する可
能性がある。
かのデジタルデバイスは、クロックパルスの立ち上がり
縁および立ち下がり縁の両方に応答して動作する。例え
ば、ダブル・データ・レート同期ダイナミックランダム
アクセスメモリ（Double-Data-Rate Synchronous Dynam
ic Random Access Memory＝ＤＤＲ−ＳＤＲＡＭ）で
は、このようなＤＤＲ−ＳＤＲＡＭに供給されるクロッ
クパルスの前縁および後縁の両方に対するタイミング仕
様が必要である。更に特定すれば、システムクロックパ
ルスがＤＤＲ−ＳＤＲＡＭチップに供給されるとき、こ
れらパルスはチップ上の受信機によって受信される。受
信機はこれらクロックパルスに対して時間遅延を与え
る。この時間遅延を補償するために、ＤＬＬを使用する
ことが多い。冒頭に述べたように、ＤＬＬはデジタル制
御される遅延線路を含んでいる可能性がある。この種の
１つの遅延線路は、ｎチャネル電界効果トランジスタ
（ＮＦＥＴ）およびｐチャネル電界効果トランジスタ
（ＰＦＥＴ）の両方を含んでいる。処理変動のために、
ＰＥＦＴが出すことができる電流の量はＮＦＥＴに比べ
て変動し、これによりＰＦＥＴ／ＮＦＥＴにおいて立ち
上がり縁および立ち下がり縁のタイプの伝搬間に歪みが
生じることになる（すなわち、クロックパルスの立ち上
がり遅延度はクロックパルスの立ち下がり遅延度と異な
っている）。このために、ＤＬＬシステムに「ジッタ」
が招来されかつ最大動作客観データレートから例えば、
２００ＭＨｚのデータレートだけずれることになる。１
００ＭＨｚクロックに対して５ｎｓという通例の遅延線
路長の場合、この種の処理変動効果は立ち上がりおよび
立ち下がり遅延度を近似的に０．５ｎｓだけ変調する可
能性がある。
【０００４】
【発明が解決しようとする課題および課題を解決するた
めの手段】本発明はこのような不都合が生じないＤＬＬ
回路を提供することである。
めの手段】本発明はこのような不都合が生じないＤＬＬ
回路を提供することである。
【０００５】本発明によれば次のような回路が設けられ
ている：入力パルス列を受信するための受信機および該
受信機の出力側に接続されている遅延ロックループを有
している回路。遅延ロックループは、受信機の出力側に
おいて発生された受信した入力パルス列に応答して、受
信した入力パルス列の前縁に応答した第１のパルスを発
生しかつ受信した入力パルス列の後縁に応答した第２の
パルスを発生するパルス発生器を含んでいる。第１のパ
ルスの前縁は第２のパルスの前縁と同じタイプの側縁を
有している（すなわち、第１のパルスの前縁および第２
のパルスの前縁は両方とも立ち上がり側縁タイプである
かまたは両方とも立ち下がり側縁タイプである）。第１
のパルスおよび第２のパルスは、同じタイプの側縁を維
持しつつ第１のパルスの前縁を備えた第１のパルスおよ
び第２のパルスを有している合成入力信号に論理結合さ
れる。遅延ロックループは可変遅延線路も含んでいる。
これには、合成入力信号が供給されて、該遅延線路によ
って設定されている選択された時間遅延の後、第１のパ
ルス列および第２のパルス列両方を有している合成出力
パルス列を発生する。遅延ロックループは、合成出力パ
ルス列における第１のパルス列および第２のパルス列に
１つに応答して可変の遅延線路の時間遅延度を選択し
て、入力パルス列と前以て決められた位相関係を有する
ような合成出力パルス列を発生する。
ている：入力パルス列を受信するための受信機および該
受信機の出力側に接続されている遅延ロックループを有
している回路。遅延ロックループは、受信機の出力側に
おいて発生された受信した入力パルス列に応答して、受
信した入力パルス列の前縁に応答した第１のパルスを発
生しかつ受信した入力パルス列の後縁に応答した第２の
パルスを発生するパルス発生器を含んでいる。第１のパ
ルスの前縁は第２のパルスの前縁と同じタイプの側縁を
有している（すなわち、第１のパルスの前縁および第２
のパルスの前縁は両方とも立ち上がり側縁タイプである
かまたは両方とも立ち下がり側縁タイプである）。第１
のパルスおよび第２のパルスは、同じタイプの側縁を維
持しつつ第１のパルスの前縁を備えた第１のパルスおよ
び第２のパルスを有している合成入力信号に論理結合さ
れる。遅延ロックループは可変遅延線路も含んでいる。
これには、合成入力信号が供給されて、該遅延線路によ
って設定されている選択された時間遅延の後、第１のパ
ルス列および第２のパルス列両方を有している合成出力
パルス列を発生する。遅延ロックループは、合成出力パ
ルス列における第１のパルス列および第２のパルス列に
１つに応答して可変の遅延線路の時間遅延度を選択し
て、入力パルス列と前以て決められた位相関係を有する
ような合成出力パルス列を発生する。
【０００６】このような装置構成によって、受信した入
力パルスのそれぞれの前縁および後縁の両方が、同じ前
縁タイプを有しているパルスによって表される（すなわ
ち、第１のパルスの前縁および第２のパルスの前縁は両
方とも同じ側縁タイプ、すなわち両方とも立ち上がり縁
タイプであるかまたは両方とも立ち下がり縁タイプであ
る）。それ故に、遅延ロックループを第１の出力パルス
（すなわち、入力パルス列の前縁に関連付けられている
パルス）または第２の出力パルス（すなわち、入力パル
ス列の後縁に関連付けられているパルス）の一方に応答
して動作するように使用することで、入力パルス列の前
縁および後縁の両方の適切な位相整合が保証される。換
言すれば、遅延ロックループは、受信したパルス列の前
縁および後縁の両方に応答してこのような側縁タイプが
発生されるので、同じ側縁タイプによって動作する。従
って、遅延線路の遅延特性は入力パルス列の前縁および
後縁の両方に対して同じであるので、出力パルス列は入
力パルス列に適切な時間整合関係にある。
力パルスのそれぞれの前縁および後縁の両方が、同じ前
縁タイプを有しているパルスによって表される（すなわ
ち、第１のパルスの前縁および第２のパルスの前縁は両
方とも同じ側縁タイプ、すなわち両方とも立ち上がり縁
タイプであるかまたは両方とも立ち下がり縁タイプであ
る）。それ故に、遅延ロックループを第１の出力パルス
（すなわち、入力パルス列の前縁に関連付けられている
パルス）または第２の出力パルス（すなわち、入力パル
ス列の後縁に関連付けられているパルス）の一方に応答
して動作するように使用することで、入力パルス列の前
縁および後縁の両方の適切な位相整合が保証される。換
言すれば、遅延ロックループは、受信したパルス列の前
縁および後縁の両方に応答してこのような側縁タイプが
発生されるので、同じ側縁タイプによって動作する。従
って、遅延線路の遅延特性は入力パルス列の前縁および
後縁の両方に対して同じであるので、出力パルス列は入
力パルス列に適切な時間整合関係にある。
【０００７】
【発明の実施の形態】本発明の別の実施例によれば、遅
延ロックループは、出力パルス列におけるパルスと受信
した入力パルス列におけるパルスとの時間差に応答して
可変遅延線路に対して制御信号を発生するための位相比
較器を含んでいる。
延ロックループは、出力パルス列におけるパルスと受信
した入力パルス列におけるパルスとの時間差に応答して
可変遅延線路に対して制御信号を発生するための位相比
較器を含んでいる。
【０００８】本発明の別の実施例によれば、遅延ロック
ループは、位相比較器が、出力パルス列が入力パルス列
の立ち上がりおよび立ち下がり縁タイプ両方と時間的に
一致した立ち上がり縁タイプを有しているという指示を
出すまで、第１のパルスおよび第２のパルスの一方だけ
が受信機から遅延線路に通るようにする論理回路網を含
んでいる。
ループは、位相比較器が、出力パルス列が入力パルス列
の立ち上がりおよび立ち下がり縁タイプ両方と時間的に
一致した立ち上がり縁タイプを有しているという指示を
出すまで、第１のパルスおよび第２のパルスの一方だけ
が受信機から遅延線路に通るようにする論理回路網を含
んでいる。
【０００９】本発明の別の実施例によれば、位相比較器
は出力パルス列におけるパルスが供給される第１の入力
側と、受信した入力パルス列におけるパルスが供給され
る第２の入力側とを含んでいる。遅延ロックループは、
出力パルス列およびゲート化信号が供給されるゲート
と、ゲートパルス発生器とを含んでおり、該ゲートパル
ス発生器は、第１のパルスおよび第２のパルスの１つに
応答して、第１のパルスの期間にゲート化信号を発生し
て、出力パルス列がゲートを介して位相比較器に通るこ
とができかつ第２のパルスの期間に出力パルス列がゲー
トを介して位相比較器に通ることを禁止する。
は出力パルス列におけるパルスが供給される第１の入力
側と、受信した入力パルス列におけるパルスが供給され
る第２の入力側とを含んでいる。遅延ロックループは、
出力パルス列およびゲート化信号が供給されるゲート
と、ゲートパルス発生器とを含んでおり、該ゲートパル
ス発生器は、第１のパルスおよび第２のパルスの１つに
応答して、第１のパルスの期間にゲート化信号を発生し
て、出力パルス列がゲートを介して位相比較器に通るこ
とができかつ第２のパルスの期間に出力パルス列がゲー
トを介して位相比較器に通ることを禁止する。
【００１０】本発明の別の形態によれば、入力パルス列
に対して前以て決められた時間関係を有しているタイミ
ングで出力パルス列を発生する方法が提案されている。
この方法には、入力パルス列が受信機を通るようにする
ことおよび入力パルス列の前縁および後縁の両方と時間
的に一致している前縁および後縁を有している相応の出
力パルス列を発生することが含まれている。
に対して前以て決められた時間関係を有しているタイミ
ングで出力パルス列を発生する方法が提案されている。
この方法には、入力パルス列が受信機を通るようにする
ことおよび入力パルス列の前縁および後縁の両方と時間
的に一致している前縁および後縁を有している相応の出
力パルス列を発生することが含まれている。
【００１１】１つの実施例によれば、発生ステップには
次のステップが含まれている：受信した入力パルス列に
おけるパルスのそれぞれ１つの前縁に応答して第１のパ
ルスを発生しかつ入力パルス列におけるパルスのそれぞ
れ１つの後縁に応答して第２のパルスを発生すること、
および該第１のパルスおよび第２のパルスを遅延ロック
ループの遅延線路に供給して、遅延線路の出力側に出力
パルス列が発生されるようにすること。
次のステップが含まれている：受信した入力パルス列に
おけるパルスのそれぞれ１つの前縁に応答して第１のパ
ルスを発生しかつ入力パルス列におけるパルスのそれぞ
れ１つの後縁に応答して第２のパルスを発生すること、
および該第１のパルスおよび第２のパルスを遅延ロック
ループの遅延線路に供給して、遅延線路の出力側に出力
パルス列が発生されるようにすること。
【００１２】別の実施例によれば、発生ステップには、
出力パルス列におけるパルスと受信した入力パルス列に
おけるパルスとの時間差に応答して可変遅延線路に対す
る制御信号を発生することが含まれている。
出力パルス列におけるパルスと受信した入力パルス列に
おけるパルスとの時間差に応答して可変遅延線路に対す
る制御信号を発生することが含まれている。
【００１３】別の実施例によれば、発生ステップは、出
力パルス列が入力パルス列の前縁と時間的に一致してい
る前縁を有しているという指示が行われるまで、第１の
パルスおよび第２のパルスの１つだけが受信機から遅延
線路に通ることができるようにすることを有している。
力パルス列が入力パルス列の前縁と時間的に一致してい
る前縁を有しているという指示が行われるまで、第１の
パルスおよび第２のパルスの１つだけが受信機から遅延
線路に通ることができるようにすることを有している。
【００１４】本発明のその他の特徴、並びに本発明それ
自体を、添付図面と関連付けられた以下の詳細な説明か
ら明らかにしたい。
自体を、添付図面と関連付けられた以下の詳細な説明か
ら明らかにしたい。
【００１５】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１６】図２を参照するに、入力パルス列、ここで
はシステムクロックパルスＳＹＳ ＣＬＫ（図３のＡ）を
受信するための回路３０が示されている。パルスのそれ
ぞれ１つは、図３のＡ）に示されているように、前縁３
１、ここでは立ち上がり縁タイプおよび後縁３５、ここ
では立ち下がり縁タイプを有している。この回路は遅延
ロックループ（ＤＬＬ）３２を含んでいる。ＤＬＬ３２
は、受信入力パルス列の前縁および後縁の両方に応答し
かつ相応の出力パルス列ＤＬＬ ＯＵＴを発生する。こ
れは図３のＦ）に示されているように、入力パルス列Ｓ
ＹＳ ＣＬＫの前縁および後縁の両方と前以て決められ
た位相整合されている、ここでは時間的に一致している
前縁および後縁の両方を有している。
はシステムクロックパルスＳＹＳ ＣＬＫ（図３のＡ）を
受信するための回路３０が示されている。パルスのそれ
ぞれ１つは、図３のＡ）に示されているように、前縁３
１、ここでは立ち上がり縁タイプおよび後縁３５、ここ
では立ち下がり縁タイプを有している。この回路は遅延
ロックループ（ＤＬＬ）３２を含んでいる。ＤＬＬ３２
は、受信入力パルス列の前縁および後縁の両方に応答し
かつ相応の出力パルス列ＤＬＬ ＯＵＴを発生する。こ
れは図３のＦ）に示されているように、入力パルス列Ｓ
ＹＳ ＣＬＫの前縁および後縁の両方と前以て決められ
た位相整合されている、ここでは時間的に一致している
前縁および後縁の両方を有している。
【００１７】更に特定すれば、回路３０には、入力パル
ス列ＳＹＳ ＣＬＫを受信するための受信機３３、通例
は緩衝増幅器が含まれている。入力パルス列ＳＹＳ Ｃ
ＬＫは図３のＡ）に示されているように、周期Ｔを有し
ている。受信機３３は、図３のＢ）に示されているよう
に、入力パルス列ＳＹＳ ＣＬＫにおけるパルスに対し
て第１の時間遅延Δ１を発生する。
ス列ＳＹＳ ＣＬＫを受信するための受信機３３、通例
は緩衝増幅器が含まれている。入力パルス列ＳＹＳ Ｃ
ＬＫは図３のＡ）に示されているように、周期Ｔを有し
ている。受信機３３は、図３のＢ）に示されているよう
に、入力パルス列ＳＹＳ ＣＬＫにおけるパルスに対し
て第１の時間遅延Δ１を発生する。
【００１８】ＤＬＬ３２はパルス発生回路３６、ここで
は、例えば受信機３３の出力側に接続されている１対の
単安定マルチバイブレータを含んでいる。単安定マルチ
バイブレータ３６は、入力パルス列におけるパルスのそ
れぞれ１つの前縁に応答して、Ｔ／２より僅かな持続時
間を有している第１のパルスを線路Ｃ０に発生し（図３
のＣ））かつ入力パルス列におけるパルスのそれぞれ１
つの後縁に応答して、第２のパルスを線路Ｃ１に発生す
る（図３のＤ））。第１のパルスのそれぞれ１つおよび
第２のパルスのそれぞれ１つは同じ前縁タイプを有して
いる。すなわちここで、この例において、第１のパルス
のそれぞれ１つおよび第２のパルスのそれぞれ１つは同
じ立ち上がり縁タイプを有している。線路Ｃ０およびに
Ｃ１おける第１のパルスおよび第２のパルスは、図３の
Ｃ）およびＤ）にそれぞれ示されている。パルス発生回
路３６は、受信機３３の出力側に現れた各パルスの前縁
の後第２の時間遅延度Δ２を有する第１のパルス発生し
かつ受信機３３の出力側に現れた各パルスの後縁の後第
２の時間遅延度Δ２を有する第２のパルス発生する。
は、例えば受信機３３の出力側に接続されている１対の
単安定マルチバイブレータを含んでいる。単安定マルチ
バイブレータ３６は、入力パルス列におけるパルスのそ
れぞれ１つの前縁に応答して、Ｔ／２より僅かな持続時
間を有している第１のパルスを線路Ｃ０に発生し（図３
のＣ））かつ入力パルス列におけるパルスのそれぞれ１
つの後縁に応答して、第２のパルスを線路Ｃ１に発生す
る（図３のＤ））。第１のパルスのそれぞれ１つおよび
第２のパルスのそれぞれ１つは同じ前縁タイプを有して
いる。すなわちここで、この例において、第１のパルス
のそれぞれ１つおよび第２のパルスのそれぞれ１つは同
じ立ち上がり縁タイプを有している。線路Ｃ０およびに
Ｃ１おける第１のパルスおよび第２のパルスは、図３の
Ｃ）およびＤ）にそれぞれ示されている。パルス発生回
路３６は、受信機３３の出力側に現れた各パルスの前縁
の後第２の時間遅延度Δ２を有する第１のパルス発生し
かつ受信機３３の出力側に現れた各パルスの後縁の後第
２の時間遅延度Δ２を有する第２のパルス発生する。
【００１９】ＤＬＬ３２には、ワンショットパルス発生
器３６の出力側に現れるパルスが供給される論理回路網
５０および、該論理回路網５０の出力側に現れるパルス
が供給される可変の、ここではデジタル制御される遅延
線路３４も設けられている。論理回路網５０には、それ
ぞれ図示されているように、線路Ｃ０およびにＣ１おけ
るパルスが供給される一対のＡＮＤゲート５１，５３が
含まれている。ＡＮＤゲート５１には論理１信号が供給
される。ＡＮＤゲート５３にはロック信号が供給される
（図３のＨ））。ＡＮＤゲート５１，５３の出力は、図
示のように、ＯＲゲート５５の入力側に供給される。論
理回路網５０により、第１のパルスおよび第２のパルス
の１つだけが、ここでは線路Ｃ０における第１パルスだ
けがパルス発生器３６から遅延線路３４にスタートアッ
プモードの間（すなわち、位相比較器４２が、線路ＬＯ
ＣＫに、出力パルス列ＤＬＬ ＯＵＴが受信機３３に供
給される入力パルス列ＳＹＳ ＣＬＫの前縁および後縁
両方と時間的に一致している前縁および後縁を有してい
るという指示を出すまで）通るようにされる。通常の動
作モードの期間、すなわちロック信号が発生されてスタ
ートアップモードが終了した後、論理回路網５０は線路
Ｃ０における第１パルスおよび線路Ｃ１における第２パ
ルスを有している合成出力信号、すなわち図３のＥ）に
示されている信号ＤＬＬ ＩＮを発生する。論理回路網
５０は線路Ｃ０および線路Ｃ１においてそこに供給され
る第１のパルスおよび第２のパルスに対してそれぞれ遅
延Δ３を発生することを述べておく。言い方を変えてみ
れば、線路Ｃ０におけるパルスに代わって線路Ｃ１にお
けるパルスを誤ってロックしないように回路に安全を施
すために、ゲート４８が設けられている。このゲート
は、ＤＬＬ３２がロックされるまで、すなわち図３の
Ｈ）に示されているように、「ロック」信号が論理１に
なるときまで、線路Ｃ１におけるパルスをゲート「オ
フ」する（すなわち禁止する）。
器３６の出力側に現れるパルスが供給される論理回路網
５０および、該論理回路網５０の出力側に現れるパルス
が供給される可変の、ここではデジタル制御される遅延
線路３４も設けられている。論理回路網５０には、それ
ぞれ図示されているように、線路Ｃ０およびにＣ１おけ
るパルスが供給される一対のＡＮＤゲート５１，５３が
含まれている。ＡＮＤゲート５１には論理１信号が供給
される。ＡＮＤゲート５３にはロック信号が供給される
（図３のＨ））。ＡＮＤゲート５１，５３の出力は、図
示のように、ＯＲゲート５５の入力側に供給される。論
理回路網５０により、第１のパルスおよび第２のパルス
の１つだけが、ここでは線路Ｃ０における第１パルスだ
けがパルス発生器３６から遅延線路３４にスタートアッ
プモードの間（すなわち、位相比較器４２が、線路ＬＯ
ＣＫに、出力パルス列ＤＬＬ ＯＵＴが受信機３３に供
給される入力パルス列ＳＹＳ ＣＬＫの前縁および後縁
両方と時間的に一致している前縁および後縁を有してい
るという指示を出すまで）通るようにされる。通常の動
作モードの期間、すなわちロック信号が発生されてスタ
ートアップモードが終了した後、論理回路網５０は線路
Ｃ０における第１パルスおよび線路Ｃ１における第２パ
ルスを有している合成出力信号、すなわち図３のＥ）に
示されている信号ＤＬＬ ＩＮを発生する。論理回路網
５０は線路Ｃ０および線路Ｃ１においてそこに供給され
る第１のパルスおよび第２のパルスに対してそれぞれ遅
延Δ３を発生することを述べておく。言い方を変えてみ
れば、線路Ｃ０におけるパルスに代わって線路Ｃ１にお
けるパルスを誤ってロックしないように回路に安全を施
すために、ゲート４８が設けられている。このゲート
は、ＤＬＬ３２がロックされるまで、すなわち図３の
Ｈ）に示されているように、「ロック」信号が論理１に
なるときまで、線路Ｃ１におけるパルスをゲート「オ
フ」する（すなわち禁止する）。
【００２０】上述したように、ＤＬＬ３２は可変の、こ
こではデジタル制御される遅延線路３４を含んでいる。
可変の遅延線路３４は第１のパルスおよび第２のパルス
に応答しかつ出力側３７に相応の第１および第２の出力
パルスを発生する。受信機３３の出力側に現れる各パル
スの立ち上がり縁に応答して発生される立ち上がり前縁
を有しているパルスである、線路３７におけるこの種の
第１の出力パルスのそれぞれ１つは、上述した手法で線
路３８において可変遅延線路３４に供給される制御信号
に従って選択される時間遅延ΔＬの後に第１のパルスの
相応の１つに応答して発生される。線路３８における信
号は位相エラーである。同様の手法で、受信機３３の出
力側に現れる各パルスの後縁に応答して発生される立ち
上がり前縁を有しているパルスである、線路３７におけ
るこの種の第２の出力パルスのそれぞれ１つは、上述し
た手法で線路３８において可変遅延線路３４に供給され
る制御信号に従って選択される同じ時間遅延ΔＬの後に
第２のパルスの相応の１つに応答して発生される。すな
わち、線路Ｃ０における第１のパルスおよび線路Ｃ １に
おける第２のパルスの両方は同じタイプの側縁、ここで
は立ち上がり縁タイプを有しているので、遅延線路は第
１のパルスおよび第２のパルスに対して同じ遅延度ΔＬ
を発生することになる。可変遅延線路３４の出力側に
は、図示されているように、線路３７に出力パルス列Ｄ
ＬＬ ＯＵＴが発生される。
こではデジタル制御される遅延線路３４を含んでいる。
可変の遅延線路３４は第１のパルスおよび第２のパルス
に応答しかつ出力側３７に相応の第１および第２の出力
パルスを発生する。受信機３３の出力側に現れる各パル
スの立ち上がり縁に応答して発生される立ち上がり前縁
を有しているパルスである、線路３７におけるこの種の
第１の出力パルスのそれぞれ１つは、上述した手法で線
路３８において可変遅延線路３４に供給される制御信号
に従って選択される時間遅延ΔＬの後に第１のパルスの
相応の１つに応答して発生される。線路３８における信
号は位相エラーである。同様の手法で、受信機３３の出
力側に現れる各パルスの後縁に応答して発生される立ち
上がり前縁を有しているパルスである、線路３７におけ
るこの種の第２の出力パルスのそれぞれ１つは、上述し
た手法で線路３８において可変遅延線路３４に供給され
る制御信号に従って選択される同じ時間遅延ΔＬの後に
第２のパルスの相応の１つに応答して発生される。すな
わち、線路Ｃ０における第１のパルスおよび線路Ｃ １に
おける第２のパルスの両方は同じタイプの側縁、ここで
は立ち上がり縁タイプを有しているので、遅延線路は第
１のパルスおよび第２のパルスに対して同じ遅延度ΔＬ
を発生することになる。可変遅延線路３４の出力側に
は、図示されているように、線路３７に出力パルス列Ｄ
ＬＬ ＯＵＴが発生される。
【００２１】ＤＬＬ３２は、線路３７におけるこの出力
パルス列ＤＬＬ ＯＵＴが供給される遅延回路網４０を
含んでいる。この遅延回路網４０は、ここではΔ１＋Δ
２に等しい時間遅延Δ４を発生する（図３のＧ））。Ｄ
ＬＬ３２には、位相比較器４２も設けられている。これ
は、第１のパルスおよび第２のパルスの１つ、ここでは
線路Ｃ０上の第１のパルスが供給される第１の入力側４
４と、ＡＮＤゲート４８を介して遅延回路網の出力側に
接続されている第２の入力側４６とを有していて、線路
３８に制御信号を発生する。始動モードの定常状態フェ
ーズにおいて、すなわち、線路３８上の制御信号が零に
駆動されたとき、線路３８上の制御信号はｎＴに等しい
時間遅延Δ３を選択して、可変の遅延線路３４が線路３
７に次のような出力パルス列ＤＬＬ ＯＵＴを発生する
ようにする（ここでｎは整数に等しい）。すなわちこの
出力パルス列は、受信機３３に供給される入力パルス列
ＳＹＳ ＣＬＫにおけるパルスのそれぞれ前縁および後
縁に時間的に一致している前縁および後縁を有してい
る。この時点でロック信号が発生されかつＤＬＬ３２は
この時間一致関係を維持する。
パルス列ＤＬＬ ＯＵＴが供給される遅延回路網４０を
含んでいる。この遅延回路網４０は、ここではΔ１＋Δ
２に等しい時間遅延Δ４を発生する（図３のＧ））。Ｄ
ＬＬ３２には、位相比較器４２も設けられている。これ
は、第１のパルスおよび第２のパルスの１つ、ここでは
線路Ｃ０上の第１のパルスが供給される第１の入力側４
４と、ＡＮＤゲート４８を介して遅延回路網の出力側に
接続されている第２の入力側４６とを有していて、線路
３８に制御信号を発生する。始動モードの定常状態フェ
ーズにおいて、すなわち、線路３８上の制御信号が零に
駆動されたとき、線路３８上の制御信号はｎＴに等しい
時間遅延Δ３を選択して、可変の遅延線路３４が線路３
７に次のような出力パルス列ＤＬＬ ＯＵＴを発生する
ようにする（ここでｎは整数に等しい）。すなわちこの
出力パルス列は、受信機３３に供給される入力パルス列
ＳＹＳ ＣＬＫにおけるパルスのそれぞれ前縁および後
縁に時間的に一致している前縁および後縁を有してい
る。この時点でロック信号が発生されかつＤＬＬ３２は
この時間一致関係を維持する。
【００２２】上述したように、論理回路網５０により、
位相比較器４２が線路ＬＯＣＫに、そこに供給されるΔ
１＋Δ２だけ遅延された出力パルス列ＤＬＬ ＯＵＴが
受信機３３に供給される入力パルス列ＳＹＳ ＣＬＫの
前縁および後縁と時間的に一致している前縁および後縁
を有しているという指示を出すまで、第１のパルスおよ
び第２のパルスの１つだけが、ここでは線路Ｃ０におけ
る第１のパルスだけが受信機３３から遅延線路３４に通
されるようにされる。ＤＬＬゲート４８には、線路３７
における出力パルス列が時間遅延された形で供給されか
つゲートパルス発生器５２によって発生され時間遅延さ
れたゲート化信号が供給される。ここでゲートパルス発
生器５２は、線路Ｃ１に接続されている反転されたセッ
ト入力側Ｓおよび線路Ｃ０に接続されている反転された
リセット入力側Ｒを有しているラッチである。ゲートパ
ルス発生器５２の出力側Ｑは固定の時間遅延線路５７を
介して（ここで遅延ΔＹを与えて、遅延されたパルスＱ
Ｄを発生する）ＡＮＤゲート４８の入力側に接続されて
いる。ゲートパルス発生器５２は第１のパルスおよび第
２のパルスの１つに応答してかつ線路Ｑにゲート化信号
を発生する。線路Ｑにおける信号は遅延部５７によって
遅延されて、図３のＩ）に示されているように遅延され
たゲートか信号ＱＤを発生する。この信号は第１のパル
スの期間に使用されて、出力パルス列がＡＮＤゲート４
８を通って位相比較器４２に達しかつ第２のパルスの期
間には出力パルス列がＡＮＤゲート４８を通って位相比
較器４２に達するのを禁止する。すなわち、線路Ｃ０上
のパルスだけがＳＹＳ ＣＬＫと位相比較されることを
保証するために、遅延線路３４からのフィードバックを
ゲート制御するためのＳＥＴ−ＲＥＳＥＴラッチ（すな
わちゲート発生器５２）が使用される。ゲートパルス発
生器５２は、線路Ｃ０上のパルスの立ち下がり縁による
ＲＥＳＥＴおよび線路Ｃ１上のパルスの立ち下がり縁に
よるＳＥＴである。
位相比較器４２が線路ＬＯＣＫに、そこに供給されるΔ
１＋Δ２だけ遅延された出力パルス列ＤＬＬ ＯＵＴが
受信機３３に供給される入力パルス列ＳＹＳ ＣＬＫの
前縁および後縁と時間的に一致している前縁および後縁
を有しているという指示を出すまで、第１のパルスおよ
び第２のパルスの１つだけが、ここでは線路Ｃ０におけ
る第１のパルスだけが受信機３３から遅延線路３４に通
されるようにされる。ＤＬＬゲート４８には、線路３７
における出力パルス列が時間遅延された形で供給されか
つゲートパルス発生器５２によって発生され時間遅延さ
れたゲート化信号が供給される。ここでゲートパルス発
生器５２は、線路Ｃ１に接続されている反転されたセッ
ト入力側Ｓおよび線路Ｃ０に接続されている反転された
リセット入力側Ｒを有しているラッチである。ゲートパ
ルス発生器５２の出力側Ｑは固定の時間遅延線路５７を
介して（ここで遅延ΔＹを与えて、遅延されたパルスＱ
Ｄを発生する）ＡＮＤゲート４８の入力側に接続されて
いる。ゲートパルス発生器５２は第１のパルスおよび第
２のパルスの１つに応答してかつ線路Ｑにゲート化信号
を発生する。線路Ｑにおける信号は遅延部５７によって
遅延されて、図３のＩ）に示されているように遅延され
たゲートか信号ＱＤを発生する。この信号は第１のパル
スの期間に使用されて、出力パルス列がＡＮＤゲート４
８を通って位相比較器４２に達しかつ第２のパルスの期
間には出力パルス列がＡＮＤゲート４８を通って位相比
較器４２に達するのを禁止する。すなわち、線路Ｃ０上
のパルスだけがＳＹＳ ＣＬＫと位相比較されることを
保証するために、遅延線路３４からのフィードバックを
ゲート制御するためのＳＥＴ−ＲＥＳＥＴラッチ（すな
わちゲート発生器５２）が使用される。ゲートパルス発
生器５２は、線路Ｃ０上のパルスの立ち下がり縁による
ＲＥＳＥＴおよび線路Ｃ１上のパルスの立ち下がり縁に
よるＳＥＴである。
【００２３】特許請求の範囲に記載の精神および範囲内
で別の実施例が可能である。例えば、ワンショットパル
ス発生器３６は立ち上がり前縁を有しているパルスを発
生するが、この種の発生器３６は立ち下がり前縁を有し
ているパルスを発生してもよい。更に、前縁時間一致基
準が使用されたが、後縁時間一致を使用してもよくかつ
このことは、第１のパルスも第２のパルスも同じタイプ
の側縁を有している（すなわち、立ち上がり縁かまたは
立ち下がり縁）限り等価である。すなわち、受信機出力
の前縁に応答して発生される第２のパルスを有する受信
機出力の後縁に応答して発生される第１のパルスは、第
１のパルスおよび第２のパルスが同じタイプの側縁を有
している限り（すなわち、両方との立ち上がりまたは両
方とも立ち下がり）図２の回路に等価である。更にま
た、時間一致が使用されていたが（すなわち、零位相差
はＳＹＳ ＣＬＫの前縁でありかつ出力パルスＤＬＬ
ＯＵＴの前縁である）、零ではない固定の位相差を使用
することもできる。
で別の実施例が可能である。例えば、ワンショットパル
ス発生器３６は立ち上がり前縁を有しているパルスを発
生するが、この種の発生器３６は立ち下がり前縁を有し
ているパルスを発生してもよい。更に、前縁時間一致基
準が使用されたが、後縁時間一致を使用してもよくかつ
このことは、第１のパルスも第２のパルスも同じタイプ
の側縁を有している（すなわち、立ち上がり縁かまたは
立ち下がり縁）限り等価である。すなわち、受信機出力
の前縁に応答して発生される第２のパルスを有する受信
機出力の後縁に応答して発生される第１のパルスは、第
１のパルスおよび第２のパルスが同じタイプの側縁を有
している限り（すなわち、両方との立ち上がりまたは両
方とも立ち下がり）図２の回路に等価である。更にま
た、時間一致が使用されていたが（すなわち、零位相差
はＳＹＳ ＣＬＫの前縁でありかつ出力パルスＤＬＬ
ＯＵＴの前縁である）、零ではない固定の位相差を使用
することもできる。
【図１】従来の技術の遅延ロックループを有している回
路のブロック線図である。
路のブロック線図である。
【図２】本発明の遅延ロックループを有している回路の
ブロック線図である。
ブロック線図である。
【図３】図２の回路において発生される各信号の時間経
過を示す波形図である。
過を示す波形図である。
３２ ＤＬＬ回路、 ３３ 受信機、 ３４ 可変の遅
延線路、 ３６ ワンショットパルス発生器、 ４０
遅延回路網、 ４２ 位相比較器、 ５０ 論理回路網
延線路、 ３６ ワンショットパルス発生器、 ４０
遅延回路網、 ４２ 位相比較器、 ５０ 論理回路網
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 アルバート エム チュー アメリカ合衆国 ヴァーモント エセック ス ブラステム ロード ６ (72)発明者 ジョン エイ フィフィールド アメリカ合衆国 ヴァーモント アンダー ヒル ポーカー ヒル ロード 197 (72)発明者 ジェイソン イー ロッテッラ アメリカ合衆国 ニューヨーク ウィザー ビー ピーオーボックス 192 (72)発明者 ジャン−マルク ドルトゥ ドイツ連邦共和国 ミュンヘン バーダー シュトラーセ 12
Claims (14)
- 【請求項１】 入力パルス列を受信するための受信機を
備え、該受信機の出力側に接続されている遅延ロックル
ープを備え、該遅延ロックループは、パルス発生器と、
論理回路網と、可変遅延線路とを有しており、前記パル
ス発生器は、前記受信機の出力側において発生された受
信した入力パルス列に応答して、受信した入力パルス列
の前縁に応答して第１のパルスを発生しかつ受信した入
力パルス列の後縁に応答して第２のパルスを発生し、第
１のパルスの前縁は第２のパルスの前縁と同じタイプの
側縁を有しており、前記論理回路網は、第１のパルスお
よび第２のパルスを論理結合して、同じタイプの側縁を
維持している第１のパルスの前縁を備えた第１および第
２のパルスを有している合成入力信号を発生し、前記可
変遅延線路には、前記合成入力信号が供給されて、該遅
延線路によって設定されている選択された時間遅延の
後、前記第１のパルス列および第２のパルス列両方を有
している合成出力パルス列を発生し、ここで遅延ロック
ループは、合成出力パルス列における第１のパルス列お
よび第２のパルス列に１つに応答して可変の遅延線路の
時間遅延度を選択して、入力パルス列と前以て決められ
た位相関係を有するような合成出力パルス列を発生する
回路。 - 【請求項２】 遅延ロックループは、前記出力パルス列
におけるパルスと受信した入力パルス列におけるパルス
との時間差に応答して前記可変遅延線路に対して制御信
号を発生するための位相比較器を含んでいる請求項１記
載の回路。 - 【請求項３】 遅延ロックループは、前記位相比較器
が、前記出力パルス列が前記入力パルス列の立ち上がり
および立ち下がり縁タイプ両方と時間的に一致した立ち
上がり縁タイプを有しているという指示を出すまで、前
記第１のパルスおよび第２のパルスの一方だけが前記受
信機から前記遅延線路に通るようにする論理回路網を含
んでいる請求項２記載の回路。 - 【請求項４】 前記位相比較器は前記出力パルス列にお
けるパルスが供給される第１の入力側と、受信した入力
パルス列におけるパルスが供給される第２の入力側とを
含んでおり、ここで遅延ロックループは、前記出力パル
ス列およびゲート化信号が供給されるゲートと、ゲート
パルス発生器とを含んでおり、該ゲートパルス発生器
は。前記第１のパルスおよび第２のパルスの１つに応答
して、第１のパルスの期間にゲート化信号を発生して、
出力パルス列がゲートを介して前記位相比較器に通るこ
とができるようにしかつ第２のパルスの期間に前記出力
パルス列がゲートを介して前記位相比較器に通ることを
禁止する請求項３記載の回路。 - 【請求項５】 前記位相比較器は前記出力パルス列にお
けるパルスが供給される第１の入力側と、受信した入力
パルス列におけるパルスが供給される第２の入力側とを
含んでおり、ここで遅延ロックループは、前記出力パル
ス列およびゲート化信号が供給されるゲートと、ゲート
パルス発生器とを含んでおり、該ゲートパルス発生器
は。前記第１のパルスおよび第２のパルスの１つに応答
して、第１のパルスの期間にゲート化信号を発生して、
出力パルス列がゲートを介して前記位相比較器に通るこ
とができるようにしかつ第２のパルスの期間に前記出力
パルス列がゲートを介して前記位相比較器に通ることを
禁止する請求項２記載の回路。 - 【請求項６】 入力パルス列を受信するための受信機を
備え、該受信機の出力側に接続されているパルス発生回
路を備え、該パルス発生回路は、前記入力パルス列にお
けるパルスのそれぞれ１つの前縁に応答して第１のパル
スを発生しかつ入力パルス列におけるパルスのそれぞれ
１つの後縁に応答して第２のパルスを発生し、第１のパ
ルスおよび第２のパルスは同じタイプの側縁を有してお
り、前記第１のパルスおよび第２のパルスに応答して相
応する第１の出力パルスおよび相応する第２の出力パル
スを発生する可変遅延線路を備え、このような第１の出
力パルスおよび第２の出力パルスのそれぞれ１つは、該
遅延線路に供給される制御信号に従って選択された時間
遅延の後、前記第１のパルスおよび第２のパルスに応答
して発生されるのであり、前記第１のパルスおよび第２
のパルスの１つが供給される第１の入力側と、前記前記
第１の出力パルスおよび第２の出力パルスの相応する１
つが供給される第２の入力側とを有している位相比較器
を備え、該位相比較器は、前記入力パルス列におけるパ
ルスの前縁と時間的に一致している前縁を持った出力パ
ルスが発生されるように前記可変遅延線路に対する時間
遅延を選択するような制御信号を発生する回路。 - 【請求項７】 前記位相比較器が出力パルス列が入力パ
ルス列の前縁と時間的に一致する前縁を有しているとい
う指示を出すまで、前記第１のパルスおよび第２のパル
スの一方だけが前記受信機から前記遅延線路に通るよう
にする論理回路網が含まれている請求項６記載の回路。 - 【請求項８】 前記位相比較器は、前記出力パルス列に
おけるパルスが供給される第１の入力側および受信した
入力パルス列におけるパルスが供給される第２の入力側
を含んでおり、かつ前記出力パルス列およびゲート化信
号が供給されるゲートが設けられており、前記第１のパ
ルスおよび第２のパルスの１つに応答して、第１のパル
スの期間にゲート化信号を発生して、前記出力パルス列
がゲートを介して前記位相比較器に通ることができかつ
第２のパルスの期間に前記出力パルス列がゲートを介し
て前記位相比較器に通ることを禁止するゲートパルス発
生器が設けられている請求項７記載の回路。 - 【請求項９】 前記位相比較器は、前記出力パルス列に
おけるパルスが供給される第１の入力側および受信した
入力パルス列におけるパルスが供給される第２の入力側
を含んでおり、かつ前記出力パルス列およびゲート化信
号が供給されるゲートが設けられており、前記第１のパ
ルスおよび第２のパルスの１つに応答して、第１のパル
スの期間にゲート化信号を発生して、前記出力パルス列
がゲートを介して前記位相比較器に通ることができかつ
第２のパルスの期間に前記出力パルス列がゲートを介し
て前記位相比較器に通ることを禁止するゲートパルス発
生器が設けられている請求項６記載の回路。 - 【請求項１０】 周期Ｔを有するような入力パルス列を
受信するための受信機を備え、該受信機は、該入力パル
ス列におけるパルスに対して第１の時間遅延Δ１を発生
し、該受信機の出力側に接続されているパルス発生回路
を備え、該パルス発生回路は、入力パルス列におけるパ
ルスのそれぞれ１つの前縁に応答して第１のパルスを発
生しかつ入力パルス列におけるパルスのそれぞれ１つの
後縁に応答して第２のパルスを発生し、該第１のパルス
および第２のパルスの前縁は同じタイプの側縁を有して
おり、このようなパルス発生回路は、入力パルス列にお
けるパルスの前縁後第２の時間遅延Δ２を有する第１の
パルスおよび第２のパルスを発生し、前記第１のパルス
および第２のパルスを論理結合して、同じ側縁タイプを
維持しつつ前記第１のパルスの前縁を有する第１のパル
スおよび第２のパルスを有している合成入力信号にする
論理回路網を備え、ここでの論理回路網は前記第１のパ
ルスおよび第２のパルスに対して第３の時間遅延Δ３を
発生するものであり、前記第１のパルスおよび第２のパ
ルスに応答して相応の第１および第２の出力パルスを発
生する可変遅延線路を備え、該第１および第２の出力パ
ルスのそれぞれ１つは、該可変遅延線路に供給される制
御信号に従って選択される時間遅延ΔＬ後に、前記第１
および第２のパルスの相応する１つに応答して発生され
るものであり、出力パルス列が供給されてΔ１＋Δ２に
関連した第４の時間遅延Δ４を発生する遅延回路網を備
え、前記第１のパルスおよび第２のパルスの１つが供給
される第１の入力側と、前記遅延回路網の出力側に接続
されている第２の入力側とを有している位相比較器を備
え、該位相比較器は、ｎＴ−（Δ１＋Δ２＋Δ３）に等
しい時間遅延ΔＬを選択する制御信号を発生し、ここで
ｎは整数であり、前記入力パルス列におけるパルスの前
縁に時間的に一致している前縁を有している出力パルス
が発生されるようにする回路。 - 【請求項１１】 前記位相比較器は、前記出力パルス列
におけるパルスが供給される第１の入力側および受信し
た入力パルス列におけるパルスが供給される第２の入力
側を含んでおり、かつ前記出力パルス列およびゲート化
信号が供給されるゲートが設けられており、前記第１の
パルスおよび第２のパルスの１つに応答して、第１のパ
ルスの期間にゲート化信号を発生して、前記出力パルス
列がゲートを介して前記位相比較器に通ることができか
つ第２のパルスの期間に前記出力パルス列がゲートを介
して前記位相比較器に通ることを禁止するゲートパルス
発生器が設けられている請求項１０記載の回路。 - 【請求項１２】 入力パルス列と前以て決められた位相
関係を有している出力パルス列を発生する方法であっ
て、入力パルス列が受信機を通るようにし、受信した入
力パルス列のそれぞれの前縁に応答して第１のパルスを
発生しかつ受信した入力パルス列のそれぞれの後縁に応
答して第２のパルスを発生し、該第１のパルスおよび第
２のパルスのそれぞれ１つは同じ側縁タイプを有する前
縁を有しており、前記第１のパルスおよび第２のパルス
を遅延線路に供給して出力パルスが発生されるようにす
る方法。 - 【請求項１３】 前記発生ステップには、前記出力パル
ス列におけるパルスと前記受信した入力パルス列におけ
るパルスとの時間差に応答して前記可変遅延線路に対す
る制御信号を発生することが含まれている請求項１２記
載の方法。 - 【請求項１４】 前記発生ステップは、前記出力パルス
列が前記入力パルス列の前縁と時間的に一致している前
縁を有しているという指示が行われるまで、前記第１の
パルスおよび第２のパルスの一方だけが前記受信機から
前記遅延線路に通ることができるようにすることを有し
ている請求項１３記載の方法。
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