JP2000242344A - 電圧変動補正回路 - Google Patents
電圧変動補正回路Info
- Publication number
- JP2000242344A JP2000242344A JP11047601A JP4760199A JP2000242344A JP 2000242344 A JP2000242344 A JP 2000242344A JP 11047601 A JP11047601 A JP 11047601A JP 4760199 A JP4760199 A JP 4760199A JP 2000242344 A JP2000242344 A JP 2000242344A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- transistor
- capacitor
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 電圧供給回路の出力容量を越えて負荷が変動
したときに、その変動分の電流を供給することによっ
て、出力電圧を一定の値に補正する電圧変動補正回路を
提供する。 【解決手段】 負荷回路４ａの負荷電流が増加して出力
端子３の電圧が低下すると、この電圧低下はキャパシタ
１３ａを介してＰＭＯＳ１１ａのゲートに伝達される。
これにより、ＰＭＯＳ１１ａがオン状態となって電源電
圧ＶＤＤから出力端子３に負荷電流の増加分が流れ、こ
の出力端子３の電圧変動が抑制される。
したときに、その変動分の電流を供給することによっ
て、出力電圧を一定の値に補正する電圧変動補正回路を
提供する。 【解決手段】 負荷回路４ａの負荷電流が増加して出力
端子３の電圧が低下すると、この電圧低下はキャパシタ
１３ａを介してＰＭＯＳ１１ａのゲートに伝達される。
これにより、ＰＭＯＳ１１ａがオン状態となって電源電
圧ＶＤＤから出力端子３に負荷電流の増加分が流れ、こ
の出力端子３の電圧変動が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体集積
回路等に組み込まれ、外部から与えられる基準電圧を内
部回路に供給するときに、負荷の変動による供給電圧の
変動を補正するための電圧変動補正回路に関するもので
ある。
回路等に組み込まれ、外部から与えられる基準電圧を内
部回路に供給するときに、負荷の変動による供給電圧の
変動を補正するための電圧変動補正回路に関するもので
ある。
【０００２】
【従来の技術】図２は、従来の半導体集積回路に用いら
れる基準電圧供給回路を示す回路図である。この基準電
圧供給回路は、外部から基準電圧Ｖｒｅｆが与えられる
入力端子１を有しており、この入力端子１には、ボルテ
ージフォロワを構成する演算増幅器２が接続されてい
る。即ち、演算増幅器２の非反転入力端子が入力端子１
に接続され、反転入力端子にはこの演算増幅器２の出力
側が接続されている。演算増幅器２の出力側は出力端子
３に接続され、この出力端子３と、接地電圧ＧＮＤ及び
電源電圧ＶＤＤとの間には、ぞれぞれ負荷回路４ａ，４
ｂが接続されている。これにより、入力端子１に与えら
れる基準電圧Ｖｒｅｆからの電力を必要とせず、演算増
幅器２の出力側から負荷回路４ａ，４ｂに基準電圧Ｖｒ
ｅｆと同じ電圧の電源を供給することができるようにな
っている。
れる基準電圧供給回路を示す回路図である。この基準電
圧供給回路は、外部から基準電圧Ｖｒｅｆが与えられる
入力端子１を有しており、この入力端子１には、ボルテ
ージフォロワを構成する演算増幅器２が接続されてい
る。即ち、演算増幅器２の非反転入力端子が入力端子１
に接続され、反転入力端子にはこの演算増幅器２の出力
側が接続されている。演算増幅器２の出力側は出力端子
３に接続され、この出力端子３と、接地電圧ＧＮＤ及び
電源電圧ＶＤＤとの間には、ぞれぞれ負荷回路４ａ，４
ｂが接続されている。これにより、入力端子１に与えら
れる基準電圧Ｖｒｅｆからの電力を必要とせず、演算増
幅器２の出力側から負荷回路４ａ，４ｂに基準電圧Ｖｒ
ｅｆと同じ電圧の電源を供給することができるようにな
っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
基準電圧供給回路では、次のような課題があった。負荷
回路４ａ，４ｂの負荷変動に対して出力端子３の電圧を
一定に保つためには、演算増幅器２の出力容量を大きく
設定しなければならない。一方、出力容量を大きくする
と、演算増幅器２において常時必要以上の電力を消費す
ることになり、省電力化が困難となっていた。本発明
は、前記従来技術が持っていた課題を解決し、電圧供給
回路の出力容量を越えて負荷が変動したときに、その変
動分の電流を供給することによって、出力電圧を一定の
値に補正する電圧変動補正回路を提供するものである。
基準電圧供給回路では、次のような課題があった。負荷
回路４ａ，４ｂの負荷変動に対して出力端子３の電圧を
一定に保つためには、演算増幅器２の出力容量を大きく
設定しなければならない。一方、出力容量を大きくする
と、演算増幅器２において常時必要以上の電力を消費す
ることになり、省電力化が困難となっていた。本発明
は、前記従来技術が持っていた課題を解決し、電圧供給
回路の出力容量を越えて負荷が変動したときに、その変
動分の電流を供給することによって、出力電圧を一定の
値に補正する電圧変動補正回路を提供するものである。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、出力ノードに接続され
た負荷回路に、第１及び第２の電源電圧間の一定電圧を
供給する電圧供給回路における出力電圧の変動を補正す
るための電圧変動補正回路を次のように構成している。
即ち、この電圧変動補正回路は、第１の電極が前記第２
の電源電圧に、第２の電極が前記出力ノードにそれぞれ
接続され、制御電極に与えられる電圧によって該第１及
び第２の電極間の導通状態が制御されるトランジスタ
と、前記トランジスタの制御電極と前記出力ノードとの
間に接続され、該出力ノードの電圧変動を該制御電極に
伝達することによって該出力ノードの電圧変動を抑制す
るように該トランジスタの導通状態を制御するためのキ
ャパシタと、前記第２の電源電圧と前記トランジスタの
制御電極との間に接続され、該制御電極に接続された前
記キャパシタを充電して該制御電極の電圧を所定の時定
数で該第２の電源電圧に戻すための抵抗とを備えてい
る。
に、本発明の内の第１の発明は、出力ノードに接続され
た負荷回路に、第１及び第２の電源電圧間の一定電圧を
供給する電圧供給回路における出力電圧の変動を補正す
るための電圧変動補正回路を次のように構成している。
即ち、この電圧変動補正回路は、第１の電極が前記第２
の電源電圧に、第２の電極が前記出力ノードにそれぞれ
接続され、制御電極に与えられる電圧によって該第１及
び第２の電極間の導通状態が制御されるトランジスタ
と、前記トランジスタの制御電極と前記出力ノードとの
間に接続され、該出力ノードの電圧変動を該制御電極に
伝達することによって該出力ノードの電圧変動を抑制す
るように該トランジスタの導通状態を制御するためのキ
ャパシタと、前記第２の電源電圧と前記トランジスタの
制御電極との間に接続され、該制御電極に接続された前
記キャパシタを充電して該制御電極の電圧を所定の時定
数で該第２の電源電圧に戻すための抵抗とを備えてい
る。
【０００５】第１の発明によれば、以上のように電圧変
動補正回路を構成したので、次のような作用が行われ
る。電圧供給回路の出力ノードに接続された負荷回路の
変動によって出力ノードの電圧が変動すると、この出力
ノードに接続されたキャパシタを介してその電圧変動が
トランジスタの制御電極に伝達される。これにより、ト
ランジスタの導通状態が制御され、第２の電源電圧から
出力ノードに対して電流が供給されて、この出力ノード
の電圧変動が抑制される。一方、第２の電源電圧から抵
抗を介して所定の時定数でキャパシタが充電され、トラ
ンジスタの制御電極の電圧は第２の電源電圧に戻され
る。これにより、トランジスタを介して出力ノードに供
給されていた電流は停止する。
動補正回路を構成したので、次のような作用が行われ
る。電圧供給回路の出力ノードに接続された負荷回路の
変動によって出力ノードの電圧が変動すると、この出力
ノードに接続されたキャパシタを介してその電圧変動が
トランジスタの制御電極に伝達される。これにより、ト
ランジスタの導通状態が制御され、第２の電源電圧から
出力ノードに対して電流が供給されて、この出力ノード
の電圧変動が抑制される。一方、第２の電源電圧から抵
抗を介して所定の時定数でキャパシタが充電され、トラ
ンジスタの制御電極の電圧は第２の電源電圧に戻され
る。これにより、トランジスタを介して出力ノードに供
給されていた電流は停止する。
【０００６】第２の発明では、第１の発明の電圧変動補
正回路におけるキャパシタに直列に、かつ前記第２の電
源電圧と前記出力ノードの電圧に対して順方向に接続さ
れたダイオードを設けている。第２の発明によれば、次
のような作用が行われる。トランジスタを介して第２の
電源電圧から出力ノードに対して電流が供給されるとと
もに、この第２の電源電圧から抵抗を介して所定の時定
数でキャパシタが充電されている間に、出力ノードにパ
ルス状の雑音が生じた場合、雑音成分はこのキャパシタ
に直列に接続されたダイオードで阻止され、キャパシタ
は所定の時定数で充電される。
正回路におけるキャパシタに直列に、かつ前記第２の電
源電圧と前記出力ノードの電圧に対して順方向に接続さ
れたダイオードを設けている。第２の発明によれば、次
のような作用が行われる。トランジスタを介して第２の
電源電圧から出力ノードに対して電流が供給されるとと
もに、この第２の電源電圧から抵抗を介して所定の時定
数でキャパシタが充電されている間に、出力ノードにパ
ルス状の雑音が生じた場合、雑音成分はこのキャパシタ
に直列に接続されたダイオードで阻止され、キャパシタ
は所定の時定数で充電される。
【０００７】第３の発明では、第１または第２の発明の
電圧変動補正回路におけるキャパシタに直列に、該キャ
パシタの接続を制御するためのスイッチ用のトランジス
タを設けている。第３の発明によれば、次のような作用
が行われる。スイッチ用のトランジスタがオン状態に制
御されると、出力ノードと制御用のトランジスタの制御
電極との間にキャパシタが接続されて電圧変動補正回路
が作動する。また、スイッチ用のトランジスタがオフ状
態に制御されると、出力ノードと制御用のトランジスタ
の制御電極との間が切断され、電圧変動補正回路は作動
しない。
電圧変動補正回路におけるキャパシタに直列に、該キャ
パシタの接続を制御するためのスイッチ用のトランジス
タを設けている。第３の発明によれば、次のような作用
が行われる。スイッチ用のトランジスタがオン状態に制
御されると、出力ノードと制御用のトランジスタの制御
電極との間にキャパシタが接続されて電圧変動補正回路
が作動する。また、スイッチ用のトランジスタがオフ状
態に制御されると、出力ノードと制御用のトランジスタ
の制御電極との間が切断され、電圧変動補正回路は作動
しない。
【０００８】第４の発明は、非反転入力端子及び反転入
力端子を有する差動増幅部の出力信号で導通状態が制御
される動作トランジスタと、前記動作トランジスタに直
列に接続され該動作トランジスタに流れる電流で生じる
電圧降下を出力電圧として出力端子に出力する負荷トラ
ンジスタとを備え、前記出力端子を前記反転入力端子に
接続することによって前記非反転入力端子に印加される
入力電圧に等しい前記出力電圧を供給する電圧供給回路
における該出力電圧の変動を補正するための電圧変動補
正回路を次のように構成している。即ち、この電圧変動
補正回路は、陽極が前記負荷トランジスタのゲート側
に、陰極が前記出力端子側になるように接続されたダイ
オードと、前記負荷トランジスタのゲートと前記出力端
子との間に、前記ダイオードに直列に接続されたキャパ
シタとを備えている。
力端子を有する差動増幅部の出力信号で導通状態が制御
される動作トランジスタと、前記動作トランジスタに直
列に接続され該動作トランジスタに流れる電流で生じる
電圧降下を出力電圧として出力端子に出力する負荷トラ
ンジスタとを備え、前記出力端子を前記反転入力端子に
接続することによって前記非反転入力端子に印加される
入力電圧に等しい前記出力電圧を供給する電圧供給回路
における該出力電圧の変動を補正するための電圧変動補
正回路を次のように構成している。即ち、この電圧変動
補正回路は、陽極が前記負荷トランジスタのゲート側
に、陰極が前記出力端子側になるように接続されたダイ
オードと、前記負荷トランジスタのゲートと前記出力端
子との間に、前記ダイオードに直列に接続されたキャパ
シタとを備えている。
【０００９】第４の発明によれば、次のような作用が行
われる。電圧供給回路の出力電圧が変動すると、直列に
接続されたダイオードとキャパシタを介して、その出力
端子から負荷トランジスタのゲートに出力電圧の変動が
伝達される。これにより、負荷トランジスタの導通状態
が制御され、出力電圧の変動に対する負荷電流が供給さ
れて、出力端子の電圧変動が抑制される。
われる。電圧供給回路の出力電圧が変動すると、直列に
接続されたダイオードとキャパシタを介して、その出力
端子から負荷トランジスタのゲートに出力電圧の変動が
伝達される。これにより、負荷トランジスタの導通状態
が制御され、出力電圧の変動に対する負荷電流が供給さ
れて、出力端子の電圧変動が抑制される。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す基準電圧供給回
路の回路図であり、図２中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、出力
端子３と接地電圧ＧＮＤとの間に接続された負荷回路４
ａに基準電圧Ｖｒｅｆを供給するものであり、図２の従
来の基準電圧供給回路と同様に、外部から基準電圧Ｖｒ
ｅｆが与えられる入力端子１を有している。入力端子１
には、演算増幅器２の非反転入力端子が接続されてい
る。演算増幅器２の反転入力端子にはこの演算増幅器２
の出力側が接続され、ボルテージフォロワが構成されて
いる。演算増幅器２の出力側は出力端子３に接続され、
この出力端子３と接地電圧ＧＮＤとの間に、負荷回路４
ａが接続されている。
路の回路図であり、図２中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、出力
端子３と接地電圧ＧＮＤとの間に接続された負荷回路４
ａに基準電圧Ｖｒｅｆを供給するものであり、図２の従
来の基準電圧供給回路と同様に、外部から基準電圧Ｖｒ
ｅｆが与えられる入力端子１を有している。入力端子１
には、演算増幅器２の非反転入力端子が接続されてい
る。演算増幅器２の反転入力端子にはこの演算増幅器２
の出力側が接続され、ボルテージフォロワが構成されて
いる。演算増幅器２の出力側は出力端子３に接続され、
この出力端子３と接地電圧ＧＮＤとの間に、負荷回路４
ａが接続されている。
【００１１】更に、この基準電圧供給回路の電源電圧Ｖ
ＤＤと出力端子３との間には、ＰチャネルＭＯＳトラン
ジスタ（以下、「ＰＭＯＳ」という）１１ａ、抵抗１２
ａ、及びキャパシタ１３ａで構成された電圧変動補正回
路１０ａが設けられている。電圧変動補正回路１０ａに
おいて、ＰＭＯＳ１１ａのソースは電源電圧ＶＤＤに、
ドレインが出力端子３にそれぞれ接続されている。ま
た、ＰＭＯＳ１１ａのゲートと電源電圧ＶＤＤ及び出力
端子３との間には、抵抗１２ａ及びキャパシタ１３ａが
それぞれ接続されている。
ＤＤと出力端子３との間には、ＰチャネルＭＯＳトラン
ジスタ（以下、「ＰＭＯＳ」という）１１ａ、抵抗１２
ａ、及びキャパシタ１３ａで構成された電圧変動補正回
路１０ａが設けられている。電圧変動補正回路１０ａに
おいて、ＰＭＯＳ１１ａのソースは電源電圧ＶＤＤに、
ドレインが出力端子３にそれぞれ接続されている。ま
た、ＰＭＯＳ１１ａのゲートと電源電圧ＶＤＤ及び出力
端子３との間には、抵抗１２ａ及びキャパシタ１３ａが
それぞれ接続されている。
【００１２】次に動作を説明する。負荷回路４ａの負荷
電流が変動せずに一定の値を保っている場合、入力端子
１に与えられた基準電圧Ｖｒｅｆは、ボルテージフォロ
アを構成する演算増幅器２により電力増幅され、この基
準電圧Ｖｒｅｆと同じ電圧が出力端子３に出力される。
そして、演算増幅器２から出力端子３を介して負荷回路
４ａに負荷電流が供給される。また、電圧変動補正回路
１０ａのＰＭＯＳ１１ａのゲートには、抵抗１２ａを介
して電源電圧ＶＤＤが与えられ、このＰＭＯＳ１１ａは
オフ状態となる。一方、キャパシタ１３ａは電源電圧Ｖ
ＤＤから抵抗１２ａを介して充電され、端子間電圧はＶ
ＤＤ−Ｖｒｅｆとなる。
電流が変動せずに一定の値を保っている場合、入力端子
１に与えられた基準電圧Ｖｒｅｆは、ボルテージフォロ
アを構成する演算増幅器２により電力増幅され、この基
準電圧Ｖｒｅｆと同じ電圧が出力端子３に出力される。
そして、演算増幅器２から出力端子３を介して負荷回路
４ａに負荷電流が供給される。また、電圧変動補正回路
１０ａのＰＭＯＳ１１ａのゲートには、抵抗１２ａを介
して電源電圧ＶＤＤが与えられ、このＰＭＯＳ１１ａは
オフ状態となる。一方、キャパシタ１３ａは電源電圧Ｖ
ＤＤから抵抗１２ａを介して充電され、端子間電圧はＶ
ＤＤ−Ｖｒｅｆとなる。
【００１３】ここで、負荷回路４ａの負荷電流が急激に
増加すると、演算増幅器２の出力電圧は、内部インピー
ダンスのため直ちに入力端子１の基準電圧Ｖｒｅｆに追
随することができない。このため、出力端子３の電圧は
低下する。この時、キャパシタ１３ａの端子間電圧は直
ちには変化しないので、出力端子３の電圧の低下に伴
い、ＰＭＯＳ１１ａのゲート電圧が低下する。ゲート電
圧の低下により、ＰＭＯＳ１１ａはオン状態となり、電
源電圧ＶＤＤからこのＰＭＯＳ１１ａを介して、負荷回
路４ａに負荷電流の一部が供給される。これにより、出
力端子３の電圧は基準電圧Ｖｒｅｆまで上昇する。ま
た、キャパシタ１３ａは、抵抗１２ａを介して充電さ
れ、ＰＭＯＳ１１ａのゲート電圧は所定の時定数で上昇
する。出力端子３の電圧が基準電圧Ｖｒｅｆに戻ると、
ＰＭＯＳ１１ａはオフ状態となり、元の状態に復旧す
る。これとは逆に、負荷回路４ａの負荷電流が急激に減
少した場合には、演算増幅器２の内部インピーダンスの
影響はほとんどなく、出力端子３の電圧の変化はほとん
ど生じない。
増加すると、演算増幅器２の出力電圧は、内部インピー
ダンスのため直ちに入力端子１の基準電圧Ｖｒｅｆに追
随することができない。このため、出力端子３の電圧は
低下する。この時、キャパシタ１３ａの端子間電圧は直
ちには変化しないので、出力端子３の電圧の低下に伴
い、ＰＭＯＳ１１ａのゲート電圧が低下する。ゲート電
圧の低下により、ＰＭＯＳ１１ａはオン状態となり、電
源電圧ＶＤＤからこのＰＭＯＳ１１ａを介して、負荷回
路４ａに負荷電流の一部が供給される。これにより、出
力端子３の電圧は基準電圧Ｖｒｅｆまで上昇する。ま
た、キャパシタ１３ａは、抵抗１２ａを介して充電さ
れ、ＰＭＯＳ１１ａのゲート電圧は所定の時定数で上昇
する。出力端子３の電圧が基準電圧Ｖｒｅｆに戻ると、
ＰＭＯＳ１１ａはオフ状態となり、元の状態に復旧す
る。これとは逆に、負荷回路４ａの負荷電流が急激に減
少した場合には、演算増幅器２の内部インピーダンスの
影響はほとんどなく、出力端子３の電圧の変化はほとん
ど生じない。
【００１４】以上のように、この第１の実施形態の基準
電圧供給回路は、出力端子３と接地電圧ＧＮＤの間に接
続された負荷回路４ａに対して、負荷変動による短時間
の負荷電流の増加分を供給するための電圧変動補正回路
１０ａを有しているので、演算増幅器２の出力容量を必
要以上に大きく設定せずに、出力端子３の電圧変動を抑
制することができる。これにより、常時必要以上の電力
を消費することがなく、省電力化ができるという利点が
ある。
電圧供給回路は、出力端子３と接地電圧ＧＮＤの間に接
続された負荷回路４ａに対して、負荷変動による短時間
の負荷電流の増加分を供給するための電圧変動補正回路
１０ａを有しているので、演算増幅器２の出力容量を必
要以上に大きく設定せずに、出力端子３の電圧変動を抑
制することができる。これにより、常時必要以上の電力
を消費することがなく、省電力化ができるという利点が
ある。
【００１５】第２の実施形態 図３は、本発明の第２の実施形態を示す基準電圧供給回
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、電源
電圧ＶＤＤと出力端子３との間に接続された負荷回路４
ｂに基準電圧Ｖｒｅｆを供給するものであり、図１の基
準電圧供給回路における電圧変動補正回路１０ａに代え
て、出力端子３と接地電圧ＧＮＤとの間に、電圧変動補
正回路１０ｂを設けている。電圧変動補正回路１０ｂ
は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯ
Ｓ」という）１１ｂ、抵抗１２ｂ、及びキャパシタ１３
ｂで構成されている。電圧変動補正回路１０ｂにおい
て、ＮＭＯＳ１１ｂのソースは接地電圧ＧＮＤに、ドレ
インが出力端子３にそれぞれ接続されている。また、Ｎ
ＭＯＳ１１ｂのゲートと接地電圧ＧＮＤ及び出力端子３
との間には、抵抗１２ｂ及びキャパシタ１３ｂがそれぞ
れ接続されている。
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、電源
電圧ＶＤＤと出力端子３との間に接続された負荷回路４
ｂに基準電圧Ｖｒｅｆを供給するものであり、図１の基
準電圧供給回路における電圧変動補正回路１０ａに代え
て、出力端子３と接地電圧ＧＮＤとの間に、電圧変動補
正回路１０ｂを設けている。電圧変動補正回路１０ｂ
は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯ
Ｓ」という）１１ｂ、抵抗１２ｂ、及びキャパシタ１３
ｂで構成されている。電圧変動補正回路１０ｂにおい
て、ＮＭＯＳ１１ｂのソースは接地電圧ＧＮＤに、ドレ
インが出力端子３にそれぞれ接続されている。また、Ｎ
ＭＯＳ１１ｂのゲートと接地電圧ＧＮＤ及び出力端子３
との間には、抵抗１２ｂ及びキャパシタ１３ｂがそれぞ
れ接続されている。
【００１６】次に動作を説明する。負荷回路４ｂの負荷
電流が変動せずに一定の値を保っている場合、入力端子
１に与えられた基準電圧Ｖｒｅｆは、ボルテージフォロ
アを構成する演算増幅器２により電力増幅され、この基
準電圧Ｖｒｅｆと同じ電圧が出力端子３に出力される。
そして、演算増幅器２から出力端子３を介して負荷回路
４ｂに負荷電流が供給される。また、電圧変動補正回路
１０ｂのＮＭＯＳ１１ｂのゲートには、抵抗１２ｂを介
して接地電圧ＧＮＤが与えられ、このＮＭＯＳ１１ｂは
オフ状態となる。一方、キャパシタ１３ｂの端子間電圧
はＶｒｅｆとなる。
電流が変動せずに一定の値を保っている場合、入力端子
１に与えられた基準電圧Ｖｒｅｆは、ボルテージフォロ
アを構成する演算増幅器２により電力増幅され、この基
準電圧Ｖｒｅｆと同じ電圧が出力端子３に出力される。
そして、演算増幅器２から出力端子３を介して負荷回路
４ｂに負荷電流が供給される。また、電圧変動補正回路
１０ｂのＮＭＯＳ１１ｂのゲートには、抵抗１２ｂを介
して接地電圧ＧＮＤが与えられ、このＮＭＯＳ１１ｂは
オフ状態となる。一方、キャパシタ１３ｂの端子間電圧
はＶｒｅｆとなる。
【００１７】ここで、負荷回路４ｂの負荷電流が急激に
増加すると、演算増幅器２の出力電圧は、内部インピー
ダンスのため直ちに入力端子１の基準電圧Ｖｒｅｆに追
随することができない。このため、出力端子３の電圧は
上昇する。この時、キャパシタ１３ｂの端子間電圧は直
ちには変化しないので、出力端子３の電圧の上昇に伴
い、ＮＭＯＳ１１ｂのゲート電圧が上昇する。ゲート電
圧の上昇によってＮＭＯＳ１１ｂはオン状態となり、負
荷回路４ｂの負荷電流の一部は、このＮＭＯＳ１１ｂを
介して、接地電圧ＧＮＤへ流れる。これにより、出力端
子３の電圧は基準電圧Ｖｒｅｆまで低下する。また、キ
ャパシタ１３ｂは、抵抗１２ｂを介して放電され、ＮＭ
ＯＳ１１ｂのゲート電圧は所定の時定数で低下する。
増加すると、演算増幅器２の出力電圧は、内部インピー
ダンスのため直ちに入力端子１の基準電圧Ｖｒｅｆに追
随することができない。このため、出力端子３の電圧は
上昇する。この時、キャパシタ１３ｂの端子間電圧は直
ちには変化しないので、出力端子３の電圧の上昇に伴
い、ＮＭＯＳ１１ｂのゲート電圧が上昇する。ゲート電
圧の上昇によってＮＭＯＳ１１ｂはオン状態となり、負
荷回路４ｂの負荷電流の一部は、このＮＭＯＳ１１ｂを
介して、接地電圧ＧＮＤへ流れる。これにより、出力端
子３の電圧は基準電圧Ｖｒｅｆまで低下する。また、キ
ャパシタ１３ｂは、抵抗１２ｂを介して放電され、ＮＭ
ＯＳ１１ｂのゲート電圧は所定の時定数で低下する。
【００１８】出力端子３の電圧が基準電圧Ｖｒｅｆに戻
ると、ＮＭＯＳ１１ｂはオフ状態となり、元の状態に復
旧する。これとは逆に、負荷回路４ｂの負荷電流が急激
に減少した場合には、演算増幅器２の内部インピーダン
スの影響はほとんどなく、出力端子３の電圧の変化はほ
とんど生じない。
ると、ＮＭＯＳ１１ｂはオフ状態となり、元の状態に復
旧する。これとは逆に、負荷回路４ｂの負荷電流が急激
に減少した場合には、演算増幅器２の内部インピーダン
スの影響はほとんどなく、出力端子３の電圧の変化はほ
とんど生じない。
【００１９】以上のように、この第２の実施形態の基準
電圧供給回路は、出力端子３と電源電圧ＶＤＤの間に接
続された負荷回路４ｂに対して、負荷変動による短時間
の負荷電流の増加分を供給するための電圧変動補正回路
１０ｂを有しているので、第１の実施形態と同様の利点
がある。
電圧供給回路は、出力端子３と電源電圧ＶＤＤの間に接
続された負荷回路４ｂに対して、負荷変動による短時間
の負荷電流の増加分を供給するための電圧変動補正回路
１０ｂを有しているので、第１の実施形態と同様の利点
がある。
【００２０】第３の実施形態 図４は、本発明の第３の実施形態を示す基準電圧供給回
路の回路図であり、図１及び図３中の要素と共通の要素
には共通の符号が付されている。この基準電圧供給回路
は、電源電圧ＶＤＤと出力端子３との間に接続された負
荷回路４ａ、及び出力端子３と接地電圧ＧＮＤとの間に
接続された負荷回路４ｂに、それぞれ基準電圧Ｖｒｅｆ
を供給するものである。
路の回路図であり、図１及び図３中の要素と共通の要素
には共通の符号が付されている。この基準電圧供給回路
は、電源電圧ＶＤＤと出力端子３との間に接続された負
荷回路４ａ、及び出力端子３と接地電圧ＧＮＤとの間に
接続された負荷回路４ｂに、それぞれ基準電圧Ｖｒｅｆ
を供給するものである。
【００２１】この基準電圧供給回路では、電源電圧ＶＤ
Ｄと出力端子３との間に、図１と同様の電圧変動補正回
路１０ａを設けるとともに、この出力端子３と接地電圧
ＧＮＤとの間に、図３と同様の電圧変動補正回路１０ｂ
を設けている。各電圧変動補正回路１０ａ，１０ｂの動
作は、第１及び第２の実施形態で説明したとおりであ
り、それぞれ負荷回路４ａ，４ｂの負荷電流の急激な増
加に対応して出力端子３の電圧の変動を抑制するように
なっており、第１の実施形態と同様の利点がある。
Ｄと出力端子３との間に、図１と同様の電圧変動補正回
路１０ａを設けるとともに、この出力端子３と接地電圧
ＧＮＤとの間に、図３と同様の電圧変動補正回路１０ｂ
を設けている。各電圧変動補正回路１０ａ，１０ｂの動
作は、第１及び第２の実施形態で説明したとおりであ
り、それぞれ負荷回路４ａ，４ｂの負荷電流の急激な増
加に対応して出力端子３の電圧の変動を抑制するように
なっており、第１の実施形態と同様の利点がある。
【００２２】第４の実施形態 図５は、本発明の第４の実施形態を示す基準電圧供給回
路の回路図であり、図４中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路では、図
４中の電圧変動補正回路１０ａ，１０ｂに代えて、若干
構成の異なる電圧変動補正回路１０Ａａ，１０Ａｂを設
けている。電圧変動補正回路１０Ａａは、キャパシタ１
３ａに直列に順方向のダイオード１４ａを付加したもの
である。また、電圧変動補正回路１０Ａｂは、キャパシ
タ１３ｂに直列に順方向のダイオード１４ｂを付加した
ものである。その他の構成は、図４と同様である。
路の回路図であり、図４中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路では、図
４中の電圧変動補正回路１０ａ，１０ｂに代えて、若干
構成の異なる電圧変動補正回路１０Ａａ，１０Ａｂを設
けている。電圧変動補正回路１０Ａａは、キャパシタ１
３ａに直列に順方向のダイオード１４ａを付加したもの
である。また、電圧変動補正回路１０Ａｂは、キャパシ
タ１３ｂに直列に順方向のダイオード１４ｂを付加した
ものである。その他の構成は、図４と同様である。
【００２３】このような電圧変動補正回路１０Ａａで
は、負荷回路４ａの負荷電流の急激な増加により出力端
子３の電圧が低下すると、キャパシタ１３ａの端子間電
圧は直ちには変化しないので、ＰＭＯＳ１１ａのゲート
電圧が低下する。ゲート電圧の低下により、ＰＭＯＳ１
１ａはオン状態となり、電源電圧ＶＤＤからこのＰＭＯ
Ｓ１１ａを介して、負荷回路４ａに負荷電流の一部が供
給される。また、キャパシタ１３ａは、抵抗１２ａ及び
ダイオード１４ａを介して充電され、ＰＭＯＳ１１ａの
ゲート電圧は所定の時定数で上昇する。そして、ＰＭＯ
Ｓ１１ａのゲート電圧が閾値電圧Ｖｔを越えると、ＰＭ
ＯＳ１１ａはオフ状態となり、元の状態に復旧する。
は、負荷回路４ａの負荷電流の急激な増加により出力端
子３の電圧が低下すると、キャパシタ１３ａの端子間電
圧は直ちには変化しないので、ＰＭＯＳ１１ａのゲート
電圧が低下する。ゲート電圧の低下により、ＰＭＯＳ１
１ａはオン状態となり、電源電圧ＶＤＤからこのＰＭＯ
Ｓ１１ａを介して、負荷回路４ａに負荷電流の一部が供
給される。また、キャパシタ１３ａは、抵抗１２ａ及び
ダイオード１４ａを介して充電され、ＰＭＯＳ１１ａの
ゲート電圧は所定の時定数で上昇する。そして、ＰＭＯ
Ｓ１１ａのゲート電圧が閾値電圧Ｖｔを越えると、ＰＭ
ＯＳ１１ａはオフ状態となり、元の状態に復旧する。
【００２４】この電圧変動補正回路１０Ａａにおいて
は、キャパシタ１３ａが、抵抗１２ａ及びダイオード１
４ａを介して充電されるようになっているので、出力端
子３の電圧変動中にインパルス性の雑音が重畳していて
も、この雑音に影響されずに所定の時間だけ連続してＰ
ＭＯＳ１１ａがオン状態になり、確実に負荷回路４ａに
負荷電流の一部が供給される。なお、負荷回路４ｂの負
荷電流の増加による出力端子３の電圧の上昇に対して
は、電圧変動補正回路１０Ａｂによって同様にその変動
が抑制される。
は、キャパシタ１３ａが、抵抗１２ａ及びダイオード１
４ａを介して充電されるようになっているので、出力端
子３の電圧変動中にインパルス性の雑音が重畳していて
も、この雑音に影響されずに所定の時間だけ連続してＰ
ＭＯＳ１１ａがオン状態になり、確実に負荷回路４ａに
負荷電流の一部が供給される。なお、負荷回路４ｂの負
荷電流の増加による出力端子３の電圧の上昇に対して
は、電圧変動補正回路１０Ａｂによって同様にその変動
が抑制される。
【００２５】以上のように、この第４の実施形態の基準
電圧供給回路は、出力端子３のインパルス性の雑音を含
む電圧変動に対しても、所定の時間だけ負荷電流の増加
分を供給することができる電圧変動補正回路１０Ａａ，
１０Ａｂを有している。これにより、第１の実施形態と
同様の利点に加えて、インパルス性の雑音に影響されず
に確実な電圧変動の抑制を行うことができるという利点
がある。
電圧供給回路は、出力端子３のインパルス性の雑音を含
む電圧変動に対しても、所定の時間だけ負荷電流の増加
分を供給することができる電圧変動補正回路１０Ａａ，
１０Ａｂを有している。これにより、第１の実施形態と
同様の利点に加えて、インパルス性の雑音に影響されず
に確実な電圧変動の抑制を行うことができるという利点
がある。
【００２６】第５の実施形態 図６は、本発明の第５の実施形態を示す基準電圧供給回
路の回路図であり、図５中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路では、図
５中の電圧変動補正回路１０Ａａ，１０Ａｂに代えて、
若干構成の異なる電圧変動補正回路１０Ｂａ，１０Ｂｂ
を設けている。電圧変動補正回路１０Ｂａは、キャパシ
タ１３ａ及びダイオード１４ａに直列にスイッチ用のＰ
ＭＯＳ１５ａを付加したものである。また、電圧変動補
正回路１０Ｂｂは、キャパシタ１３ｂ及びダイオード１
４ｂに直列にスイッチ用のＮＭＯＳ１５ｂを付加したも
のである。その他の構成は、図５と同様である。
路の回路図であり、図５中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路では、図
５中の電圧変動補正回路１０Ａａ，１０Ａｂに代えて、
若干構成の異なる電圧変動補正回路１０Ｂａ，１０Ｂｂ
を設けている。電圧変動補正回路１０Ｂａは、キャパシ
タ１３ａ及びダイオード１４ａに直列にスイッチ用のＰ
ＭＯＳ１５ａを付加したものである。また、電圧変動補
正回路１０Ｂｂは、キャパシタ１３ｂ及びダイオード１
４ｂに直列にスイッチ用のＮＭＯＳ１５ｂを付加したも
のである。その他の構成は、図５と同様である。
【００２７】このような電圧変動補正回路１０Ｂａで
は、ＰＭＯＳ１５ａのゲートにレベル“Ｈ”の制御電圧
ＶＣａを与えることによって、この電圧変動補正回路１
０Ｂａの動作を停止させることができる。また、ＮＭＯ
Ｓ１５ｂのゲートにレベル“Ｌ”の制御電圧ＶＣｂを与
えることによって、電圧変動補正回路１０Ｂａの動作を
停止させることができる。これにより、電源投入直後
や、電圧変動補正機能を停止したい場合に、制御電圧Ｖ
Ｃａ，ＶＣｂによって、これらの電圧変動補正回路１０
Ｂａ，１０Ｂｂの動作を停止させることができる。
は、ＰＭＯＳ１５ａのゲートにレベル“Ｈ”の制御電圧
ＶＣａを与えることによって、この電圧変動補正回路１
０Ｂａの動作を停止させることができる。また、ＮＭＯ
Ｓ１５ｂのゲートにレベル“Ｌ”の制御電圧ＶＣｂを与
えることによって、電圧変動補正回路１０Ｂａの動作を
停止させることができる。これにより、電源投入直後
や、電圧変動補正機能を停止したい場合に、制御電圧Ｖ
Ｃａ，ＶＣｂによって、これらの電圧変動補正回路１０
Ｂａ，１０Ｂｂの動作を停止させることができる。
【００２８】以上のように、この第５の実施形態の基準
電圧供給回路は、電圧変動補正機能を制御するためのス
イッチ用のＰＭＯＳ１５ａ，ＮＭＯＳ１５ｂを有してい
るので、第４の実施形態の利点に加えて、必要に応じて
電圧変動補正機能を停止することができるという利点が
ある。
電圧供給回路は、電圧変動補正機能を制御するためのス
イッチ用のＰＭＯＳ１５ａ，ＮＭＯＳ１５ｂを有してい
るので、第４の実施形態の利点に加えて、必要に応じて
電圧変動補正機能を停止することができるという利点が
ある。
【００２９】第６の実施形態 図７は、本発明の第６の実施形態を示す基準電圧供給回
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、出力
端子３と接地電圧ＧＮＤとの間に接続された負荷回路４
ａに一定の電圧を供給するものであり、基準電圧Ｖｒｅ
ｆが与えられる入力端子１を有している。この基準電圧
供給回路は、定電流源２１、ＰＭＯＳ２２，２３、及び
ＮＭＯＳ２４，２５で構成される差動増幅部２０を有し
ている。定電流源２１の入力側は電源電圧ＶＤＤに接続
され、その出力側にＰＭＯＳ２２，２３のソースが共通
接続されている。ＰＭＯＳ２２，２３のゲートは、それ
ぞれこの差動増幅部２０の非反転入力端子、及び反転入
力端子となっており、このＰＭＯＳ２２のゲートが入力
端子１に接続されている。
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この基準電圧供給回路は、出力
端子３と接地電圧ＧＮＤとの間に接続された負荷回路４
ａに一定の電圧を供給するものであり、基準電圧Ｖｒｅ
ｆが与えられる入力端子１を有している。この基準電圧
供給回路は、定電流源２１、ＰＭＯＳ２２，２３、及び
ＮＭＯＳ２４，２５で構成される差動増幅部２０を有し
ている。定電流源２１の入力側は電源電圧ＶＤＤに接続
され、その出力側にＰＭＯＳ２２，２３のソースが共通
接続されている。ＰＭＯＳ２２，２３のゲートは、それ
ぞれこの差動増幅部２０の非反転入力端子、及び反転入
力端子となっており、このＰＭＯＳ２２のゲートが入力
端子１に接続されている。
【００３０】ＰＭＯＳ２２のドレインはＮＭＯＳ２４の
ドレインに接続され、このＮＭＯＳ２４のソースが接地
電圧ＧＮＤに接続されている。また、ＰＭＯＳ２３のド
レインはＮＭＯＳ２５のドレインに接続され、このＮＭ
ＯＳ２５のソースが接地電圧ＧＮＤに接続されている。
そして、ＮＭＯＳ２４，２５のゲートはＰＭＯＳ２２の
ドレインに共通接続され、ＰＭＯＳ２３のドレインから
この差動増幅部２０の出力信号が出力されるようになっ
ている。
ドレインに接続され、このＮＭＯＳ２４のソースが接地
電圧ＧＮＤに接続されている。また、ＰＭＯＳ２３のド
レインはＮＭＯＳ２５のドレインに接続され、このＮＭ
ＯＳ２５のソースが接地電圧ＧＮＤに接続されている。
そして、ＮＭＯＳ２４，２５のゲートはＰＭＯＳ２２の
ドレインに共通接続され、ＰＭＯＳ２３のドレインから
この差動増幅部２０の出力信号が出力されるようになっ
ている。
【００３１】ＰＭＯＳ２３のドレインは、動作トランジ
スタ（例えば、動作ＭＯＳトランジスタ、以下、「動作
ＭＯＳ」という）２６のゲートに接続されている。動作
ＭＯＳ２６のソースは接地電圧ＧＮＤに、ドレインは出
力端子３にそれぞれ接続されている。出力端子３には負
荷トランジスタ（例えば、負荷ＭＯＳトランジスタ、以
下、「負荷ＭＯＳ」という）２７のドレインが接続さ
れ、この負荷ＭＯＳ２７のソースが電源電圧ＶＤＤに接
続されている。負荷ＭＯＳ２７のゲートは、抵抗２８を
介して制御端子５に接続され、外部から負荷電流制御用
の制御電圧が与えられるようになっている。更に、出力
端子３は差動増幅部２０の反転入力端子、即ちＰＭＯＳ
２３のゲートに接続され、これらの差動増幅部２０、動
作ＭＯＳ２６、及び負荷ＭＯＳ２７によってボルテージ
フォロアが構成されている。そして、入力端子１に与え
られた基準電圧Ｖｒｅｆに等しい出力電圧が、出力端子
３から出力されるようになっている。
スタ（例えば、動作ＭＯＳトランジスタ、以下、「動作
ＭＯＳ」という）２６のゲートに接続されている。動作
ＭＯＳ２６のソースは接地電圧ＧＮＤに、ドレインは出
力端子３にそれぞれ接続されている。出力端子３には負
荷トランジスタ（例えば、負荷ＭＯＳトランジスタ、以
下、「負荷ＭＯＳ」という）２７のドレインが接続さ
れ、この負荷ＭＯＳ２７のソースが電源電圧ＶＤＤに接
続されている。負荷ＭＯＳ２７のゲートは、抵抗２８を
介して制御端子５に接続され、外部から負荷電流制御用
の制御電圧が与えられるようになっている。更に、出力
端子３は差動増幅部２０の反転入力端子、即ちＰＭＯＳ
２３のゲートに接続され、これらの差動増幅部２０、動
作ＭＯＳ２６、及び負荷ＭＯＳ２７によってボルテージ
フォロアが構成されている。そして、入力端子１に与え
られた基準電圧Ｖｒｅｆに等しい出力電圧が、出力端子
３から出力されるようになっている。
【００３２】更に、この基準電圧供給回路には、出力端
子３に出力される出力電圧の変動を抑制するための電圧
変動補正回路３０が設けられている。電圧変動補正回路
３０は、ダイオード３１とキャパシタ３２とで構成され
ており、このダイオード３１の陽極が負荷ＭＯＳ２７の
ゲートに接続されている。ダイオード３１の陰極はキャ
パシタ３２の一端に接続され、このキャパシタ３２の他
端が出力端子３に接続されている。このような電圧変動
補正回路３０におけるダイオード３１とキャパシタ３２
による出力電圧の変動抑制作用は、図５中の電圧変動補
正回路１０Ａａにおけるダイオード１４ａ及びキャパシ
タ１３ａによる変動抑制作用と同様である。
子３に出力される出力電圧の変動を抑制するための電圧
変動補正回路３０が設けられている。電圧変動補正回路
３０は、ダイオード３１とキャパシタ３２とで構成され
ており、このダイオード３１の陽極が負荷ＭＯＳ２７の
ゲートに接続されている。ダイオード３１の陰極はキャ
パシタ３２の一端に接続され、このキャパシタ３２の他
端が出力端子３に接続されている。このような電圧変動
補正回路３０におけるダイオード３１とキャパシタ３２
による出力電圧の変動抑制作用は、図５中の電圧変動補
正回路１０Ａａにおけるダイオード１４ａ及びキャパシ
タ１３ａによる変動抑制作用と同様である。
【００３３】以上のように、この第６の実施形態の基準
電圧供給回路は、ボルテージフォロアの構成要素である
負荷ＭＯＳ２７のゲートと出力端子３との間に電圧変動
補正回路３０を付加している。このため、簡単な構成の
電圧変動補正回路３０によって、第４の実施形態と同様
の利点が得られる。
電圧供給回路は、ボルテージフォロアの構成要素である
負荷ＭＯＳ２７のゲートと出力端子３との間に電圧変動
補正回路３０を付加している。このため、簡単な構成の
電圧変動補正回路３０によって、第４の実施形態と同様
の利点が得られる。
【００３４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｈ）のようなものがある。 （ａ） 図１及び図３〜図６では、演算増幅器２の出力
側に電圧変動補正回路１０ａ等を接続しているが、この
演算増幅器２は必ずしも必要ではなく、基準電圧Ｖｒｅ
ｆが与えられる入力端子１に直接、これらの電圧変動補
正回路１０ａ等を接続するようにしても良い。 （ｂ） 図１及び図３〜図６は、基準電圧Ｖｒｅｆを供
給する回路となっているが、変動の少ない一定の電圧を
供給する電圧供給回路に対しても同様に適用することが
できる。 （ｃ） 図５及び図６では、それぞれ２つの電圧変動補
正回路１０Ａａ，１０Ａｂ、及び電圧変動補正回路１０
Ｂａ，１０Ｂｂを備えているが、図１や図３のように、
負荷回路に応じて一方の電圧変動補正回路を削除するこ
とができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｈ）のようなものがある。 （ａ） 図１及び図３〜図６では、演算増幅器２の出力
側に電圧変動補正回路１０ａ等を接続しているが、この
演算増幅器２は必ずしも必要ではなく、基準電圧Ｖｒｅ
ｆが与えられる入力端子１に直接、これらの電圧変動補
正回路１０ａ等を接続するようにしても良い。 （ｂ） 図１及び図３〜図６は、基準電圧Ｖｒｅｆを供
給する回路となっているが、変動の少ない一定の電圧を
供給する電圧供給回路に対しても同様に適用することが
できる。 （ｃ） 図５及び図６では、それぞれ２つの電圧変動補
正回路１０Ａａ，１０Ａｂ、及び電圧変動補正回路１０
Ｂａ，１０Ｂｂを備えているが、図１や図３のように、
負荷回路に応じて一方の電圧変動補正回路を削除するこ
とができる。
【００３５】（ｄ） 電圧変動補正回路１０ａ等におけ
るＰＭＯＳ１１ａやＮＭＯＳ１１ｂは、ＭＯＳトランジ
スタに限定されず、接合型電界効果トランジスタやバイ
ポーラトランジスタ等で構成することができる。 （ｅ） 図５及び図６中のキャパシタ１３ａ，１３ｂと
ダイオード１４ａ，１４ｂの接続の順序は、図示したも
のに限定されず、これらの接続の順序を逆にしても良
い。 （ｆ） 図７中のダイオード３１及びキャパシタ３２の
接続の順序は、図示したものに限定されず、これらの接
続の順序を逆にしても良い。 （ｇ） 差動増幅部２０の構成は、図７に図示したもの
に限定されず、非反転入力端子及び反転入力端子に印加
される入力電圧の差に応じた出力信号を出力するもので
あれば、どのような回路構成でも同様に適用できる。 （ｈ） 図７中の動作ＭＯＳ２６及び負荷ＭＯＳ２７
は、ＭＯＳトランジスタに限定されず、接合型電界効果
トランジスタやバイポーラトランジスタ等で構成するこ
とができる。
るＰＭＯＳ１１ａやＮＭＯＳ１１ｂは、ＭＯＳトランジ
スタに限定されず、接合型電界効果トランジスタやバイ
ポーラトランジスタ等で構成することができる。 （ｅ） 図５及び図６中のキャパシタ１３ａ，１３ｂと
ダイオード１４ａ，１４ｂの接続の順序は、図示したも
のに限定されず、これらの接続の順序を逆にしても良
い。 （ｆ） 図７中のダイオード３１及びキャパシタ３２の
接続の順序は、図示したものに限定されず、これらの接
続の順序を逆にしても良い。 （ｇ） 差動増幅部２０の構成は、図７に図示したもの
に限定されず、非反転入力端子及び反転入力端子に印加
される入力電圧の差に応じた出力信号を出力するもので
あれば、どのような回路構成でも同様に適用できる。 （ｈ） 図７中の動作ＭＯＳ２６及び負荷ＭＯＳ２７
は、ＭＯＳトランジスタに限定されず、接合型電界効果
トランジスタやバイポーラトランジスタ等で構成するこ
とができる。
【００３６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第２の電源電圧と出力ノードとの間の導通状
態を制御するトランジスタと、この出力ノードの電圧変
動を該トランジスタの制御電極に伝達するためのキャパ
シタを有している。これにより、出力ノードの電圧変動
に応じた負荷電流の増加分がトランジスタを介して供給
されるので、電圧供給回路の出力容量を必要以上に大き
くしなくても出力電圧の変動を抑制することが可能にな
り、通常時の消費電流を小さくすることができるという
効果がある。第２の発明によれば、キャパシタに直列に
ダイオードを接続している。これにより、出力ノードに
生じたインパルス性の雑音でキャパシタが充電されるこ
とがなくなり、第１の発明の効果に加えて、トランジス
タによる確実な出力ノードの電圧変動抑制が可能にな
る。
によれば、第２の電源電圧と出力ノードとの間の導通状
態を制御するトランジスタと、この出力ノードの電圧変
動を該トランジスタの制御電極に伝達するためのキャパ
シタを有している。これにより、出力ノードの電圧変動
に応じた負荷電流の増加分がトランジスタを介して供給
されるので、電圧供給回路の出力容量を必要以上に大き
くしなくても出力電圧の変動を抑制することが可能にな
り、通常時の消費電流を小さくすることができるという
効果がある。第２の発明によれば、キャパシタに直列に
ダイオードを接続している。これにより、出力ノードに
生じたインパルス性の雑音でキャパシタが充電されるこ
とがなくなり、第１の発明の効果に加えて、トランジス
タによる確実な出力ノードの電圧変動抑制が可能にな
る。
【００３７】第３の発明によれば、キャパシタに直列に
接続されたスイッチ用のトランジスタを有している。こ
れにより、第１及び第２の発明の効果に加えて、必要に
応じて電圧変動補正動作を停止させることができるとい
う効果がある。第４の発明によれば、電圧供給回路の出
力部を構成する負荷トランジスタの導通状態を、出力端
子の電圧に応じて制御するための直列接続されたダイオ
ードとキャパシタを有している。これにより、簡単な構
成で第２の発明と同様の効果を得ることができる。
接続されたスイッチ用のトランジスタを有している。こ
れにより、第１及び第２の発明の効果に加えて、必要に
応じて電圧変動補正動作を停止させることができるとい
う効果がある。第４の発明によれば、電圧供給回路の出
力部を構成する負荷トランジスタの導通状態を、出力端
子の電圧に応じて制御するための直列接続されたダイオ
ードとキャパシタを有している。これにより、簡単な構
成で第２の発明と同様の効果を得ることができる。
【図１】本発明の第１の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
【図２】従来の半導体集積回路に用いられる基準電圧供
給回路を示す回路図である。
給回路を示す回路図である。
【図３】本発明の第２の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
【図４】本発明の第３の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
【図５】本発明の第４の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
【図６】本発明の第５の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
【図７】本発明の第６の実施形態を示す基準電圧供給回
路の回路図である。
路の回路図である。
１ 入力端子 ２ 演算増幅器 ３ 出力端子 ４ａ，４ｂ 負荷回路 ５ 制御端子 １０ａ，１０ｂ，１０Ａａ，１０Ａｂ，１０Ｂａ，１０
Ｂｂ，３０ 電圧変動補正回路 １１ａ，１５ａ ＰＭＯＳ １１ｂ，１５ｂ ＮＭＯＳ １２ａ，１２ｂ 抵抗 １３ａ，１３ｂ，３２ キャパシタ １４ａ，１４ｂ，３１ ダイオード ２０ 差動増幅部 ２６ 動作ＭＯＳ ２７ 負荷ＭＯＳ
Ｂｂ，３０ 電圧変動補正回路 １１ａ，１５ａ ＰＭＯＳ １１ｂ，１５ｂ ＮＭＯＳ １２ａ，１２ｂ 抵抗 １３ａ，１３ｂ，３２ キャパシタ １４ａ，１４ｂ，３１ ダイオード ２０ 差動増幅部 ２６ 動作ＭＯＳ ２７ 負荷ＭＯＳ
Claims (4)
- 【請求項１】 出力ノードに接続された負荷回路に、第
１及び第２の電源電圧間の一定電圧を供給する電圧供給
回路における出力電圧の変動を補正するための電圧変動
補正回路であって、 第１の電極が前記第２の電源電圧に、第２の電極が前記
出力ノードにそれぞれ接続され、制御電極に与えられる
電圧によって該第１及び第２の電極間の導通状態が制御
されるトランジスタと、 前記トランジスタの制御電極と前記出力ノードとの間に
接続され、該出力ノードの電圧変動を該制御電極に伝達
することによって該出力ノードの電圧変動を抑制するよ
うに該トランジスタの導通状態を制御するためのキャパ
シタと、 前記第２の電源電圧と前記トランジスタの制御電極との
間に接続され、該制御電極に接続された前記キャパシタ
を充電して該制御電極の電圧を所定の時定数で該第２の
電源電圧に戻すための抵抗とを、 備えたことを特徴とする電圧変動補正回路。 - 【請求項２】 請求項１記載の電圧変動補正回路におけ
るキャパシタに直列に、かつ前記第２の電源電圧と前記
出力ノードの電圧に対して順方向に接続されたダイオー
ドを設けたことを特徴とする電圧変動補正回路。 - 【請求項３】 請求項１または２記載の電圧変動補正回
路におけるキャパシタに直列に、該キャパシタの接続を
制御するためのスイッチ用のトランジスタを設けたこと
を特徴とする電圧変動補正回路。 - 【請求項４】 非反転入力端子及び反転入力端子を有す
る差動増幅部の出力信号で導通状態が制御される動作ト
ランジスタと、前記動作トランジスタに直列に接続され
該動作トランジスタに流れる電流で生じる電圧降下を出
力電圧として出力端子に出力する負荷トランジスタとを
備え、前記出力端子を前記反転入力端子に接続すること
によって前記非反転入力端子に印加される入力電圧に等
しい前記出力電圧を供給する電圧供給回路における該出
力電圧の変動を補正するための電圧変動補正回路であっ
て、 陽極が前記負荷トランジスタのゲート側に、陰極が前記
出力端子側になるように接続されたダイオードと、 前記負荷トランジスタのゲートと前記出力端子との間
に、前記ダイオードに直列に接続されたキャパシタと
を、 備えたことを特徴とする電圧変動補正回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047601A JP2000242344A (ja) | 1999-02-25 | 1999-02-25 | 電圧変動補正回路 |
| US09/506,592 US6236195B1 (en) | 1999-02-25 | 2000-02-18 | Voltage variation correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047601A JP2000242344A (ja) | 1999-02-25 | 1999-02-25 | 電圧変動補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242344A true JP2000242344A (ja) | 2000-09-08 |
Family
ID=12779772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047601A Abandoned JP2000242344A (ja) | 1999-02-25 | 1999-02-25 | 電圧変動補正回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236195B1 (ja) |
| JP (1) | JP2000242344A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003067063A (ja) * | 2001-08-28 | 2003-03-07 | Ricoh Co Ltd | 電圧安定化回路、該電圧安定化回路を備えた定電圧発生回路および半導体装置 |
| US7038529B2 (en) | 2002-10-08 | 2006-05-02 | Fujitsu Limited | Voltage stabilizer |
| JP2006350754A (ja) * | 2005-06-17 | 2006-12-28 | Sony Corp | 基準電圧供給回路および電子機器 |
| US7538537B2 (en) | 2005-11-11 | 2009-05-26 | Ricoh Company, Ltd. | Constant-voltage circuit and controlling method thereof |
| JP2009277233A (ja) * | 2008-05-16 | 2009-11-26 | Ricoh Co Ltd | 電圧調整装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4770001B2 (ja) * | 2000-06-22 | 2011-09-07 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路及び電圧ドライバ |
| US6597619B2 (en) * | 2001-01-12 | 2003-07-22 | Micron Technology, Inc. | Actively driven VREF for input buffer noise immunity |
| US6563158B1 (en) * | 2001-11-16 | 2003-05-13 | Texas Instruments Incorporated | Method and apparatus for voltage stiffening in an integrated circuit |
| TWI434499B (zh) * | 2010-05-21 | 2014-04-11 | Power Forest Technology Corp | 電源轉換器的頻率抖動控制器及頻率抖動控制方法 |
| CN102255493B (zh) * | 2010-05-21 | 2013-10-09 | 力林科技股份有限公司 | 电源转换器的频率抖动控制器 |
| KR20120084181A (ko) * | 2011-01-19 | 2012-07-27 | 삼성전기주식회사 | 소프트 스타트 회로 |
| US12426467B2 (en) * | 2019-12-25 | 2025-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Display apparatus and electronic device comprising first capacitor and second capacitor |
| DE112021001558T5 (de) * | 2020-03-11 | 2023-04-13 | Leco Corporation | Spannungsstabilisator für Quellen mit inakzeptablen Ausgangsschwankungen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL98159C (ja) * | 1953-10-02 | |||
| US4602322A (en) * | 1984-04-02 | 1986-07-22 | Hewlett-Packard Company | Transistor rectifier |
| US4651264A (en) * | 1984-09-05 | 1987-03-17 | Trion, Inc. | Power supply with arcing control and automatic overload protection |
| DE3923710A1 (de) * | 1989-07-18 | 1991-01-24 | Philips Patentverwaltung | Stromversorgungseinrichtung mit gleichspannungsueberwachungsschaltung |
-
1999
- 1999-02-25 JP JP11047601A patent/JP2000242344A/ja not_active Abandoned
-
2000
- 2000-02-18 US US09/506,592 patent/US6236195B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003067063A (ja) * | 2001-08-28 | 2003-03-07 | Ricoh Co Ltd | 電圧安定化回路、該電圧安定化回路を備えた定電圧発生回路および半導体装置 |
| US7038529B2 (en) | 2002-10-08 | 2006-05-02 | Fujitsu Limited | Voltage stabilizer |
| JP2006350754A (ja) * | 2005-06-17 | 2006-12-28 | Sony Corp | 基準電圧供給回路および電子機器 |
| US7538537B2 (en) | 2005-11-11 | 2009-05-26 | Ricoh Company, Ltd. | Constant-voltage circuit and controlling method thereof |
| JP2009277233A (ja) * | 2008-05-16 | 2009-11-26 | Ricoh Co Ltd | 電圧調整装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236195B1 (en) | 2001-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101136691B1 (ko) | 정전압 회로 | |
| US20090121693A1 (en) | Constant Voltage Circuit | |
| JP2001117650A (ja) | 定電圧電源 | |
| US9531336B2 (en) | Operational amplifier and driving circuit | |
| US20110274290A1 (en) | Fast start-up circuit for audio driver | |
| US4524328A (en) | MOS Power amplifier circuit | |
| US5760614A (en) | Potential detecting circuit and semiconductor integrated circuit | |
| JPH08316746A (ja) | スイッチドキャパシタを導入した低電圧差動増幅器のための装置 | |
| US11894817B2 (en) | Slew boost circuit for an operational amplifier | |
| US7750723B2 (en) | Voltage generation circuit provided in a semiconductor integrated device | |
| US6236195B1 (en) | Voltage variation correction circuit | |
| CN110611497A (zh) | 比较器以及振荡电路 | |
| US10078343B2 (en) | Output circuit | |
| US8723555B2 (en) | Comparator circuit | |
| US6310520B1 (en) | High slew-rate operational amplifier architecture | |
| US11249118B2 (en) | Current sensing circuit | |
| US11442480B2 (en) | Power supply circuit alternately switching between normal operation and sleep operation | |
| JP2920984B2 (ja) | 対称な２つのチャージ・ポンプを有するデバイスにより制御された電力ｍｏｓトランジスタ | |
| US6975168B2 (en) | Drive circuit | |
| US5648734A (en) | Buffer circuit and bias circuit | |
| JPH0618293B2 (ja) | 演算増幅器 | |
| US6175267B1 (en) | Current compensating bias generator and method therefor | |
| US7652530B2 (en) | Amplifier circuit and method of generating bias voltage in amplifier circuit | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| US12620986B2 (en) | Device for monitoring one or a plurality of power supplies |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070724 |