JP2000242556A

JP2000242556A - 仮想インデックス仮想タグデータキャッシュ用に最適化されたハードウエアクリーニング機能

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Publication number: JP2000242556A
Application number: JP2000040479A
Authority: JP
Inventors: Gerard Chauvel; ショベルジェラール; Serge Lassere; ラサールセルジュ; Inverno Dominique Benoit Jacques D; ベノワジャックダンベルノドミニク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-02-18
Filing date: 2000-02-18
Publication date: 2000-09-08
Also published as: EP1030243A1; DE69903707T2; DE69903707D1; EP1030243B1; US6606687B1

Abstract

(57)【要約】【課題】割り込み可能なハードウエア・クリーン機能
を用いた高能率な仮想インデックス・仮想タグ・キャッ
シュ・システムを開示する。【解決手段】ＭＡＸカウンタ８２およびＭＩＮレジス
タ８４は、ダーティなキャッシュ位置の範囲を定義す
る。ハードウエア・クリーン機能の実行中、エントリー
がダーティとマークされた場合、ＭＡＸカウンタ８２が
与えるアドレスのキャッシュ・エントリーがメインメモ
リ１６に書き込まれている間、ＭＡＸカウンタ８２はカ
ウントダウンする。割り込みが発生すると、その割り込
みが処理されてから後続のクリーン要求が発行されるま
で、ＭＡＸカウンタは動作を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にコンピュータ
・システムに関し、より詳細には、仮想インデックス、
仮想タグのキャッシュメモリ・システムに関する。

【０００２】マルチタスク・コンピュータ・システムの
多くは、仮想インデックス仮想タグ（ＶＩＶＴ）キャッ
シュメモリ・システムにハードウエア・クリーニング機
能を利用している。たいていのコンピュータ・システ
ム、とくに、携帯用システム（portable solution）に
組み込まれるコンピュータ・システムは、電力消費を妥
当な線に維持する一方で、高ＭＩＰＳの要求に対応する
ように設計されている。単一プロセッサ内でアクセスさ
れる比較的小容量のキャッシュは、低速度のメインメモ
リとともに動作しているが、高レベルのパフォーマンス
を実現している。

【０００３】以前のコンピュータ・システムは一度に１
つのアプリケーションで動作したが、現在のコンピュー
タ・システムは、メインメモリにロードされたいくつか
のアプリケーションを有しているのが一般的である。ユ
ーザのための平行して走行する複数のアプリケーション
のスケジューリングは、オペレーティングシステム（Ｏ
Ｓ）によって管理される。最新のオペレーティングシス
テムは、仮想環境に対するコンセプトで設計される。プ
ロセッサから到着するアドレスは、メインメモリの実
（「物理」）アドレスにマッピングされる仮想アドレス
である。仮想インデックスと仮想タグを使用するキャッ
シュメモリは、仮想環境に対する最も効率的な構成であ
る。

【０００４】これらのマルチタスク・システムに対する
重要な制約条件は、コンテクストスイッチ（context sw
itch）である。コンテクストスイッチは、１つのコンピ
ュータにいくつかの独立なタスクを収容するために、Ｏ
Ｓが実行すべき必要な一連の動作に相当する。コンテク
ストスイッチは、リアルタイムの条件が厳しいシステム
のパフォーマンスを限定する要因である。何故ならば、
コンテクストスイッチを実行するためにかなりの時間と
多数の命令が必要になるからである。

【０００５】仮想環境のマルチタスク・システムは、２
つ以上の異なるタスクが、各種タスクが使用する異なる
仮想アドレスに従って、そのキャッシュにあるそれぞれ
２つ以上の位置の同一物理アドレスに関連するデータを
キャッシュに入れるときに発生することがあるデータの
「エイリアシング（aliasing）」を処理しなければなら
ない。１つのタスクが、キャッシュに入れられたデータ
項目に関連する値を変更すると、その変更は、メモリの
同一物理アドレスを指す他の仮想アドレスのキャッシュ
位置に反映されない。オペレーティングシステムは、コ
ンテクストスイッチの一部として、他のタスクが新しい
値を参照できるようにキャッシュの内容を無効にしなけ
ればならない。

【０００６】キャッシュの無効化に関連するクリーニン
グ機能は、非常に時間を消費する。しかも、キャッシュ
・クリーニング方式の設計の如何によって、クリーニン
グ機能に割り込みがかかる時間間隔はいつもばらばらに
なりうる。リアルタイムの制約条件が厳しい多数のアプ
リケーションにとっては、頻繁に割り込みができること
は重要である。しかし、頻繁な間隔で割り込みを許す機
能を備えたクリーニング・ルーチン（routings）は、ク
リーニング動作を完了させるには最も能率が悪い。

【０００７】したがって、頻繁な割り込みを許すＶＩＶ
Ｔキャッシュ・システムをクリーニングする高能率な方
法と装置のニーズが高まっている。

【０００８】

【課題を解決する手段】本発明は、キャッシュメモリと
メインメモリを備えたシステムでキャッシュ・クリーン
機能を実行する方法と装置を提供する。アドレス回路
は、潜在的にダーティなキャッシュ・アドレスが存在す
る範囲で、一連のキャッシュ・アドレスを所定の順序で
出力する。制御論理回路は、前記アドレスからの出力に
関連するキャッシュ・アドレスからの情報を、各ダーテ
ィ・キャッシュ位置ごとに、対応するメインメモリの位
置に書き込む。このアドレス回路は、割り込みの後で前
記アドレス回路をイネーブルすることによってクリーン
機能が継続できるように、割り込みの検出、またはメイ
ンメモリへの全ダーティ・エントリーの書き込みの完了
のいずれかに応答して、イネーブルおよびディスエーブ
ルされうる。

【０００９】本発明は、先行技術に重要な利点を提供す
る。第１に、本発明の利点は、ハードウエア・キャッシ
ュ命令の速度である。すなわち、ハードウエア・クリー
ン動作を最初に呼び出した後は、割り込みが発生したと
きにだけソフトウエアが関与する。第２に、ハードウエ
ア・クリーニング動作は、キャッシュ・エントリーの処
理を繰り返しているときに割り込まれることがあるの
で、リアルタイムの要求条件の必要に応じてシステムが
割り込みに応答することを可能にする。第３に、ダーテ
ィ・ビットに関連のあるキャッシュ・エントリーの範囲
だけを処理するように、キャッシュ・エントリーの数が
最適化される。

【００１０】

【発明の実施の形態】本発明とその利点をより完全に理
解するために、添付の図面と共に、以下の説明について
論及する。

【００１１】本発明は、図１〜６に関して最もよく理解
され、同じ参照番号は、各図面の同一の要素に使用され
ている。

【００１２】図１は、マルチタスク・コンピュータ・シ
ステムのブロック図であり、エイリアシングによって生
じる問題を示している。このシナリオでは、２つのタス
ク１０、１２が相互に独立して動作しており、各タスク
は独自の仮想空間内にある。これらのタスクは、マルチ
タスク環境のプロセッサ１４（ある種のシステムでは複
数のプロセッサ）によって実行されている。タスクを実
行するため、プロセッサ１４は、（メインメモリと呼ば
れることが多い）物理メモリ１６との間で情報の検索と
格納を実行する。プロセッサはメインメモリの速度より
もはるかに速い速度で動作できるのが普通であるから、
１つ以上のキャッシュメモリ１８が使用されることが多
い。いくつかのアーキテクチャでは、データと命令の双
方が１つのキャッシュメモリに入れられるが、図示の実
施例では、別々のデータキャッシュと命令キャッシュ
（示さず）が使用されている。

【００１３】キャッシュメモリは、プロセッサ１４と、
普通、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であるメインメモリ１６との中間手段（intermedia
ry）の役目をする。普通、スタティックランダムアクセ
スメモリ（ＳＲＡＭ）であるキャッシュメモリは、メイ
ンメモリのバンクよりも（記憶容量の点で）非常に小さ
いが、動作が非常に速い。キャッシュメモリは、メモリ
バンクの情報の一部を保持する。プロセッサが情報にア
クセスするとき、そのデータがキャッシュメモリに存在
しているかどうか調べるために、先ずキャッシュメモリ
がチェックされ、存在しているときは「キャッシュ・ヒ
ット（cache hit）」が発生し、メモリアクセス要求に
応答して高速でデータを供給することができるキャッシ
ュメモリからデータが取り出される。これとは反対に、
その情報がキャッシュに存在していないときは、「キャ
ッシュ・ミス（cache miss）」が発生するので、プロセ
ッサ１４は、メインメモリ１６から情報を受信する。そ
してこの情報はキャッシュメモリ１８にロードされる。

【００１４】キャッシュ・アーキテクチャのヒット率
は、アプリケーションに依存して９０％〜９５％になる
ことが多い。実際の能率は、採用したキャッシュ方式、
キャッシュの大きさ、それとプロセッサが走らせている
アプリケーションによって決まる。したがって、キャッ
シュメモリは、高速のキャッシュメモリで或る瞬間にプ
ロセッサ１４からアクセスされることが最も確からしい
データの一部を格納する一方、低速度で電力効率が高く
廉価なメモリが、大量のデータを格納することを可能に
する。

【００１５】図１に示すように、キャッシュメモリ１８
は、データアレイ２０（メインメモリ１６から受信した
情報を格納する高速メモリ）とタグメモリ２２を含む。
一般的なキャッシュ・アーキテクチャでは、キャッシュ
コントローラ２３がプロセッサ１４から仮想メモリアド
レスを受信する。仮想アドレス（ＶＡ）はメインメモリ
１６の物理アドレス（ＰＡ）に対応する。キャッシュコ
ントローラ２３は、タグメモリ２２とデータアレイ２０
に接続されている。図示したキャッシュ・アーキテクチ
ャは、２ウエイ・セットアソシアティブ・キャッシュと
して構成されているので、タグメモリ２２とデータアレ
イ２０は、それぞれ２つのメモリプレーン、２２ａ、２
２ｂ、２０ａ、２０ｂを備えている。プレーン２２ａ、
２２ｂの出力は、データアレイ２２ａ、２２ｂのそれぞ
れのプレーン内の対応する位置に格納されている仮想ア
ドレスを示す。これらの出力は、要求された仮想アドレ
スと比較され、ヒットまたはミスが発生するか否かを決
定する。

【００１６】複数のタスクが、異なる仮想アドレスでメ
インメモリ１６内の１つの物理アドレスにアクセスし、
１つ以上のタスクが、その物理アドレスからの情報を修
正する場合に、データのエイリアシングが発生する。こ
のケースでは、共通の物理アドレスに関連する異なる仮
想アドレスに対応するキャッシュメモリ１８内の異なる
位置が、異なる値を含むことがある。

【００１７】エイリアシングの一例が図１に示されてい
る。タスク１０がメインメモリ１６からデータを読み出
してミスが発生すると、キャッシュコントローラは、メ
インメモリ１６からの情報（データ１）を読む。したが
って、タスク１が、物理位置ＰＡ１に対応する仮想アド
レスＶＡ１でメモリにアクセスすると、キャッシュコン
トローラは（ＶＡ１に対応する）キャッシュ位置Ｎ１で
タグメモリ２２をチェックし、ＶＡ１がデータアレイ２
０に入れられて（cached）いるかどうかを決定する。キ
ャッシュに入れられていないと想定すると、ＰＡ１から
の情報がメインメモリ１６から受信され、Ｎ１でデータ
アレイに入れられる。

【００１８】ＶＡ１のデータがまったく修正されずに、
タスク１に割り当てられたタイムスライスが終ると想定
すると、データアレイ２０の位置Ｎ１の情報は、メイン
メモリ１６内の位置ＰＡ１のデータとまだ一致してい
る。オペレーティングシステムに制御されているプロセ
ッサは、タイムスライスの終りでタスク２に切り替わ
る。タスク２が、物理アドレスＰＡ１に対応する仮想ア
ドレスＶＡ２にアクセスしたときにミスが発生すると、
メインメモリ１６からアドレスＰＡ１の情報が受信さ
れ、キャッシュメモリ１８の位置Ｎ２に格納される。こ
の時点では、Ｎ１とＮ２にあるデータは同一である。

【００１９】タスク２が、仮想アドレスＶＡ２の値「デ
ータ２」をメインメモリ１６に書き込むと、キャッシュ
メモリ１８のアドレスＮ２と、メインメモリ１６のアド
レスＰＡ１とに、新しい値データ２が書き込まれる。タ
スク１の仮想アドレスＶＡ１に対応するアドレスＮ１
は、まだ古いデータ値、データ１を維持しているであろ
う。オペレーティングシステムがタスク１に戻ると、Ｖ
Ａ１に関連する値はもはや無効である。したがって、オ
ペレーティングシステムは、各タスクに対してキャッシ
ュの値がメインメモリと一致するように、タスク間のコ
ンテクストスイッチの一部としてキャッシュの内容を無
効にしなければならない。

【００２０】上に説明したキャッシュ・システムは、
「ライト・スルー（write-through）」キャッシュであ
るから、情報は、データアレイ２０とメインメモリ１６
の双方に書き込まれる。ライト・バック（write-back）
（または「コピー・バック（copy-back）」）キャッシ
ュは、イベントが発生してメインメモリ１６の更新が必
要になるまでは、キャッシュメモリ１８だけに書き込む
ことにより、電力消費量を低減するとともに、速度を速
くする。

【００２１】ライト・バック・キャッシュにおけるエイ
リアシングの一例が図２に示されている。この例では、
タスク１は、再び物理アドレスＰＡ１に対応する仮想ア
ドレスＶＡ１で値データ１を読み出し、キャッシュ位置
Ｎ１に格納する。コンテクストスイッチの後、タスク２
は、物理アドレスＰＡ１に対応する仮想アドレスＶＡ２
で読み出し、キャッシュ位置Ｎ２に値データ１を格納す
る。アドレスＶＡ２に新しいデータが書き込まれると、
キャッシュメモリ１８の位置Ｎ２に格納されるデータ２
になるが、物理アドレスＰＡ１は更新されないので、Ｐ
Ａ１は、値データ１をまだ保持している。キャッシュコ
ントローラは、位置Ｎ２のタグとともにフラグ（「ダー
ティ・ビット（dirty bit）」）を設定し、このキャッ
シュ位置がメインメモリ１６と一致していないことを示
す。このキャッシュ位置は、（図２のタグメモリ２０の
「Ｄ」で示される）ダーティ・キャッシュ位置と呼ばれ
ることが多い。

【００２２】キャッシュをクリーニングするには、ダー
ティとマークされた位置のすべてをメインメモリ１６に
ライト・バックしなければならない。したがって、この
動作を実行する時間はキャッシュメモリの大きさに依存
する。大きさが数キロバイトの普通のキャッシュは、ク
リーニング動作に数万サイクルを必要とする。

【００２３】１つの解決策は、ハードウエア・クリーン
動作を使用することであるが、これを使用すると、特定
の命令に応答してキャッシュがクリーニングされる。た
とえば、８キロバイトのキャッシュと、１００ＭＨｚで
動作するメインメモリの場合、全キャッシュ位置がダー
ティの場合は８０マイクロ秒も続くことがあるが、いく
つかの位置がダーティの場合は非常に短くてもよい。し
かし、クリーニング動作の時間中は割り込みがディスエ
ーブルされ、割り込みの待ち時間はキャッシュの大きさ
に正比例する。割り込みを直ちに処理しなければならな
いリアルタイムシステムの場合は、最悪ケースの待ち時
間が極端に長くなり、装置の動作に重大な影響を与える
ことがある。

【００２４】図３は、キャッシュをクリーニングするた
めのソフトウエアによる解決策を描いた流れ図を示す。
ステップ３０でカウンタがｎ＝０に初期化される。ブロ
ック３２でクリーン・エントリー・コマンドが発行され
ると、１つのキャッシュメモリ・アドレスのハードウエ
ア・クリーンが生じる。この割り込み不能なハードウエ
ア・クリーン機能は、カウンタの値ｎに対応するタグア
レイのエントリーに関連するメモリのブロックをクリー
ニングする。ブロックのクリーニングが実行されている
間、プロセッサは待ち合わせモードになっている。この
ブロックのクリーン機能が実行されると、ブロック３４
でカウンタのｎが増分され、ｎがタグメモリ２２の最終
エントリーに到達していないときはブロック３６、ブロ
ック３２、３４のステップが繰り返される。

【００２５】ハードウエア・クリーン機能は、ブロック
３８からブロック４０に示すとおり機能する。ブロック
３８で、ソフトウエアからの「クリーン・エントリー」
要求（ブロック３２）が受信される。この要求に応答し
て、ダーティかどうか調べるために、タグメモリのアド
レスｎに対応するダーティ・ビットがチェックされる
（ブロック４０）。判断ブロック４２でダーティ・ビッ
トが設定されていると、データアレイ２０の位置ｎにあ
る対応する情報が、タグメモリ２２の位置ｎに格納され
た仮想アドレスに対応するメインメモリの物理アドレス
にコピーされる。したがって、位置がｎ＝Ｎ２の場合、
ダーティ・ビットが設定されているので、タグメモリ２
２の位置Ｎ２のデータが物理アドレスＰＡ１に書き込ま
れるであろう。このエントリーがメインメモリ１６にセ
ーブされた後、または判断ブロック４２でダーティ・ビ
ットが設定されていない場合は、クリーン機能はブロッ
ク４６で完了し、制御はソフトウエア・ルーチンに戻
る。

【００２６】図３のソフトウエア・ルーチン（すなわ
ち、ブロック３０〜３６）は、いかなる小規模演算の間
でも割り込まれうる。ハードウエア・ルーチンは割り込
み可能ではないため、ハードウエア・ルーチンが実行し
ている間は数十サイクルのオーダーの遅れになることが
あるが、リアルタイムシステムにとっては、一般にこの
遅れは許容可能である。ソフトウエア・クリーン機能に
関する主要な問題は、多数のキャッシュ位置をクリーニ
ングするために必要なソフトウエアのステップを処理す
るために必要な時間が極端に長いことであって、このた
めコンテクストスイッチに要求される時間が非常に長く
なる。最善のケースの場合、キャッシュとプロセッサが
１００ＭＨｚで走行していると想定すると、完全なキャ
ッシュ・クリーン動作を実行する時間は、約５０マイク
ロ秒である。

【００２７】第３の方法は、１９９８年４月２９日に出
願された仏国特許出願第9805420号と、Chauvelほかに対
する、１９９８年１１月５日に出願された米国特許出
願、シリアル番号第09/187,118号で、テキサス・インス
ツルメント株式会社に譲渡され、名称が「部分キャッシ
ュ・クリーニングを用いるコンピュータ回路、システム
と方法（Computer Circuits, Systems, and Methods Us
ing Partial Cache Cleaning）」に関連して説明されて
いるが、ここでこれらの特許出願に言及することにより
これらの特許出願の開示内容を本願に組み入れることに
する。この方法では、ハードウエア・クリーン機能でク
リーニングしなければならないキャッシュ位置の数が減
少するため、ダーティな最高位キャッシュ位置の情報が
保持される。このアーキテクチャは、ハードウエア・ク
リーン機能の平均的パフォーマンスを改善するが、（広
範囲なブロックがダーティだという）最悪ケースのシナ
リオに対するリアルタイムの問題を解決しない。何故な
らば、ハードウエア動作が割り込み不能のままだからで
ある。

【００２８】図４は、割り込み可能なハードウエア・ク
リーン機能の動作を説明する流れ図を示す。このハード
ウエアは、MINレジスタとMAXカウンタを含む。当初、MI
Nは最高位キャッシュ位置に設定され、MAXは「０」に設
定される。タグメモリ２２にダーティ・ビットが設定さ
れるのに伴い、ｎ＜MINの場合は、MINレジスタにダーテ
ィ・タグ位置のアドレス（ｎ）がロードされ、ｎ＞MAX
の場合は、ダーティ・タグ位置のアドレスにMAXが設定
される。このため、MINおよびMAXは、すべてのダーティ
位置を含むキャッシュ１８内のアドレスの最小範囲を定
義する。MIN＞MAX状態ビットは、MINレジスタ内のアド
レスが、いつもMAXカウンタ内のアドレスよりも大きい
か否かを示す。MIN＞MAXビットは、ビットが設定されて
いるか否かを簡単に決定する状態レジスタの最高位ビッ
ト、すなわち符号ビットでよい。

【００２９】コンテクストスイッチの間、またはキャッ
シュ・クリーンが必要な他の時間に、ブロック５０で、
ソフトウエアはハードウエア・クリーン機能を開始す
る。クリーニングの制御がハードウエア・クリーン機能
から戻るまで、ＣＰＵは待ち合わせモードになってい
る。以下、詳細に説明するように、ハードウエア・クリ
ーニング・ルーチンは割り込み可能なので、割り込みが
存在している場合、またはクリーン動作が完了した場合
は、ソフトウエアに制御を戻す。ハードウエア・クリー
ン機能の「終り」の後が存在しているとき、または全ダ
ーティ・キャッシュ位置をメモリに書き込んでしまった
場合に発生する）、流れはブロック５２に続き、ソフト
ウエアは、MIN＞MAX状態ビットが設定されているかどう
かを調べるためにチェックする。MIN＞MAX状態ビットが
設定されていると、このことは、クリーニング動作が完
了した（すなわち、ハードウエア・クリーン動作が呼び
出されたときにダーティ・キャッシュ位置がひとつもな
かった）ので、コンテクストスイッチが継続してもよい
ことを示す。MIN＞MAX状態ビットが設定されていないと
きは、ハードウエア・クリーン動作は中断し、ハードウ
エア・クリーニング機能が継続しているブロック５０に
制御を戻す。

【００３０】ブロック５４〜６６に関連して、ハードウ
エア・クリーニング機能を説明する。ブロック５４で、
ハードウエア・クリーニング機能がキャッシュ・クリー
ニング要求を受信する。ブロック５６では、キャッシュ
・エントリーに関連するダーティ・ビットが設定されて
いると、カウンタMAXが示すキャッシュ・エントリー
を、メインメモリにセーブする。ブロック５８でMAXが
減分される。

【００３１】ブロック６０で示すように、この時点で保
留中のどの割り込みも処理されうる。割り込みが受信さ
れていないときは、MINがまだMAXより小さいかMAXに等
しい場合、判断ブロック６２はブロック５６に戻って次
のエントリーをセーブする。MINがMAXより大きいとき、
すなわち、MIN＞MAX状態ビットが設定されているとき
は、クリーニング動作は完了する。このケースでは、MI
NレジスタおよびMAXレジスタは、ブロック６４でそれぞ
れの初期設定（MAX＝０、MIN＝最高位キャッシュ・エン
トリー）に戻り、ブロック６６でクリーニング動作が完
了すると、ブロック５２で制御はソフトウエア・ルーチ
ンに戻る。

【００３２】判断ブロック６０に戻って、この時点で割
り込みが受信されていると、流れはブロック６６に向か
い、ここでクリーン動作が一時的に終了し、制御はオペ
レーティングシステムのソフトウエアに戻り、この割り
込みを処理する。この割り込みが処理された後、判断ブ
ロック５２は、MIN＞MAX状態ビットが設定されているか
否かを決定する。このビットが設定されていないとき
は、割り込みのために、クリーニング動作が全ダーティ
・キャッシュ・エントリーをクリーニングしなかったこ
とになる。ハードウエア・クリーン・キャッシュ命令が
再び呼び出されて、MAXの現在値で起動し、別の割り込
みが発生するまで、またはMINがMAXより大きくなるまで
カウントダウンを続ける。

【００３３】図４で説明したキャッシュ・クリーニング
方法は、先行技術に重要な利点を提供する。第１に、こ
の方法の利点は、ハードウエア・キャッシュ命令の速度
である。すなわち、ハードウエア・クリーン動作の最初
の呼び出し後は、割り込みが発生したときにだけソフト
ウエアが関与する。これとは反対に、ハードウエア・ク
リーニング動作は、キャッシュ・エントリーの処理を繰
り返しているときに割り込まれることがあるので、リア
ルタイムの要求条件の必要に応じてシステムが割り込み
に応答することを可能にする。第３に、ダーティ・ビッ
トに関連のあるキャッシュ・エントリーの範囲だけを処
理するように、キャッシュ・エントリーの数が最適化さ
れる。

【００３４】図５、６は、上に説明したハードウエア・
クリーンを実行する実施例のブロック図を示す。キャッ
シュコントローラ７０は、FULL CLEAN信号とEND CLEAN
信号を受信する。FULL CLEAN信号とEND CLEAN信号は、
アドレス制御回路７２によって受信される。アドレス制
御回路７２は、キャッシュ・アドレスとMIN＞MAX信号を
制御論理７４に出力する。制御論理７４は状態レジスタ
７６に接続される。制御論理７４はキャッシュメモリ１
８に接続される。ＯＲゲート７８は、MIN＞MAX信号と１
つ以上の割り込み信号を受信する。

【００３５】動作する場合、キャッシュコントローラ７
０は、プロセッサ１４（図１を参照）からアドレスを受
信し、プロセッサ１４と適切なデータだけを送受するよ
うにキャッシュメモリ１８を制御する。キャッシュコン
トローラ７０は、上に説明したハードウエア・クリーン
機能を提供するだけでなく、一般的なキャッシュ制御回
路の機能のすべてを実行する。アドレス制御回路７２
は、図４に関連して説明したように、MINレジスタ８４
とMAXカウンタ８２を維持する。アドレス制御回路７２
の出力（ＭＡＸカウンタの値）は、チェックすべき次の
キャッシュ・エントリーのアドレスを指定し、このエン
トリーがダーティな場合は、このエントリーをメインメ
モリ１６にセーブする。MIN＞MAX信号は、ＭＩＮレジス
タの値がMAXカウンタの現在値より大きいか否かを示す
ために出力される。

【００３６】FULL CLEAN信号が受信されると、MAXカウ
ンタ８２は、ダーティかも知れないキャッシュ１８の最
高位エントリーのアドレスを含む。MAXカウンタ８２の
出力は、制御論理７４によって受信される。このエント
リーがダーティかどうか調べるために、このエントリー
のタグメモリ２２が制御論理７４によってチェックされ
た後、ダーティ・ビットが設定されている場合に、この
エントリーがメインメモリ１６にセーブされると、MAX
カウンタ８２は次の下位アドレスに減分される。MAXカ
ウンタ８２が指定したエントリーに関連するダーティ・
ビットをチェックし、ダーティ・ビットが設定されてい
る場合は、このエントリーをメインメモリ１６にセーブ
し、さらにMAXカウンタ８２を減分するプロセスは、割
り込み信号が受信されるまで、またはMINレジスタの値
がMAXカウンタの値より大きくなるまで繰り返される。
いずれかの条件が発生すると、ＯＲゲート７８からEND
CLEAN信号が出力され、この信号はアドレス制御回路７
２と制御論理７４によるこの後のクリーニングを停止す
るが、MAXカウンタ８２とMINレジスタ８４の現在の値を
維持する。

【００３７】図６は、アドレス制御回路７２の実施例を
詳細に示す。FULL CLEAN信号およびEND CLEAN信号はセ
ット・リセット（ＳＲ）フリップフロップ８０によって
受信される。フリップフロップ８０の出力は、各サイク
ルでMAXカウンタ８２を減分するイネーブル（ＥＮ）信
号である。NEXT信号は、次のキャッシュ・アドレスのカ
ウンタを減分するクリーニング機能中に、メインメモリ
１６への各ライト・バックが終了したとき、MAXカウン
タ８２によって制御論理７４から受信される。MINレジ
スタ８４の出力とMAXカウンタ８２の出力は、それぞれ
比較器８６の入力に接続される。比較器８６の出力はMI
N＞MAX信号である。仮想アドレスは、MAXカウンタ８２
の入力、MINレジスタ８４の入力、比較器８８の入力の
１つ、および比較器９０の入力の１つに接続される。MA
Xカウンタ８２の出力は、比較器９０の他の入力に接続
され、MINレジスタ８４の出力は、比較器８８の他の入
力に接続される。比較器８８の出力は、書き込みヒット
の現在アドレスが、MINレジスタ８４の出力より小さい
か否かを示すとともに、MINレジスタ８４のロード（Ｌ
Ｄ１）入力に接続される。比較器９０の出力は、書き込
みヒットの現在アドレスが、MAXカウンタ８２の出力よ
り大きいか否かを示すとともに、MAXカウンタ８２のロ
ード（ＬＤ２）入力に接続される。

【００３８】動作する場合、MAXカウンタ８２がイネー
ブルされると、MAXカウンタ８２は、制御論理からNEXT
信号を受信するたびに減分する。クリーン動作の終了ま
たは割り込みのいずれかの理由でFULL CLEAN信号がプロ
セッサから受信されると、フリップフロップ８０がセッ
ト（ＥＮが真）されて、ハードウエア・クリーン機能を
継続（または起動）し、END CLEAN信号が受信されると
リセット（ＥＮが偽）される。フリップフロップ８０が
リセットされるとカウンタは減分を中止するので、別の
FULL CLEAN信号が受信されるまで、クリーニングは停止
する。

【００３９】比較器８８、９０は、メインメモリ１６の
通常の動作中に、それぞれMINレジスタ８４とMAXカウン
タ８２をロードする。書き込みヒットのアドレスがMAX
カウンタ８２の現在値より大きいとき、比較器９０の出
力によってこのアドレス（またはその適切な位置）がMA
Xカウンタにロードされる。同様に、書き込みヒットの
アドレスがMINレジスタ８４の現在値より小さいとき、
比較器８８の出力によってこのアドレス（またはその適
切な位置）がMINレジスタ８４にロードされる。

【００４０】本発明の特定の好適実施例を示してきた
が、当業者には判るように、多数の変形が実現されうる
であろう。たとえば、ダーティな最高位キャッシュ位置
からダーティな最下位キャッシュ位置までのエントリー
をクリーニングするのではなく、MINエントリーに増分
カウンタを使用するとともに、レジスタにMAXエントリ
ーを格納することによって、反対方向でエントリーをク
リーニングするように、図示した実施例を容易に修正す
ることができるであろう。キャッシュ内の既存のダーテ
ィな位置の範囲を保持する回路は、キャッシュ制御論理
の一部として示されているが、この回路は、別のサブシ
ステムの一部であってもよいし、別々のサブシステムで
あってもよい。マイクロプロセッサ、プロセッサとコプ
ロセッサ、２つに分かれたデータメモリと命令メモリな
ど、特定の装置で使用される処理およびメモリアーキテ
クチャに依存する変動は、当業者には判るように、ここ
に図示したアーキテクチャから保証されうる。ここで説
明した、特定の２ウエイ・セットアソシアティブ・キャ
ッシュ技術とは異なるキャッシュ技術は、本発明によっ
て使用されうるであろう。

【００４１】本発明の詳細な説明は、特定の代表的な実
施例に向けられてきたが、代替実施例とともに、これら
の実施例の各種修正は当業者に提案されるであろう。特
許請求の範囲に入るいかなる修正や代替実施例も、本発
明に含まれるものとする。

【００４２】以上の説明に関して更に以下の項を開示す
る。（１）キャッシュメモリおよびメインメモリを備えたシ
ステムにおいて、ハードウエア・キャッシュ・クリーン
機能を実行する回路であって、潜在的にダーティなキャ
ッシュ・アドレスの範囲内で、一連のキャッシュ・アド
レスを所定の順序で出力するアドレス回路と、出力され
たキャッシュ・アドレスからの情報を、前記アドレス回
路から対応するメインメモリ位置まで、各ダーティ・キ
ャッシュ位置ごとに書き込む制御論理回路と、割り込み
の検出、またはメインメモリへの全ダーティ・キャッシ
ュ位置の書き込みの完了のいずれかに応答して、前記ア
ドレス回路をイネーブルおよびディスエーブルする回路
と、を具備する回路。

【００４３】(２)第１項に記載の回路において、前記ア
ドレス回路は、キャッシュ・アドレスを出力するカウン
タを含む回路。

【００４４】(３)第２項に記載の回路において、前記ア
ドレス回路は、レジスタをさらに含む回路。

【００４５】(４)第２項または第３項に記載の回路にお
いて、前記カウンタは、前記ダーティの可能性のある最
高位キャッシュ・アドレスのアドレスを含むとともに、
前記一連のキャッシュ・アドレスを出力するために減分
される回路。

【００４６】(５)第４項に記載の回路において、レジス
タは、前記ダーティの可能性のある最下位アドレスのア
ドレスを格納する回路。

【００４７】(６)第２、３項または第５項に記載の回路
において、前記カウンタは、前記ダーティの可能性のあ
る最下位キャッシュ・アドレスのアドレスを含むととも
に、前記一連のキャッシュ・アドレスを出力するために
増分される回路。

【００４８】(７)第６項に記載の回路において、レジス
タは、前記ダーティの可能性のある最高位アドレスのア
ドレスを格納する回路。

【００４９】(８)第１、２、３、５項または第７項に記
載の回路において、前記イネーブルおよびディスエーブ
ルする回路は、フリップフロップを含む回路。

【００５０】(９)キャッシュメモリおよびメインメモリ
を備えたシステムにおいて、ハードウエア・キャッシュ
・クリーン機能を実行する方法であって、潜在的にダー
ティなキャッシュ・アドレスの範囲内で、一連のキャッ
シュ・アドレスを所定の順序で発生するステップと、前
記キャッシュ・アドレスの情報がダーティな場合、発生
した前記キャッシュ・アドレスのキャッシュメモリから
の情報を、対応するメインメモリ位置に書き込むステッ
プと、割り込み、または前記メインメモリへの全ダーテ
ィ・エントリーの書き込みの完了のいずれかに応答し
て、割り込みの後に前記一連の発生したキャッシュ・ア
ドレスをイネーブルすることにより、前記クリーン機能
が継続できるように、前記一連の発生したキャッシュ・
アドレスをイネーブルおよびディスエーブルするステッ
プと、を含む方法。

【００５１】(１０)第９項に記載の方法において、前記
一連のキャッシュ・アドレスは、カウンタから出力され
る方法。

【００５２】(１１)第１０項に記載の方法において、前
記カウンタは、前記ダーティの可能性のある最高位キャ
ッシュ・アドレスのアドレスを含み、前記一連のキャッ
シュ・アドレスは、前記カウンタを減分することによっ
て発生する方法。

【００５３】(１２)第１１項に記載の方法において、レ
ジスタは、前記ダーティの可能性のある最下位アドレス
のアドレスを格納する方法。

【００５４】(１３)第１０、１１項または第１２項に記
載の方法において、前記カウンタは、前記ダーティの可
能性のある最下位キャッシュ・アドレスのアドレスを含
み、前記一連のキャッシュ・アドレスは、前記カウンタ
を増分することによって発生する方法。

【００５５】(１４)第１３項に記載の方法において、レ
ジスタは、前記ダーティの可能性のある最高位アドレス
のアドレスを格納する方法。

【００５６】(１５)第９、１０、１１、１２項または第
１４項に記載の方法において、イネーブルおよびディス
エーブルする前記ステップは、フリップフロップを使用
して、前記一連の発生したキャッシュ・アドレスをイネ
ーブルおよびディスエーブルするステップを含む方法。

【００５７】(１６)ＶＩＶＴ（仮想インデックス、仮想
タグ）キャッシュ１８は、割り込み可能なハードウエア
・クリーン機能を使用して、コンテクストスイッチ中に
キャッシュのダーティ・エントリーをクリーニングす
る。MAXカウンタ８２およびMINレジスタ８４は、ダーテ
ィなキャッシュ位置の範囲を定義する。ハードウエア・
クリーン機能の実行中、エントリーがダーティとマーク
された場合、MAXカウンタ８２によって与えられたアド
レスのキャッシュ・エントリーがメインメモリ１６に書
き込まれている間、MAXカウンタ８２はカウントダウン
する。割り込みが発生すると、この割り込みが処理され
てから後続のクリーン要求が発行されるまで、MAXカウ
ンタはディスエーブルされる。

【００５８】関連特許出願の引用本願は、Chauvelほかに対する、１９９８年１１月５日
に出願された米国特許出願、シリアル番号第09/187,118
号で、名称が「部分キャッシュ・クリーニングを用いる
コンピュータ回路、システムと方法（Computer Circuit
s, Systems, and Methods Using Partial Cache Cleani
ng）」に関連する。

【００５９】連邦政府が助成する研究開発への申請（st
atement of federally sponsored research or develop
ment）

【図面の簡単な説明】

【図１】ＶＩＶＴライト・スルー・キャッシュのアーキ
テクチャと、このアーキテクチャによるエイリアシング
の問題を示す図。

【図２】ＶＩＶＴライト・バック・アーキテクチャと、
このアーキテクチャによるエイリアシングの問題を示す
図。

【図３】先行技術によるソフトウエア・クリーン動作の
流れ図を示す図。

【図４】割り込み可能なハードウエア・クリーン動作の
流れ図を示す図。

【図５】図４のハードウエア・クリーン動作を実行する
キャッシュコントローラのブロック図を示す図。

【図６】図５のキャッシュコントローラのアドレス制御
回路のブロック図を示す図。

【符号の説明】

１０タスク１１２タスク２１４プロセッサ１６メインメモリ１８キャッシュメモリ２０データアレイ２２タグメモリ２３，７０キャッシュコントローラ７２アドレス制御回路７４制御論理７６レジスタ７８ＯＲゲート８０フリップフロップ８２ＭＡＸカウンタ（ＭＡＸ減算カウンタ）８４ＭＩＮレジスタ８６，８８，９０比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者セルジュラサールフランス国フレジュ、サン、ジャンドカンヌ、リュドュマルソー、278 (72)発明者ドミニクベノワジャックダンベルノフランス国ビュヌーブルーブ、シュマンデバッスジヌスティエール 47

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリおよびメインメモリを
備えたシステムにおいて、ハードウエア・キャッシュ・
クリーン機能を実行する回路であって、潜在的にダーティなキャッシュ・アドレスの範囲内で、
一連のキャッシュ・アドレスを所定の順序で出力するア
ドレス回路と、出力されたキャッシュ・アドレスからの情報を、前記ア
ドレス回路から対応するメインメモリ位置まで、各ダー
ティ・キャッシュ位置ごとに書き込む制御論理回路と、割り込みの検出、またはメインメモリへの全ダーティ・
キャッシュ位置の書き込みの完了のいずれかに応答し
て、前記アドレス回路をイネーブルおよびディスエーブ
ルする回路と、を具備する回路。
【請求項２】キャッシュメモリおよびメインメモリを
備えたシステムにおいて、ハードウエア・キャッシュ・
クリーン機能を実行する方法であって、潜在的にダーティなキャッシュ・アドレスの範囲内で、
一連のキャッシュ・アドレスを所定の順序で発生するス
テップと、前記キャッシュ・アドレスの情報がダーティな場合、発
生した前記キャッシュ・アドレスのキャッシュメモリか
らの情報を、対応するメインメモリ位置に書き込むステ
ップと、割り込み、または前記メインメモリへの全ダーティ・エ
ントリーの書き込みの完了のいずれかに応答して、割り
込みの後に前記一連の発生したキャッシュ・アドレスを
イネーブルすることにより、前記クリーン機能が継続で
きるように、前記一連の発生したキャッシュ・アドレス
をイネーブルおよびディスエーブルするステップと、を
含む方法。