JP2000242610A - デュアルポートｒａｍのデータ受け渡し方法 - Google Patents
デュアルポートｒａｍのデータ受け渡し方法Info
- Publication number
- JP2000242610A JP2000242610A JP11040859A JP4085999A JP2000242610A JP 2000242610 A JP2000242610 A JP 2000242610A JP 11040859 A JP11040859 A JP 11040859A JP 4085999 A JP4085999 A JP 4085999A JP 2000242610 A JP2000242610 A JP 2000242610A
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Abstract
(57)【要約】
【課題】 機能・性能向上及び高速で多量のデータの受
け渡しを行おうとすると、デュアルポートＲＡＭのデー
タ受け渡し処理のみで時間を費やしてしまい、主要な機
能・性能に関する処理時間がなくなってしまう問題点が
あった。 【解決手段】 ２つのＣＰＵ２、３の間に配置されたデ
ュアルポートＲＡＭ１において、マスタ側ＣＰＵ２から
スレーブ側ＣＰＵ３への割り込み信号４に同期させてア
クセスする同期アクセス領域Ａ１、Ａ２と、前記割り込
み信号４によらずにアクセスする非同期アクセス領域Ｂ
１、Ｂ２とを備えた。
け渡しを行おうとすると、デュアルポートＲＡＭのデー
タ受け渡し処理のみで時間を費やしてしまい、主要な機
能・性能に関する処理時間がなくなってしまう問題点が
あった。 【解決手段】 ２つのＣＰＵ２、３の間に配置されたデ
ュアルポートＲＡＭ１において、マスタ側ＣＰＵ２から
スレーブ側ＣＰＵ３への割り込み信号４に同期させてア
クセスする同期アクセス領域Ａ１、Ａ２と、前記割り込
み信号４によらずにアクセスする非同期アクセス領域Ｂ
１、Ｂ２とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明はデュアルポートＲＡ
Ｍおよびそのデータ受け渡し方法に関し、ある周期に同
期する必要のあるデータの受け渡しと、その周期に同期
する必要のないデータ受け渡しとを並行して行うデュア
ルポートＲＡＭのデータ受け渡し方法に関する。
Ｍおよびそのデータ受け渡し方法に関し、ある周期に同
期する必要のあるデータの受け渡しと、その周期に同期
する必要のないデータ受け渡しとを並行して行うデュア
ルポートＲＡＭのデータ受け渡し方法に関する。
【０００２】
【従来の技術】最近、高速シリアル通信を利用したオー
ルデジタルなサーボアンプが増えてきている。その中で
特に上位コントローラとの通信による同期信号に同期し
て動作するサーボアンプがあり、またサーボアンプはよ
り高度な機能・性能が要求されている。高速シリアル通
信により多量のデータを扱えるようになり、サーボアン
プ内部でもマルチＣＰＵ化が必要になってきた。そこ
で、高速でＣＰＵ間のデータの受け渡しができるように
デュアルポートＲＡＭが採用されている。従来は使用さ
れているＣＰＵ処理速度により機能・性能を限定するこ
とにより扱うデータ量は少なく、同期アクセス領域のみ
で使用していた。
ルデジタルなサーボアンプが増えてきている。その中で
特に上位コントローラとの通信による同期信号に同期し
て動作するサーボアンプがあり、またサーボアンプはよ
り高度な機能・性能が要求されている。高速シリアル通
信により多量のデータを扱えるようになり、サーボアン
プ内部でもマルチＣＰＵ化が必要になってきた。そこ
で、高速でＣＰＵ間のデータの受け渡しができるように
デュアルポートＲＡＭが採用されている。従来は使用さ
れているＣＰＵ処理速度により機能・性能を限定するこ
とにより扱うデータ量は少なく、同期アクセス領域のみ
で使用していた。
【０００３】
【発明が解決しようとする課題】しかし、機能・性能向
上及び高速で多量のデータの受け渡しを行おうとする
と、デュアルポートＲＡＭのデータ受け渡し処理のみで
時間を費やしてしまい、主要な機能・性能に関する処理
時間がなくなってしまう問題点があった。本発明はデュ
アルポートＲＡＭによるデータの受け渡し処理を効率よ
くする方法を提供することを目的とする。
上及び高速で多量のデータの受け渡しを行おうとする
と、デュアルポートＲＡＭのデータ受け渡し処理のみで
時間を費やしてしまい、主要な機能・性能に関する処理
時間がなくなってしまう問題点があった。本発明はデュ
アルポートＲＡＭによるデータの受け渡し処理を効率よ
くする方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、２つのＣＰＵの間に配置されたデュアル
ポートＲＡＭのデータ受け渡し方法において、前記デュ
アルポートＲＡＭを、マスタ側ＣＰＵからスレーブ側Ｃ
ＰＵへの割り込み信号に同期させてアクセスされる同期
アクセス領域と、前記割り込み信号によらずにアクセス
される非同期アクセス領域とに区分けしたことを特徴と
し、前記同期アクセス領域へは前記デュアルポートＲＡ
Ｍを時間で区切ることにより、前記非同期アクセス領域
へはアクセスすることを表すアクセス権フラグを設定す
ることにより、それぞれ並行してアクセスを行うことを
特徴とする。
め、本発明は、２つのＣＰＵの間に配置されたデュアル
ポートＲＡＭのデータ受け渡し方法において、前記デュ
アルポートＲＡＭを、マスタ側ＣＰＵからスレーブ側Ｃ
ＰＵへの割り込み信号に同期させてアクセスされる同期
アクセス領域と、前記割り込み信号によらずにアクセス
される非同期アクセス領域とに区分けしたことを特徴と
し、前記同期アクセス領域へは前記デュアルポートＲＡ
Ｍを時間で区切ることにより、前記非同期アクセス領域
へはアクセスすることを表すアクセス権フラグを設定す
ることにより、それぞれ並行してアクセスを行うことを
特徴とする。
【０００５】
【発明の実施の形態】本発明の実施形態を図において説
明する。図１は本発明の原理説明図である。１はデュア
ルポートＲＡＭ、２はマスタＣＰＵ、３はスレーブＣＰ
Ｕ、４はマスタＣＰＵからスレーブＣＰＵへの同期割り
込み信号、Ａ１はマスタＣＰＵからスレーブＣＰＵへの
データ受け渡し用の同期アクセス領域、Ａ２はスレーブ
ＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期ア
クセス領域、Ｂ１はマスタＣＰＵからスレーブＣＰＵへ
のデータ受け渡し用の非同期アクセス領域、Ｂ２はスレ
ーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非
同期アクセス領域である。同期アクセス領域Ａ１、Ａ２
は割り込み信号に同期してデータの受け渡しを時間で区
切って行う。これを同期アクセスと呼ぶ。また、非同期
アクセス領域Ｂ１、Ｂ２は割り込み信号によらずデータ
の受け渡しを行う。これを非同期アクセスと呼ぶ。図２
は同期アクセスによるデータの受け渡しタイミングを示
した図である。同期アクセスは図２のように割り込み信
号４が一定周期ＴｃでマスタＣＰＵからスレーブＣＰＵ
へ出力されることによって行われる。図２において、Ｔ
ｃは割り込み信号周期、Ｔ０はスレーブＣＰＵが同期ア
クセス領域Ａ１をアクセスする最大規定時間、Ｔ１はス
レーブＣＰＵがＡ２をアクセスする最大規定時間、Ｍ０
はマスタＣＰＵが同期アクセス領域Ａ２をアクセス可能
な時間帯、Ｍ１はマスタＣＰＵが同期アクセス領域Ａ１
をアクセス可能な時間帯、Ｓ０はスレーブＣＰＵが同期
アクセス領域Ａ１をアクセス可能な時間帯、Ｓ１はスレ
ーブＣＰＵが同期アクセス領域Ａ２をアクセス可能な時
間帯である。マスタＣＰＵ２、スレーブＣＰＵ３の同期
アクセスの処理を以下に示す。マスタＣＰＵ２は割り込
み信号４の出力後、同期アクセス領域Ａ２のデータを次
の割り込み信号４の出力する時間Ｔ０前までに読み出し
を完了する。その後スレーブＣＰＵ３は時間Ｔ０の間に
同期アクセス領域Ａ２にデータを書き込む。また、スレ
ーブＣＰＵ３は割り込み信号４を受信後、時間Ｔ１の間
に同期アクセス領域Ａ１の読み出しを完了する。その
後、マスタＣＰＵ２は同期アクセス領域Ａ１への書き込
みを次の割り込み信号４の出力するまでに完了する。図
３は非同期アクセスによるデータ受け渡し手順を説明す
る図である。ステップＷ１１〜１４はマスタＣＰＵ２の
処理、ステップＷ２１〜２４はスレーブＣＰＵ３の処理
である。非同期アクセスは図３のようにマスタＣＰＵ
２、スレーブＣＰＵ３が非同期アクセス領域Ｂ１、Ｂ２
にアクセスしていることを相手に伝えるためのアクセス
権フラグとしてそれぞれの非同期アクセス領域Ｂ１、Ｂ
２にＦＬＡＧ１、ＦＬＡＧ２を割り付けてある。マスタ
ＣＰＵ２が、非同期アクセス領域Ｂ２を読み出しする、
または非同期アクセス領域Ｂ１へ書き込みをするための
処理を以下に示す。マスタＣＰＵ２は非同期アクセス領
域Ｂ１のＦＬＡＧ１をＯＮし（ステップＷ１１）、非同
期アクセス領域Ｂ２のＦＬＡＧ２を読み出し（ステップ
Ｗ１２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ
２の読み書きをしないでＦＬＡＧ１をＯＦＦする（ステ
ップＷ１４）。ＦＬＡＧ２がＯＦＦしていたら、非同期
アクセス領域Ｂ２の読み出し、または非同期アクセス領
域Ｂ１へ書き込みを行う（ステップＷ１３）。終了した
らＦＬＡＧ１をＯＦＦにする（ステップＷ１４）。スレ
ーブＣＰＵ３が、非同期アクセス領域Ｂ１を読み出す
る、または非同期アクセス領域Ｂ２へ書き込みをするた
めの処理を以下に示す。スレーブＣＰＵ３は非同期アク
セス領域Ｂ２のＦＬＡＧ２をＯＮし（ステップＷ２
１）、非同期アクセス領域Ｂ１のＦＬＡＧ１を読み出し
（ステップＷ２２）、ＯＮしていたら非同期アクセス領
域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ２をＯＦＦ
する（ステップＷ２４）。ＦＬＡＧ１がＯＦＦしていた
ら、非同期アクセス領域Ｂ１の読み出し、または非同期
アクセス領域Ｂ２へ書き込みを行う（ステップＷ２
３）。終了したらＦＬＡＧ２をＯＦＦにする（ステップ
Ｗ２４）。非同期アクセスは同期アクセスの空いた時間
を利用して行う。よって同期アクセス，非同期アクセス
を並行して行うことが可能となる。
明する。図１は本発明の原理説明図である。１はデュア
ルポートＲＡＭ、２はマスタＣＰＵ、３はスレーブＣＰ
Ｕ、４はマスタＣＰＵからスレーブＣＰＵへの同期割り
込み信号、Ａ１はマスタＣＰＵからスレーブＣＰＵへの
データ受け渡し用の同期アクセス領域、Ａ２はスレーブ
ＣＰＵからマスタＣＰＵへのデータ受け渡し用の同期ア
クセス領域、Ｂ１はマスタＣＰＵからスレーブＣＰＵへ
のデータ受け渡し用の非同期アクセス領域、Ｂ２はスレ
ーブＣＰＵからマスタＣＰＵへのデータ受け渡し用の非
同期アクセス領域である。同期アクセス領域Ａ１、Ａ２
は割り込み信号に同期してデータの受け渡しを時間で区
切って行う。これを同期アクセスと呼ぶ。また、非同期
アクセス領域Ｂ１、Ｂ２は割り込み信号によらずデータ
の受け渡しを行う。これを非同期アクセスと呼ぶ。図２
は同期アクセスによるデータの受け渡しタイミングを示
した図である。同期アクセスは図２のように割り込み信
号４が一定周期ＴｃでマスタＣＰＵからスレーブＣＰＵ
へ出力されることによって行われる。図２において、Ｔ
ｃは割り込み信号周期、Ｔ０はスレーブＣＰＵが同期ア
クセス領域Ａ１をアクセスする最大規定時間、Ｔ１はス
レーブＣＰＵがＡ２をアクセスする最大規定時間、Ｍ０
はマスタＣＰＵが同期アクセス領域Ａ２をアクセス可能
な時間帯、Ｍ１はマスタＣＰＵが同期アクセス領域Ａ１
をアクセス可能な時間帯、Ｓ０はスレーブＣＰＵが同期
アクセス領域Ａ１をアクセス可能な時間帯、Ｓ１はスレ
ーブＣＰＵが同期アクセス領域Ａ２をアクセス可能な時
間帯である。マスタＣＰＵ２、スレーブＣＰＵ３の同期
アクセスの処理を以下に示す。マスタＣＰＵ２は割り込
み信号４の出力後、同期アクセス領域Ａ２のデータを次
の割り込み信号４の出力する時間Ｔ０前までに読み出し
を完了する。その後スレーブＣＰＵ３は時間Ｔ０の間に
同期アクセス領域Ａ２にデータを書き込む。また、スレ
ーブＣＰＵ３は割り込み信号４を受信後、時間Ｔ１の間
に同期アクセス領域Ａ１の読み出しを完了する。その
後、マスタＣＰＵ２は同期アクセス領域Ａ１への書き込
みを次の割り込み信号４の出力するまでに完了する。図
３は非同期アクセスによるデータ受け渡し手順を説明す
る図である。ステップＷ１１〜１４はマスタＣＰＵ２の
処理、ステップＷ２１〜２４はスレーブＣＰＵ３の処理
である。非同期アクセスは図３のようにマスタＣＰＵ
２、スレーブＣＰＵ３が非同期アクセス領域Ｂ１、Ｂ２
にアクセスしていることを相手に伝えるためのアクセス
権フラグとしてそれぞれの非同期アクセス領域Ｂ１、Ｂ
２にＦＬＡＧ１、ＦＬＡＧ２を割り付けてある。マスタ
ＣＰＵ２が、非同期アクセス領域Ｂ２を読み出しする、
または非同期アクセス領域Ｂ１へ書き込みをするための
処理を以下に示す。マスタＣＰＵ２は非同期アクセス領
域Ｂ１のＦＬＡＧ１をＯＮし（ステップＷ１１）、非同
期アクセス領域Ｂ２のＦＬＡＧ２を読み出し（ステップ
Ｗ１２）、ＯＮしていたら非同期アクセス領域Ｂ１，Ｂ
２の読み書きをしないでＦＬＡＧ１をＯＦＦする（ステ
ップＷ１４）。ＦＬＡＧ２がＯＦＦしていたら、非同期
アクセス領域Ｂ２の読み出し、または非同期アクセス領
域Ｂ１へ書き込みを行う（ステップＷ１３）。終了した
らＦＬＡＧ１をＯＦＦにする（ステップＷ１４）。スレ
ーブＣＰＵ３が、非同期アクセス領域Ｂ１を読み出す
る、または非同期アクセス領域Ｂ２へ書き込みをするた
めの処理を以下に示す。スレーブＣＰＵ３は非同期アク
セス領域Ｂ２のＦＬＡＧ２をＯＮし（ステップＷ２
１）、非同期アクセス領域Ｂ１のＦＬＡＧ１を読み出し
（ステップＷ２２）、ＯＮしていたら非同期アクセス領
域Ｂ１，Ｂ２の読み書きをしないでＦＬＡＧ２をＯＦＦ
する（ステップＷ２４）。ＦＬＡＧ１がＯＦＦしていた
ら、非同期アクセス領域Ｂ１の読み出し、または非同期
アクセス領域Ｂ２へ書き込みを行う（ステップＷ２
３）。終了したらＦＬＡＧ２をＯＦＦにする（ステップ
Ｗ２４）。非同期アクセスは同期アクセスの空いた時間
を利用して行う。よって同期アクセス，非同期アクセス
を並行して行うことが可能となる。
【０００６】
【発明の効果】以上説明したように本発明では、ＣＰＵ
間のデータの受け渡し処理を行う媒体であるデュアルポ
ートＲＡＭを、割り込み信号と同期した同期アクセス領
域と割り込み信号によらない非同期アクセス領域に分け
て使用するように構成したので、周期的で高速な処理を
必要とするデータは同期アクセスで行い、任意の周期で
低速な処理でも可能なデータは非同期アクセスで行うこ
とにより、データの区分ができ、ＣＰＵの処理速度に応
じて効率よく多量のデータが扱えるようになる。
間のデータの受け渡し処理を行う媒体であるデュアルポ
ートＲＡＭを、割り込み信号と同期した同期アクセス領
域と割り込み信号によらない非同期アクセス領域に分け
て使用するように構成したので、周期的で高速な処理を
必要とするデータは同期アクセスで行い、任意の周期で
低速な処理でも可能なデータは非同期アクセスで行うこ
とにより、データの区分ができ、ＣＰＵの処理速度に応
じて効率よく多量のデータが扱えるようになる。
【図１】 本発明のデュアルポートＲＡＭデータ受け渡
し方法の原理を説明する図である。
し方法の原理を説明する図である。
【図２】 同期アクセスによるデータ受け渡しタイミン
グを示す図である。
グを示す図である。
【図３】 非同期アクセスによるデータ受け渡し手順を
説明する図である。
説明する図である。
１ デュアルポートＲＡＭ ２ マスタＣＰＵ ３ スレーブＣＰＵ ４ マスタＣＰＵからＣＰＵスレーブへの同期割り込み
信号 Ａ１ 同期アクセス領域（マスタからスレーブへのデー
タ領域） Ａ２ 同期アクセス領域（スレーブからマスタへのデー
タ領域） Ｂ１ 非同期アクセス領域（マスタからスレーブへのデ
ータ領域） Ｂ２ 非同期アクセス領域（スレーブからマスタへのデ
ータ領域） Ｔｃ 割り込み信号周期 Ｔ０ スレーブＣＰＵがＡ１をアクセスする最大規定時
間 Ｔ１ スレーブＣＰＵがＡ２をアクセスする最大規定時
間 Ｍ０ マスタＣＰＵがＡ２をアクセス可能な時間帯 Ｍ１ マスタＣＰＵがＡ１をアクセス可能な時間帯 Ｓ０ スレーブＣＰＵがＡ１をアクセス可能な時間帯 Ｓ１ スレーブＣＰＵがＡ２をアクセス可能な時間帯 Ｗ１１〜１４ マスタＣＰＵの処理ステップ Ｗ２１〜２４ スレーブＣＰＵの処理ステップ
信号 Ａ１ 同期アクセス領域（マスタからスレーブへのデー
タ領域） Ａ２ 同期アクセス領域（スレーブからマスタへのデー
タ領域） Ｂ１ 非同期アクセス領域（マスタからスレーブへのデ
ータ領域） Ｂ２ 非同期アクセス領域（スレーブからマスタへのデ
ータ領域） Ｔｃ 割り込み信号周期 Ｔ０ スレーブＣＰＵがＡ１をアクセスする最大規定時
間 Ｔ１ スレーブＣＰＵがＡ２をアクセスする最大規定時
間 Ｍ０ マスタＣＰＵがＡ２をアクセス可能な時間帯 Ｍ１ マスタＣＰＵがＡ１をアクセス可能な時間帯 Ｓ０ スレーブＣＰＵがＡ１をアクセス可能な時間帯 Ｓ１ スレーブＣＰＵがＡ２をアクセス可能な時間帯 Ｗ１１〜１４ マスタＣＰＵの処理ステップ Ｗ２１〜２４ スレーブＣＰＵの処理ステップ
Claims (2)
- 【請求項１】 ２つのＣＰＵの間に配置されたデュアル
ポートＲＡＭのデータ受け渡し方法において、前記デュ
アルポートＲＡＭを、マスタ側ＣＰＵからスレーブ側Ｃ
ＰＵへの割り込み信号に同期させてアクセスされる同期
アクセス領域と、前記割り込み信号によらずにアクセス
される非同期アクセス領域とに区分けしたことを特徴と
するデュアルポートＲＡＭのデータの受け渡し方法。 - 【請求項２】 前記同期アクセス領域へは前記デュアル
ポートＲＡＭを時間で区切ることにより、前記非同期ア
クセス領域へはアクセスすることを表すアクセス権フラ
グを設定することにより、それぞれ並行してアクセスを
行うことを特徴とする請求項１記載のデュアルポートＲ
ＡＭのデータ受け渡し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085999A JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085999A JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000242610A true JP2000242610A (ja) | 2000-09-08 |
| JP2000242610A5 JP2000242610A5 (ja) | 2006-04-06 |
| JP4123315B2 JP4123315B2 (ja) | 2008-07-23 |
Family
ID=12592283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04085999A Expired - Fee Related JP4123315B2 (ja) | 1999-02-19 | 1999-02-19 | デュアルポートｒａｍのデータ受け渡し装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4123315B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7882344B2 (en) | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
| JP4940436B2 (ja) * | 2005-11-08 | 2012-05-30 | エスティー‐エリクソン、ソシエテ、アノニム | コア間通信の同期化用のフラグレジスタを有する制御デバイス |
| US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| US9032120B2 (en) | 2012-10-24 | 2015-05-12 | Stmicroelectronics S.R.L. | Device and method for writing/reading a memory register shared by a plurality of peripherals |
| KR101660022B1 (ko) * | 2015-09-10 | 2016-09-27 | 아둘람테크 주식회사 | 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법 |
-
1999
- 1999-02-19 JP JP04085999A patent/JP4123315B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4940436B2 (ja) * | 2005-11-08 | 2012-05-30 | エスティー‐エリクソン、ソシエテ、アノニム | コア間通信の同期化用のフラグレジスタを有する制御デバイス |
| US7882344B2 (en) | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
| US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| US9032120B2 (en) | 2012-10-24 | 2015-05-12 | Stmicroelectronics S.R.L. | Device and method for writing/reading a memory register shared by a plurality of peripherals |
| KR101660022B1 (ko) * | 2015-09-10 | 2016-09-27 | 아둘람테크 주식회사 | 버스 인터페이스 효율을 향상시키기 위한 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4123315B2 (ja) | 2008-07-23 |
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