JP2000243242A - 電子源及び画像表示装置の製造方法 - Google Patents
電子源及び画像表示装置の製造方法Info
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- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/027—Manufacture of electrodes or electrode systems of cold cathodes of thin film cathodes
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- H01J31/00—Cathode ray tubes; Electron beam tubes
- H01J31/08—Cathode ray tubes; Electron beam tubes having a screen on or from which an image or pattern is formed, picked up, converted, or stored
- H01J31/10—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes
- H01J31/12—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes with luminescent screen
- H01J31/123—Flat display tubes
- H01J31/125—Flat display tubes provided with control means permitting the electron beam to reach selected parts of the screen, e.g. digital selection
- H01J31/127—Flat display tubes provided with control means permitting the electron beam to reach selected parts of the screen, e.g. digital selection using large area or array sources, i.e. essentially a source for each pixel group
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- H01J2201/30—Cold cathodes
- H01J2201/316—Cold cathodes having an electric field parallel to the surface thereof, e.g. thin film cathodes
- H01J2201/3165—Surface conduction emission type cathodes
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- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【課題】 複数の電子放出素子を備える電子源の製造時
における通電工程において、無効電流を減少させる。 【解決手段】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
ギャップを隔てて配置された一対の導電膜の複数対とを
形成する工程と、活性化物質源の存在下で、前記複数の
行配線のうち任意の行配線を選択し（Ｓ１）、この選択
された行配線に接続されている複数の導電膜対の各々に
おける印加電圧が略一定となるように電圧を印加する第
１の電圧印加工程（Ｓ４）と、非選択行配線に接続され
ている複数の導電膜対のうち少なくとも特定の導電膜対
に所定の電圧を印加する（Ｓ８）第２の電圧印加工程と
を有する。
における通電工程において、無効電流を減少させる。 【解決手段】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
ギャップを隔てて配置された一対の導電膜の複数対とを
形成する工程と、活性化物質源の存在下で、前記複数の
行配線のうち任意の行配線を選択し（Ｓ１）、この選択
された行配線に接続されている複数の導電膜対の各々に
おける印加電圧が略一定となるように電圧を印加する第
１の電圧印加工程（Ｓ４）と、非選択行配線に接続され
ている複数の導電膜対のうち少なくとも特定の導電膜対
に所定の電圧を印加する（Ｓ８）第２の電圧印加工程と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電子放出素
子を配列した電子源及びそれを用いた画像表示装置電子
源の製造方法及び、その活性化装置に関するものであ
る。
子を配列した電子源及びそれを用いた画像表示装置電子
源の製造方法及び、その活性化装置に関するものであ
る。
【０００２】
【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、例えば表面伝導型放出素子や、電界放出型
素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放
出素子（以下ＭＩＭ型と記す）などが知られている。
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、例えば表面伝導型放出素子や、電界放出型
素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放
出素子（以下ＭＩＭ型と記す）などが知られている。
【０００３】ＦＥ型の例としては、例えば、W. P. Dyke
& W. W. Dolan,"Field emission",Advance in Electro
n Physics, 8, 89 (1956)や、或は、C. A. Spindt, "Ph
ysical properties of thin-film field emission cath
odes with molybdenium cones", J. Appl. Phys., 47,
5248 (1976)などが知られている。
& W. W. Dolan,"Field emission",Advance in Electro
n Physics, 8, 89 (1956)や、或は、C. A. Spindt, "Ph
ysical properties of thin-film field emission cath
odes with molybdenium cones", J. Appl. Phys., 47,
5248 (1976)などが知られている。
【０００４】また、ＭＩＭ型の例としては、例えば、C.
A. Mead, "Operation of tunnel-emission Devices",
J. Appl. Phys., 32,646 (1961)などが知られている。
A. Mead, "Operation of tunnel-emission Devices",
J. Appl. Phys., 32,646 (1961)などが知られている。
【０００５】表面伝導型放出素子としては、例えば、M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965)や、後述する他の例が知られている。
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965)や、後述する他の例が知られている。
【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、エリンソン(Elinson)等によ
るＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によるも
の［G. Dittmer: "Thin Solid Films", 9,317 (1972)］
や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell a
nd C. G. Fonstad：”IEEE Trans. ED Conf.”，519 (1
975)］や、カーボン薄膜によるもの［荒木久 他：真
空、第２６巻、第１号、２２（１９８３）］等が報告さ
れている。
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、エリンソン(Elinson)等によ
るＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によるも
の［G. Dittmer: "Thin Solid Films", 9,317 (1972)］
や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell a
nd C. G. Fonstad：”IEEE Trans. ED Conf.”，519 (1
975)］や、カーボン薄膜によるもの［荒木久 他：真
空、第２６巻、第１号、２２（１９８３）］等が報告さ
れている。
【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図２４に前述のM. Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。この導電性薄膜
３００４に、後述の通電フォーミングと呼ばれる通電処
理を施すことにより、電子放出部３００５が形成され
る。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、
０．１［ｍｍ］に設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。
典型的な例として、図２４に前述のM. Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。この導電性薄膜
３００４に、後述の通電フォーミングと呼ばれる通電処
理を施すことにより、電子放出部３００５が形成され
る。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、
０．１［ｍｍ］に設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。
【０００８】M. Hartwellらによる素子をはじめとして
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。即ち、通電フォーミングとは、
導電性薄膜３００４の両端に一定の直流電圧、もしく
は、例えば１Ｖ／分程度の非常にゆっくりとしたレート
で昇圧する直流電圧を印加して通電し、導電性薄膜３０
０４を局所的に破壊もしくは変形もしくは変質せしめ、
電気的に高抵抗な状態の電子放出部３００５を形成する
ことである。尚、局所的に破壊もしくは変形もしくは変
質した導電性薄膜３００４の一部には、亀裂が発生す
る。この通電フォーミング後に導電性薄膜３００４に適
宜の電圧を印加した場合には、この亀裂付近において電
子放出が行われる。
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。即ち、通電フォーミングとは、
導電性薄膜３００４の両端に一定の直流電圧、もしく
は、例えば１Ｖ／分程度の非常にゆっくりとしたレート
で昇圧する直流電圧を印加して通電し、導電性薄膜３０
０４を局所的に破壊もしくは変形もしくは変質せしめ、
電気的に高抵抗な状態の電子放出部３００５を形成する
ことである。尚、局所的に破壊もしくは変形もしくは変
質した導電性薄膜３００４の一部には、亀裂が発生す
る。この通電フォーミング後に導電性薄膜３００４に適
宜の電圧を印加した場合には、この亀裂付近において電
子放出が行われる。
【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積に亙り多数の素子
を形成できる利点がある。そこで、例えば本願出願人に
よる特開昭６４−３１３３２号公報において開示される
ように、多数の素子を配列して駆動するための方法が研
究されている。
で製造も容易であることから、大面積に亙り多数の素子
を形成できる利点がある。そこで、例えば本願出願人に
よる特開昭６４−３１３３２号公報において開示される
ように、多数の素子を配列して駆動するための方法が研
究されている。
【００１０】また、表面伝導型放出素子の応用について
は、例えば、画像表示装置、画像記録装置などの画像形
成装置や、荷電ビーム源、等が研究されている。
は、例えば、画像表示装置、画像記録装置などの画像形
成装置や、荷電ビーム源、等が研究されている。
【００１１】特に、画像表示装置への応用としては、例
えば本出願人によるＵＳＰ５，０６６，８８３公報や特
開平２−２５７５５１号公報において開示されているよ
うに、表面伝導型放出素子と電子の照射により発光する
蛍光体とを組み合わせて用いた画像表示装置が研究され
ている。この表面伝導型放出素子と蛍光体とを組み合わ
せて用いた画像表示装置は、従来の他の方式の画像表示
装置よりも優れた特性が期待されている。例えば、近年
普及してきた液晶表示装置と比較しても、自発光型であ
るためバックライトを必要としない点や、視野角が広い
点が優れていると言える。
えば本出願人によるＵＳＰ５，０６６，８８３公報や特
開平２−２５７５５１号公報において開示されているよ
うに、表面伝導型放出素子と電子の照射により発光する
蛍光体とを組み合わせて用いた画像表示装置が研究され
ている。この表面伝導型放出素子と蛍光体とを組み合わ
せて用いた画像表示装置は、従来の他の方式の画像表示
装置よりも優れた特性が期待されている。例えば、近年
普及してきた液晶表示装置と比較しても、自発光型であ
るためバックライトを必要としない点や、視野角が広い
点が優れていると言える。
【００１２】本願発明者らは、上記従来例に記載したも
のをはじめとして、さまざまな材料、製法、構造の表面
伝導型放出素子を試みてきた。更に、多数の表面伝導型
放出素子を配列したマルチ電子源、並びにこのマルチ電
子源を応用した画像表示装置について研究を行ってき
た。
のをはじめとして、さまざまな材料、製法、構造の表面
伝導型放出素子を試みてきた。更に、多数の表面伝導型
放出素子を配列したマルチ電子源、並びにこのマルチ電
子源を応用した画像表示装置について研究を行ってき
た。
【００１３】発明者らは、例えば図２５に示す電気的な
配線方法によるマルチ電子源を試みてきた。即ち、表面
伝導型放出素子を２次元的に多数個配列し、これらの素
子を図示のようにマトリクス状に配線したマルチ電子源
である。
配線方法によるマルチ電子源を試みてきた。即ち、表面
伝導型放出素子を２次元的に多数個配列し、これらの素
子を図示のようにマトリクス状に配線したマルチ電子源
である。
【００１４】図中、４００１は表面伝導型放出素子を模
式的に示したもの、４００２は行配線、４００３は列配
線である。これら行配線４００２及び列配線４００３
は、実際には有限の電気抵抗を有するものであるが、図
においては配線抵抗４００４及び４００５として示され
ている。上述のような配線方法を単純マトリクス配線と
呼ぶ。なお、図示の便宜上、６×６のマトリクスで示し
ているが、マトリクスの規模はむろんこれに限ったわけ
ではなく、例えば画像表示装置用のマルチ電子源の場合
には、所望の画像表示を行うのに足りるだけの素子を配
列し配線するものである。
式的に示したもの、４００２は行配線、４００３は列配
線である。これら行配線４００２及び列配線４００３
は、実際には有限の電気抵抗を有するものであるが、図
においては配線抵抗４００４及び４００５として示され
ている。上述のような配線方法を単純マトリクス配線と
呼ぶ。なお、図示の便宜上、６×６のマトリクスで示し
ているが、マトリクスの規模はむろんこれに限ったわけ
ではなく、例えば画像表示装置用のマルチ電子源の場合
には、所望の画像表示を行うのに足りるだけの素子を配
列し配線するものである。
【００１５】このように表面伝導型放出素子を単純マト
リクス配線したマルチ電子源においては、所望の電子ビ
ームを出力させるため、行配線４００２及び列配線４０
０３に適宜の電気信号を印加する。例えば、マトリクス
の中の任意の１行の表面伝導型放出素子を駆動するに
は、選択する行の行配線４００２には選択電圧Ｖsを印
加し、同時に非選択の行の行配線４００２には非選択電
圧Ｖnsを印加する。これと同期して列配線４００３に電
子を放出させるための駆動電圧Ｖeを印加する。この方
法によれば、配線抵抗４００４及び４００５による電圧
降下を無視すれば、選択する行の表面伝導型放出素子に
は、（Ｖe−Ｖs）の電圧が印加され、また非選択行の表
面伝導型放出素子には（Ｖe−Ｖns）の電圧が印加され
る。ここで、これらＶe，Ｖs，Ｖnsを適宜の大きさの電
圧値にすれば、選択する行の表面伝導型放出素子だけか
ら所望の強度の電子が出力されるはずであり、また列配
線の各々に異なる駆動電圧Ｖeを印加すれば、選択する
行の素子の各々から異なる強度の電子が出力されるはず
である。また、表面伝導型放出素子の応答速度は高速で
あるため、駆動電圧Ｖeを印加する時間の長さを変えれ
ば、電子ビームが出力される時間の長さも変えることが
できるはずである。
リクス配線したマルチ電子源においては、所望の電子ビ
ームを出力させるため、行配線４００２及び列配線４０
０３に適宜の電気信号を印加する。例えば、マトリクス
の中の任意の１行の表面伝導型放出素子を駆動するに
は、選択する行の行配線４００２には選択電圧Ｖsを印
加し、同時に非選択の行の行配線４００２には非選択電
圧Ｖnsを印加する。これと同期して列配線４００３に電
子を放出させるための駆動電圧Ｖeを印加する。この方
法によれば、配線抵抗４００４及び４００５による電圧
降下を無視すれば、選択する行の表面伝導型放出素子に
は、（Ｖe−Ｖs）の電圧が印加され、また非選択行の表
面伝導型放出素子には（Ｖe−Ｖns）の電圧が印加され
る。ここで、これらＶe，Ｖs，Ｖnsを適宜の大きさの電
圧値にすれば、選択する行の表面伝導型放出素子だけか
ら所望の強度の電子が出力されるはずであり、また列配
線の各々に異なる駆動電圧Ｖeを印加すれば、選択する
行の素子の各々から異なる強度の電子が出力されるはず
である。また、表面伝導型放出素子の応答速度は高速で
あるため、駆動電圧Ｖeを印加する時間の長さを変えれ
ば、電子ビームが出力される時間の長さも変えることが
できるはずである。
【００１６】従って、表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源にはいろいろな用途が考えら
れており、例えば画像情報に応じた電圧信号を適宜印加
すれば、画像表示装置用の電子源として応用できるもの
と期待される。
クス配線したマルチ電子源にはいろいろな用途が考えら
れており、例えば画像情報に応じた電圧信号を適宜印加
すれば、画像表示装置用の電子源として応用できるもの
と期待される。
【００１７】一方、本願発明者らは表面伝導型放出素子
の特性を改善するための研究を鋭意行った結果、製造工
程において通電活性化処理を行うことが効果的であるこ
とを見いだした。
の特性を改善するための研究を鋭意行った結果、製造工
程において通電活性化処理を行うことが効果的であるこ
とを見いだした。
【００１８】既に述べたように、表面伝導型放出素子の
電子放出部を形成する際には、導電性薄膜に電流を流し
て該薄膜を局所的に破壊もしくは変形もしくは変質させ
て亀裂を形成する処理（通電フォーミング処理）を行
う。この後更に通電活性化処理を行うことにより電子放
出特性を大幅に改善することが可能である。
電子放出部を形成する際には、導電性薄膜に電流を流し
て該薄膜を局所的に破壊もしくは変形もしくは変質させ
て亀裂を形成する処理（通電フォーミング処理）を行
う。この後更に通電活性化処理を行うことにより電子放
出特性を大幅に改善することが可能である。
【００１９】即ち、通電活性化処理とは通電フォーミン
グ処理により形成された電子放出部に適宜の条件で通電
を行って、その近傍に炭素もしくは炭素化合物を堆積せ
しめる処理のことでのマイナス５乗[torr]の真空雰囲気
中において、電圧パルスを定期的に印加することによ
り、電子放出部の近傍に単結晶グラファイト、多結晶が
グラファイト、非晶質カーボンのいずれかか、もしくは
その混合物を５００［オングストローム］以下の膜厚で
堆積させる。但し、この条件はほんの一例であって、表
面伝導型放出素子の材質や形状により適宜変更されるべ
きであるのは言うまでもない。この様な処理を行うこと
により、通電フォーミング直後と比較して、同じ印加電
圧における放出電流を典型的には１００倍以上増加させ
ることが可能である。なお、通電活性化終了後には、真
空雰囲気中の有機物の分圧を低減させるのが望ましい。
従って、上述の多数の表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源を製造する際においても、各
素子に通電活性化処理を行うのが望ましいことは言うま
でもない。
グ処理により形成された電子放出部に適宜の条件で通電
を行って、その近傍に炭素もしくは炭素化合物を堆積せ
しめる処理のことでのマイナス５乗[torr]の真空雰囲気
中において、電圧パルスを定期的に印加することによ
り、電子放出部の近傍に単結晶グラファイト、多結晶が
グラファイト、非晶質カーボンのいずれかか、もしくは
その混合物を５００［オングストローム］以下の膜厚で
堆積させる。但し、この条件はほんの一例であって、表
面伝導型放出素子の材質や形状により適宜変更されるべ
きであるのは言うまでもない。この様な処理を行うこと
により、通電フォーミング直後と比較して、同じ印加電
圧における放出電流を典型的には１００倍以上増加させ
ることが可能である。なお、通電活性化終了後には、真
空雰囲気中の有機物の分圧を低減させるのが望ましい。
従って、上述の多数の表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源を製造する際においても、各
素子に通電活性化処理を行うのが望ましいことは言うま
でもない。
【００２０】このような通電活性化処理工程を付加する
ことで、表面伝導型放出素子の電子放出特性の安定化が
計られたが、これを単純マトリックス配線などのマルチ
表面伝導型放出素子に適用した場合には、以下のような
問題があった。
ことで、表面伝導型放出素子の電子放出特性の安定化が
計られたが、これを単純マトリックス配線などのマルチ
表面伝導型放出素子に適用した場合には、以下のような
問題があった。
【００２１】例えば、ｍ行ｎ列の単純マトリックス配線
により、これら表面伝導型放出素子が配列されている場
合、１行〜ｍ行までの行配線の順に一定時間毎に通電し
て活性化していくことになる。この単純マトリックス配
線された電子放出送出素子が活性化される際の等価回路
を図２６に示す。この図２６は、２行目の行配線に接続
された素子に対して、活性化のための電圧波形を印加し
ている状態を示している。
により、これら表面伝導型放出素子が配列されている場
合、１行〜ｍ行までの行配線の順に一定時間毎に通電し
て活性化していくことになる。この単純マトリックス配
線された電子放出送出素子が活性化される際の等価回路
を図２６に示す。この図２６は、２行目の行配線に接続
された素子に対して、活性化のための電圧波形を印加し
ている状態を示している。
【００２２】また図２７は、この活性化処理における印
加電圧信号の波形を示す図で、パルス幅がＴ1で、周期
Ｔ2の電圧値Ｖf0の電圧波形が印加されている。ここで
各行配線における活性化時間は、図２８に示したような
各素子の活性化特性等から求めて決定される。しかし、
大規模マトリックス状に配線された素子に対して行単位
の通電活性化を行なう場合は問題があった。
加電圧信号の波形を示す図で、パルス幅がＴ1で、周期
Ｔ2の電圧値Ｖf0の電圧波形が印加されている。ここで
各行配線における活性化時間は、図２８に示したような
各素子の活性化特性等から求めて決定される。しかし、
大規模マトリックス状に配線された素子に対して行単位
の通電活性化を行なう場合は問題があった。
【００２３】即ち、マトリックス配線が大規模となる
と、配線抵抗による電圧降下の影響が大きくなり、十分
な電圧が印加できない素子が存在し、各素子の電子放出
素子特性がばらついてしまう。
と、配線抵抗による電圧降下の影響が大きくなり、十分
な電圧が印加できない素子が存在し、各素子の電子放出
素子特性がばらついてしまう。
【００２４】各素子に均一な電子放出特性を持たせるた
めには、各素子に対して均一な電圧印加することが必要
であるが、マトリックスサイズが大きくなると行配線の
配線抵抗の影響により大きな電圧降下が生じるため、所
定の電圧を印加できなくなる。特に行配線の略中央部の
素子に対して所望の電圧が印加できないため、十分な活
性化が行えない素子が形成され、マトリクス配線された
素子の特性にばらつきが生じる。
めには、各素子に対して均一な電圧印加することが必要
であるが、マトリックスサイズが大きくなると行配線の
配線抵抗の影響により大きな電圧降下が生じるため、所
定の電圧を印加できなくなる。特に行配線の略中央部の
素子に対して所望の電圧が印加できないため、十分な活
性化が行えない素子が形成され、マトリクス配線された
素子の特性にばらつきが生じる。
【００２５】図２９（ａ）（ｂ）は、マトリックス配線
での電圧降下を模式的に示す図である。図２９（ａ）
は、図２６に示されたｍ行×ｎ列の単純マトリックス配
線において、２行目の素子を電圧値Ｖf0で通電活性化し
た場合の、各素子に印加される電圧を模式的に示してい
る。いま２行１列目の素子をＦ（２，１）、２行２列目
の素子をＦ（２，２）、２行目３列目の素子をＦ（２，
３）とし、図２９の横軸は列番号（画素番号）を示し
た。ここでは図２６に示すように行配線の両側から電圧
が印加されているため、略中央のｋ列目で最も電圧降下
の影響が大きく、素子Ｆ（２，ｋ）に印加される電圧値
はＶfk（＜Ｖf0）となっている。即ち、この素子には印
加しようとする電圧Ｖf0よりもＶfdf（＝Ｖf0−Ｖfk）
だけ小さい電圧値が印加されることとなる。
での電圧降下を模式的に示す図である。図２９（ａ）
は、図２６に示されたｍ行×ｎ列の単純マトリックス配
線において、２行目の素子を電圧値Ｖf0で通電活性化し
た場合の、各素子に印加される電圧を模式的に示してい
る。いま２行１列目の素子をＦ（２，１）、２行２列目
の素子をＦ（２，２）、２行目３列目の素子をＦ（２，
３）とし、図２９の横軸は列番号（画素番号）を示し
た。ここでは図２６に示すように行配線の両側から電圧
が印加されているため、略中央のｋ列目で最も電圧降下
の影響が大きく、素子Ｆ（２，ｋ）に印加される電圧値
はＶfk（＜Ｖf0）となっている。即ち、この素子には印
加しようとする電圧Ｖf0よりもＶfdf（＝Ｖf0−Ｖfk）
だけ小さい電圧値が印加されることとなる。
【００２６】以上のような配線抵抗に起因する電圧降下
の影響は、列配線側の電極より印加する電圧を変えるこ
とにより除去することができる。これを示したのが図２
９（ｂ）で、この図は列配線側の電極側より印加する電
圧により、この電圧降下分を補償する例を示し、また図
３０は、列配線側の電極より電圧降下の影響補償のため
の電圧を印加する場合の模式図を示す。この図３０は、
ｍ行×ｎ列の単純マトリックス配線の素子構成におい
て、２行目の素子のみを活性化している状態を示してい
る。
の影響は、列配線側の電極より印加する電圧を変えるこ
とにより除去することができる。これを示したのが図２
９（ｂ）で、この図は列配線側の電極側より印加する電
圧により、この電圧降下分を補償する例を示し、また図
３０は、列配線側の電極より電圧降下の影響補償のため
の電圧を印加する場合の模式図を示す。この図３０は、
ｍ行×ｎ列の単純マトリックス配線の素子構成におい
て、２行目の素子のみを活性化している状態を示してい
る。
【００２７】しかし、上記方法を用いると、有機物が存
在する真空下（以下では、活性化雰囲気と呼ぶ）で、選
択したライン以外の素子に補償電圧が印加され続ける状
態となるため、選択したライン以外の素子が低抵抗化し
てしまい、無効な電流が流れてしまう。
在する真空下（以下では、活性化雰囲気と呼ぶ）で、選
択したライン以外の素子に補償電圧が印加され続ける状
態となるため、選択したライン以外の素子が低抵抗化し
てしまい、無効な電流が流れてしまう。
【００２８】この無効電流について、図３０を用いて詳
細に説明する。図において、２行目の行配線にはＶfの
波高値のパルス電圧を印加し、列配線には１列目に電圧
Ｖfd1、２列目に電圧Ｖfd2、３列目に電圧Ｖfd3，…，
ｎ列目に電圧Ｖfdnをそれぞれ印加し、２行目の各素子
に対して印加される電圧値が略Ｖfとなるように設定し
ている。また、その他の行配線は全て０Ｖ、即ち接地さ
れている。これにより、素子Ｆ（２，１），Ｆ（２，
２），Ｆ（２，３），…，Ｆ（２，ｎ）には活性化電圧
Ｖfが印加されるが、２行目の行配線に接続された素子
以外の素子に対しては、１列目の素子には電圧Ｖfd1
が、２列目の素子には電圧Ｖfd2が、ｎ列目の素子には
電圧Ｖfdnが印加され続けることになる。このように選
択された行配線に接続された素子以外に電圧が印加され
ている素子を半選択素子と定義する。このように、列配
線から電圧を印加することによって電圧補償を行うと、
選択素子以外に電圧が印加され続けることがわかる。次
に、この選択素子以外に電圧が印加され続けることによ
り発生する素子の低抵抗化について説明する。
細に説明する。図において、２行目の行配線にはＶfの
波高値のパルス電圧を印加し、列配線には１列目に電圧
Ｖfd1、２列目に電圧Ｖfd2、３列目に電圧Ｖfd3，…，
ｎ列目に電圧Ｖfdnをそれぞれ印加し、２行目の各素子
に対して印加される電圧値が略Ｖfとなるように設定し
ている。また、その他の行配線は全て０Ｖ、即ち接地さ
れている。これにより、素子Ｆ（２，１），Ｆ（２，
２），Ｆ（２，３），…，Ｆ（２，ｎ）には活性化電圧
Ｖfが印加されるが、２行目の行配線に接続された素子
以外の素子に対しては、１列目の素子には電圧Ｖfd1
が、２列目の素子には電圧Ｖfd2が、ｎ列目の素子には
電圧Ｖfdnが印加され続けることになる。このように選
択された行配線に接続された素子以外に電圧が印加され
ている素子を半選択素子と定義する。このように、列配
線から電圧を印加することによって電圧補償を行うと、
選択素子以外に電圧が印加され続けることがわかる。次
に、この選択素子以外に電圧が印加され続けることによ
り発生する素子の低抵抗化について説明する。
【００２９】ここでまず、この活性化雰囲気における素
子の典型的なＩ−Ｖ特性、即ち、素子に印加される電圧
Ｖfと電流Ｉfの関係について説明する。表面伝導型放出
素子の典型的なＩ−Ｖ特性、即ち、素子に流れる電流
（Ｉf）と素子に印加される電圧（Ｖf）との関係につい
て図３１を用いて説明する。
子の典型的なＩ−Ｖ特性、即ち、素子に印加される電圧
Ｖfと電流Ｉfの関係について説明する。表面伝導型放出
素子の典型的なＩ−Ｖ特性、即ち、素子に流れる電流
（Ｉf）と素子に印加される電圧（Ｖf）との関係につい
て図３１を用いて説明する。
【００３０】この表面伝導型放出素子は、適宜の分圧の
有機物が存在する雰囲気の下においては、その素子に印
加される電圧（Ｖf）に対して素子に流れる電流（Ｉf）
は必ずしも一義的に定まるものではない。その特性には
大別して２つの型があるが、この内、第１の型において
は素子に流れる電流（Ｉf）は、印加電圧（Ｖf）を０Ｖ
から増加させてゆくにつれて一旦は増加するが、その
後、電流が減少に転じ、更にその後はほぼ一定若しくは
微増傾向を示す。一方、第２の型においては、その素子
に流れる電流（Ｉf）は、印加電圧（Ｖf）を０Ｖから増
加させていくにつれて常に増加傾向を示すものである。
有機物が存在する雰囲気の下においては、その素子に印
加される電圧（Ｖf）に対して素子に流れる電流（Ｉf）
は必ずしも一義的に定まるものではない。その特性には
大別して２つの型があるが、この内、第１の型において
は素子に流れる電流（Ｉf）は、印加電圧（Ｖf）を０Ｖ
から増加させてゆくにつれて一旦は増加するが、その
後、電流が減少に転じ、更にその後はほぼ一定若しくは
微増傾向を示す。一方、第２の型においては、その素子
に流れる電流（Ｉf）は、印加電圧（Ｖf）を０Ｖから増
加させていくにつれて常に増加傾向を示すものである。
【００３１】説明の便宜上、前記第１の型を静特性、前
記第２の型を動特性と呼ぶ。図３１において、破線は約
１Ｖ／分以下の電圧掃引スピードで得られる静特性を示
している。つまり、Ｖf＝０〜Ｖ1の領域（領域Ａ）で
は、素子に流れる素子電流（Ｉf）は素子電圧（Ｖf）の
増加に伴って単調増加し、Ｖ1で最大になる。また素子
電圧Ｖf＝Ｖ1〜Ｖ2の領域（領域Ｂ）では、素子に流れ
る電流（Ｉf）は、素子電圧（Ｖf）の増加に伴って減少
する、所謂、電圧制御型負性抵抗特性（以下、ＶＣＮＲ
(Voltage Controlled Negative Resistance)特性とい
う）を示す。更に、素子電圧Ｖf＝Ｖ2〜Ｖdの領域（領
域Ｃ）では、素子に流れる電流（Ｉf）は電圧（Ｖf）の
増加に対してほとんど変化しない。なお、電圧値Ｖ1は
素子電流Ｉfの極大値を示す時の素子電圧値を示し、Ｖ2
は素子電流Ｉfの減少曲線の接線のうち最大傾き接線の
Ｖf軸切片である。一方、素子からの放出電流（Ｉe）の
増加に伴い、Ｖeを電子放出閾値として増加していく。
記第２の型を動特性と呼ぶ。図３１において、破線は約
１Ｖ／分以下の電圧掃引スピードで得られる静特性を示
している。つまり、Ｖf＝０〜Ｖ1の領域（領域Ａ）で
は、素子に流れる素子電流（Ｉf）は素子電圧（Ｖf）の
増加に伴って単調増加し、Ｖ1で最大になる。また素子
電圧Ｖf＝Ｖ1〜Ｖ2の領域（領域Ｂ）では、素子に流れ
る電流（Ｉf）は、素子電圧（Ｖf）の増加に伴って減少
する、所謂、電圧制御型負性抵抗特性（以下、ＶＣＮＲ
(Voltage Controlled Negative Resistance)特性とい
う）を示す。更に、素子電圧Ｖf＝Ｖ2〜Ｖdの領域（領
域Ｃ）では、素子に流れる電流（Ｉf）は電圧（Ｖf）の
増加に対してほとんど変化しない。なお、電圧値Ｖ1は
素子電流Ｉfの極大値を示す時の素子電圧値を示し、Ｖ2
は素子電流Ｉfの減少曲線の接線のうち最大傾き接線の
Ｖf軸切片である。一方、素子からの放出電流（Ｉe）の
増加に伴い、Ｖeを電子放出閾値として増加していく。
【００３２】また、図３１の実線７００は、約１０Ｖ／
秒以上の電圧掃引スピードで得られる動特性を示してい
る。つまり最大素子電圧がＶdで掃引した場合（Ｉf（Ｖ
d）曲線参照）、素子電圧Ｖe付近から素子に流れる電流
（Ｉf）が徐々に増加し、素子電圧Ｖdで静特性を示す素
子電流Ｉfとほぼ一致する素子電流値が得られている。
また実線７０１は、最大電圧Ｖ2で掃引した場合（Ｉf
（Ｖ2）曲線参照）を示しており、領域Ａ、Ｂにおいて
素子電流Ｉfは徐々に増加し、素子電圧Ｖ2において静特
性のＩfとほぼ一致する素子電流Ｉfが得られている。ま
た、最大電圧を上記の領域Ａの最大電圧で掃引すると、
点線で示す静特性のＩfカーブとほぼ一致する特性を示
す。もちろん、上記Ｉ−Ｖ特性に関する静特性、動特性
は、素子を構成する材料、素子形態などを変えることに
より変化するが、一般に良好な電子放出特性を有する表
面伝導型放出素子は、上記２つの特性を有していると考
えてよい。
秒以上の電圧掃引スピードで得られる動特性を示してい
る。つまり最大素子電圧がＶdで掃引した場合（Ｉf（Ｖ
d）曲線参照）、素子電圧Ｖe付近から素子に流れる電流
（Ｉf）が徐々に増加し、素子電圧Ｖdで静特性を示す素
子電流Ｉfとほぼ一致する素子電流値が得られている。
また実線７０１は、最大電圧Ｖ2で掃引した場合（Ｉf
（Ｖ2）曲線参照）を示しており、領域Ａ、Ｂにおいて
素子電流Ｉfは徐々に増加し、素子電圧Ｖ2において静特
性のＩfとほぼ一致する素子電流Ｉfが得られている。ま
た、最大電圧を上記の領域Ａの最大電圧で掃引すると、
点線で示す静特性のＩfカーブとほぼ一致する特性を示
す。もちろん、上記Ｉ−Ｖ特性に関する静特性、動特性
は、素子を構成する材料、素子形態などを変えることに
より変化するが、一般に良好な電子放出特性を有する表
面伝導型放出素子は、上記２つの特性を有していると考
えてよい。
【００３３】以上説明したように、個別素子を活性化す
るために上述したような単純マトリックス駆動をする
と、選択した所望の素子以外にも電圧が印加されること
になる。このため、図３１から明らかなように、所望の
素子以外に印加される電圧により多大な無効電流が流れ
てしまう。このような無効電流のため、活性化装置を大
型にする必要が生じるだけでなく、表示パネルの発熱を
招き素子の劣化を加速してしまうという可能性も生ず
る。更に、基板の材質によっては、熱応力によって破壊
に至ることも考えられる。
るために上述したような単純マトリックス駆動をする
と、選択した所望の素子以外にも電圧が印加されること
になる。このため、図３１から明らかなように、所望の
素子以外に印加される電圧により多大な無効電流が流れ
てしまう。このような無効電流のため、活性化装置を大
型にする必要が生じるだけでなく、表示パネルの発熱を
招き素子の劣化を加速してしまうという可能性も生ず
る。更に、基板の材質によっては、熱応力によって破壊
に至ることも考えられる。
【００３４】本発明は以上の点に鑑みなされたもので、
本発明の目的は、互いに均一な電子放出特性をもつ複数
の電子放出素子を備える電子源とそれを用いた画像表示
装置の製造方法を提供することにある。
本発明の目的は、互いに均一な電子放出特性をもつ複数
の電子放出素子を備える電子源とそれを用いた画像表示
装置の製造方法を提供することにある。
【００３５】また、本発明の目的は、輝度ばらつきの少
ない画像表示装置の製造方法を提供することにある。
ない画像表示装置の製造方法を提供することにある。
【００３６】また本発明は、複数の電子放出素子を備え
た電子源及びそれを用いた画像表示装置の製造時におけ
る通電工程において、無効電流を減少させることを目的
とする。
た電子源及びそれを用いた画像表示装置の製造時におけ
る通電工程において、無効電流を減少させることを目的
とする。
【００３７】また本発明は、複数の電子放出素子を備え
た電子源及びそれを用いた画像表示装置の製造時におけ
る通電工程において、用いられる装置の電源容量を小さ
くすることを目的とする。
た電子源及びそれを用いた画像表示装置の製造時におけ
る通電工程において、用いられる装置の電源容量を小さ
くすることを目的とする。
【００３８】更に本発明の他の目的は、製造時及び駆動
時における電子放出素子の劣化を防止した電子源とそれ
を用いた画像表示装置の製造方法を提供することにあ
る。
時における電子放出素子の劣化を防止した電子源とそれ
を用いた画像表示装置の製造方法を提供することにあ
る。
【００３９】
【課題を解決するための手段】上記目的を達成するため
に本発明の電子源の製造方法は以下のような工程を備え
る。即ち、基板上に、複数の行配線と、複数の列配線
と、前記複数の両配線によりマトリクス配線された、ギ
ャップを隔てて配置された一対の導電膜の複数対とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、この選択された行配
線に接続されている複数の導電膜対の各々に略一定の電
圧を印加する第１の電圧印加工程と、非選択行配線に接
続されている複数の導電膜対のうち少なくとも特定の導
電膜対に所定の電圧を印加する第２の電圧印加工程とを
有することを特徴とする。
に本発明の電子源の製造方法は以下のような工程を備え
る。即ち、基板上に、複数の行配線と、複数の列配線
と、前記複数の両配線によりマトリクス配線された、ギ
ャップを隔てて配置された一対の導電膜の複数対とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、この選択された行配
線に接続されている複数の導電膜対の各々に略一定の電
圧を印加する第１の電圧印加工程と、非選択行配線に接
続されている複数の導電膜対のうち少なくとも特定の導
電膜対に所定の電圧を印加する第２の電圧印加工程とを
有することを特徴とする。
【００４０】また、本発明は、基板上に、複数の行配線
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、ギャップを隔てて配置された一対の導電
膜の複数対とを形成する工程と、活性化物質源の存在下
で、前記複数の行配線のうち任意の行配線を選択し、前
記複数の列配線に、該選択行配線による電圧降下の影響
を補償するように設定された電圧を印加する第１の電圧
印加工程と、非選択行配線に接続されている複数の導電
膜対のうち少なくとも特定の導電膜対に所定の電圧を印
加する第２の電圧印加工程とを有することを特徴とす
る。
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、ギャップを隔てて配置された一対の導電
膜の複数対とを形成する工程と、活性化物質源の存在下
で、前記複数の行配線のうち任意の行配線を選択し、前
記複数の列配線に、該選択行配線による電圧降下の影響
を補償するように設定された電圧を印加する第１の電圧
印加工程と、非選択行配線に接続されている複数の導電
膜対のうち少なくとも特定の導電膜対に所定の電圧を印
加する第２の電圧印加工程とを有することを特徴とす
る。
【００４１】また、本発明は、基板上に、複数の行配線
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、電子放出部を有する導電膜の複数とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、この選択行配線に接
続されている複数の導電膜対の各々に略一定の電圧を印
加する第１の電圧印加工程と、非選択行配線に接続され
ている複数の導電膜対のうち少なくとも特定の導電膜対
に所定の電圧を印加する第２の電圧印加工程とを有する
ことを特徴とする。
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、電子放出部を有する導電膜の複数とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、この選択行配線に接
続されている複数の導電膜対の各々に略一定の電圧を印
加する第１の電圧印加工程と、非選択行配線に接続され
ている複数の導電膜対のうち少なくとも特定の導電膜対
に所定の電圧を印加する第２の電圧印加工程とを有する
ことを特徴とする。
【００４２】また、本発明は、基板上に、複数の行配線
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、電子放出部を有する導電膜の複数とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、前記複数の列配線
に、該選択行配線による電圧降下の影響を補償するよう
に設定された電圧を印加する第１の電圧印加工程と、非
選択行配線に接続されている複数の導電膜対のうち少な
くとも特定の導電膜対に所定の電圧を印加する第２の電
圧印加工程とを有することを特徴とする。
と、複数の列配線と、前記複数の両配線によりマトリク
ス配線された、電子放出部を有する導電膜の複数とを形
成する工程と、活性化物質源の存在下で、前記複数の行
配線のうち任意の行配線を選択し、前記複数の列配線
に、該選択行配線による電圧降下の影響を補償するよう
に設定された電圧を印加する第１の電圧印加工程と、非
選択行配線に接続されている複数の導電膜対のうち少な
くとも特定の導電膜対に所定の電圧を印加する第２の電
圧印加工程とを有することを特徴とする。
【００４３】また、上記本発明の製造方法は更なる特徴
として、更に、前記列配線に流れる電流、あるいは、前
記行配線及び前記列配線に流れる電流、を検出する工程
を有すること、また、前記電流を検出する工程は、前記
第１の電圧印加工程時に、前記列配線を流れる電流、あ
るいは、前記行配線及び前記列配線を流れる電流、を検
出する工程であること、前記活性化物質源は、前記導電
膜上に堆積することにより放出電流を増加せしめる物質
を含有するもの、あるいは、炭素化合物、であること、
前記第１の電圧印加工程は、前記複数の行配線を順次選
択して前記電圧の印加が行われること、前記第２の電圧
印加工程は、非選択行配線に接続されている複数の導電
膜の全てに前記電圧の印加が行われること、をも含むも
のである。
として、更に、前記列配線に流れる電流、あるいは、前
記行配線及び前記列配線に流れる電流、を検出する工程
を有すること、また、前記電流を検出する工程は、前記
第１の電圧印加工程時に、前記列配線を流れる電流、あ
るいは、前記行配線及び前記列配線を流れる電流、を検
出する工程であること、前記活性化物質源は、前記導電
膜上に堆積することにより放出電流を増加せしめる物質
を含有するもの、あるいは、炭素化合物、であること、
前記第１の電圧印加工程は、前記複数の行配線を順次選
択して前記電圧の印加が行われること、前記第２の電圧
印加工程は、非選択行配線に接続されている複数の導電
膜の全てに前記電圧の印加が行われること、をも含むも
のである。
【００４４】また、更に本発明は、基板上に、複数の行
配線と、複数の列配線と、前記複数の両配線によりマト
リクス配線された複数の電子放出素子とを有する電子源
と、前記電子源から電子が照射される蛍光膜とを備える
画像表示装置の製造方法において、前記電子源が以上述
べた方法にて製造されることを特徴とする画像表示装置
の製造方法でもある。
配線と、複数の列配線と、前記複数の両配線によりマト
リクス配線された複数の電子放出素子とを有する電子源
と、前記電子源から電子が照射される蛍光膜とを備える
画像表示装置の製造方法において、前記電子源が以上述
べた方法にて製造されることを特徴とする画像表示装置
の製造方法でもある。
【００４５】ここで、本発明の製造方法により作成され
る電子源は、複数の行配線と複数の列配線とによって、
複数の電子放出素子がマトリクス配線された構成を有す
る電子源であるが、この電子源の前記電子放出素子は、
電子放出部を有する導電膜を備えている。この電子放出
素子の好ましい形態としては、一対の導電膜がギャップ
を隔てて配置されており、前記一対の導電膜のうちの少
なくとも一方の導電膜上に活性化物質が被覆されてい
る。また、前記電子放出素子のより好ましい形態として
は、一対の導電膜が第１のギャップを隔てて配置されて
おり、更に、該一対の導電膜の少なくとも一方の導電膜
上と該第１のギャップ内とに活性化物質の膜が、該第１
のギャップよりも狭い第２のギャップを形成して配置さ
れている電子放出素子である。かかるより好ましい形態
を有する電子放出素子の一例としては後述する構成の表
面伝導型放出素子が挙げられる。また、前記活性化物質
は上記導電膜上、あるいは、該導電膜上と前記第１のギ
ャップ内に配置されて、とりわけ、放出電流量を増加
し、素子を活性化するものであるが、好ましくは炭素を
主成分とする膜である。
る電子源は、複数の行配線と複数の列配線とによって、
複数の電子放出素子がマトリクス配線された構成を有す
る電子源であるが、この電子源の前記電子放出素子は、
電子放出部を有する導電膜を備えている。この電子放出
素子の好ましい形態としては、一対の導電膜がギャップ
を隔てて配置されており、前記一対の導電膜のうちの少
なくとも一方の導電膜上に活性化物質が被覆されてい
る。また、前記電子放出素子のより好ましい形態として
は、一対の導電膜が第１のギャップを隔てて配置されて
おり、更に、該一対の導電膜の少なくとも一方の導電膜
上と該第１のギャップ内とに活性化物質の膜が、該第１
のギャップよりも狭い第２のギャップを形成して配置さ
れている電子放出素子である。かかるより好ましい形態
を有する電子放出素子の一例としては後述する構成の表
面伝導型放出素子が挙げられる。また、前記活性化物質
は上記導電膜上、あるいは、該導電膜上と前記第１のギ
ャップ内に配置されて、とりわけ、放出電流量を増加
し、素子を活性化するものであるが、好ましくは炭素を
主成分とする膜である。
【００４６】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【００４７】［実施の形態１］本実施の形態１では、表
面伝導型放出素子をマトリックス状に配線し、配線抵抗
による電圧降下を補償しながら素子の活性化を行う場合
に生じる、非選択素子の低抵抗化現象をマトリックス全
体で検出し、素子の低抵抗化現象が観察されると全ての
素子に対して高抵抗化パルスを印加して活性化を行なっ
ている。
面伝導型放出素子をマトリックス状に配線し、配線抵抗
による電圧降下を補償しながら素子の活性化を行う場合
に生じる、非選択素子の低抵抗化現象をマトリックス全
体で検出し、素子の低抵抗化現象が観察されると全ての
素子に対して高抵抗化パルスを印加して活性化を行なっ
ている。
【００４８】図１は、本実施の形態に係る表面伝導型放
出素子の通電活性化装置の一例を示すブロック図であ
る。
出素子の通電活性化装置の一例を示すブロック図であ
る。
【００４９】図１において、１０１は通電活性化をする
ために接続されているマルチ表面伝導型放出素子基板
（本実施の形態における基板１０１には複数の表面伝導
型放出素子がマトリックス状に配線されており、既にこ
れら素子のフォーミングが完了しているものとする）で
あり、不図示の真空排気装置に接続されており、この基
板１０１を収容している容器は１０の−２乗〜１０の−
５乗[torr]程度に真空排気されている。また、１０２は
ライン選択部で、制御部１０４の指示に従って、活性化
すべき行配線を選択し、その選択した行配線に電源１０
３より電圧を印加している。１１０はライン側電流検出
部で、基板１０１の各行配線に流れる電流値を検出して
いる。１０７は画素側電流検出部で、基板１０１の各列
配線に流れる電流値を検出している。制御部１０４は、
電流検出部１０７で検出された電流値を取り込み、通電
活性化のための電圧値を決定し、その電圧値を電源１０
３、画素側出力電圧アンプ１１１に設定するとともに、
ライン選択部１０２及び、出力電圧アンプ１１１に含ま
れる画素選択部１１１ａを制御して、基板１０１の行方
向及び列配線の選択を制御している。Ｄx1〜Ｄxmは電子
源基板１０１の行配線端子を示し、Ｄy1〜Ｄynは電子源
基板１０１の列配線端子を示している。尚、制御部１０
４のタイマ１０４ａは、後述する高抵抗の保持時間Ｔhr
を計時するためのものである。尚、電源１５６は後述す
る実施の形態２において、列配線に高抵抗化パルスを印
加するために使用されるもので、実施の形態１の構成で
は省略可能である。
ために接続されているマルチ表面伝導型放出素子基板
（本実施の形態における基板１０１には複数の表面伝導
型放出素子がマトリックス状に配線されており、既にこ
れら素子のフォーミングが完了しているものとする）で
あり、不図示の真空排気装置に接続されており、この基
板１０１を収容している容器は１０の−２乗〜１０の−
５乗[torr]程度に真空排気されている。また、１０２は
ライン選択部で、制御部１０４の指示に従って、活性化
すべき行配線を選択し、その選択した行配線に電源１０
３より電圧を印加している。１１０はライン側電流検出
部で、基板１０１の各行配線に流れる電流値を検出して
いる。１０７は画素側電流検出部で、基板１０１の各列
配線に流れる電流値を検出している。制御部１０４は、
電流検出部１０７で検出された電流値を取り込み、通電
活性化のための電圧値を決定し、その電圧値を電源１０
３、画素側出力電圧アンプ１１１に設定するとともに、
ライン選択部１０２及び、出力電圧アンプ１１１に含ま
れる画素選択部１１１ａを制御して、基板１０１の行方
向及び列配線の選択を制御している。Ｄx1〜Ｄxmは電子
源基板１０１の行配線端子を示し、Ｄy1〜Ｄynは電子源
基板１０１の列配線端子を示している。尚、制御部１０
４のタイマ１０４ａは、後述する高抵抗の保持時間Ｔhr
を計時するためのものである。尚、電源１５６は後述す
る実施の形態２において、列配線に高抵抗化パルスを印
加するために使用されるもので、実施の形態１の構成で
は省略可能である。
【００５０】次に図２を用いて、ライン選択部１０２に
おける動作を説明する。図２はライン選択部１０２の回
路構成を示す回路図である。
おける動作を説明する。図２はライン選択部１０２の回
路構成を示す回路図である。
【００５１】ライン選択部１０２は、リレー、アナログ
スイッチなどのスイッチを有し、表面伝導型放出素子基
板１０１上にｍ行×ｎ列の表面伝導型放出素子がマトリ
ックス状に配置されているとき、ＳＷx1からＳＷxmのよ
うにｍ個のスイッチが並列に配設され、各スイッチの出
力が電子源基板１０１の行配線端子Ｄx1からＤxmのそれ
ぞれに接続されている。またこれらスイッチは制御部１
０４よりの制御信号１５０によりコントロールされ、通
電活性化するべき行配線に電源１０３からの電圧波形が
加わるように作動する。図２においては、１行目（Ｓx
1）のラインが選択され、行配線端子Ｄx1にのみ電圧が
印加されており、他のライン（非選択行配線）はグラウ
ンドに接続されている。
スイッチなどのスイッチを有し、表面伝導型放出素子基
板１０１上にｍ行×ｎ列の表面伝導型放出素子がマトリ
ックス状に配置されているとき、ＳＷx1からＳＷxmのよ
うにｍ個のスイッチが並列に配設され、各スイッチの出
力が電子源基板１０１の行配線端子Ｄx1からＤxmのそれ
ぞれに接続されている。またこれらスイッチは制御部１
０４よりの制御信号１５０によりコントロールされ、通
電活性化するべき行配線に電源１０３からの電圧波形が
加わるように作動する。図２においては、１行目（Ｓx
1）のラインが選択され、行配線端子Ｄx1にのみ電圧が
印加されており、他のライン（非選択行配線）はグラウ
ンドに接続されている。
【００５２】図３は、画素選択側出力電圧アンプ１１１
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【００５３】この電圧アンプ１１１は、画素選択部１１
１ａと出力電圧ブロックとに分けられる。この画素選択
部１１１ａもライン選択部１０２と同様に、リレー、ア
ナログスイッチ等で構成され、ｎ個のスイッチＳＷy1〜
ＳＷynが配置されており、この画素選択部１１１ａの出
力は電流検出部１０７を通じて電子源基板１０１の列配
線端子Ｄy1〜Ｄynに接続されている。また、これらのス
イッチＳＷy1〜ＳＷynのそれぞれの切替えは制御部１０
４からの制御信号１５１によりコントロールされ、通電
活性化すべきラインに画素選択側電圧出力アンプ１１１
からの電圧が印加されるように作動する。この図３にお
いては、２列目の配線（Ｓy2）が選択されており、その
他の列配線はグランドに接続されている。
１ａと出力電圧ブロックとに分けられる。この画素選択
部１１１ａもライン選択部１０２と同様に、リレー、ア
ナログスイッチ等で構成され、ｎ個のスイッチＳＷy1〜
ＳＷynが配置されており、この画素選択部１１１ａの出
力は電流検出部１０７を通じて電子源基板１０１の列配
線端子Ｄy1〜Ｄynに接続されている。また、これらのス
イッチＳＷy1〜ＳＷynのそれぞれの切替えは制御部１０
４からの制御信号１５１によりコントロールされ、通電
活性化すべきラインに画素選択側電圧出力アンプ１１１
からの電圧が印加されるように作動する。この図３にお
いては、２列目の配線（Ｓy2）が選択されており、その
他の列配線はグランドに接続されている。
【００５４】この画素選択側出力電圧アンプ１１１は出
力電圧アンプを有し、基板１０１にｍ行×ｎ列の表面伝
導型放出素子がマトリックス状に配置されているときは
ｎ個の電圧アンプ１５２が配置されている。これら電圧
アンプ１５２の出力ＡＭＰy1〜ＡＭＰynは、画素選択部
１１１ａ、電流検出部１０７を通じて電子源基板１０１
の列方向端子Ｄy1〜Ｄynに入力されている。なお、これ
ら列配線に印加する電圧印加パターンは、電流検出部１
１０により検出されるライン側の電流検出値、及び画素
選択側電流検出部１０７により検出値に基づいて制御部
１０４により設定され、制御信号端子Ｃy1〜Ｃynとして
画素選択側出力電圧アンプ１１１に入力される。
力電圧アンプを有し、基板１０１にｍ行×ｎ列の表面伝
導型放出素子がマトリックス状に配置されているときは
ｎ個の電圧アンプ１５２が配置されている。これら電圧
アンプ１５２の出力ＡＭＰy1〜ＡＭＰynは、画素選択部
１１１ａ、電流検出部１０７を通じて電子源基板１０１
の列方向端子Ｄy1〜Ｄynに入力されている。なお、これ
ら列配線に印加する電圧印加パターンは、電流検出部１
１０により検出されるライン側の電流検出値、及び画素
選択側電流検出部１０７により検出値に基づいて制御部
１０４により設定され、制御信号端子Ｃy1〜Ｃynとして
画素選択側出力電圧アンプ１１１に入力される。
【００５５】図４は、本実施の形態のライン側電流検出
部１１０（ａ）及び画素選択側電流検出部１０７（ｂ）
の構成を示すブロック図である。
部１１０（ａ）及び画素選択側電流検出部１０７（ｂ）
の構成を示すブロック図である。
【００５６】図４（ａ）は、ライン側の電流検出部１１
０の構成を示す回路図で、ライン選択部１０２から出力
される電圧は、配線Ｓx1からＳxmを通して電流検出部１
１０に入力される。この電流検出部１１０は、電流検出
用の抵抗Ｒsx1からＲsxmと、これら抵抗の両端に発生す
る電圧値を計測するための電圧計（Ｖ）を有している。
これにより制御部１０４は、各行配線に対応する電流検
出用の抵抗Ｒsx1からＲsxmのそれぞれに発生する電圧値
を各電圧計から入力し、それら電圧値のそれぞれを各抵
抗の抵抗値で割ることにより、各行配線を流れる電流値
を求めることができる。
０の構成を示す回路図で、ライン選択部１０２から出力
される電圧は、配線Ｓx1からＳxmを通して電流検出部１
１０に入力される。この電流検出部１１０は、電流検出
用の抵抗Ｒsx1からＲsxmと、これら抵抗の両端に発生す
る電圧値を計測するための電圧計（Ｖ）を有している。
これにより制御部１０４は、各行配線に対応する電流検
出用の抵抗Ｒsx1からＲsxmのそれぞれに発生する電圧値
を各電圧計から入力し、それら電圧値のそれぞれを各抵
抗の抵抗値で割ることにより、各行配線を流れる電流値
を求めることができる。
【００５７】また図４（ｂ）は、画素選択側の電流検出
部１０７の構成を示すブロック図である。
部１０７の構成を示すブロック図である。
【００５８】画素電圧出力電圧アンプ１１１から出力さ
れる電圧信号は、配線Ｓy1からＳynを通して電流検出部
１０７に入力される。この電流検出部１０７は検出用の
抵抗Ｒsy1からＲsynと、これら各抵抗の両端に発生する
電圧を計測する電圧計を有している。これにより制御部
１０４は、各列配線に対応する電流検出用の抵抗Ｒsy1
からＲsynのそれぞれに発生する電圧値を各電圧計から
入力し、それら電圧値のそれぞれを各抵抗の抵抗値で割
ることにより、各行配線を流れる電流値を求めることが
できる。
れる電圧信号は、配線Ｓy1からＳynを通して電流検出部
１０７に入力される。この電流検出部１０７は検出用の
抵抗Ｒsy1からＲsynと、これら各抵抗の両端に発生する
電圧を計測する電圧計を有している。これにより制御部
１０４は、各列配線に対応する電流検出用の抵抗Ｒsy1
からＲsynのそれぞれに発生する電圧値を各電圧計から
入力し、それら電圧値のそれぞれを各抵抗の抵抗値で割
ることにより、各行配線を流れる電流値を求めることが
できる。
【００５９】これら図２、図３に示す例では、１行２列
目の素子Ｆ（１，２）が選択されており、その他の行配
線及び列配線は接地されているため、この１行２列目の
素子以外には電流は流れない。従って、図４（ａ）にお
いて、１行目の抵抗Ｒsx1と、図４（ｂ）において２列
目の抵抗Ｒsy2の両端にのみ電圧が発生し、その電圧値
がＶ2であれば、１行目の行配線に流れる電流Ｉ1は、 Ｉ1＝Ｖ2／Ｒsx1 ２列目の列配線に流れる電流Ｉ1は、 Ｉ1＝Ｖ2／Ｒsy2 で算出することができる。尚、抵抗Ｒsx1からＲsxnの抵
抗値、及び抵抗Ｒsy1からＲsynの抵抗値は、電流Ｉfが
流れるときの電圧降下によって表面伝導型放出素子基板
１０１への印加電圧に影響を与えないように、十分低い
値に設定してある。なお、これら電圧計により計測され
た電圧値は、Ａ／Ｄコンバータによりデジタル値に変換
して制御部１０４に出力することができる。
目の素子Ｆ（１，２）が選択されており、その他の行配
線及び列配線は接地されているため、この１行２列目の
素子以外には電流は流れない。従って、図４（ａ）にお
いて、１行目の抵抗Ｒsx1と、図４（ｂ）において２列
目の抵抗Ｒsy2の両端にのみ電圧が発生し、その電圧値
がＶ2であれば、１行目の行配線に流れる電流Ｉ1は、 Ｉ1＝Ｖ2／Ｒsx1 ２列目の列配線に流れる電流Ｉ1は、 Ｉ1＝Ｖ2／Ｒsy2 で算出することができる。尚、抵抗Ｒsx1からＲsxnの抵
抗値、及び抵抗Ｒsy1からＲsynの抵抗値は、電流Ｉfが
流れるときの電圧降下によって表面伝導型放出素子基板
１０１への印加電圧に影響を与えないように、十分低い
値に設定してある。なお、これら電圧計により計測され
た電圧値は、Ａ／Ｄコンバータによりデジタル値に変換
して制御部１０４に出力することができる。
【００６０】以上のように、行配線側及び画素選択（列
配線）側の両側から、各表面伝導型放出素子毎に、各素
子を流れる電流値をモニタすることができる。
配線）側の両側から、各表面伝導型放出素子毎に、各素
子を流れる電流値をモニタすることができる。
【００６１】また、画素側選択部１１１ａにおいて、全
ての列配線を接地することにより、各行配線単位で、そ
の配線に流れる電流値を測定することができる。また更
に、ライン側選択部１０２の全て行配線を接地すること
により、列配線毎に各列配線を流れる電流値を測定する
ことができる。
ての列配線を接地することにより、各行配線単位で、そ
の配線に流れる電流値を測定することができる。また更
に、ライン側選択部１０２の全て行配線を接地すること
により、列配線毎に各列配線を流れる電流値を測定する
ことができる。
【００６２】次に、制御部１０４から画素選択側に出力
する補償電圧の決定方法について説明する。
する補償電圧の決定方法について説明する。
【００６３】図５は、ｍ行×ｎ列配線された表面伝導型
放出素子のｉ行目の素子を活性化する場合を示す模式図
である。
放出素子のｉ行目の素子を活性化する場合を示す模式図
である。
【００６４】いま、このｉ行目の行配線に印加される電
圧値をＶf、配線抵抗をＲ1，Ｒ2，Ｒ3，…，Ｒnとし、
各表面伝導型放出素子の抵抗をｒ1，ｒ2，ｒ3，…，ｒn
とする。ここでは、その他の行配線は全て接地されてい
るとする。
圧値をＶf、配線抵抗をＲ1，Ｒ2，Ｒ3，…，Ｒnとし、
各表面伝導型放出素子の抵抗をｒ1，ｒ2，ｒ3，…，ｒn
とする。ここでは、その他の行配線は全て接地されてい
るとする。
【００６５】ｉ行目の行（１ライン）の配線抵抗をR_li
ne_iとすると、 R_line_i＝ΣＲj （j=1〜n） …式(1) となる。ここでｉ行目に流れる電流をＩf、ｊ列目の素
子に流れる電流をｉf(j)とすると、１列目の素子に印加
される電圧Ｖ(1)は、 Ｖ(1)＝Ｖf−Ｒ1×Ｉf となる。これは配線抵抗の影響により、１列目の素子に
印加される電圧が、印加したい電圧ＶfよりもＲ1×Ｉf
（Ｖ）だけ小さくなっていることがわかる。同様に、２
列目、３列目の素子に印加される電圧Ｖ(2)，Ｖ(3)は、 Ｖ(2)＝Ｖ(1)−Ｒ2×（Ｉf−ｉf(1)） Ｖ(3)＝Ｖ(2)−Ｒ3×（Ｉf−ｉf(1)−ｉf(2)） で計算される。これによりｋ列目の素子（但し、ｋ≦ｍ
／２）に印加される電圧Ｖ(k)は、 Ｖ(k)＝Ｖ(k-1)−Ｒk×（Ｉf−Σｉf(j)） （j=1〜k-1） …式(2) により求めることができる。よって、ｋ列目の素子に印
加される電圧は、Ｖfよりも、 Ｖf−Ｖ(k)＝Ｖf−Ｖ(k-1)＋Ｒk×（Ｉf−Σｉf(j)） （j=1〜k-1） ＝Ｖf−Ｖ(k-2)＋Ｒk-1×（Ｉf−Σｉf(j)＋Ｒk×（Ｉf−Σｉf(j)） （最初のΣｉf(j)はj=1〜j=k-2の和、２番目のΣｉf(j)はj=1〜j=k-1の和） ＝Ｉf×（Ｒ1＋Ｒ2＋…Ｒk）−（Ｒ2×ｉf(1)＋Ｒ3×（ｉf(1)＋ｉf(2)＋ …＋Ｒk×Σｉf(j) （j=1〜k-1） …式(3) だけ電圧降下していることがわかる。前述の図２９で示
される電圧値Ｖfdkがこの電圧降下分（Ｖf−Ｖ(k)）に
対応しており、この電圧降下分を列配線から印加するこ
とにより、配線抵抗による電圧降下を補償した活性化が
行なえる。
ne_iとすると、 R_line_i＝ΣＲj （j=1〜n） …式(1) となる。ここでｉ行目に流れる電流をＩf、ｊ列目の素
子に流れる電流をｉf(j)とすると、１列目の素子に印加
される電圧Ｖ(1)は、 Ｖ(1)＝Ｖf−Ｒ1×Ｉf となる。これは配線抵抗の影響により、１列目の素子に
印加される電圧が、印加したい電圧ＶfよりもＲ1×Ｉf
（Ｖ）だけ小さくなっていることがわかる。同様に、２
列目、３列目の素子に印加される電圧Ｖ(2)，Ｖ(3)は、 Ｖ(2)＝Ｖ(1)−Ｒ2×（Ｉf−ｉf(1)） Ｖ(3)＝Ｖ(2)−Ｒ3×（Ｉf−ｉf(1)−ｉf(2)） で計算される。これによりｋ列目の素子（但し、ｋ≦ｍ
／２）に印加される電圧Ｖ(k)は、 Ｖ(k)＝Ｖ(k-1)−Ｒk×（Ｉf−Σｉf(j)） （j=1〜k-1） …式(2) により求めることができる。よって、ｋ列目の素子に印
加される電圧は、Ｖfよりも、 Ｖf−Ｖ(k)＝Ｖf−Ｖ(k-1)＋Ｒk×（Ｉf−Σｉf(j)） （j=1〜k-1） ＝Ｖf−Ｖ(k-2)＋Ｒk-1×（Ｉf−Σｉf(j)＋Ｒk×（Ｉf−Σｉf(j)） （最初のΣｉf(j)はj=1〜j=k-2の和、２番目のΣｉf(j)はj=1〜j=k-1の和） ＝Ｉf×（Ｒ1＋Ｒ2＋…Ｒk）−（Ｒ2×ｉf(1)＋Ｒ3×（ｉf(1)＋ｉf(2)＋ …＋Ｒk×Σｉf(j) （j=1〜k-1） …式(3) だけ電圧降下していることがわかる。前述の図２９で示
される電圧値Ｖfdkがこの電圧降下分（Ｖf−Ｖ(k)）に
対応しており、この電圧降下分を列配線から印加するこ
とにより、配線抵抗による電圧降下を補償した活性化が
行なえる。
【００６６】配線抵抗Ｒ1，Ｒ2，Ｒ3，…，Ｒnは、実際
の抵抗を測定することにより決定され、またｉ行目に流
れる電流Ｉf、ｊ列目に流れる電流Ｉf(j)のそれぞれ
は、活性化中に、ライン側電流検出部１１０と画素側電
流検出部１０７により測定することができる。よって、
この活性化中に、これらの電流Ｉf及びｉf(j)を測定す
れば、活性化の状態に応じた補償電圧を決定して印加す
ることが可能となる。
の抵抗を測定することにより決定され、またｉ行目に流
れる電流Ｉf、ｊ列目に流れる電流Ｉf(j)のそれぞれ
は、活性化中に、ライン側電流検出部１１０と画素側電
流検出部１０７により測定することができる。よって、
この活性化中に、これらの電流Ｉf及びｉf(j)を測定す
れば、活性化の状態に応じた補償電圧を決定して印加す
ることが可能となる。
【００６７】続いて本実施の形態の通電活性化装置を用
いてマルチ電子源基板１０１を活性化する手順について
説明する。
いてマルチ電子源基板１０１を活性化する手順について
説明する。
【００６８】まずはじめに制御部１０４は、基板１０１
の１行目の表面伝導型放出素子を活性化するために、ラ
イン選択部１０２に１行目の配線を選択するよう信号を
出力する。これによりライン選択部１０２は図２（ａ）
に示した様に、スイッチＳＷx1のみをオンし、１行目の
行配線に電源１０３からの電圧パルスを印加する。この
電圧パルスは配線Ｓx1に出力され、基板端子Ｄx1を介し
て基板１０１の１行目行配線に接続された素子に印加さ
れる。
の１行目の表面伝導型放出素子を活性化するために、ラ
イン選択部１０２に１行目の配線を選択するよう信号を
出力する。これによりライン選択部１０２は図２（ａ）
に示した様に、スイッチＳＷx1のみをオンし、１行目の
行配線に電源１０３からの電圧パルスを印加する。この
電圧パルスは配線Ｓx1に出力され、基板端子Ｄx1を介し
て基板１０１の１行目行配線に接続された素子に印加さ
れる。
【００６９】この時の電圧波形を図６（ａ）に示す。本
実施の形態においては、パルス幅Ｔ１を１ミリ秒、周期
Ｔ２を１０ミリ秒とした。また図６（ａ）における電圧
値Ｖfは、図２７に示したＶfと等しいものとする。
実施の形態においては、パルス幅Ｔ１を１ミリ秒、周期
Ｔ２を１０ミリ秒とした。また図６（ａ）における電圧
値Ｖfは、図２７に示したＶfと等しいものとする。
【００７０】また同時に、制御部１０４は画素選択部１
１１ａに全画素（１ラインの全素子）を選択するように
信号を送り、これにより画素選択部１１１ａのスイッチ
ＳＷy1〜ＳＷynは全て導通となる。このときの画素選択
側出力電圧アンプ１１１の出力電圧波形Ｖassist_j（ｊ
＝１〜ｎ）（図６（ｂ））は、電子源基板１０１の列端
子Ｄy1〜Ｄynを通して、全ての列配線に印加される。
１１ａに全画素（１ラインの全素子）を選択するように
信号を送り、これにより画素選択部１１１ａのスイッチ
ＳＷy1〜ＳＷynは全て導通となる。このときの画素選択
側出力電圧アンプ１１１の出力電圧波形Ｖassist_j（ｊ
＝１〜ｎ）（図６（ｂ））は、電子源基板１０１の列端
子Ｄy1〜Ｄynを通して、全ての列配線に印加される。
【００７１】このとき、画素選択側出力電圧アンプ１１
１が発生するｊ列目方向の駆動電圧波形を図６（ｂ）に
示す。このときのパルス幅Ｔ１，周期Ｔ２は、前述の図
６（ａ）と同じであり、パルス信号の出力のタイミング
が揃っている。また、Ｖassist_j（ｊ＝１〜ｎ）は、列
配線の電圧降下の影響を考慮して決定された、その行の
各列配線に接続された各素子に印加される電圧を示して
いる。これにより、その行配線に接続された全ての素子
に一定電圧Ｖf（図６（ｂ）に示す電圧[−Ｖf]と図６
（ａ）に示す電圧[Ｖassist]との差分により決定され
る）が印加されることになる。
１が発生するｊ列目方向の駆動電圧波形を図６（ｂ）に
示す。このときのパルス幅Ｔ１，周期Ｔ２は、前述の図
６（ａ）と同じであり、パルス信号の出力のタイミング
が揃っている。また、Ｖassist_j（ｊ＝１〜ｎ）は、列
配線の電圧降下の影響を考慮して決定された、その行の
各列配線に接続された各素子に印加される電圧を示して
いる。これにより、その行配線に接続された全ての素子
に一定電圧Ｖf（図６（ｂ）に示す電圧[−Ｖf]と図６
（ａ）に示す電圧[Ｖassist]との差分により決定され
る）が印加されることになる。
【００７２】こうして電源１０３と画素選択側出力電圧
アンプ１１１の出力により、電子源基板１０１の１行目
の素子の全てに活性化電圧Ｖfのパルスが印加されるこ
とになり、１行目の素子の活性化が開始される。
アンプ１１１の出力により、電子源基板１０１の１行目
の素子の全てに活性化電圧Ｖfのパルスが印加されるこ
とになり、１行目の素子の活性化が開始される。
【００７３】しかし、このままの電圧を列配線に印加し
続けると、これら列配線から印加された電圧Ｖassist_j
が２行目以降の行配線に接続された全ての素子に印加さ
れ続けることになり、前述した素子のＶＣＮＲ特性によ
り低抵抗化が起こり、無効電流が流れる。
続けると、これら列配線から印加された電圧Ｖassist_j
が２行目以降の行配線に接続された全ての素子に印加さ
れ続けることになり、前述した素子のＶＣＮＲ特性によ
り低抵抗化が起こり、無効電流が流れる。
【００７４】ここで本願発明者らによるマルチ電子源の
低抵抗化を防ぐ方法について図３１を用いて説明する。
低抵抗化を防ぐ方法について図３１を用いて説明する。
【００７５】低抵抗化した表面伝導型放出素子に降電圧
レート（パルス立ち下がり）１０Ｖ／秒以上の電圧パル
スを印加すると、図３１の領域Ａ〜領域ＢよりなるＩ−
Ｖ静特性とは異なる高抵抗状態に遷移する。
レート（パルス立ち下がり）１０Ｖ／秒以上の電圧パル
スを印加すると、図３１の領域Ａ〜領域ＢよりなるＩ−
Ｖ静特性とは異なる高抵抗状態に遷移する。
【００７６】ここで、高抵抗状態とは、素子が有限時間
の間、図３１に示す動特性に沿ったＩ−Ｖ特性に従う状
態を指す。例えば図３１のＩ−Ｖ特性を有する表面伝導
型放出素子に対して、波高値Ｖd，降電圧レート１０Ｖ
／秒以上の電圧パルスを印加した直後には、該素子のＩ
−Ｖ沿測定は図３１中、Ｉf（Ｖd）で示すような高抵抗
状態を示す。またこのように高抵抗状態に遷移した後で
も、該素子に対してＶdを印加すれば放出電流Ｉsを得る
ことが可能である。しかも実線Ｉf（Ｖd）で示される特
性から明らかなように、この素子に対して電圧Ｖe以下
の電圧を印加したとしても、点線で示される静特性と比
較して、該素子に流れる電流Ｉfは大幅に低減される。
またこのような素子の高抵抗状態は、上記電圧パルス印
加後、有限時間保持されるが（この時間をＴhrとす
る）、その後は再び図３１で示されるＩ−Ｖ静特性に戻
る。そこで所望の期間、係る高抵抗状態を維持する必要
がある場合には、高抵抗状態が保持されている間に、上
記電圧パルスを再度繰り返し印加することにより、高抵
抗状態の保持時間を所望期間、延長することができる。
そこで本実施の形態によれば、上記Ｉ−Ｖ静特性を有す
る表面伝導型放出素子基板１０１において、予め上記の
降電圧レート１０Ｖ／秒以上の電圧パルス（以下高抵抗
化パルスと言う）を印加することにより、その素子のＩ
−Ｖ静特性を異なる状態に遷移せしめる。つまり、該素
子を高抵抗状態に遷移せしめることにより、上述の半選
択素子に流れる無効電流を減少させ、活性化時における
装置の消費電力を大幅に低減することができる。尚、上
記高抵抗パルスの降電圧レートの上限は実用的には１０
の１０乗［Ｖ／秒］である。
の間、図３１に示す動特性に沿ったＩ−Ｖ特性に従う状
態を指す。例えば図３１のＩ−Ｖ特性を有する表面伝導
型放出素子に対して、波高値Ｖd，降電圧レート１０Ｖ
／秒以上の電圧パルスを印加した直後には、該素子のＩ
−Ｖ沿測定は図３１中、Ｉf（Ｖd）で示すような高抵抗
状態を示す。またこのように高抵抗状態に遷移した後で
も、該素子に対してＶdを印加すれば放出電流Ｉsを得る
ことが可能である。しかも実線Ｉf（Ｖd）で示される特
性から明らかなように、この素子に対して電圧Ｖe以下
の電圧を印加したとしても、点線で示される静特性と比
較して、該素子に流れる電流Ｉfは大幅に低減される。
またこのような素子の高抵抗状態は、上記電圧パルス印
加後、有限時間保持されるが（この時間をＴhrとす
る）、その後は再び図３１で示されるＩ−Ｖ静特性に戻
る。そこで所望の期間、係る高抵抗状態を維持する必要
がある場合には、高抵抗状態が保持されている間に、上
記電圧パルスを再度繰り返し印加することにより、高抵
抗状態の保持時間を所望期間、延長することができる。
そこで本実施の形態によれば、上記Ｉ−Ｖ静特性を有す
る表面伝導型放出素子基板１０１において、予め上記の
降電圧レート１０Ｖ／秒以上の電圧パルス（以下高抵抗
化パルスと言う）を印加することにより、その素子のＩ
−Ｖ静特性を異なる状態に遷移せしめる。つまり、該素
子を高抵抗状態に遷移せしめることにより、上述の半選
択素子に流れる無効電流を減少させ、活性化時における
装置の消費電力を大幅に低減することができる。尚、上
記高抵抗パルスの降電圧レートの上限は実用的には１０
の１０乗［Ｖ／秒］である。
【００７７】以上説明した表面伝導型放出素子の特性に
より、電子源基板１０１全体に高抵抗化パルスを印加す
ることにより半選択素子の低抵抗化を防止でき、電子源
基板１０１を劣化させたり破壊したりすることなく、活
性化を行うことができる。つまり、表面伝導型放出素子
の低抵抗化の状態を電流値で検出し、その低抵抗化した
素子に対して高抵抗化パルスを印加することにより活性
化が可能となる。
より、電子源基板１０１全体に高抵抗化パルスを印加す
ることにより半選択素子の低抵抗化を防止でき、電子源
基板１０１を劣化させたり破壊したりすることなく、活
性化を行うことができる。つまり、表面伝導型放出素子
の低抵抗化の状態を電流値で検出し、その低抵抗化した
素子に対して高抵抗化パルスを印加することにより活性
化が可能となる。
【００７８】ここで、本実施の形態における低抵抗化素
子の検出方法と高抵抗化パルス導入方法について説明す
る。
子の検出方法と高抵抗化パルス導入方法について説明す
る。
【００７９】現在活性化している行配線をｉ行目とす
る。いま行単位で活性化を行なう場合、ライン側電流検
出部１１０と画素選択側電流検出部１０７により、活性
化時の電流を計測することができる。即ち、ライン側電
流検出部１１０により選択された行配線に流れる電流が
計測される。この時のライン側電流をＩf_line_i（但し
ｉ＝１，２，…，ｍ）とする。そして画素選択側電流検
出部１０７により、その選択された行配線の各素子に流
れる電流値を計測することができる。この時の画素選択
側電流をＩf_gaso_jとする（但し、ｊ＝１，２，３，
…，ｎ）。
る。いま行単位で活性化を行なう場合、ライン側電流検
出部１１０と画素選択側電流検出部１０７により、活性
化時の電流を計測することができる。即ち、ライン側電
流検出部１１０により選択された行配線に流れる電流が
計測される。この時のライン側電流をＩf_line_i（但し
ｉ＝１，２，…，ｍ）とする。そして画素選択側電流検
出部１０７により、その選択された行配線の各素子に流
れる電流値を計測することができる。この時の画素選択
側電流をＩf_gaso_jとする（但し、ｊ＝１，２，３，
…，ｎ）。
【００８０】画素選択側から非選択素子に対して電圧を
印加しても、素子の低抵抗化が起っていない場合は、 Ｉf_line_i＝Ｉf_gaso_1＋Ｉf_gaso_2＋Ｉf_gaso_3＋…＋Ｉf_gaso_n ＝ΣＩf_gaso_j （ｊ＝1〜n） …式(4) となる。
印加しても、素子の低抵抗化が起っていない場合は、 Ｉf_line_i＝Ｉf_gaso_1＋Ｉf_gaso_2＋Ｉf_gaso_3＋…＋Ｉf_gaso_n ＝ΣＩf_gaso_j （ｊ＝1〜n） …式(4) となる。
【００８１】しかし、画素選択側電圧により非選択素子
の低抵抗化が顕著になってくると、列配線に接続された
素子の漏れ電流が増加するため、 Ｉf_line_i ＜ ΣＩf_gaso_j （ｊ＝1〜n） …式(5) となり、このｉ行目の活性化を行なっている場合の列配
線における漏れ電流Ｉf_leak_iの大きさは、 Ｉf_leak_i ＝（ΣＩf_gaso_j）−Ｉf_line_i （ｊ＝1〜n） …式(6) と算出される。この漏れ電流Ｉf_leak_iにより、単純マ
トリックス状に作成した表面伝導型素子全体の低抵抗化
状況を調べることができる。
の低抵抗化が顕著になってくると、列配線に接続された
素子の漏れ電流が増加するため、 Ｉf_line_i ＜ ΣＩf_gaso_j （ｊ＝1〜n） …式(5) となり、このｉ行目の活性化を行なっている場合の列配
線における漏れ電流Ｉf_leak_iの大きさは、 Ｉf_leak_i ＝（ΣＩf_gaso_j）−Ｉf_line_i （ｊ＝1〜n） …式(6) と算出される。この漏れ電流Ｉf_leak_iにより、単純マ
トリックス状に作成した表面伝導型素子全体の低抵抗化
状況を調べることができる。
【００８２】本実施の形態においては、この漏れ電流Ｉ
f_leak_iの大きさがある閾値Ｉf_refresh_thを越えたと
き初めて高抵抗化パルスの導入を行なうこととした。
尚、この漏れ電流の閾値Ｉf_refresh_thは、具体的に
は、数百μＡ〜数Ａであり、この値は素子の材料や製造
工程により異なる。
f_leak_iの大きさがある閾値Ｉf_refresh_thを越えたと
き初めて高抵抗化パルスの導入を行なうこととした。
尚、この漏れ電流の閾値Ｉf_refresh_thは、具体的に
は、数百μＡ〜数Ａであり、この値は素子の材料や製造
工程により異なる。
【００８３】本実施の形態における高抵抗化パルスを図
７に示す。この高抵抗化パルスは電源１０３より発生さ
れ、この時ライン選択部１０２は全ての行配線を選択す
るように制御される。またこの時、画素側選択部１１１
ａでは全てのスイッチがオフされて、全ての列配線はグ
ランドに落とされる。逆に、画素側選択部１１１ａによ
り全ての列配線を選択し、ライン選択部１０２における
接続を全てグランドにすることにより、高抵抗化パルス
を導入する方法も考えられる。
７に示す。この高抵抗化パルスは電源１０３より発生さ
れ、この時ライン選択部１０２は全ての行配線を選択す
るように制御される。またこの時、画素側選択部１１１
ａでは全てのスイッチがオフされて、全ての列配線はグ
ランドに落とされる。逆に、画素側選択部１１１ａによ
り全ての列配線を選択し、ライン選択部１０２における
接続を全てグランドにすることにより、高抵抗化パルス
を導入する方法も考えられる。
【００８４】このようにして、半選択素子の高抵抗化を
行ないながら１行目の行配線に接続された素子の活性化
が終了すると、制御部１０４は次の行を選択するようラ
イン選択部１０２に信号を送る。これにより１行目の行
配線の場合と同様にして、高抵抗化パルスをその他の非
選択の行配線に印加しながら活性化を行う。こうして活
性化終了時間、或は活性化電流値が目標値になった時点
で、その２行目の行配線に接続された素子の活性化を終
了する。
行ないながら１行目の行配線に接続された素子の活性化
が終了すると、制御部１０４は次の行を選択するようラ
イン選択部１０２に信号を送る。これにより１行目の行
配線の場合と同様にして、高抵抗化パルスをその他の非
選択の行配線に印加しながら活性化を行う。こうして活
性化終了時間、或は活性化電流値が目標値になった時点
で、その２行目の行配線に接続された素子の活性化を終
了する。
【００８５】このような手順で、各行配線を順次選択し
て全ての行配線に対する活性化処理が終了すると、この
表面伝導型放出素子基板１０１の活性化を終了する。
て全ての行配線に対する活性化処理が終了すると、この
表面伝導型放出素子基板１０１の活性化を終了する。
【００８６】図８は、本実施の形態の通電活性化装置の
制御部１０４の処理動作を示すフローチャートである。
制御部１０４の処理動作を示すフローチャートである。
【００８７】まずステップＳ１で、ライン選択部１０２
により１行目の行配線を選択し、ステップＳ２で電源１
０３より図６（ａ）に示すようなパルス信号を出力す
る。ステップＳ３で、ステップＳ２の活性化パルスの印
加時に測定した１行目の配線を流れる電流値及び画素選
択側電流検出部１０７で検出された列配線の電流値に基
づいて、配線抵抗による電圧降下を補償する電圧値を計
算する。次にステップＳ４に進み、電源１０３より図６
（ａ）に示すようなパルス信号を出力し、これと同期し
て画素選択側出力電圧アンプ１１１より図６（ｂ）に示
すような補償電圧パルスを出力する。これにより、基板
１０１の１行目の行配線に接続された全ての素子に一定
の電圧Ｖfが印加される。また、このステップで活性化
している行の電流Ｉ_line_i（ｉ行目の行配線に流れる
電流）と、全ての列配線に流れ込む電流Ｉ_gaso_j（ｊ
＝１，２，…，ｎ）を測定する。
により１行目の行配線を選択し、ステップＳ２で電源１
０３より図６（ａ）に示すようなパルス信号を出力す
る。ステップＳ３で、ステップＳ２の活性化パルスの印
加時に測定した１行目の配線を流れる電流値及び画素選
択側電流検出部１０７で検出された列配線の電流値に基
づいて、配線抵抗による電圧降下を補償する電圧値を計
算する。次にステップＳ４に進み、電源１０３より図６
（ａ）に示すようなパルス信号を出力し、これと同期し
て画素選択側出力電圧アンプ１１１より図６（ｂ）に示
すような補償電圧パルスを出力する。これにより、基板
１０１の１行目の行配線に接続された全ての素子に一定
の電圧Ｖfが印加される。また、このステップで活性化
している行の電流Ｉ_line_i（ｉ行目の行配線に流れる
電流）と、全ての列配線に流れ込む電流Ｉ_gaso_j（ｊ
＝１，２，…，ｎ）を測定する。
【００８８】次にステップＳ５に進み、素子の活性化が
終了する時間が経過したかどうかを調べ、その時間が経
過していないときはステップＳ６に進み、非選択素子の
素子抵抗をチェックする。このステップＳ６を具体的に
説明すると、まずステップＳ４で測定した漏れ電流Ｉ_l
eak_iと閾値Ｉ_refresh_thとの比較を行ない、Ｉ_leak_
i≦Ｉ_refresh_thの場合は、素子の低抵抗化が進んでい
ないと判断して再びステップＳ３へ戻り活性化を行な
う。
終了する時間が経過したかどうかを調べ、その時間が経
過していないときはステップＳ６に進み、非選択素子の
素子抵抗をチェックする。このステップＳ６を具体的に
説明すると、まずステップＳ４で測定した漏れ電流Ｉ_l
eak_iと閾値Ｉ_refresh_thとの比較を行ない、Ｉ_leak_
i≦Ｉ_refresh_thの場合は、素子の低抵抗化が進んでい
ないと判断して再びステップＳ３へ戻り活性化を行な
う。
【００８９】一方、ステップＳ６でＩ_leak_i＞Ｉ_refr
esh_thとなった場合は、非選択素子の低抵抗化が進んで
いるためステップＳ７に進み、ライン選択部１０２によ
り全行配線を選択し、画素側選択部１１１ａにおけるス
イッチを全て接地側に接続する。次にステップＳ８に進
み、電源１０３から発生した高抵抗化パルスにより全素
子の高抵抗化をはかる。次にステップＳ９に進み、ライ
ン選択部１０２及び画素側選択部１１１ａの設定を高抵
抗化パルス導入前の状態に戻してステップＳ３に戻り、
素子の活性化を再開する。
esh_thとなった場合は、非選択素子の低抵抗化が進んで
いるためステップＳ７に進み、ライン選択部１０２によ
り全行配線を選択し、画素側選択部１１１ａにおけるス
イッチを全て接地側に接続する。次にステップＳ８に進
み、電源１０３から発生した高抵抗化パルスにより全素
子の高抵抗化をはかる。次にステップＳ９に進み、ライ
ン選択部１０２及び画素側選択部１１１ａの設定を高抵
抗化パルス導入前の状態に戻してステップＳ３に戻り、
素子の活性化を再開する。
【００９０】またステップＳ５で、現在選択している行
配線に接続された素子の活性化時間が終了しているとき
はステップＳ１０に進み、基板１０１の全手の行配線に
対する処理が終了したかどうかを調べ、終了していない
時はステップＳ１１に進み、ライン選択部１０２により
次の行配線を選択してステップＳ２に戻り、前述の処理
を実行する。
配線に接続された素子の活性化時間が終了しているとき
はステップＳ１０に進み、基板１０１の全手の行配線に
対する処理が終了したかどうかを調べ、終了していない
時はステップＳ１１に進み、ライン選択部１０２により
次の行配線を選択してステップＳ２に戻り、前述の処理
を実行する。
【００９１】以上説明したように本実施の形態１によれ
ば、半選択素子の漏れ電流の大きさをマトリックス状に
配線された素子全体として検出し、非選択素子の高抵抗
化を行ないながら通電活性化することにより活性化工程
による投入電力をより小さくすることが可能となる。よ
って、表面伝導型素子の熱的な破壊をより効率良く防止
し、通電活性化装置の消費電力量をより少なくすること
ができる。
ば、半選択素子の漏れ電流の大きさをマトリックス状に
配線された素子全体として検出し、非選択素子の高抵抗
化を行ないながら通電活性化することにより活性化工程
による投入電力をより小さくすることが可能となる。よ
って、表面伝導型素子の熱的な破壊をより効率良く防止
し、通電活性化装置の消費電力量をより少なくすること
ができる。
【００９２】また、本実施の形態１の通電活性化装置を
用いて、マトリクス状に配線された表面伝導型放出素子
を活性化したところ、全ての素子の電子放出特性が略均
一化された。これにより、この電子源基板を用いて、輝
度又は濃度のばらつきが少ない高品位な画像表示装置を
実現できた。
用いて、マトリクス状に配線された表面伝導型放出素子
を活性化したところ、全ての素子の電子放出特性が略均
一化された。これにより、この電子源基板を用いて、輝
度又は濃度のばらつきが少ない高品位な画像表示装置を
実現できた。
【００９３】また本実施の形態の表面伝導型放出素子基
板は、片側配線取り出しであるが、両側配線取り出しの
ものについても同様に実施可能であり、そのような表面
伝導型放出素子基板を用いても高品位な画像形成装置が
実現されたのは言うまでもない。
板は、片側配線取り出しであるが、両側配線取り出しの
ものについても同様に実施可能であり、そのような表面
伝導型放出素子基板を用いても高品位な画像形成装置が
実現されたのは言うまでもない。
【００９４】［実施の形態２］本実施の形態２では、表
面伝導型放出素子をマトリックス状に配線することによ
る電圧降下を補償した活性化を行なう場合におこる、非
選択素子の低抵抗化現象を列配線単位で検出し、素子の
低抵抗化現象が検出されると、その列配線単位で高抵抗
化パルスを導入し、活性化を行なっている。
面伝導型放出素子をマトリックス状に配線することによ
る電圧降下を補償した活性化を行なう場合におこる、非
選択素子の低抵抗化現象を列配線単位で検出し、素子の
低抵抗化現象が検出されると、その列配線単位で高抵抗
化パルスを導入し、活性化を行なっている。
【００９５】以下に、本発明に係る実施の形態２につい
て詳細に説明する。
て詳細に説明する。
【００９６】本実施の形態２における通電活性化装置
は、前述の実施の形態１と同様の構成であり、表面伝導
型放出素子も同じであるため、装置全体の構成に関する
説明を省略する。
は、前述の実施の形態１と同様の構成であり、表面伝導
型放出素子も同じであるため、装置全体の構成に関する
説明を省略する。
【００９７】この実施の形態２と前述の実施の形態１と
異なる点は、表面伝導型放出素子の低抵抗化素子の検出
方法と高抵抗化導入方法にある。即ち、本実施の形態２
では、列配線単位で低抵抗化した素子の位置を検出し、
低抵抗化した素子が接続されている列配線のみに高抵抗
化パルスを印加している。
異なる点は、表面伝導型放出素子の低抵抗化素子の検出
方法と高抵抗化導入方法にある。即ち、本実施の形態２
では、列配線単位で低抵抗化した素子の位置を検出し、
低抵抗化した素子が接続されている列配線のみに高抵抗
化パルスを印加している。
【００９８】次に、素子の低抵抗化を検出するための処
理について説明する。
理について説明する。
【００９９】ｉ行目の活性化中に、漏れ電流Ｉf_leak_i
及び画素選択側電流Ｉf_gaso_j（ｊ＝１，２，…，ｎ）
を測定する方法は、前述の実施の形態１と同じである。
及び画素選択側電流Ｉf_gaso_j（ｊ＝１，２，…，ｎ）
を測定する方法は、前述の実施の形態１と同じである。
【０１００】いま漏れ電流Ｉf_leak_iの値が画素選択側
電流Ｉf_refresh_thの値を超えたとき、低抵抗化した素
子のある列配線を特定するために、列配線の抵抗測定を
行う。
電流Ｉf_refresh_thの値を超えたとき、低抵抗化した素
子のある列配線を特定するために、列配線の抵抗測定を
行う。
【０１０１】ここではライン選択部１０２により全ての
行配線を接地し、更に画素側選択部１１１ａにより、測
定を行ないたい画素選択側配線のｊ列目配線以外を全て
接地する。そして、ｊ列目の列配線に電圧Ｖ4（Ｖ）を
印加する。このとき、このｊ列目の配線を流れる電流Ｉ
f_gaso_jは、 Ｉf_gaso_j＝Ｖ4／Ｒsyj で表される。この電流値Ｉf_gaso_jが、列方向の漏れ電
流閾値Ｉ_refresh_retu_thより大きい列配線にのみ高抵
抗化パルスを導入して、素子の高抵抗化を行なう。
行配線を接地し、更に画素側選択部１１１ａにより、測
定を行ないたい画素選択側配線のｊ列目配線以外を全て
接地する。そして、ｊ列目の列配線に電圧Ｖ4（Ｖ）を
印加する。このとき、このｊ列目の配線を流れる電流Ｉ
f_gaso_jは、 Ｉf_gaso_j＝Ｖ4／Ｒsyj で表される。この電流値Ｉf_gaso_jが、列方向の漏れ電
流閾値Ｉ_refresh_retu_thより大きい列配線にのみ高抵
抗化パルスを導入して、素子の高抵抗化を行なう。
【０１０２】尚、この漏れ電流閾値Ｉ_refresh_retu_th
は、具体的には、数百μＡ〜数Ａであり、この値は素子
の材料や製造工程により異なる。
は、具体的には、数百μＡ〜数Ａであり、この値は素子
の材料や製造工程により異なる。
【０１０３】本実施の形態２における高抵抗化パルスを
図７に示す。この高抵抗化パルスは画素選択側出力電圧
アンプ１１１に含まれる電源１５６により発生され、こ
の時ライン選択部１０２により全ての行配線が接地され
ている。また、このプロセスで高抵抗化パルスが必要と
される列配線を選択し、その他の列配線はグランドに落
とされる。つまり、低抵抗化している素子が接続された
列配線だけに高抵抗化パルスを導入することで、前述の
実施の形態１より高抵抗化パルスによる投入電力を抑制
することができる。
図７に示す。この高抵抗化パルスは画素選択側出力電圧
アンプ１１１に含まれる電源１５６により発生され、こ
の時ライン選択部１０２により全ての行配線が接地され
ている。また、このプロセスで高抵抗化パルスが必要と
される列配線を選択し、その他の列配線はグランドに落
とされる。つまり、低抵抗化している素子が接続された
列配線だけに高抵抗化パルスを導入することで、前述の
実施の形態１より高抵抗化パルスによる投入電力を抑制
することができる。
【０１０４】こうして１行目の活性化処理が終了する
と、制御部１０４は次の行を選択するようにライン選択
部１０２に信号を送り、１行目の場合と同じ手順で活性
化を行い、活性化終了時間とを活性化電流値が目標値に
なれば、その行配線に対する活性化処理を終了する。こ
のような手順で各行配線に接続された素子を順次活性化
していき、表面伝導型放出素子基板１０１の全ての素子
の活性化処理が完了する。
と、制御部１０４は次の行を選択するようにライン選択
部１０２に信号を送り、１行目の場合と同じ手順で活性
化を行い、活性化終了時間とを活性化電流値が目標値に
なれば、その行配線に対する活性化処理を終了する。こ
のような手順で各行配線に接続された素子を順次活性化
していき、表面伝導型放出素子基板１０１の全ての素子
の活性化処理が完了する。
【０１０５】図９は、本実施の形態２に係る通電活性化
装置の制御部１０４の処理動作を示すフローチャートで
ある。
装置の制御部１０４の処理動作を示すフローチャートで
ある。
【０１０６】まずステップＳ１０１で、ライン選択部１
０２により１行目の行配線を選択し、次にステップＳ１
０２に進み、電源１０３より図６（ａ）に示すようなパ
ルス信号を出力する。次にステップＳ１０３に進み、ス
テップＳ１０２の活性化パルス印加時に測定した１行目
の行配線を流れる電流値及び画素選択側電流検出部１０
７で測定された列配線を流れる電流値に基づいて、配線
抵抗による電圧降下を補償する電圧値を制御部１０４で
計算する。次にステップ１０４に進み、電源１０３より
図６（ａ）に示すようなパルス信号を出力し、これに同
期して画素選択側出力電圧アンプ１１１より、ステップ
Ｓ１０３での計算結果に基づいて、図６（ｂ）に示すよ
うな補償電圧パルスを出力する。これにより基板１０１
の１行目の行配線に接続された全ての素子に一定の電圧
Ｖfが印加される。また、このステップＳ１０４で、活
性化を行っている行配線を流れる電流Ｉ_line_i（ｉ行
目の行配線を流れる電流値）と、各列配線に流れこむ電
流Ｉ_gaso_j（ｊ＝１，２，…，ｎ）を測定する。
０２により１行目の行配線を選択し、次にステップＳ１
０２に進み、電源１０３より図６（ａ）に示すようなパ
ルス信号を出力する。次にステップＳ１０３に進み、ス
テップＳ１０２の活性化パルス印加時に測定した１行目
の行配線を流れる電流値及び画素選択側電流検出部１０
７で測定された列配線を流れる電流値に基づいて、配線
抵抗による電圧降下を補償する電圧値を制御部１０４で
計算する。次にステップ１０４に進み、電源１０３より
図６（ａ）に示すようなパルス信号を出力し、これに同
期して画素選択側出力電圧アンプ１１１より、ステップ
Ｓ１０３での計算結果に基づいて、図６（ｂ）に示すよ
うな補償電圧パルスを出力する。これにより基板１０１
の１行目の行配線に接続された全ての素子に一定の電圧
Ｖfが印加される。また、このステップＳ１０４で、活
性化を行っている行配線を流れる電流Ｉ_line_i（ｉ行
目の行配線を流れる電流値）と、各列配線に流れこむ電
流Ｉ_gaso_j（ｊ＝１，２，…，ｎ）を測定する。
【０１０７】次にステップＳ１０５に進み、その行配線
に接続されている素子の活性化が終了したかどうかを、
その経過時間を基に判定し、終了していないときはステ
ップＳ１０６に進み、非選択素子の素子抵抗をチェック
する。このステップＳ１０６の処理を具体的に説明する
と、まずステップＳ１０４で測定した、漏れ電流Ｉ_lea
k_iと閾値Ｉ_refresh_thの比較を行ない、漏れ電流が閾
値電流に等しいかそれよりも小さいとき（Ｉ_leak_i≦
Ｉ_refresh_th）は素子の低抵抗化が進んでいないと判
断して再びステップＳ１０３へ戻り、活性化を行なう。
に接続されている素子の活性化が終了したかどうかを、
その経過時間を基に判定し、終了していないときはステ
ップＳ１０６に進み、非選択素子の素子抵抗をチェック
する。このステップＳ１０６の処理を具体的に説明する
と、まずステップＳ１０４で測定した、漏れ電流Ｉ_lea
k_iと閾値Ｉ_refresh_thの比較を行ない、漏れ電流が閾
値電流に等しいかそれよりも小さいとき（Ｉ_leak_i≦
Ｉ_refresh_th）は素子の低抵抗化が進んでいないと判
断して再びステップＳ１０３へ戻り、活性化を行なう。
【０１０８】一方、漏れ電流が閾値電流よりも大きい
（Ｉ_leak_i＞Ｉ_refresh_th）ときは、非選択素子の低
抵抗化が進んでいるためステップＳ１０７に進み、ライ
ン選択部１０２により全ての行配線を接地し、画素側選
択部１１１ａにより１列配線ずつ選択して電圧を印加
し、各列配線を流れる電流値を検出して、低抵抗化して
いる素子を接続している列配線を特定する。次にステッ
プＳ１０８に進み、ステップ１０７で低抵抗化が検出さ
れた列配線に対して、ライン選択部１０２により全ての
行配線を接地したまま、画素選択側出力電圧アンプ１１
１に接続されている電源１５６から高抵抗化パルスを印
加することにより、その列配線に接続されている素子の
高抵抗化をはかる。次にステップＳ１０９に進み、ライ
ン選択部１０２及び画素側選択部１１１ａにおける設定
を高抵抗化パルス導入前の状態に戻してステップＳ１０
３に戻り、素子の活性化を再開する。
（Ｉ_leak_i＞Ｉ_refresh_th）ときは、非選択素子の低
抵抗化が進んでいるためステップＳ１０７に進み、ライ
ン選択部１０２により全ての行配線を接地し、画素側選
択部１１１ａにより１列配線ずつ選択して電圧を印加
し、各列配線を流れる電流値を検出して、低抵抗化して
いる素子を接続している列配線を特定する。次にステッ
プＳ１０８に進み、ステップ１０７で低抵抗化が検出さ
れた列配線に対して、ライン選択部１０２により全ての
行配線を接地したまま、画素選択側出力電圧アンプ１１
１に接続されている電源１５６から高抵抗化パルスを印
加することにより、その列配線に接続されている素子の
高抵抗化をはかる。次にステップＳ１０９に進み、ライ
ン選択部１０２及び画素側選択部１１１ａにおける設定
を高抵抗化パルス導入前の状態に戻してステップＳ１０
３に戻り、素子の活性化を再開する。
【０１０９】またステップＳ１０５で、現在の行配線に
接続されている全ての素子に対する活性化処理が終了し
ているときはステップＳ１１０に進み、全行配線に対す
る活性化が終了しているかを判定し、終了していない時
はステップＳ１１１に進み、ライン選択部１０２により
次の行配線を選択してステップＳ１０２に戻り、前述の
処理を実行する。
接続されている全ての素子に対する活性化処理が終了し
ているときはステップＳ１１０に進み、全行配線に対す
る活性化が終了しているかを判定し、終了していない時
はステップＳ１１１に進み、ライン選択部１０２により
次の行配線を選択してステップＳ１０２に戻り、前述の
処理を実行する。
【０１１０】以上説明したように本実施の形態２によれ
ば、半選択素子の漏れ電流の大きさを列配線単位で検出
し、漏れ電流の大きい列配線に対して高抵抗化パルスを
印加しながら通電活性化することにより、活性化工程に
おける投入電力をより小さくすることが可能となる。こ
れにより表面伝導型放出素子の熱的な破壊をより防止で
き、通電活性化装置の消責電力量をより小さくすること
ができる。
ば、半選択素子の漏れ電流の大きさを列配線単位で検出
し、漏れ電流の大きい列配線に対して高抵抗化パルスを
印加しながら通電活性化することにより、活性化工程に
おける投入電力をより小さくすることが可能となる。こ
れにより表面伝導型放出素子の熱的な破壊をより防止で
き、通電活性化装置の消責電力量をより小さくすること
ができる。
【０１１１】また、本実施の形態２の通電活性化装置を
用いて、マトリクス状に配列された表面伝導型放出素子
を活性化したところ、全ての素子の電子放出特性が略均
一化された。従って、このような表面伝導型放出素子を
有する電子源を用いた画像形成装置を作製したところ、
輝度及び濃度のばらつきが少ない高品位な画像を形成で
きた。
用いて、マトリクス状に配列された表面伝導型放出素子
を活性化したところ、全ての素子の電子放出特性が略均
一化された。従って、このような表面伝導型放出素子を
有する電子源を用いた画像形成装置を作製したところ、
輝度及び濃度のばらつきが少ない高品位な画像を形成で
きた。
【０１１２】尚、上述した本実施の形態２の表面伝導型
放出素子基板は片側配線取り出しであったが、両側配線
取り出しのものについても同様に実施可能であり、この
ような表面伝導型放出素子基板を用いても高品位な画像
形成装置が実現されたのは言うまでもない。
放出素子基板は片側配線取り出しであったが、両側配線
取り出しのものについても同様に実施可能であり、この
ような表面伝導型放出素子基板を用いても高品位な画像
形成装置が実現されたのは言うまでもない。
【０１１３】［実施の形態３］本実施の形態３では、表
面伝導型放出素子をマトリックス状に配線することによ
る電圧降下を補償した活性化を行なう場合におこる、非
選択素子の低抵抗化現象を素子単位で検出し、素子単位
で素子の低抵抗化現象が検出されると素子単位で高抵抗
化パルスを導入して活性化を行なっている。
面伝導型放出素子をマトリックス状に配線することによ
る電圧降下を補償した活性化を行なう場合におこる、非
選択素子の低抵抗化現象を素子単位で検出し、素子単位
で素子の低抵抗化現象が検出されると素子単位で高抵抗
化パルスを導入して活性化を行なっている。
【０１１４】以下に、本発明に係る実施の形態３につい
て詳細に説明する。
て詳細に説明する。
【０１１５】本実施の形態３における通電活性化装置は
前述の実施の形態１と同様の構成であり、表面伝導型放
出素子基板も同じものであるため装置全体の構成に関す
る説明は省略する。
前述の実施の形態１と同様の構成であり、表面伝導型放
出素子基板も同じものであるため装置全体の構成に関す
る説明は省略する。
【０１１６】ここで前述の実施の形態１と本実施の形態
３との異なる点は、表面伝導型放出素子の低抵抗化素子
の検出方法と高抵抗化パルス導入方法にある。即ち、本
実施の形態３では、素子単位で低抵抗化している素子を
検出し、その素子単位で高抵抗化することを特徴として
いる。
３との異なる点は、表面伝導型放出素子の低抵抗化素子
の検出方法と高抵抗化パルス導入方法にある。即ち、本
実施の形態３では、素子単位で低抵抗化している素子を
検出し、その素子単位で高抵抗化することを特徴として
いる。
【０１１７】この素子の低抵抗化を検出するための処理
について説明する。
について説明する。
【０１１８】いまｉ行目の行配線に接続された素子の活
性化中に、漏れ電流Ｉf_leak_i及び画素選択側電流Ｉf_
gaso_j（ｊ＝１，２，…，ｎ）を測定する処理は、前述
の実施の形態１と同じである。
性化中に、漏れ電流Ｉf_leak_i及び画素選択側電流Ｉf_
gaso_j（ｊ＝１，２，…，ｎ）を測定する処理は、前述
の実施の形態１と同じである。
【０１１９】そして漏れ電流Ｉf_leak_iの値が、閾値電
流Ｉf_refresh_thを超えたとき、低抵抗化した素子を特
定するために、素子抵抗の測定をおこなう。
流Ｉf_refresh_thを超えたとき、低抵抗化した素子を特
定するために、素子抵抗の測定をおこなう。
【０１２０】その低抵抗化した素子を特定するために
は、ライン選択部１０２により全ての行配線を接地し、
画素選択部１１１ａにより、測定を行ないたい画素選択
側配線のｊ列目以外の列配線を全て接地し、そのｊ列目
の列配線にＶ5（Ｖ）を印加する。これにより、そのｉ
行目の行配線に流れる電流Ｉf_line_iは、 Ｉf_line_i＝Ｖ5／Ｒsxi となる。その電流Ｉf_line_iが、単一素子漏れ電流閾値
Ｉf_refresh_sosi_thより大きい場合、その素子単位に
高抵抗化パルスを印加して、その素子を高抵抗化する。
尚、この漏れ電流閾値Ｉf_refresh_sosi_thは、具体的
には、数百μＡ〜数Ａであり、この電流値は素子の材料
や製造工程により異なる。
は、ライン選択部１０２により全ての行配線を接地し、
画素選択部１１１ａにより、測定を行ないたい画素選択
側配線のｊ列目以外の列配線を全て接地し、そのｊ列目
の列配線にＶ5（Ｖ）を印加する。これにより、そのｉ
行目の行配線に流れる電流Ｉf_line_iは、 Ｉf_line_i＝Ｖ5／Ｒsxi となる。その電流Ｉf_line_iが、単一素子漏れ電流閾値
Ｉf_refresh_sosi_thより大きい場合、その素子単位に
高抵抗化パルスを印加して、その素子を高抵抗化する。
尚、この漏れ電流閾値Ｉf_refresh_sosi_thは、具体的
には、数百μＡ〜数Ａであり、この電流値は素子の材料
や製造工程により異なる。
【０１２１】本実施の形態３における高抵抗化パルスの
波形例を図１０に示す。
波形例を図１０に示す。
【０１２２】この高抵抗化パルスは、行配線に印加され
る電圧を発生する電源１０３と、画素選択側出力電圧ア
ンプ１１１に接続された電源１５６により発生される。
いまｉ行ｊ列目の素子に対して高抵抗化を行なう場合に
は、ｉ行目の行配線及びｊ列目の列配線以外は全て接地
した状態で高抵抗化パルスが印加される。ここで高抵抗
化パルスを発生するために用いられる電圧−Ｖ7は電源
１５６から発生され、電圧Ｖ8は電源１０３から発生さ
れる。この電圧により半選択された素子が低抵抗化しな
いように、高速に印加されることが必要となる。
る電圧を発生する電源１０３と、画素選択側出力電圧ア
ンプ１１１に接続された電源１５６により発生される。
いまｉ行ｊ列目の素子に対して高抵抗化を行なう場合に
は、ｉ行目の行配線及びｊ列目の列配線以外は全て接地
した状態で高抵抗化パルスが印加される。ここで高抵抗
化パルスを発生するために用いられる電圧−Ｖ7は電源
１５６から発生され、電圧Ｖ8は電源１０３から発生さ
れる。この電圧により半選択された素子が低抵抗化しな
いように、高速に印加されることが必要となる。
【０１２３】このように、各素子の低抵抗化を行ないな
がら１行目の行配線に接続された素子の活性化が終了す
ると、制御部１０４は次の行配線を選択するようライン
選択部１０２に信号を送り、１行目の行配線の場合と同
じ手順で高抵抗化パルスをその他の行配線に印加しなが
ら活性化を行い、活性化終了時間とを活性化電流値が目
標値になれば、その行配線に接続された素子の活性化を
終了する。
がら１行目の行配線に接続された素子の活性化が終了す
ると、制御部１０４は次の行配線を選択するようライン
選択部１０２に信号を送り、１行目の行配線の場合と同
じ手順で高抵抗化パルスをその他の行配線に印加しなが
ら活性化を行い、活性化終了時間とを活性化電流値が目
標値になれば、その行配線に接続された素子の活性化を
終了する。
【０１２４】このような手順で全ての行配線に接続され
た素子を順次活性化していき、表面伝導型放出素子基板
１０１の活性化を終了する。
た素子を順次活性化していき、表面伝導型放出素子基板
１０１の活性化を終了する。
【０１２５】図１１は、本実施の形態３に係る通電活性
化装置の制御部１０４の処理動作を示すフローチャート
である。
化装置の制御部１０４の処理動作を示すフローチャート
である。
【０１２６】まずステップＳ２０１で、ライン選択部１
０２により１行目の行配線を選択し、ステップＳ２０２
で、配線抵抗の影響による電圧降下を補償する電圧値を
制御部１０４で計算し、電源１０３より図６（ａ）に示
すようなパルス信号を出力する。次にステップＳ２０３
に進み、ステップＳ２０２の活性化パルス印加時に測定
した１行目の行配線を流れる電流値及び画素選択側電流
検出部１０７で測定された列配線を流れる電流値に基づ
いて、配線抵抗による電圧降下を補償する電圧値を制御
部１０４で計算する。そしてステップＳ２０４に進み、
画素選択側出力電圧アンプ１１１より図６（ｂ）に示す
ような補償電圧パルスを出力する。これにより、基板１
０１の１行目の行配線に接続された全ての素子に一定の
電圧Ｖfが印加される。また、このステップで活性化し
ている行配線を流れる電流値Ｉ_line_i（ｉ行目の電
流）と、各列配線に流れ込む電流値Ｉ_gaso_j（ｊ＝
１，２，…，ｎ）を測定する。
０２により１行目の行配線を選択し、ステップＳ２０２
で、配線抵抗の影響による電圧降下を補償する電圧値を
制御部１０４で計算し、電源１０３より図６（ａ）に示
すようなパルス信号を出力する。次にステップＳ２０３
に進み、ステップＳ２０２の活性化パルス印加時に測定
した１行目の行配線を流れる電流値及び画素選択側電流
検出部１０７で測定された列配線を流れる電流値に基づ
いて、配線抵抗による電圧降下を補償する電圧値を制御
部１０４で計算する。そしてステップＳ２０４に進み、
画素選択側出力電圧アンプ１１１より図６（ｂ）に示す
ような補償電圧パルスを出力する。これにより、基板１
０１の１行目の行配線に接続された全ての素子に一定の
電圧Ｖfが印加される。また、このステップで活性化し
ている行配線を流れる電流値Ｉ_line_i（ｉ行目の電
流）と、各列配線に流れ込む電流値Ｉ_gaso_j（ｊ＝
１，２，…，ｎ）を測定する。
【０１２７】次にステップＳ２０５に進み、活性化が終
了する迄の時間が経過したかどうかを調べ、その行配線
に接続された素子の活性化が終了したかどうかをみる。
終了していないときはステップＳ２０６に進み、非選択
素子の素子抵抗をチェックする。このステップＳ２０６
における処理を具体的に説明すると、ステップＳ２０４
で測定した、漏れ電流値Ｉ_leak_iと閾値Ｉ_refresh_th
との比較を行ない、漏れ電流が閾値に等しいかそれより
も大きい（Ｉ_leak_i≦Ｉ_refresh_th）ときは素子の低
抵抗化が進んでいないと判断して再びステップＳ２０３
へ戻り、活性化を行なう。
了する迄の時間が経過したかどうかを調べ、その行配線
に接続された素子の活性化が終了したかどうかをみる。
終了していないときはステップＳ２０６に進み、非選択
素子の素子抵抗をチェックする。このステップＳ２０６
における処理を具体的に説明すると、ステップＳ２０４
で測定した、漏れ電流値Ｉ_leak_iと閾値Ｉ_refresh_th
との比較を行ない、漏れ電流が閾値に等しいかそれより
も大きい（Ｉ_leak_i≦Ｉ_refresh_th）ときは素子の低
抵抗化が進んでいないと判断して再びステップＳ２０３
へ戻り、活性化を行なう。
【０１２８】一方、ステップＳ２０６で漏れ電流が閾値
よりも大きい（Ｉ_leak_i＞Ｉ_refresh_th）ときはステ
ップＳ２０７に進み、非選択素子の低抵抗化が進んでい
ると判断して、ライン選択部１０２と画素側選択部１１
１ａにより、その低抵抗化している素子を特定する。そ
して、その低抵抗化している素子が接続されている行配
線及び列配線以外を全て接地し、低抵抗化している素子
を特定する。次にステップ２０８に進み、ステップ２０
７で素子の低抵抗化が特定された素子に対して、電源１
０３及び画素選択側出力アンプ１１１に接続された電源
１５６から高抵抗化パルスを印加して高抵抗化をはか
る。次にステップＳ２０９に進み、ライン選択部１０２
及び画素選択側ライン選択部１１１ａにおける行配線及
び列配線のの設定を、ステップＳ２０７，Ｓ２０８にお
ける高抵抗化パルス導入前の状態に戻してッステップＳ
２０３に戻り、素子の活性化を再開する。
よりも大きい（Ｉ_leak_i＞Ｉ_refresh_th）ときはステ
ップＳ２０７に進み、非選択素子の低抵抗化が進んでい
ると判断して、ライン選択部１０２と画素側選択部１１
１ａにより、その低抵抗化している素子を特定する。そ
して、その低抵抗化している素子が接続されている行配
線及び列配線以外を全て接地し、低抵抗化している素子
を特定する。次にステップ２０８に進み、ステップ２０
７で素子の低抵抗化が特定された素子に対して、電源１
０３及び画素選択側出力アンプ１１１に接続された電源
１５６から高抵抗化パルスを印加して高抵抗化をはか
る。次にステップＳ２０９に進み、ライン選択部１０２
及び画素選択側ライン選択部１１１ａにおける行配線及
び列配線のの設定を、ステップＳ２０７，Ｓ２０８にお
ける高抵抗化パルス導入前の状態に戻してッステップＳ
２０３に戻り、素子の活性化を再開する。
【０１２９】一方、ステップＳ２０５で、現在の行配線
に接続された全ての素子に対する活性化処理が終了して
いるときはステップＳ２１０に進み、全ての行配線に対
する活性化処理が終了しているかをみる。ここで終了し
ていないときはステップＳ２１１に進み、ライン選択部
１０２により次の行配線を選択してステップＳ２０２に
戻り、前述の処理を実行する。
に接続された全ての素子に対する活性化処理が終了して
いるときはステップＳ２１０に進み、全ての行配線に対
する活性化処理が終了しているかをみる。ここで終了し
ていないときはステップＳ２１１に進み、ライン選択部
１０２により次の行配線を選択してステップＳ２０２に
戻り、前述の処理を実行する。
【０１３０】以上説明したように本実施の形態３によれ
ば、半選択素子の漏れ電流の大きさを素子単位で検出
し、低抵抗化した素子に対して高抵抗化を行ないながら
通電活性化を行うことにより、活性化工程における投入
電力をより小さくすることが可能となる。これにより表
面伝導型放出素子の熱的な破壊をより防止でき、通電活
性化装置における消責電力量をより小さくすることがで
きる。
ば、半選択素子の漏れ電流の大きさを素子単位で検出
し、低抵抗化した素子に対して高抵抗化を行ないながら
通電活性化を行うことにより、活性化工程における投入
電力をより小さくすることが可能となる。これにより表
面伝導型放出素子の熱的な破壊をより防止でき、通電活
性化装置における消責電力量をより小さくすることがで
きる。
【０１３１】また、本実施の形態３に係る通電活性化装
置を用いて、マトリクス状に配線された表面伝導型放出
素子を活性化したところ、全ての素子の電子放出特性が
略均一化された。従って、このようなマトリクス状に配
線された表面伝導型放出素子を有する電子源を用いて画
像形成装置を作成すると、輝度又は濃度のばらつきが少
ない高品位な画像を形成することができた。
置を用いて、マトリクス状に配線された表面伝導型放出
素子を活性化したところ、全ての素子の電子放出特性が
略均一化された。従って、このようなマトリクス状に配
線された表面伝導型放出素子を有する電子源を用いて画
像形成装置を作成すると、輝度又は濃度のばらつきが少
ない高品位な画像を形成することができた。
【０１３２】尚、上述した本実施の形態の表面伝導型放
出素子基板は片側配線取り出しであるが、両側配線取り
出しのものについても同様に実施可能であり、該表面伝
導型放出素子基板を用いても高品位な画像が形成でき
た。
出素子基板は片側配線取り出しであるが、両側配線取り
出しのものについても同様に実施可能であり、該表面伝
導型放出素子基板を用いても高品位な画像が形成でき
た。
【０１３３】（表示パネルの構成と製造法）次に、本実
施の形態の電子源基板を適用した画像表示装置の表示パ
ネルの構成と、その製造法について、具体的な例を示し
て説明する。
施の形態の電子源基板を適用した画像表示装置の表示パ
ネルの構成と、その製造法について、具体的な例を示し
て説明する。
【０１３４】図１２は、本実施の形態の電子源基板１０
１を用いた表示パネル１０００の外観斜視図であり、内
部構造を示すために表示パネル１０００の一部を切り欠
いて示している。
１を用いた表示パネル１０００の外観斜視図であり、内
部構造を示すために表示パネル１０００の一部を切り欠
いて示している。
【０１３５】図中、１００５はリアプレート、１００６
は側壁、１００７はフェースプレートであり、これら１
００５〜１００７により表示パネル１０００の内部を真
空に維持するための気密容器を形成している。この気密
容器を組み立てるにあたっては、各部材の接合部に十分
な強度と気密性を保持させるため封着する必要がある
が、例えばフリットガラスを接合部に塗布し、大気中或
は窒素雰囲気中で、摂氏４００〜５００度で１０分以上
焼成することにより封着を達成した。この気密容器内部
を真空に排気する方法については後述する。
は側壁、１００７はフェースプレートであり、これら１
００５〜１００７により表示パネル１０００の内部を真
空に維持するための気密容器を形成している。この気密
容器を組み立てるにあたっては、各部材の接合部に十分
な強度と気密性を保持させるため封着する必要がある
が、例えばフリットガラスを接合部に塗布し、大気中或
は窒素雰囲気中で、摂氏４００〜５００度で１０分以上
焼成することにより封着を達成した。この気密容器内部
を真空に排気する方法については後述する。
【０１３６】リアプレート１００５には、基板１０１が
固定されているが、この基板１０１上には表面伝導型放
出素子１００２がｎ×ｍ個形成されている（ここでｎ，
ｍは２以上の正の整数であり、目的とする表示すべき画
素数に応じて適宜設定される。例えば、高品位テレビジ
ョンの表示を目的とした表示装置においては、ｎ＝３０
００，ｍ＝１０００以上の数を設定することが望まし
い。本実施の形態においては、ｎ＝３０７２，ｍ＝１０
２４とした）。これらｎ×ｍ個の表面伝導型放出素子
は、ｍ本の行配線１００３とｎ本の列配線１００４によ
り単純マトリクス配線されている。これら基板１０１，
電子放出素子１００２、行及び列配線１００３，１００
４によって構成される部分をマルチ電子源と呼ぶ。な
お、このマルチ電子源の製造方法や構造については、後
で詳しく述べる。
固定されているが、この基板１０１上には表面伝導型放
出素子１００２がｎ×ｍ個形成されている（ここでｎ，
ｍは２以上の正の整数であり、目的とする表示すべき画
素数に応じて適宜設定される。例えば、高品位テレビジ
ョンの表示を目的とした表示装置においては、ｎ＝３０
００，ｍ＝１０００以上の数を設定することが望まし
い。本実施の形態においては、ｎ＝３０７２，ｍ＝１０
２４とした）。これらｎ×ｍ個の表面伝導型放出素子
は、ｍ本の行配線１００３とｎ本の列配線１００４によ
り単純マトリクス配線されている。これら基板１０１，
電子放出素子１００２、行及び列配線１００３，１００
４によって構成される部分をマルチ電子源と呼ぶ。な
お、このマルチ電子源の製造方法や構造については、後
で詳しく述べる。
【０１３７】尚、本実施の形態においては、気密容器の
リアプレート１００５にマルチ電子源の基板１０１を固
定する構成としたが、マルチ電子源の基板１０１が十分
な強度を有するものである場合には、気密容器のリアプ
レートとしてマルチ電子源の基板１０１自体を用いても
よい。
リアプレート１００５にマルチ電子源の基板１０１を固
定する構成としたが、マルチ電子源の基板１０１が十分
な強度を有するものである場合には、気密容器のリアプ
レートとしてマルチ電子源の基板１０１自体を用いても
よい。
【０１３８】また、フェースプレート１００７の下面に
は、蛍光膜１００８が形成されている。本実施の形態は
カラー表示装置であるため、蛍光膜１００８の部分には
ＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光
体が塗り分けられている。各色の蛍光体は、例えば図１
３（Ａ）に示すようにストライプ状に塗り分けられ、蛍
光体のストライプの間には黒色の導電体１０１０が設け
てある。これら黒色の導電体１０１０を設ける目的は、
電子ビームの照射位置に多少のずれがあっても表示色に
ずれが生じないようにするためや、外光の反射を防止し
て表示コントラストの低下を防ぐため、電子ビームによ
る蛍光膜のチャージアップを防止するためなどである。
この黒色の導電体１０１０には、黒鉛を主成分として用
いたが、上記の目的に適するものであればこれ以外の材
料を用いても良い。
は、蛍光膜１００８が形成されている。本実施の形態は
カラー表示装置であるため、蛍光膜１００８の部分には
ＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光
体が塗り分けられている。各色の蛍光体は、例えば図１
３（Ａ）に示すようにストライプ状に塗り分けられ、蛍
光体のストライプの間には黒色の導電体１０１０が設け
てある。これら黒色の導電体１０１０を設ける目的は、
電子ビームの照射位置に多少のずれがあっても表示色に
ずれが生じないようにするためや、外光の反射を防止し
て表示コントラストの低下を防ぐため、電子ビームによ
る蛍光膜のチャージアップを防止するためなどである。
この黒色の導電体１０１０には、黒鉛を主成分として用
いたが、上記の目的に適するものであればこれ以外の材
料を用いても良い。
【０１３９】また、３原色の蛍光体の塗り分け方は図１
３（Ａ）に示したストライプ状の配列に限られるもので
はなく、例えば図１３（Ｂ）に示すようなデルタ状配列
や、それ以外の配列であってもよい。
３（Ａ）に示したストライプ状の配列に限られるもので
はなく、例えば図１３（Ｂ）に示すようなデルタ状配列
や、それ以外の配列であってもよい。
【０１４０】尚、モノクロームの表示パネルを作成する
場合には、単色の蛍光体材料を蛍光膜１００８に用いれ
ばよく、また黒色導電材料は必ずしも用いなくともよ
い。
場合には、単色の蛍光体材料を蛍光膜１００８に用いれ
ばよく、また黒色導電材料は必ずしも用いなくともよ
い。
【０１４１】また、蛍光膜１００８のリアプレート側の
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。このメタルバック１００９を設けた目的
は、蛍光膜１００８が発する光の一部を鏡面反射して光
利用率を向上させるためや、負イオンの衝突から蛍光膜
１００８を保護するためや、電子ビーム加速電圧を印加
するための電極として作用させるためや、蛍光膜１００
８を励起した電子の導電路として作用させるためなどで
ある。このメタルバック１００９は、蛍光膜１００８を
フェースプレート基板１００７上に形成した後、蛍光膜
表面を平滑化処理し、その上にＡｌ（アルミニウム）を
真空蒸着する方法により形成した。なお、蛍光膜１００
８に低電圧用の蛍光体材料を用いた場合には、メタルバ
ック１００９は用いない。
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。このメタルバック１００９を設けた目的
は、蛍光膜１００８が発する光の一部を鏡面反射して光
利用率を向上させるためや、負イオンの衝突から蛍光膜
１００８を保護するためや、電子ビーム加速電圧を印加
するための電極として作用させるためや、蛍光膜１００
８を励起した電子の導電路として作用させるためなどで
ある。このメタルバック１００９は、蛍光膜１００８を
フェースプレート基板１００７上に形成した後、蛍光膜
表面を平滑化処理し、その上にＡｌ（アルミニウム）を
真空蒸着する方法により形成した。なお、蛍光膜１００
８に低電圧用の蛍光体材料を用いた場合には、メタルバ
ック１００９は用いない。
【０１４２】また、本実施の形態では用いなかったが、
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板１００７と蛍光膜１００８との間
に、例えばＩＴＯを材料とする透明電極を設けてもよ
い。
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板１００７と蛍光膜１００８との間
に、例えばＩＴＯを材料とする透明電極を設けてもよ
い。
【０１４３】また、Ｄx1〜ＤxmおよびＤy1〜Ｄynおよび
Ｈｖは、この表示パネル１０００と不図示の電気回路と
を電気的に接続するために設けた気密構造の電気接続用
端子である。ここで行端子Ｄx1〜Ｄxmはマルチ電子源の
行配線１００３と、列端子Ｄy1〜Ｄynはマルチ電子源の
列配線１００４と、Ｈｖはフェースプレートのメタルバ
ック１００９とそれぞれ電気的に接続している。
Ｈｖは、この表示パネル１０００と不図示の電気回路と
を電気的に接続するために設けた気密構造の電気接続用
端子である。ここで行端子Ｄx1〜Ｄxmはマルチ電子源の
行配線１００３と、列端子Ｄy1〜Ｄynはマルチ電子源の
列配線１００４と、Ｈｖはフェースプレートのメタルバ
ック１００９とそれぞれ電気的に接続している。
【０１４４】また、この気密容器内部を真空に排気する
には、気密容器を組み立てた後、不図示の排気管と真空
ポンプとを接続し、気密容器内を１０のマイナス７乗[t
orr]程度の真空度まで排気する。その後、排気管を封止
するが、気密容器内の真空度を維持するために、封止の
直前或は封止後に気密容器内の所定の位置にゲッター膜
（不図示）を形成する。ゲッター膜とは、例えばＢａを
主成分とするゲッター材料をヒータもしくは高周波加熱
により加熱し蒸着して形成した膜であり、該ゲッター膜
の吸着作用により気密容器内は１×１０マイナス５乗な
いしは１×１０マイナス７乗[torr]の真空度に維持され
る。
には、気密容器を組み立てた後、不図示の排気管と真空
ポンプとを接続し、気密容器内を１０のマイナス７乗[t
orr]程度の真空度まで排気する。その後、排気管を封止
するが、気密容器内の真空度を維持するために、封止の
直前或は封止後に気密容器内の所定の位置にゲッター膜
（不図示）を形成する。ゲッター膜とは、例えばＢａを
主成分とするゲッター材料をヒータもしくは高周波加熱
により加熱し蒸着して形成した膜であり、該ゲッター膜
の吸着作用により気密容器内は１×１０マイナス５乗な
いしは１×１０マイナス７乗[torr]の真空度に維持され
る。
【０１４５】以上、本発明の実施の形態の表示パネル１
０００の基本構成と製法を説明した。
０００の基本構成と製法を説明した。
【０１４６】次に、本実施の形態の表示パネル１０００
に用いたマルチ電子源の製造方法について説明する。本
実施の形態の画像表示装置に用いるマルチ電子源は、表
面伝導型放出素子を単純マトリクス配線した電子源であ
れば、表面伝導型放出素子の材料や形状或は製法に制限
はない。本実施の形態の表示パネル１０００において用
いられた好適な表面伝導型放出素子について基本的な構
成と製法および特性を説明し、その後で多数の素子を単
純マトリクス配線したマルチ電子源の構造について述べ
る。
に用いたマルチ電子源の製造方法について説明する。本
実施の形態の画像表示装置に用いるマルチ電子源は、表
面伝導型放出素子を単純マトリクス配線した電子源であ
れば、表面伝導型放出素子の材料や形状或は製法に制限
はない。本実施の形態の表示パネル１０００において用
いられた好適な表面伝導型放出素子について基本的な構
成と製法および特性を説明し、その後で多数の素子を単
純マトリクス配線したマルチ電子源の構造について述べ
る。
【０１４７】（表面伝導型放出素子の好適な素子構成と
製法）本実施の形態にて適用できる表面伝導型放出素子
の代表的な構成には、平面型と垂直型の２種類が挙げら
れる。
製法）本実施の形態にて適用できる表面伝導型放出素子
の代表的な構成には、平面型と垂直型の２種類が挙げら
れる。
【０１４８】（平面型の表面伝導型放出素子）まず最初
に、平面型の表面伝導型放出素子の素子構成と、その製
法について説明する。
に、平面型の表面伝導型放出素子の素子構成と、その製
法について説明する。
【０１４９】図１４に示すのは、平面型の表面伝導型放
出素子の構成を説明するための平面図（ａ）及び断面図
（ｂ）である。図中、１１０１は基板、１１０２と１１
０３は素子電極、１１０４は導電性薄膜、１１０５は通
電フォーミング処理により形成した亀裂などの第１のギ
ャップ、１１１３は通電活性化処理により形成した薄膜
であり、図１４に示されるように、一対の導電性薄膜１
１０４上と前記第１のギャップ１１０５内とに配置され
ており、第１のギャップ１１０５よりも狭い第２のギャ
ップ１１０６を形成している。
出素子の構成を説明するための平面図（ａ）及び断面図
（ｂ）である。図中、１１０１は基板、１１０２と１１
０３は素子電極、１１０４は導電性薄膜、１１０５は通
電フォーミング処理により形成した亀裂などの第１のギ
ャップ、１１１３は通電活性化処理により形成した薄膜
であり、図１４に示されるように、一対の導電性薄膜１
１０４上と前記第１のギャップ１１０５内とに配置され
ており、第１のギャップ１１０５よりも狭い第２のギャ
ップ１１０６を形成している。
【０１５０】基板１１０１としては、例えば、石英ガラ
スや青板ガラスをはじめとする各種ガラス基板や、アル
ミナをはじめとする各種セラミクス基板、或は上述の各
種基板上に例えばＳｉＯ2を材料とする絶縁層を積層し
た基板などを用いることができる。
スや青板ガラスをはじめとする各種ガラス基板や、アル
ミナをはじめとする各種セラミクス基板、或は上述の各
種基板上に例えばＳｉＯ2を材料とする絶縁層を積層し
た基板などを用いることができる。
【０１５１】また、基板１１０１上に基板面と平行に対
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。例えば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、或はこれらの金属の合金、
或はＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸化物、ポ
リシリコンなどの半導体、などの中から適宜材料を選択
して用いればよい。電極を形成するには、例えば真空蒸
着などの製膜技術とフォトリソグラフィー、エッチング
などのパターニング技術を組み合わせて用いれば容易に
形成できるが、それ以外の方法（例えば印刷技術）を用
いて形成してもさしつかえない。
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。例えば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、或はこれらの金属の合金、
或はＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸化物、ポ
リシリコンなどの半導体、などの中から適宜材料を選択
して用いればよい。電極を形成するには、例えば真空蒸
着などの製膜技術とフォトリソグラフィー、エッチング
などのパターニング技術を組み合わせて用いれば容易に
形成できるが、それ以外の方法（例えば印刷技術）を用
いて形成してもさしつかえない。
【０１５２】これら素子電極１１０２と１１０３の形状
は、この電子放出素子の応用目的に合わせて適宜設計さ
れる。一般的には、電極間隔Ｌは通常は数百オングスト
ロームから数百マイクロメータの範囲から適当な数値を
選んで設計されるが、中でも表示装置に応用するために
好ましいのは数マイクロメータより数十マイクロメータ
の範囲である。また、素子電極の厚さｄについては、通
常は数百オングストロームから数マイクロメータの範囲
から適当な数値が選ばれる。
は、この電子放出素子の応用目的に合わせて適宜設計さ
れる。一般的には、電極間隔Ｌは通常は数百オングスト
ロームから数百マイクロメータの範囲から適当な数値を
選んで設計されるが、中でも表示装置に応用するために
好ましいのは数マイクロメータより数十マイクロメータ
の範囲である。また、素子電極の厚さｄについては、通
常は数百オングストロームから数マイクロメータの範囲
から適当な数値が選ばれる。
【０１５３】また導電性薄膜１１０４の部分には、微粒
子膜を用いる。ここで述べた微粒子膜とは、構成要素と
して多数の微粒子を含んだ膜（島状の集合体も含む）の
ことをさす。微粒子膜を微視的に調べれば、通常は、個
々の微粒子が離間して配置された構造か、或は微粒子が
互いに隣接した構造か、或は微粒子が互いに重なり合っ
た構造が観測される。
子膜を用いる。ここで述べた微粒子膜とは、構成要素と
して多数の微粒子を含んだ膜（島状の集合体も含む）の
ことをさす。微粒子膜を微視的に調べれば、通常は、個
々の微粒子が離間して配置された構造か、或は微粒子が
互いに隣接した構造か、或は微粒子が互いに重なり合っ
た構造が観測される。
【０１５４】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲のものである。
また、微粒子膜の膜厚は、以下に述べるような諸条件を
考慮して適宜設定される。即ち、素子電極１１０２或は
１１０３と電気的に良好に接続するのに必要な条件、後
述する通電フォーミングを良好に行うのに必要な条件、
微粒子膜自身の電気抵抗を後述する適宜の値にするため
に必要な条件、などである。
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲のものである。
また、微粒子膜の膜厚は、以下に述べるような諸条件を
考慮して適宜設定される。即ち、素子電極１１０２或は
１１０３と電気的に良好に接続するのに必要な条件、後
述する通電フォーミングを良好に行うのに必要な条件、
微粒子膜自身の電気抵抗を後述する適宜の値にするため
に必要な条件、などである。
【０１５５】具体的には、数オングストロームから数千
オングストロームの範囲のなかで設定するが、なかでも
好ましいのは１０オングストロームから５００オングス
トロームの間である。
オングストロームの範囲のなかで設定するが、なかでも
好ましいのは１０オングストロームから５００オングス
トロームの間である。
【０１５６】また、微粒子膜を形成するのに用いられう
る材料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａ
ｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，Ｓ
ｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3，などをはじめと
する酸化物や、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，
ＹＢ4，ＧｄＢ4，などをはじめとする硼化物や、Ｔｉ
Ｃ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをは
じめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などを
はじめとする窒化物や、Ｓｉ，Ｇｅなどをはじめとする
半導体や、カーボン、などがあげられ、これらの中から
適宜選択される。
る材料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａ
ｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，Ｓ
ｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3，などをはじめと
する酸化物や、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，
ＹＢ4，ＧｄＢ4，などをはじめとする硼化物や、Ｔｉ
Ｃ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをは
じめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などを
はじめとする窒化物や、Ｓｉ，Ｇｅなどをはじめとする
半導体や、カーボン、などがあげられ、これらの中から
適宜選択される。
【０１５７】以上述べたように、導電性薄膜１１０４を
微粒子膜で形成したが、そのシート抵抗値については、
１０の３乗から１０の７乗［Ω／□］の範囲に含まれる
よう設定した。
微粒子膜で形成したが、そのシート抵抗値については、
１０の３乗から１０の７乗［Ω／□］の範囲に含まれる
よう設定した。
【０１５８】なお、導電性薄膜１１０４と素子電極１１
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図１４の例においては、
下から、基板、素子電極、導電性薄膜の順序で積層した
が、場合によっては下から基板、導電性薄膜、素子電
極、の順序で積層してもさしつかえない。
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図１４の例においては、
下から、基板、素子電極、導電性薄膜の順序で積層した
が、場合によっては下から基板、導電性薄膜、素子電
極、の順序で積層してもさしつかえない。
【０１５９】また１１０５は、導電性薄膜１１０４の一
部に形成され、該導電性薄膜１１０４を一対の導電性薄
膜に分離する亀裂状の第１のギャップ部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。第１のギャップ１１０５は、導電性薄膜１１０４に
対して、後述する通電フォーミングの処理を行うことに
より形成する。第１のギャップ１１０５内には、数オン
グストロームから数百オングストロームの粒径の微粒子
を配置する場合がある。なお、実際の第１のギャップの
位置や形状を精密かつ正確に図示するのは困難なため、
図１４においては模式的に示した。
部に形成され、該導電性薄膜１１０４を一対の導電性薄
膜に分離する亀裂状の第１のギャップ部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。第１のギャップ１１０５は、導電性薄膜１１０４に
対して、後述する通電フォーミングの処理を行うことに
より形成する。第１のギャップ１１０５内には、数オン
グストロームから数百オングストロームの粒径の微粒子
を配置する場合がある。なお、実際の第１のギャップの
位置や形状を精密かつ正確に図示するのは困難なため、
図１４においては模式的に示した。
【０１６０】また、薄膜１１１３は、炭素もしくは炭素
化合物よりなる薄膜で、導電性薄膜１１０４上と第１の
ギャップ１１０５内とに配置され、該第１のギャップ１
１０５よりも狭い第２のギャップ１１０６を形成してい
る。薄膜１１１３は、通電フォーミング処理後に、後述
する通電活性化の処理を行うことにより形成する。
化合物よりなる薄膜で、導電性薄膜１１０４上と第１の
ギャップ１１０５内とに配置され、該第１のギャップ１
１０５よりも狭い第２のギャップ１１０６を形成してい
る。薄膜１１１３は、通電フォーミング処理後に、後述
する通電活性化の処理を行うことにより形成する。
【０１６１】薄膜１１１３は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのが更に好ましい。
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのが更に好ましい。
【０１６２】なお、実際の薄膜１１１３の位置や形状を
精密に図示するのは困難なため、図１４においては模式
的に示した。また、平面図（ａ）においては、薄膜１１
１３の一部を除去した素子を図示した。
精密に図示するのは困難なため、図１４においては模式
的に示した。また、平面図（ａ）においては、薄膜１１
１３の一部を除去した素子を図示した。
【０１６３】以上、好ましい素子の基本構成を述べた
が、実施の形態においては以下のような素子を用いた。
即ち、基板１１０１には青板ガラスを用い、素子電極１
１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚
さｄは１０００［オングストローム］、電極間隔Ｌは２
［マイクロメータ］とした。
が、実施の形態においては以下のような素子を用いた。
即ち、基板１１０１には青板ガラスを用い、素子電極１
１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚
さｄは１０００［オングストローム］、電極間隔Ｌは２
［マイクロメータ］とした。
【０１６４】微粒子膜の主要材料としてＰｄもしくはＰ
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。
【０１６５】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。
の製造方法について説明する。
【０１６６】図１５（ａ）〜（ｄ）は、本実施の形態の
表面伝導型放出素子の製造工程を説明するための断面図
で、各部材の表記は図１４と同一である。
表面伝導型放出素子の製造工程を説明するための断面図
で、各部材の表記は図１４と同一である。
【０１６７】１）まず、図１５（ａ）に示すように、基
板１１０１上に素子電極１１０２および１１０３を形成
する。これら素子電極１１０２，１１０３を形成するに
あたっては、予め基板１１０１を洗剤、純水、有機溶剤
を用いて十分に洗浄後、素子電極の材料を堆積させる。
（堆積する方法としては、例えば、蒸着法やスパッタ法
などの真空成膜技術を用ればよい。）その後、堆積した
電極材料を、フォトリソグラフィー・エッチング技術を
用いてパターニングし、（ａ）に示した一対の素子電極
（１１０２と１１０３）を形成する。
板１１０１上に素子電極１１０２および１１０３を形成
する。これら素子電極１１０２，１１０３を形成するに
あたっては、予め基板１１０１を洗剤、純水、有機溶剤
を用いて十分に洗浄後、素子電極の材料を堆積させる。
（堆積する方法としては、例えば、蒸着法やスパッタ法
などの真空成膜技術を用ればよい。）その後、堆積した
電極材料を、フォトリソグラフィー・エッチング技術を
用いてパターニングし、（ａ）に示した一対の素子電極
（１１０２と１１０３）を形成する。
【０１６８】２）次に、同図（ｂ）に示すように、導電
性薄膜１１０４を形成する。この導電性薄膜１１０４を
形成するにあたっては、まず同図（ａ）の基板に有機金
属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を
成膜した後、フォトリソグラフィー・エッチングにより
所定の形状にパターニングする。ここで、有機金属溶液
とは、導電性薄膜に用いる微粒子の材料を主要元素とす
る有機金属化合物の溶液である（具体的には、本実施の
形態では主要元素としてＰｄを用いた。また、実施の形
態では塗布方法として、ディッピング法を用いたが、そ
れ以外の例えばスピンナー法やスプレー法を用いてもよ
い）。
性薄膜１１０４を形成する。この導電性薄膜１１０４を
形成するにあたっては、まず同図（ａ）の基板に有機金
属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を
成膜した後、フォトリソグラフィー・エッチングにより
所定の形状にパターニングする。ここで、有機金属溶液
とは、導電性薄膜に用いる微粒子の材料を主要元素とす
る有機金属化合物の溶液である（具体的には、本実施の
形態では主要元素としてＰｄを用いた。また、実施の形
態では塗布方法として、ディッピング法を用いたが、そ
れ以外の例えばスピンナー法やスプレー法を用いてもよ
い）。
【０１６９】また、微粒子膜で作られる導電性薄膜の成
膜方法としては、本実施の形態で用いた有機金属溶液の
塗布による方法以外の、例えば真空蒸着法やスパッタ
法、或は化学的気相堆積法などを用いる場合もある。
膜方法としては、本実施の形態で用いた有機金属溶液の
塗布による方法以外の、例えば真空蒸着法やスパッタ
法、或は化学的気相堆積法などを用いる場合もある。
【０１７０】３）次に、同図（ｃ）に示すように、フォ
ーミング用電源１１１０から素子電極１１０２と１１０
３の間に適宜の電圧を印加し、通電フォーミング処理を
行って、第１のギャップ電子放出部１１０５を形成す
る。
ーミング用電源１１１０から素子電極１１０２と１１０
３の間に適宜の電圧を印加し、通電フォーミング処理を
行って、第１のギャップ電子放出部１１０５を形成す
る。
【０１７１】この通電フォーミング処理とは、微粒子膜
で作られた導電性薄膜１１０４に通電を行うことで、導
電性薄膜に適当な亀裂を生ぜしめ、第１のギャップ１１
０５が形成される。なお、第１のギャップ１１０５が形
成される前と比較すると、形成された後は素子電極１１
０２と１１０３の間で計測される電気抵抗は大幅に増加
する。
で作られた導電性薄膜１１０４に通電を行うことで、導
電性薄膜に適当な亀裂を生ぜしめ、第１のギャップ１１
０５が形成される。なお、第１のギャップ１１０５が形
成される前と比較すると、形成された後は素子電極１１
０２と１１０３の間で計測される電気抵抗は大幅に増加
する。
【０１７２】通電方法をより詳しく説明するために、図
１６に、フォーミング用電源１１１０から印加する適宜
の電圧波形の一例を示す。微粒子膜で作られた導電性薄
膜をフォーミングする場合には、パルス状の電圧が好ま
しく、本実施の形態の場合には同図に示したようにパル
ス幅Ｔ1の三角波パルスをパルス間隔Ｔ2で連続的に印加
した。その際には、三角波パルスの波高値Ｖpfを順次昇
圧した。また、第１のギャップ１１０５の形成状況をモ
ニタするためのモニタパルスＰmを適宜の間隔で三角波
パルスの間に挿入し、その際に流れる電流を電流計１１
１１で計測した。
１６に、フォーミング用電源１１１０から印加する適宜
の電圧波形の一例を示す。微粒子膜で作られた導電性薄
膜をフォーミングする場合には、パルス状の電圧が好ま
しく、本実施の形態の場合には同図に示したようにパル
ス幅Ｔ1の三角波パルスをパルス間隔Ｔ2で連続的に印加
した。その際には、三角波パルスの波高値Ｖpfを順次昇
圧した。また、第１のギャップ１１０５の形成状況をモ
ニタするためのモニタパルスＰmを適宜の間隔で三角波
パルスの間に挿入し、その際に流れる電流を電流計１１
１１で計測した。
【０１７３】本実施の形態においては、例えば１０のマ
イナス５乗[torr]程度の真空雰囲気下において、例えば
パルス幅Ｔ1を１［ミリ秒］、パルス間隔Ｔ2を１０［ミ
リ秒］とし、波高値Ｖpfを１パルスごとに０．１［Ｖ］
ずつ昇圧した。そして、三角波を５パルス印加するたび
に１回の割りで、モニタパルスＰmを挿入した。ここで
はフォーミング処理に悪影響を及ぼすことがないよう
に、モニタパルスの電圧Ｖpmは０．１［Ｖ］に設定し
た。そして、素子電極１１０２と１１０３の間の電気抵
抗が１×１０の６乗［オーム］になった段階、即ちモニ
タパルス印加時に電流計１１１１で計測される電流が１
×１０のマイナス７乗［Ａ］以下になった段階で、フォ
ーミング処理に係る通電を終了した。
イナス５乗[torr]程度の真空雰囲気下において、例えば
パルス幅Ｔ1を１［ミリ秒］、パルス間隔Ｔ2を１０［ミ
リ秒］とし、波高値Ｖpfを１パルスごとに０．１［Ｖ］
ずつ昇圧した。そして、三角波を５パルス印加するたび
に１回の割りで、モニタパルスＰmを挿入した。ここで
はフォーミング処理に悪影響を及ぼすことがないよう
に、モニタパルスの電圧Ｖpmは０．１［Ｖ］に設定し
た。そして、素子電極１１０２と１１０３の間の電気抵
抗が１×１０の６乗［オーム］になった段階、即ちモニ
タパルス印加時に電流計１１１１で計測される電流が１
×１０のマイナス７乗［Ａ］以下になった段階で、フォ
ーミング処理に係る通電を終了した。
【０１７４】なお、上記の方法は、本実施の形態の表面
伝導型放出素子に関する好ましい方法であり、例えば微
粒子膜の材料や膜厚、或は素子電極間隔Ｌなど表面伝導
型放出素子の設計を変更した場合には、それに応じて通
電の条件を適宜変更するのが望ましい。
伝導型放出素子に関する好ましい方法であり、例えば微
粒子膜の材料や膜厚、或は素子電極間隔Ｌなど表面伝導
型放出素子の設計を変更した場合には、それに応じて通
電の条件を適宜変更するのが望ましい。
【０１７５】４）次に、図１５の（ｄ）に示すように、
活性化用電源１１１２から素子電極１１０２と１１０３
の間に適宜の電圧を印加し、通電活性化処理を行って、
電子放出特性の改善を行う。
活性化用電源１１１２から素子電極１１０２と１１０３
の間に適宜の電圧を印加し、通電活性化処理を行って、
電子放出特性の改善を行う。
【０１７６】通電活性化処理とは、通電フォーミング処
理により形成された第１のギャップ１１０５に適宜の条
件で通電を行って、前述した通り、導電性薄膜１１０４
上及び第１のギャップ１１０５内に炭素もしくは炭素化
合物を堆積せしめる処理のことである（図においては、
炭素もしくは炭素化合物よりなる堆積物を部材１１１３
として模式的に示した）。なお、通電活性化処理を行う
ことにより、行う前と比較して、同じ印加電圧における
放出電流を典型的には１００倍以上に増加させることが
できる。
理により形成された第１のギャップ１１０５に適宜の条
件で通電を行って、前述した通り、導電性薄膜１１０４
上及び第１のギャップ１１０５内に炭素もしくは炭素化
合物を堆積せしめる処理のことである（図においては、
炭素もしくは炭素化合物よりなる堆積物を部材１１１３
として模式的に示した）。なお、通電活性化処理を行う
ことにより、行う前と比較して、同じ印加電圧における
放出電流を典型的には１００倍以上に増加させることが
できる。
【０１７７】具体的には、１０のマイナス４乗ないし１
０のマイナス５乗[torr]の範囲内の真空雰囲気中で、電
圧パルスを定期的に印加することにより、真空雰囲気中
に存在する有機化合物を起源とする炭素もしくは炭素化
合物を堆積させる。堆積物１１１３は、単結晶グラファ
イト、多結晶グラファイト、非晶質カーボン、のいずれ
かか、もしくはその混合物であり、膜厚は５００［オン
グストローム］以下、より好ましくは３００［オングス
トローム］以下である。
０のマイナス５乗[torr]の範囲内の真空雰囲気中で、電
圧パルスを定期的に印加することにより、真空雰囲気中
に存在する有機化合物を起源とする炭素もしくは炭素化
合物を堆積させる。堆積物１１１３は、単結晶グラファ
イト、多結晶グラファイト、非晶質カーボン、のいずれ
かか、もしくはその混合物であり、膜厚は５００［オン
グストローム］以下、より好ましくは３００［オングス
トローム］以下である。
【０１７８】この通電方法をより詳しく説明するため
に、図１７（ａ）に、活性化用電源１１１２から印加す
る適宜の電圧波形の一例を示す。本実施の形態において
は、一定電圧の矩形波を定期的に印加して通電活性化処
理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４
［Ｖ］，パルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４
は１０［ミリ秒］とした。なお、上述の通電条件は、本
実施の形態の表面伝導型放出素子に関する好ましい条件
であり、表面伝導型放出素子の設計を変更した場合に
は、それに応じて条件を適宜変更するのが望ましい。
に、図１７（ａ）に、活性化用電源１１１２から印加す
る適宜の電圧波形の一例を示す。本実施の形態において
は、一定電圧の矩形波を定期的に印加して通電活性化処
理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４
［Ｖ］，パルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４
は１０［ミリ秒］とした。なお、上述の通電条件は、本
実施の形態の表面伝導型放出素子に関する好ましい条件
であり、表面伝導型放出素子の設計を変更した場合に
は、それに応じて条件を適宜変更するのが望ましい。
【０１７９】図１５（ｄ）に示す１１１４は、この表面
伝導型放出素子から放出される放出電流Ｉeを捕捉する
ためのアノード電極で、直流高電圧電源１１１５および
電流計１１１６が接続されている。なお、基板１１０１
を、表示パネルの中に組み込んでから活性化処理を行う
場合には、表示パネルの蛍光面をアノード電極１１１４
として用いる。活性化用電源１１１２から電圧を印加す
る間、電流計１１１６で放出電流Ｉeを計測して通電活
性化処理の進行状況をモニタし、活性化用電源１１１２
の動作を制御する。電流計１１１６で計測された放出電
流Ｉeの一例を図１７（ｂ）に示すが、活性化電源１１
１２からパルス電圧を印加しはじめると、時間の経過と
ともに放出電流Ｉeは増加するが、やがて飽和してほと
んど増加しなくなる。このように、放出電流Ｉeがほぼ
飽和した時点で活性化用電源１１１２からの電圧印加を
停止し、通電活性化処理を終了する。
伝導型放出素子から放出される放出電流Ｉeを捕捉する
ためのアノード電極で、直流高電圧電源１１１５および
電流計１１１６が接続されている。なお、基板１１０１
を、表示パネルの中に組み込んでから活性化処理を行う
場合には、表示パネルの蛍光面をアノード電極１１１４
として用いる。活性化用電源１１１２から電圧を印加す
る間、電流計１１１６で放出電流Ｉeを計測して通電活
性化処理の進行状況をモニタし、活性化用電源１１１２
の動作を制御する。電流計１１１６で計測された放出電
流Ｉeの一例を図１７（ｂ）に示すが、活性化電源１１
１２からパルス電圧を印加しはじめると、時間の経過と
ともに放出電流Ｉeは増加するが、やがて飽和してほと
んど増加しなくなる。このように、放出電流Ｉeがほぼ
飽和した時点で活性化用電源１１１２からの電圧印加を
停止し、通電活性化処理を終了する。
【０１８０】なお、上述の通電条件は、本実施の形態の
表面伝導型放出素子に関する好ましい条件であり、表面
伝導型放出素子の設計を変更した場合には、それに応じ
て条件を適宜変更するのが望ましい。
表面伝導型放出素子に関する好ましい条件であり、表面
伝導型放出素子の設計を変更した場合には、それに応じ
て条件を適宜変更するのが望ましい。
【０１８１】以上のようにして、図１５（ｅ）に示す平
面型の表面伝導型放出素子を製造した。
面型の表面伝導型放出素子を製造した。
【０１８２】（垂直型の表面伝導型放出素子）次に、垂
直型の表面伝導型放出素子の構成について説明する。
直型の表面伝導型放出素子の構成について説明する。
【０１８３】図１８は、垂直型の基本構成を説明するた
めの模式的な断面図であり、図中の１２０１は基板、１
２０２と１２０３は素子電極、１２０６は段差形成部
材、１２０４は微粒子膜を用いた導電性薄膜、１２０５
は通電フォーミング処理により形成した第１のギャッ
プ、１２１３は通電活性化処理により形成した薄膜であ
る。
めの模式的な断面図であり、図中の１２０１は基板、１
２０２と１２０３は素子電極、１２０６は段差形成部
材、１２０４は微粒子膜を用いた導電性薄膜、１２０５
は通電フォーミング処理により形成した第１のギャッ
プ、１２１３は通電活性化処理により形成した薄膜であ
る。
【０１８４】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。従
って、図１４の平面型における素子電極間隔Ｌは、垂直
型においては段差形成部材１２０６の段差高Ｌｓとして
設定される。なお、基板１２０１、素子電極１２０２お
よび１２０３、微粒子膜を用いた導電性薄膜１２０４、
については、平面型の説明中に列挙した材料を同様に用
いることが可能である。また、段差形成部材１２０６に
は、例えばＳｉＯ2のような電気的に絶縁性の材料を用
いる。
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。従
って、図１４の平面型における素子電極間隔Ｌは、垂直
型においては段差形成部材１２０６の段差高Ｌｓとして
設定される。なお、基板１２０１、素子電極１２０２お
よび１２０３、微粒子膜を用いた導電性薄膜１２０４、
については、平面型の説明中に列挙した材料を同様に用
いることが可能である。また、段差形成部材１２０６に
は、例えばＳｉＯ2のような電気的に絶縁性の材料を用
いる。
【０１８５】次に、垂直型の表面伝導型放出素子の製法
について説明する。
について説明する。
【０１８６】図１９（ａ）〜（ｆ）は、製造工程を説明
するための断面図で、各部材の表記は図１８と同一であ
る。
するための断面図で、各部材の表記は図１８と同一であ
る。
【０１８７】１）まず、図１９（ａ）に示すように、基
板１２０１上に素子電極１２０３を形成する。
板１２０１上に素子電極１２０３を形成する。
【０１８８】２）次に、同図（ｂ）に示すように、段差
形成部材を形成するための絶縁層を積層する。絶縁層
は、例えばＳｉＯ2をスパッタ法で積層すればよいが、
例えば真空蒸着法や印刷法などの他の成膜方法を用いて
もよい。
形成部材を形成するための絶縁層を積層する。絶縁層
は、例えばＳｉＯ2をスパッタ法で積層すればよいが、
例えば真空蒸着法や印刷法などの他の成膜方法を用いて
もよい。
【０１８９】３）次に、同図（ｃ）に示すように、絶縁
層の上に素子電極１２０２を形成する。
層の上に素子電極１２０２を形成する。
【０１９０】４）次に、同図（ｄ）に示すように、絶縁
層の一部を、例えばエッチング法を用いて除去し、素子
電極１２０３を露出させる。
層の一部を、例えばエッチング法を用いて除去し、素子
電極１２０３を露出させる。
【０１９１】５）次に、同図（ｅ）に示すように、微粒
子膜を用いた導電性薄膜１２０４を形成する。形成する
には、平面型の場合と同じく、例えば塗布法などの成膜
技術を用いればよい。
子膜を用いた導電性薄膜１２０４を形成する。形成する
には、平面型の場合と同じく、例えば塗布法などの成膜
技術を用いればよい。
【０１９２】６）次に、前述の平面型の場合と同じく、
通電フォーミング処理を行い、第１のギャップ１２０５
を形成する。（図１５（ｃ）を用いて説明した平面型の
通電フォーミング処理と同様の処理を行えばよい。） ７）次に、平面型の場合と同じく、通電活性化処理を行
い、導電性薄膜１２０４上及び第１のギャップ１２０５
内に炭素もしくは炭素化合物を堆積させる。（図１５
（ｄ）を用いて説明した平面型の通電活性化処理と同様
の処理を行えばよい。）この場合も、堆積された炭素も
しくは炭素化合物などの炭素を主成分とする膜１２１３
は、第１のギャップ１２０５内に該第１のギャップより
も狭い第２のギャップ１２０７を形成するように堆積さ
れる。
通電フォーミング処理を行い、第１のギャップ１２０５
を形成する。（図１５（ｃ）を用いて説明した平面型の
通電フォーミング処理と同様の処理を行えばよい。） ７）次に、平面型の場合と同じく、通電活性化処理を行
い、導電性薄膜１２０４上及び第１のギャップ１２０５
内に炭素もしくは炭素化合物を堆積させる。（図１５
（ｄ）を用いて説明した平面型の通電活性化処理と同様
の処理を行えばよい。）この場合も、堆積された炭素も
しくは炭素化合物などの炭素を主成分とする膜１２１３
は、第１のギャップ１２０５内に該第１のギャップより
も狭い第２のギャップ１２０７を形成するように堆積さ
れる。
【０１９３】以上のようにして、図１９（ｆ）に示す垂
直型の表面伝導型放出素子を製造した。
直型の表面伝導型放出素子を製造した。
【０１９４】（表示装置に用いた表面伝導型放出素子の
特性）以上、平面型と垂直型の表面伝導型放出素子につ
いて素子構成と製法を説明したが、次に表示装置に用い
た素子の特性について述べる。
特性）以上、平面型と垂直型の表面伝導型放出素子につ
いて素子構成と製法を説明したが、次に表示装置に用い
た素子の特性について述べる。
【０１９５】図２０に、表示装置に用いた素子の、（放
出電流Ｉe）対（素子印加電圧Ｖf）特性、および（素子
電流Ｉf）対（素子印加電圧Ｖf）特性の典型的な例を示
す。なお、放出電流Ｉeは素子電流Ｉfに比べて著しく小
さく、同一尺度で図示するのが困難であるうえ、これら
の特性は素子の大きさや形状等の設計パラメータを変更
することにより変化するものであるため、２本のグラフ
は各々任意単位で図示した。表示装置に用いた素子は、
放出電流Ｉeに関して以下に述べる３つの特性を有して
いる。
出電流Ｉe）対（素子印加電圧Ｖf）特性、および（素子
電流Ｉf）対（素子印加電圧Ｖf）特性の典型的な例を示
す。なお、放出電流Ｉeは素子電流Ｉfに比べて著しく小
さく、同一尺度で図示するのが困難であるうえ、これら
の特性は素子の大きさや形状等の設計パラメータを変更
することにより変化するものであるため、２本のグラフ
は各々任意単位で図示した。表示装置に用いた素子は、
放出電流Ｉeに関して以下に述べる３つの特性を有して
いる。
【０１９６】第１に、ある電圧（これを閾値電圧Ｖthと
呼ぶ）以上の大きさの電圧を素子に印加すると急激に放
出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電
圧では放出電流Ｉeはほとんど検出されない。即ち、放
出電流Ｉeに関して、明確な閾値電圧Ｖthを持った非線
形素子である。
呼ぶ）以上の大きさの電圧を素子に印加すると急激に放
出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電
圧では放出電流Ｉeはほとんど検出されない。即ち、放
出電流Ｉeに関して、明確な閾値電圧Ｖthを持った非線
形素子である。
【０１９７】第２に、放出電流Ｉeは素子に印加する電
圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉe
の大きさを制御できる。
圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉe
の大きさを制御できる。
【０１９８】第３に、素子に印加する電圧Ｖfに対して
素子から放出される電流Ｉeの応答速度が速いため、電
圧Ｖfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。
素子から放出される電流Ｉeの応答速度が速いため、電
圧Ｖfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。
【０１９９】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。例
えば多数の素子を表示画面の画素に対応して設けた表示
装置において、第１の特性を利用すれば、表示画面を順
次走査して表示を行うことが可能である。即ち、駆動中
の素子には所望の発光輝度に応じて閾値電圧Ｖth以上の
電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖth
未満の電圧を印加する。駆動する素子を順次切り替えて
ゆくことにより、表示画面を順次走査して表示を行うこ
とが可能である。
型放出素子を表示装置に好適に用いることができた。例
えば多数の素子を表示画面の画素に対応して設けた表示
装置において、第１の特性を利用すれば、表示画面を順
次走査して表示を行うことが可能である。即ち、駆動中
の素子には所望の発光輝度に応じて閾値電圧Ｖth以上の
電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖth
未満の電圧を印加する。駆動する素子を順次切り替えて
ゆくことにより、表示画面を順次走査して表示を行うこ
とが可能である。
【０２００】また、第２の特性、或は第３の特性を利用
することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。
することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。
【０２０１】（多数素子を単純マトリクス配線したマル
チ電子源の構造）次に、上述の表面伝導型放出素子を基
板上に配列して単純マトリクス配線したマルチ電子源の
構造について述べる。
チ電子源の構造）次に、上述の表面伝導型放出素子を基
板上に配列して単純マトリクス配線したマルチ電子源の
構造について述べる。
【０２０２】図２１に示すのは、図１２の表示パネルに
用いたマルチ電子源の平面図である。基板上には、図１
４で示したものと同様な表面伝導型放出素子が配列さ
れ、これらの素子は行配線電極１００３と列配線電極１
００４により単純マトリクス状に配線されている。行配
線電極１００３と列配線電極１００４の交差する部分に
は、電極間に絶縁層（不図示）が形成されており、電気
的な絶縁が保たれている。
用いたマルチ電子源の平面図である。基板上には、図１
４で示したものと同様な表面伝導型放出素子が配列さ
れ、これらの素子は行配線電極１００３と列配線電極１
００４により単純マトリクス状に配線されている。行配
線電極１００３と列配線電極１００４の交差する部分に
は、電極間に絶縁層（不図示）が形成されており、電気
的な絶縁が保たれている。
【０２０３】図２１のＡ−Ａ’に沿った断面を図２２に
示す。
示す。
【０２０４】なお、このような構造のマルチ電子源は、
予め基板上に行配線電極１００３、列配線電極１００
４、電極間絶縁層（不図示）、および表面伝導型放出素
子の素子電極と導電性薄膜を形成した後、行配線電極１
００３および列配線電極１００４を介して各素子に給電
して通電フォーミング処理と通電活性化処理を行うこと
により製造した。
予め基板上に行配線電極１００３、列配線電極１００
４、電極間絶縁層（不図示）、および表面伝導型放出素
子の素子電極と導電性薄膜を形成した後、行配線電極１
００３および列配線電極１００４を介して各素子に給電
して通電フォーミング処理と通電活性化処理を行うこと
により製造した。
【０２０５】図２３は、本実施の形態の表面伝導型放出
素子を電子源として用いた表示パネルに、例えばテレビ
ジョン放送をはじめとする種々の画像情報源より提供さ
れる画像情報を表示できるように構成した表示装置の一
例を示すための図である。図中、１０００は前述した表
示パネル、２１０１は表示パネルの駆動回路、２１０２
はディスプレイコントローラ、２１０３はマルチプレク
サ、２１０４はデコーダ、２１０５は入出力インターフ
ェース回路、２１０６はＣＰＵ、２１０７は画像生成回
路、２１０８および２１０９および２１１０は画像メモ
リインターフェース回路、２１１１は画像入力インター
フェース回路、２１１２および２１１３はＴＶ信号受信
回路、２１１４は入力部である。なお、本表示装置は、
例えばテレビジョン信号のように映像情報と音声情報の
両方を含む信号を受信する場合には、当然映像の表示と
同時に音声を再生するものであるが、本実施の形態の特
徴と直接関係しない音声情報の受信，分離，再生，処
理，記憶などに関する回路やスピーカなどについては説
明を省略する。
素子を電子源として用いた表示パネルに、例えばテレビ
ジョン放送をはじめとする種々の画像情報源より提供さ
れる画像情報を表示できるように構成した表示装置の一
例を示すための図である。図中、１０００は前述した表
示パネル、２１０１は表示パネルの駆動回路、２１０２
はディスプレイコントローラ、２１０３はマルチプレク
サ、２１０４はデコーダ、２１０５は入出力インターフ
ェース回路、２１０６はＣＰＵ、２１０７は画像生成回
路、２１０８および２１０９および２１１０は画像メモ
リインターフェース回路、２１１１は画像入力インター
フェース回路、２１１２および２１１３はＴＶ信号受信
回路、２１１４は入力部である。なお、本表示装置は、
例えばテレビジョン信号のように映像情報と音声情報の
両方を含む信号を受信する場合には、当然映像の表示と
同時に音声を再生するものであるが、本実施の形態の特
徴と直接関係しない音声情報の受信，分離，再生，処
理，記憶などに関する回路やスピーカなどについては説
明を省略する。
【０２０６】以下、画像信号の流れに沿って各部の機能
を説明してゆく。
を説明してゆく。
【０２０７】まず、ＴＶ信号受信回路２１１３は、例え
ば電波や空間光通信などのような無線伝送系を用いて伝
送されるＴＶ画像信号を受信するための回路である。受
信するＴＶ信号の方式は特に限られるものではなく、例
えば、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式など
の諸方式でもよい。また、これらより更に多数の走査線
よりなるＴＶ信号（例えばＭＵＳＥ方式をはじめとする
いわゆる高品位ＴＶ）は、大面積化や大画素数化に適し
た表示パネルの利点を生かすのに好適な信号源である。
ＴＶ信号受信回路２１１３で受信されたＴＶ信号は、デ
コーダ２１０４に出力される。ＴＶ信号受信回路２１１
２は、例えば同軸ケーブルや光ファイバなどのような有
線伝送系を用いて伝送されるＴＶ画像信号を受信するた
めの回路である。ＴＶ信号受信回路２１１３と同様に、
受信するＴＶ信号の方式は特に限られるものではなく、
また本回路で受信されたＴＶ信号もデコーダ２１０４に
出力される。
ば電波や空間光通信などのような無線伝送系を用いて伝
送されるＴＶ画像信号を受信するための回路である。受
信するＴＶ信号の方式は特に限られるものではなく、例
えば、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式など
の諸方式でもよい。また、これらより更に多数の走査線
よりなるＴＶ信号（例えばＭＵＳＥ方式をはじめとする
いわゆる高品位ＴＶ）は、大面積化や大画素数化に適し
た表示パネルの利点を生かすのに好適な信号源である。
ＴＶ信号受信回路２１１３で受信されたＴＶ信号は、デ
コーダ２１０４に出力される。ＴＶ信号受信回路２１１
２は、例えば同軸ケーブルや光ファイバなどのような有
線伝送系を用いて伝送されるＴＶ画像信号を受信するた
めの回路である。ＴＶ信号受信回路２１１３と同様に、
受信するＴＶ信号の方式は特に限られるものではなく、
また本回路で受信されたＴＶ信号もデコーダ２１０４に
出力される。
【０２０８】画像入力インターフェース回路２１１１
は、例えばＴＶカメラや画像読み取りスキャナなどの画
像入力装置から供給される画像信号を取り込むための回
路で、取り込まれた画像信号はデコーダ２１０４に出力
される。画像メモリインターフェース回路２１１０は、
ビデオテープレコーダ（以下ＶＴＲと略す）に記憶され
ている画像信号を取り込むための回路で、取り込まれた
画像信号はデコーダ２１０４に出力される。画像メモリ
インターフェース回路２１０９は、ビデオディスクに記
憶されている画像信号を取り込むための回路で、取り込
まれた画像信号はデコーダ２１０４に出力される。画像
メモリインターフェース回路２１０８は、いわゆる静止
画ディスクのように、静止画像データを記憶している装
置から画像信号を取り込むための回路で、取り込まれた
静止画像データはデコーダ２１０４に出力される。
は、例えばＴＶカメラや画像読み取りスキャナなどの画
像入力装置から供給される画像信号を取り込むための回
路で、取り込まれた画像信号はデコーダ２１０４に出力
される。画像メモリインターフェース回路２１１０は、
ビデオテープレコーダ（以下ＶＴＲと略す）に記憶され
ている画像信号を取り込むための回路で、取り込まれた
画像信号はデコーダ２１０４に出力される。画像メモリ
インターフェース回路２１０９は、ビデオディスクに記
憶されている画像信号を取り込むための回路で、取り込
まれた画像信号はデコーダ２１０４に出力される。画像
メモリインターフェース回路２１０８は、いわゆる静止
画ディスクのように、静止画像データを記憶している装
置から画像信号を取り込むための回路で、取り込まれた
静止画像データはデコーダ２１０４に出力される。
【０２０９】入出力インターフェース回路２１０５は、
本表示装置と、外部のコンピュータもしくはコンピュー
タネットワークもしくはプリンタなどの出力装置とを接
続するための回路である。画像データや文字データ・図
形情報の入出力を行うのはもちろんのこと、場合によっ
ては本表示装置の備えるＣＰＵ２１０６と外部との間で
制御信号や数値データの入出力などを行うことも可能で
ある。
本表示装置と、外部のコンピュータもしくはコンピュー
タネットワークもしくはプリンタなどの出力装置とを接
続するための回路である。画像データや文字データ・図
形情報の入出力を行うのはもちろんのこと、場合によっ
ては本表示装置の備えるＣＰＵ２１０６と外部との間で
制御信号や数値データの入出力などを行うことも可能で
ある。
【０２１０】画像生成回路２１０７は、入出力インター
フェース回路２１０５を介して外部から入力される画像
データや文字・図形情報や、或はＣＰＵ２１０６より出
力される画像データや文字・図形情報に基づき表示用画
像データを生成するための回路である。本回路の内部に
は、例えば画像データや文字・図形情報を蓄積するため
の書き換え可能メモリや、文字コードに対応する画像パ
ターンが記憶されている読みだし専用メモリや、画像処
理を行うためのプロセッサなどをはじめとして画像の生
成に必要な回路が組み込まれている。本回路により生成
された表示用画像データは、デコーダ２１０４に出力さ
れるが、場合によっては入出力インターフェース回路２
１０５を介して外部のコンピュータネットワークやプリ
ンタ入出力することも可能である。
フェース回路２１０５を介して外部から入力される画像
データや文字・図形情報や、或はＣＰＵ２１０６より出
力される画像データや文字・図形情報に基づき表示用画
像データを生成するための回路である。本回路の内部に
は、例えば画像データや文字・図形情報を蓄積するため
の書き換え可能メモリや、文字コードに対応する画像パ
ターンが記憶されている読みだし専用メモリや、画像処
理を行うためのプロセッサなどをはじめとして画像の生
成に必要な回路が組み込まれている。本回路により生成
された表示用画像データは、デコーダ２１０４に出力さ
れるが、場合によっては入出力インターフェース回路２
１０５を介して外部のコンピュータネットワークやプリ
ンタ入出力することも可能である。
【０２１１】ＣＰＵ２１０６は、主として本実施の形態
の表示装置の動作制御や、表示画像の生成や選択や編集
に関わる作業を行う。例えば、マルチプレクサ２１０３
に制御信号を出力し、表示パネルに表示する画像信号を
適宜選択したり組み合わせたりする。また、その際には
表示する画像信号に応じて表示パネルコントローラ２１
０２に対して制御信号を発生し、画面表示周波数や走査
方法（例えばインターレースかノンインターレースか）
や一画面の走査線の数など表示装置の動作を適宜制御す
る。
の表示装置の動作制御や、表示画像の生成や選択や編集
に関わる作業を行う。例えば、マルチプレクサ２１０３
に制御信号を出力し、表示パネルに表示する画像信号を
適宜選択したり組み合わせたりする。また、その際には
表示する画像信号に応じて表示パネルコントローラ２１
０２に対して制御信号を発生し、画面表示周波数や走査
方法（例えばインターレースかノンインターレースか）
や一画面の走査線の数など表示装置の動作を適宜制御す
る。
【０２１２】また、画像生成回路２１０７に対して画像
データや文字・図形情報を直接出力したり、或は入出力
インターフェース回路２１０５を介して外部のコンピュ
ータやメモリをアクセスして画像データや文字・図形情
報を入力する。
データや文字・図形情報を直接出力したり、或は入出力
インターフェース回路２１０５を介して外部のコンピュ
ータやメモリをアクセスして画像データや文字・図形情
報を入力する。
【０２１３】なお、ＣＰＵ２１０６は、むろんこれ以外
の目的の作業にも関わるものであっても良い。例えば、
パーソナルコンピュータやワードプロセッサなどのよう
に、情報を生成したり処理する機能に直接関わっても良
い。或は、前述したように入出力インターフェース回路
２１０５を介して外部のコンピュータネットワークと接
続し、例えば数値計算などの作業を外部機器と協同して
行っても良い。
の目的の作業にも関わるものであっても良い。例えば、
パーソナルコンピュータやワードプロセッサなどのよう
に、情報を生成したり処理する機能に直接関わっても良
い。或は、前述したように入出力インターフェース回路
２１０５を介して外部のコンピュータネットワークと接
続し、例えば数値計算などの作業を外部機器と協同して
行っても良い。
【０２１４】入力部２１１４は、ＣＰＵ２１０６に使用
者が命令やプログラム、或はデータなどを入力するため
のものであり、例えばキーボードやマウスのほか、ジョ
イスティック，バーコードリーダ，音声認識装置など多
様な入力機器を用いる事が可能である。デコーダ２１０
４は、２１０７ないし２１１３より入力される種々の画
像信号を３原色信号、または輝度信号とＩ信号，Ｑ信号
に逆変換するための回路である。なお、同図中に点線で
示すように、デコーダ２１０４は内部に画像メモリを備
えるのが望ましい。これは、例えばＭＵＳＥ方式をはじ
めとして、逆変換するに際して画像メモリを必要とする
ようなテレビ信号を扱うためである。また、画像メモリ
を備えることにより、静止画の表示が容易になる、或は
画像生成回路２１０７およびＣＰＵ２１０６と協同して
画像の間引き，補間，拡大，縮小，合成をはじめとする
画像処理や編集が容易に行えるようになるという利点が
生まれるからである。
者が命令やプログラム、或はデータなどを入力するため
のものであり、例えばキーボードやマウスのほか、ジョ
イスティック，バーコードリーダ，音声認識装置など多
様な入力機器を用いる事が可能である。デコーダ２１０
４は、２１０７ないし２１１３より入力される種々の画
像信号を３原色信号、または輝度信号とＩ信号，Ｑ信号
に逆変換するための回路である。なお、同図中に点線で
示すように、デコーダ２１０４は内部に画像メモリを備
えるのが望ましい。これは、例えばＭＵＳＥ方式をはじ
めとして、逆変換するに際して画像メモリを必要とする
ようなテレビ信号を扱うためである。また、画像メモリ
を備えることにより、静止画の表示が容易になる、或は
画像生成回路２１０７およびＣＰＵ２１０６と協同して
画像の間引き，補間，拡大，縮小，合成をはじめとする
画像処理や編集が容易に行えるようになるという利点が
生まれるからである。
【０２１５】マルチプレクサ２１０３は、ＣＰＵ２１０
６より入力される制御信号に基づき表示画像を適宜選択
するものである。即ち、マルチプレクサ２１０３はデコ
ーダ２１０４から入力される逆変換された画像信号のう
ちから所望の画像信号を選択して駆動回路２１０１に出
力する。その場合には、一画面表示時間内で画像信号を
切り替えて選択することにより、いわゆる多画面テレビ
のように、一画面を複数の領域に分けて領域によって異
なる画像を表示することも可能である。
６より入力される制御信号に基づき表示画像を適宜選択
するものである。即ち、マルチプレクサ２１０３はデコ
ーダ２１０４から入力される逆変換された画像信号のう
ちから所望の画像信号を選択して駆動回路２１０１に出
力する。その場合には、一画面表示時間内で画像信号を
切り替えて選択することにより、いわゆる多画面テレビ
のように、一画面を複数の領域に分けて領域によって異
なる画像を表示することも可能である。
【０２１６】表示パネルコントローラ２１０２は、ＣＰ
Ｕ２１０６より入力される制御信号に基づき駆動回路２
１０１の動作を制御するための回路である。まず、表示
パネルの基本的な動作にかかわるものとして、例えば表
示パネルの駆動用電源（図示せず）の動作シーケンスを
制御するための信号を駆動回路２１０１に対して出力す
る。また、表示パネルの駆動方法に関わるものとして、
例えば画面表示周波数や走査方法（例えばインターレー
スかノンインターレースか）を制御するための信号を駆
動回路２１０１に対して出力する。また、場合によって
は表示画像の輝度やコントラストや色調やシャープネス
といった画質の調整に関わる制御信号を駆動回路２１０
１に対して出力する場合もある。駆動回路２１０１は、
表示パネル１０００に印加する駆動信号を発生するため
の回路であり、マルチプレクサ２１０３から入力される
画像信号と、表示パネルコントローラ２１０２より入力
される制御信号に基づいて動作するものである。
Ｕ２１０６より入力される制御信号に基づき駆動回路２
１０１の動作を制御するための回路である。まず、表示
パネルの基本的な動作にかかわるものとして、例えば表
示パネルの駆動用電源（図示せず）の動作シーケンスを
制御するための信号を駆動回路２１０１に対して出力す
る。また、表示パネルの駆動方法に関わるものとして、
例えば画面表示周波数や走査方法（例えばインターレー
スかノンインターレースか）を制御するための信号を駆
動回路２１０１に対して出力する。また、場合によって
は表示画像の輝度やコントラストや色調やシャープネス
といった画質の調整に関わる制御信号を駆動回路２１０
１に対して出力する場合もある。駆動回路２１０１は、
表示パネル１０００に印加する駆動信号を発生するため
の回路であり、マルチプレクサ２１０３から入力される
画像信号と、表示パネルコントローラ２１０２より入力
される制御信号に基づいて動作するものである。
【０２１７】以上、各部の機能を説明したが、図２３に
例示した構成により、本表示装置においては多様な画像
情報源より入力される画像情報を表示パネル１０００に
表示する事が可能である。即ち、テレビジョン放送をは
じめとする各種の画像信号はデコーダ２１０４において
逆変換された後、マルチプレクサ２１０３において適宜
選択され、駆動回路２１０１に入力される。一方、表示
パネルコントローラ２１０２は、表示する画像信号に応
じて駆動回路２１０１の動作を制御するための制御信号
を発生する。駆動回路２１０１は、上記画像信号と制御
信号に基づいて表示パネル１０００に駆動信号を印加す
る。これにより、表示パネル１０００において画像が表
示される。これらの一連の動作は、ＣＰＵ２１０６によ
り統括的に制御される。
例示した構成により、本表示装置においては多様な画像
情報源より入力される画像情報を表示パネル１０００に
表示する事が可能である。即ち、テレビジョン放送をは
じめとする各種の画像信号はデコーダ２１０４において
逆変換された後、マルチプレクサ２１０３において適宜
選択され、駆動回路２１０１に入力される。一方、表示
パネルコントローラ２１０２は、表示する画像信号に応
じて駆動回路２１０１の動作を制御するための制御信号
を発生する。駆動回路２１０１は、上記画像信号と制御
信号に基づいて表示パネル１０００に駆動信号を印加す
る。これにより、表示パネル１０００において画像が表
示される。これらの一連の動作は、ＣＰＵ２１０６によ
り統括的に制御される。
【０２１８】また、本表示装置においては、デコーダ２
１０４に内蔵する画像メモリや、画像生成回路２１０７
およびＣＰＵ２１０６が関与することにより、単に複数
の画像情報の中から選択したものを表示するだけでな
く、表示する画像情報に対して、例えば拡大，縮小，回
転，移動，エッジ強調，間引き，補間，色変換，画像の
縦横比変換などをはじめとする画像処理や、合成，消
去，接続，入れ換え，はめ込みなどをはじめとする画像
編集を行う事も可能である。また、本実施の形態の説明
では特に触れなかったが、上記画像処理や画像編集と同
様に、音声情報に関しても処理や編集を行うための専用
回路を設けても良い。
１０４に内蔵する画像メモリや、画像生成回路２１０７
およびＣＰＵ２１０６が関与することにより、単に複数
の画像情報の中から選択したものを表示するだけでな
く、表示する画像情報に対して、例えば拡大，縮小，回
転，移動，エッジ強調，間引き，補間，色変換，画像の
縦横比変換などをはじめとする画像処理や、合成，消
去，接続，入れ換え，はめ込みなどをはじめとする画像
編集を行う事も可能である。また、本実施の形態の説明
では特に触れなかったが、上記画像処理や画像編集と同
様に、音声情報に関しても処理や編集を行うための専用
回路を設けても良い。
【０２１９】従って、本表示装置は、テレビジョン放送
の表示機器，テレビ会議の端末機器，静止画像および動
画像を扱う画像編集機器，コンピュータの端末機器，ワ
ードプロセッサをはじめとする事務用端末機器，ゲーム
機などの機能を一台で兼ね備える事が可能で、産業用或
は民生用として極めて応用範囲が広い。
の表示機器，テレビ会議の端末機器，静止画像および動
画像を扱う画像編集機器，コンピュータの端末機器，ワ
ードプロセッサをはじめとする事務用端末機器，ゲーム
機などの機能を一台で兼ね備える事が可能で、産業用或
は民生用として極めて応用範囲が広い。
【０２２０】なお、図２３は、表面伝導型放出素子を電
子源とする表示パネルを用いた表示装置の構成の一例を
示したにすぎず、これのみに限定されるものではない事
は言うまでもない。例えば、図２３の構成要素のうち使
用目的上必要のない機能に関わる回路は省いても差し支
えない。またこれとは逆に、使用目的によっては更に構
成要素を追加しても良い。例えば、本表示装置をテレビ
電話機として応用する場合には、テレビカメラ，音声マ
イク，照明機，モデムを含む送受信回路などを構成要素
に追加するのが好適である。
子源とする表示パネルを用いた表示装置の構成の一例を
示したにすぎず、これのみに限定されるものではない事
は言うまでもない。例えば、図２３の構成要素のうち使
用目的上必要のない機能に関わる回路は省いても差し支
えない。またこれとは逆に、使用目的によっては更に構
成要素を追加しても良い。例えば、本表示装置をテレビ
電話機として応用する場合には、テレビカメラ，音声マ
イク，照明機，モデムを含む送受信回路などを構成要素
に追加するのが好適である。
【０２２１】本表示装置においては、とりわけ表面伝導
型放出素子を電子源とする表示パネルが容易に薄形化で
きるため、表示装置全体の奥行きを小さくすることが可
能である。それに加えて、表面伝導型放出素子を電子源
とする表示パネルは大画面化が容易で輝度が高く視野角
特性にも優れるため、本表示装置は臨場感あふれ迫力に
富んだ画像を視認性良く表示する事が可能である。
型放出素子を電子源とする表示パネルが容易に薄形化で
きるため、表示装置全体の奥行きを小さくすることが可
能である。それに加えて、表面伝導型放出素子を電子源
とする表示パネルは大画面化が容易で輝度が高く視野角
特性にも優れるため、本表示装置は臨場感あふれ迫力に
富んだ画像を視認性良く表示する事が可能である。
【０２２２】尚、本実施の形態では、行配線に負の電
位、列方向に正の電位を印加する例で説明したが、本発
明はこれに限定されるものでなく、その逆でもよい。
位、列方向に正の電位を印加する例で説明したが、本発
明はこれに限定されるものでなく、その逆でもよい。
【０２２３】また上述の実施の形態とは逆に、列配線を
順次選択し、行配線に補償電圧を印加して漏れ電流が発
生する行配線を求めるようにしても良い。要するに、行
配線及び列配線に電圧を印加する方法は上述した本実施
の形態に限定されるものではない。
順次選択し、行配線に補償電圧を印加して漏れ電流が発
生する行配線を求めるようにしても良い。要するに、行
配線及び列配線に電圧を印加する方法は上述した本実施
の形態に限定されるものではない。
【０２２４】また本実施の形態では、１ライン毎に順次
活性化を行うように説明したが、本発明はこれに限定さ
れるものではなく、例えば列単位に順次行ってもよい。
活性化を行うように説明したが、本発明はこれに限定さ
れるものではなく、例えば列単位に順次行ってもよい。
【０２２５】また、本実施の形態では、高抵抗化パルス
の導入において、配線抵抗による電圧降下の影響につい
て、補正を行っていないが、本発明はこれに限定される
ものでなく、当然補償する場合も考えられる。この場
合、電圧補償すべき電圧値は、活性化時にモニタしてい
る電流値により見積もられる。
の導入において、配線抵抗による電圧降下の影響につい
て、補正を行っていないが、本発明はこれに限定される
ものでなく、当然補償する場合も考えられる。この場
合、電圧補償すべき電圧値は、活性化時にモニタしてい
る電流値により見積もられる。
【０２２６】以上説明したように本実施の形態によれ
ば、通電活性化時に活性化に寄与しない無効電流を検出
し、無効電流の流れる素子に対して高抵抗化パルスを印
加しつつ、活性化を行うことにより基板全体で素子特性
が揃った複数の表面伝導型放出素子を備える電子源が得
られる。
ば、通電活性化時に活性化に寄与しない無効電流を検出
し、無効電流の流れる素子に対して高抵抗化パルスを印
加しつつ、活性化を行うことにより基板全体で素子特性
が揃った複数の表面伝導型放出素子を備える電子源が得
られる。
【０２２７】このような複数の表面伝導型放出素子を配
置した電子源を用いて表示パネルを形成することによ
り、輝度分布が少なく、高輝度で高品位な画像が形成で
きる画像表示装置を実現することができる。
置した電子源を用いて表示パネルを形成することによ
り、輝度分布が少なく、高輝度で高品位な画像が形成で
きる画像表示装置を実現することができる。
【０２２８】また本実施の形態によれば、通電活性化時
において、非選択の素子に流れる無効電流を減少させる
ことができる。
において、非選択の素子に流れる無効電流を減少させる
ことができる。
【０２２９】また、本実施の形態によれば、全素子に対
して同じ電圧を印加し活性化することにより、均一な電
子放出特性を持つ電子源とその電子源を用いた画像表示
装置を提供できる。
して同じ電圧を印加し活性化することにより、均一な電
子放出特性を持つ電子源とその電子源を用いた画像表示
装置を提供できる。
【０２３０】更に本実施の形態によれば、表面伝導型放
出素子の劣化を防止できるとい効果がある。
出素子の劣化を防止できるとい効果がある。
【０２３１】
【発明の効果】以上説明したように本発明によれば、複
数の電子放出素子を備える電子源の製造時における通電
工程において、無効電流を減少させることができる。
数の電子放出素子を備える電子源の製造時における通電
工程において、無効電流を減少させることができる。
【０２３２】また本発明によれば、複数の電子放出素子
を備える電子源の製造時における通電工程において用い
られる製造装置の電源容量を小さくすることができる。
を備える電子源の製造時における通電工程において用い
られる製造装置の電源容量を小さくすることができる。
【０２３３】また本発明によれば、複数の電子放出素子
が配線抵抗による電圧降下の影響を補償することによ
り、互いに均一な電子放出特性をもつ電子源とその製造
方法及びその通電活性化装置を提供できる。
が配線抵抗による電圧降下の影響を補償することによ
り、互いに均一な電子放出特性をもつ電子源とその製造
方法及びその通電活性化装置を提供できる。
【０２３４】また本発明によれば、輝度ばらつきの小さ
な画像表示装置とその製造方法を提供することができ
る。
な画像表示装置とその製造方法を提供することができ
る。
【０２３５】更に、本発明によれば、その製造工程時、
あるは駆動時において、電子放出素子の劣化を防止でき
るという効果がある。
あるは駆動時において、電子放出素子の劣化を防止でき
るという効果がある。
【図１】本実施の形態の通電活性化装置の構成を示すブ
ロック図である。
ロック図である。
【図２】本実施の形態のライン選択部の構成を示すブロ
ック図である。
ック図である。
【図３】本実施の形態の画素選択側出力電圧アンプの構
成を示すブロック図である。
成を示すブロック図である。
【図４】本実施の形態のライン電流検出部（ａ）及び画
素選択電流検出部（ｂ）の構成を示すブロック図であ
る。
素選択電流検出部（ｂ）の構成を示すブロック図であ
る。
【図５】１本の行配線に接続された電子放出素子におけ
る電圧降下を説明する図である。
る電圧降下を説明する図である。
【図６】本実施の形態における活性化のための印加電圧
パルスのＶ−ｔ特性を示す図である。
パルスのＶ−ｔ特性を示す図である。
【図７】本実施の形態における高抵抗化パルスのＶ−ｔ
特性を示す図である。
特性を示す図である。
【図８】本発明の実施の形態１に係る制御部による活性
化処理を示すフローチャートである。
化処理を示すフローチャートである。
【図９】本発明の実施の形態２に係る制御部による活性
化処理を示すフローチャートである。
化処理を示すフローチャートである。
【図１０】本実施の形態３の高抵抗化パルスのＶ−ｔ特
性を示す図である。
性を示す図である。
【図１１】本発明の実施の形態３に係る制御部による活
性化処理を示すフローチャートである。
性化処理を示すフローチャートである。
【図１２】本発明の実施の形態の画像表示装置の表示パ
ネルの一部を切り欠いて示した斜視図である。
ネルの一部を切り欠いて示した斜視図である。
【図１３】本実施の形態の表示パネルのフェースプレー
トの蛍光体配列を例示した平面図である。
トの蛍光体配列を例示した平面図である。
【図１４】本実施の形態で用いた平面型の表面伝導型放
出素子の平面図（ａ），断面図（ｂ）である。
出素子の平面図（ａ），断面図（ｂ）である。
【図１５】本実施の形態の平面型の表面伝導型放出素子
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１６】通電フォーミング処理の際の印加電圧波形を
示す図である。
示す図である。
【図１７】通電活性化処理の際の印加電圧波形（ａ），
放電電流Ｉeの変化（ｂ）を示す図である。
放電電流Ｉeの変化（ｂ）を示す図である。
【図１８】本実施の形態で用いた垂直型の表面伝導型放
出素子の断面図である。
出素子の断面図である。
【図１９】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。
す断面図である。
【図２０】本実施の形態で用いた表面伝導型放出素子の
典型的な特性を示すグラフ図である。
典型的な特性を示すグラフ図である。
【図２１】本実施の形態で用いたマルチ電子源の基板の
平面図である。
平面図である。
【図２２】図２１のマルチ電子源の基板のＡ−Ａ’の断
面図である。
面図である。
【図２３】本実施の形態の表示パネルを用いた多機能表
示装置の構成を示すブロック図である。
示装置の構成を示すブロック図である。
【図２４】従来知られた表面伝導型放出素子の一例を示
す図である。
す図である。
【図２５】本発明の課題が生じたマトリクス配線を説明
する図である。
する図である。
【図２６】２行目の行配線を活性化する場合の等価回路
図である。
図である。
【図２７】活性化処理における印加電圧信号の波形を示
す図である。
す図である。
【図２８】活性化処理における経過時間と素子電流との
関係を示す図である。
関係を示す図である。
【図２９】活性化処理において各素子に印加される電圧
と、列配線から印加される補償電圧を説明する図であ
る。
と、列配線から印加される補償電圧を説明する図であ
る。
【図３０】活性化処理において選択されて活性化される
素子と、補償電圧による半選択素子を説明する図であ
る。
素子と、補償電圧による半選択素子を説明する図であ
る。
【図３１】本実施の形態で用いた表面伝導型放出素子の
静特性を説明するグラフ図である。
静特性を説明するグラフ図である。
Claims (13)
- 【請求項１】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
ギャップを隔てて配置された一対の導電膜の複数対とを
形成する工程と、 活性化物質源の存在下で、前記複数の行配線のうち任意
の行配線を選択し、この選択された行配線に接続されて
いる複数の導電膜対の各々に略一定の電圧を印加する第
１の電圧印加工程と、 非選択行配線に接続されている複数の導電膜対のうち少
なくとも特定の導電膜対に所定の電圧を印加する第２の
電圧印加工程と、を有することを特徴とする電子源の製
造方法。 - 【請求項２】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
ギャップを隔てて配置された一対の導電膜の複数対とを
形成する工程と、 活性化物質源の存在下で、前記複数の行配線のうち任意
の行配線を選択し、前記複数の列配線に、前記選択行配
線による電圧降下の影響を補償するように設定された電
圧を印加する第１の電圧印加工程と、 非選択行配線に接続されている複数の導電膜対のうち少
なくとも特定の導電膜対に所定の電圧を印加する第２の
電圧印加工程と、を有することを特徴とする電子源の製
造方法。 - 【請求項３】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
電子放出部を有する導電膜の複数とを形成する工程と、 活性化物質源の存在下で、前記複数の行配線のうち任意
の行配線を選択し、この選択行配線及び前記複数の列配
線を介して前記選択行配線に接続されている複数の導電
膜対の各々に略一定の電圧を印加する第１の電圧印加工
程と、 非選択行配線に接続されている複数の導電膜対のうち少
なくとも特定の導電膜対に所定の電圧を印加する第２の
電圧印加工程と、を有することを特徴とする電子源の製
造方法。 - 【請求項４】 基板上に、複数の行配線と、複数の列配
線と、前記複数の両配線によりマトリクス配線された、
電子放出部を有する導電膜の複数とを形成する工程と、 活性化物質源の存在下で、前記複数の行配線のうち任意
の行配線を選択し、前記複数の列配線に、該選択行配線
による電圧降下の影響を補償するように設定された電圧
を印加する第１の電圧印加工程と、 非選択行配線に接続されている複数の導電膜対のうち少
なくとも特定の導電膜対に所定の電圧を印加する第２の
電圧印加工程と、を有することを特徴とする電子源の製
造方法。 - 【請求項５】 更に、前記列配線に流れる電流を検出す
る工程を有することを特徴とする請求項１乃至４のいず
れか１項に記載の電子源の製造方法。 - 【請求項６】 前記電流を検出する工程は、前記第１の
電圧印加工程時に前記列配線を流れる電流を検出する工
程であることを特徴とする請求項５に記載の電子源の製
造方法。 - 【請求項７】 更に、前記行配線及び前記列配線に流れ
る電流を検出する工程を有することを特徴とする請求項
１乃至４のいずれか１項に記載の電子源の製造方法。 - 【請求項８】 前記電流を検出する工程は、前記第１の
電圧印加工程時に前記行配線及び前記列配線を流れる電
流を検出する工程であることを特徴とする請求項７に記
載の電子源の製造方法。 - 【請求項９】 前記活性化物質源は、前記導電膜上に堆
積することにより放出電流を増加せしめる物質を含有す
るものであることを特徴とする請求項１乃至８のいずれ
か１項に記載の電子源の製造方法。 - 【請求項１０】 前記活性化物質源は、炭素化合物であ
ることを特徴とする請求項１乃至８のいずれか１項に記
載の電子源の製造方法。 - 【請求項１１】 前記第１の電圧印加工程は、前記複数
の行配線を順次選択して前記電圧の印加が行われること
を特徴とする請求項１乃至１０のいずれか１項に記載の
電子源の製造方法。 - 【請求項１２】 前記第２の電圧印加工程は、非選択行
配線に接続されている複数の導電膜の全てに前記電圧の
印加が行われることを特徴とする請求項１乃至１１のい
ずれか１項に記載の電子源の製造方法。 - 【請求項１３】 基板上に、複数の行配線と、複数の列
配線と、前記複数の両配線によりマトリクス配線された
複数の電子放出素子とを有する電子源と、前記電子源か
ら電子が照射される蛍光膜とを備える画像表示装置の製
造方法において、 前記電子源が請求項１乃至１２のいずれか１項に記載の
方法にて製造されることを特徴とする画像表示装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35885799A JP2000243242A (ja) | 1998-12-22 | 1999-12-17 | 電子源及び画像表示装置の製造方法 |
| US09/467,983 US6929522B1 (en) | 1998-12-22 | 1999-12-21 | Method of manufacturing electron source and image display apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36550898 | 1998-12-22 | ||
| JP10-365508 | 1998-12-22 | ||
| JP35885799A JP2000243242A (ja) | 1998-12-22 | 1999-12-17 | 電子源及び画像表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243242A true JP2000243242A (ja) | 2000-09-08 |
Family
ID=26580856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35885799A Withdrawn JP2000243242A (ja) | 1998-12-22 | 1999-12-17 | 電子源及び画像表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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