JP2000243917A

JP2000243917A - 半導体装置およびその製造方法

Info

Publication number: JP2000243917A
Application number: JP11038622A
Authority: JP
Inventors: Yutaka Yoneda; 豊米田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】製造コストを増加させることなく、エンハン
スメント型トランジスタの閾値電圧Ｖｔｈとデプレッシ
ョン型トランジスタの閾値電圧Ｖｔｈを再現性良く同一
基板上に作製することの可能な半導体装置およびその製
造方法を提供する。【解決手段】エンハンスメント型トランジスタの電子
供給層４の厚さｄａがデプレッション型トランジスタの
電子供給層４の厚さｄｂよりも薄くなっており、この場
合、エンハンスメント型トランジスタの電子供給層４の
厚さｄａがデプレッション型トランジスタの電子供給層
４の厚さｄｂの７５％から９０％の厚さである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エンハンスメント
型トランジスタとデプレッション型トランジスタの２種
類のトランジスタが同一基板上に形成されている半導体
装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、コンピュータシステムの高速化の
要求に伴い、集積回路装置の高速化，低消費電力化が要
求されている。特に、ＧａＡｓは、Ｓｉと比較して、大
きな電子移動度を有するため、小型コンピュータへの適
用が大いに期待されている。

【０００３】化合物半導体の集積回路装置を構成する場
合、基本であるインバータ回路としてＤＣＦＬ(Direct
Coupled FET Logic)回路が多用されており、その場合、
エンハンスメント型ＦＥＴ(以下、Ｅ型ＦＥＴとする)が
駆動素子，デプレッション型ＦＥＴ(以下、Ｄ型ＦＥＴ
とする)が負荷素子として用いられる。このＥ型とＤ型
のＦＥＴの閾値電圧Ｖｔｈは、キャリア供給層あるいは
閾値電圧制御層の膜厚によって決定される。

【０００４】特開平２−１４８７４０号には、Ｅ型とＤ
型のＦＥＴを同一基板上に製造する方法が開示されてい
る。すなわち、特開平２−１４８７４０号に開示されて
いる半導体装置は、図９に示すように、半絶縁性ＧａＡ
ｓ基板２０１上に、チャネル層である厚さ５００ｎｍの
アンドープＧａＡｓ層２０３，電子供給層である厚さ３
０ｎｍのｎ型ＡｌＧａＡｓ層２０４，Ｄ型ＦＥＴにおけ
る閾値電圧制御層となる厚さ１０ｎｍの第４のｎ型Ｇａ
Ａｓ層２０５ａ，第３のエッチングストッパ層である厚
さ５ｎｍのｎ型ＡｌＧａＡｓ層２０６ａ，コンタクト層
である厚さ１５ｎｍの第３のｎ型ＧａＡｓ層２０５ｂ，
第２のエッチングストッパ層である厚さ５ｎｍのｎ型Ａ
ｌＧａＡｓ層２０６ｂ，コンタクト層である厚さ６０ｎ
ｍの第２のｎ型ＧａＡｓ層２０７，第１のエッチングス
トッパ層である厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２０
８，コンタクト層である厚さ４０ｎｍの第１のｎ型Ｇａ
Ａｓ層２０９が順次形成されており、Ｅ型ＦＥＴのショ
ットキーゲート電極は電子供給層であるｎ型ＡｌＧａＡ
ｓ層２０４に接触し、Ｄ型ＦＥＴのショットキーゲート
電極は第３のエッチングストッパ層であるｎ型ＡｌＧａ
Ａｓ層２０６ａに接触している。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置では、エピタキシャル成長がかなり
複雑なために欠陥が生じやすく、また、製造コストの増
加につながるという問題がある。また、Ｅ型ＦＥＴのｎ
型ＧａＡｓ層２０７とＤ型ＦＥＴのｎ型ＧａＡｓ層２０
９を同時に等適方的選択エッチングする場合、それぞれ
のエッチングされるｎ型ＧａＡｓ層の厚さが大きく異な
るため、層厚の薄いＤ型ＦＥＴはオーバーエッチング量
がより多くなり、サイドエッチング量がより多くなって
しまうという問題がある。

【０００６】本発明は、製造コストを増加させることな
く、エンハンスメント型トランジスタの閾値電圧Ｖｔｈ
とデプレッション型トランジスタの閾値電圧Ｖｔｈを再
現性良く同一基板上に作製することの可能な半導体装置
およびその製造方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上には、チャネ
ル層，電子供給層，コンタクト層が順次に積層され、エ
ンハンスメント型トランジスタとデプレッション型トラ
ンジスタの２種類のトランジスタが同一基板上に形成さ
れている半導体装置であって、エンハンスメント型トラ
ンジスタの電子供給層の厚さがデプレッション型トラン
ジスタの電子供給層の厚さよりも薄くなっており、エン
ハンスメント型トランジスタの電子供給層の厚さがデプ
レッション型トランジスタの電子供給層の厚さの７５％
乃至９０％の厚さであることを特徴としている。

【０００８】また、請求項２記載の発明は、請求項１記
載の半導体装置において、前記半導体基板上にチャネル
層，電子供給層，コンタクト層を順次に積層する第１の
工程と、エンハンスメント型トランジスタのゲート形成
領域に開口を有するエッチングマスクを形成し、エッチ
ングマスクを通してエンハンスメント型トランジスタの
ゲート形成領域のコンタクト層を電子供給層に対し選択
的にエッチングする第２の工程と、前記電子供給層表面
に酸化層を形成する第３の工程と、デプレッション型ト
ランジスタのゲート形成領域に開口を有するエッチング
マスクを通してデプレッション型トランジスタのゲート
形成領域のコンタクト層を電子供給層に対して選択的に
エッチングする第４の工程と、前記第３の工程で形成し
た酸化層をエッチングする第５の工程とを有し、第４の
工程と第５の工程とを同時に行なうことを特徴としてい
る。

【０００９】また、請求項３記載の発明は、請求項２記
載の半導体装置の製造方法において、前記エッチングマ
スクとして電子線レジストを用いることを特徴としてい
る。

【００１０】また、請求項４記載の発明は、請求項２記
載の半導体装置の製造方法において、前記エッチングマ
スクとして絶縁膜を用いることを特徴としている。

【００１１】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明に係る半導体装置の構
成例を示す図である。図１を参照すると、この半導体装
置は、半導体基板１上に、バッファ層２，チャネル層
３，電子供給層４，コンタクト層５が順次に積層されて
いる。そして、エンハンスメント型トランジスタ(Ｅ型
ＦＥＴ領域)とデプレッション型トランジスタ(Ｄ型ＦＥ
Ｔ領域)とを分離するための素子分離領域６が形成され
ている。エンハンスメント型トランジスタでは、コンタ
クト層５上に、ソース電極７と、ドレイン電極８とが形
成され、また、コンタクト層５および電子供給層４に所
定の深さまで、リセス溝９が形成されて、リセス溝９に
よって開口された電子供給層４上にゲート電極１０が形
成されている。また、デプレッション型トランジスタで
は、コンタクト層５上に、ソース電極１１と、ドレイン
電極１２とが形成され、また、コンタクト層５にリセス
溝１３が形成されて、リセス溝１３によって開口された
電子供給層４上にゲート電極１４が形成されている。

【００１２】本発明では、エンハンスメント型トランジ
スタの電子供給層４の厚さｄａがデプレッション型トラ
ンジスタの電子供給層４の厚さｄｂよりも薄くなってお
り、この場合、エンハンスメント型トランジスタの電子
供給層４の厚さｄａがデプレッション型トランジスタの
電子供給層４の厚さｄｂの７５％から９０％の厚さであ
ることを特徴としている。

【００１３】より詳細に、一般に、ＨＥＭＴ(高移動度
電界効果トランジスタ)の閾値電圧Ｖｔｈは次式で与え
られる。

【００１４】

【数１】Ｖｔｈ＝ΦΒ−ΔΦｃ−Φｆ−Ｖ_dep

【００１５】ここで、ΦΒはゲート金属(ゲート電極)と
電子供給層のショットキーバリアポテンシャルである。
例えば、ゲート電極がＴｉ／Ｐｔ／Ａｕであり、電子供
給層がｎーＡｌＧａＡｓである場合に、これらのショッ
トキーバリアポテンシャルΦΒは、約０．９Ｖである。
また、ΔΦｃは電子供給層とチャネル層のコンダクショ
ンバンドのポテンシャル差である。例えば、電子供給層
がｎ−Ａｌ_xＧａ_(1-x)Ａｓ(ｘ＝０．３)であり、チャネ
ル層がＧａＡｓである場合、これらのコンダクションバ
ンドのポテンシャル差は０．３Ｖである。また、Φｆは
チャネル層のコンダクションバンドに依存するフェルミ
ポテンシャルであり、２次元電子ガス濃度に依存し、Φ
ｆ＝Φｆ₀＋γＮｓ^2/3で表わされる。ここで、Φｆ₀は
５７ｍｅＶであり、γは１．３９Ｅ−６であり、Ｎｓは
２次元電子ガスのシートキャリア濃度であって、Ｎｓ＝
ε／｛ｑ(ｄ＋ｄｉ)｝Ｖｔｈで表わされる。また、Ｖ
_dep＝ｑＮ_dｄ²／２εである。これらの式から、閾値電
圧Ｖｔｈと電子供給層の厚さの関係を求めることができ
る。図２には、電子供給層のキャリア濃度が２Ｅ１８
［ｃｍ^-3］の場合と１Ｅ１８［ｃｍ^-3］の場合の閾値電
圧Ｖｔｈと電子供給層の厚さとの関係が示されている。

【００１６】図２から、エンハンスメント型トランジス
タおよびデプレッション型トランジスタを使ってＤＣＦ
Ｌ回路を構成する場合、動作電圧にもよるが、エンハン
スメント型トランジスタの電子供給層４の厚さｄａはデ
プレッション型トランジスタの電子供給層４の厚さｄｂ
の７５％〜９０％であるのが良い。すなわち、エンハン
スメント型トランジスタの電子供給層４の厚さｄａをデ
プレッション型トランジスタ４の電子供給層の厚さｄｂ
の７５％〜９０％にすることで、後述のように、製造コ
ストを増加させることなく、エンハンスメント型トラン
ジスタの閾値電圧Ｖｔｈとデプレッション型トランジス
タの閾値電圧Ｖｔｈを再現性良く同一基板上に作製する
ことができる。

【００１７】図１に示す半導体装置は、次の製造工程に
よって作製できる。すなわち、半導体基板１上に、バッ
ファ層２，チャネル層３，電子供給層４，コンタクト層
５を順次に積層する第１の工程と、エンハンスメント型
トランジスタのゲート形成領域に開口を有するエッチン
グマスクを形成し、エッチングマスクを通してエンハン
スメント型トランジスタのゲート形成領域のコンタクト
層５を電子供給層４に対して選択的にエッチングする第
２の工程と、電子供給層４の表面に酸化層を形成する第
３の工程と、デプレッション型トランジスタのゲート形
成領域に開口を有するエッチングマスクを通してデプレ
ッション型トランジスタのゲート形成領域のコンタクト
層５を電子供給層４に対して選択的にエッチングする第
４の工程と、前記第３の工程で形成した酸化層をエッチ
ングする第５の工程とを有し、第４の工程と第５の工程
とを同時に行なうことによって、作製できる。

【００１８】上記の製造工程において、エッチングマス
クとして電子線レジストを用いることができる。エッチ
ングマスクに電子線レジストを使用する場合には、微細
なレジストパターンを形成することができ、ゲート長の
短いトランジスタを作製することができる。

【００１９】また、上記の製造工程において、エッチン
グマスクとして絶縁膜を用いることもできる。エッチン
グマスクに絶縁膜を使用する場合には、基板との密着性
が向上し、ウェットエッチング工程での不良発生を防ぐ
ことができる。

【００２０】

【実施例】以下、本発明の実施例を説明する。

【００２１】実施例１実施例１では、図１の半導体装置を次のようにして作製
した。すなわち、半絶縁性ＧａＡｓ基板１上に、バッフ
ァ層２を１００ｎｍの膜厚のｎｏｎ−ＧａＡｓ層として
エピタキシャル成長させ、また、チャネル層３として１
５ｎｍの膜厚のｎｏｎ−ＩｎＧａＡｓ層をエピタキシャ
ル成長させ、また、電子供給層４として５０ｎｍの膜厚
のｎ−ＡｌＧａＡｓ層(濃度は１×１０¹⁸ｃｍ^-3)をエピ
タキシャル成長させ、また、コンタクト層５として５０
ｎｍの膜厚のｎ−ＧａＡｓ層(濃度は３×１０¹⁸ｃｍ^-3)
をエピタキシャル成長させた。

【００２２】そして、エンハンスメント型トランジスタ
(Ｅ型ＦＥＴ領域)とデプレッション型トランジスタ(Ｄ
型ＦＥＴ領域)とを分離するための素子分離領域６を形
成した。

【００２３】エンハンスメント型トランジスタでは、コ
ンタクト層５上に、ソース電極７と、ドレイン電極８と
を形成し、また、コンタクト層５および電子供給層４に
所定の深さまで、リセス溝９を形成し、リセス溝９によ
って開口された電子供給層４上にゲート電極１０を形成
した。また、デプレッション型トランジスタでは、コン
タクト層５上に、ソース電極１１と、ドレイン電極１２
とを形成し、また、コンタクト層５にリセス溝１３を形
成し、リセス溝１３によって開口された電子供給層４上
にゲート電極１４を形成した。

【００２４】すなわち、エンハンスメント型トランジス
タでは、ゲート電極１０はリセス溝９が形成されて高濃
度ｎ−ＡｌＧａＡｓ層４上に配置されている。この時の
リセス溝９の深さは、電子供給層であるｎ−ＡｌＧａＡ
ｓ層４に１０ｎｍほど食い込んでいる。

【００２５】また、デプレッション型トランジスタで
は、エンハンスメント型トランジスタと同様に、ゲート
電極１４はリセス溝１３が形成されている高濃度ｎ−Ａ
ｌＧａＡｓ層４上に配置されているが、デプレッション
型トランジスタでは、リセス溝１３の深さは、電子供給
層であるｎ−ＡｌＧａＡｓ層４には食い込んではいな
い。

【００２６】また、エンハンスメント型トランジスタお
よびデプレッション型トランジスタのソース電極７，１
１，ドレイン電極８，１２は、ＡｕＧｅ／Ｎｉ／Ａｕの
合金からなるオーム性接触の電極(オーミック電極)で形
成されている。また、エンハンスメント型トランジスタ
およびデプレッション型トランジスタのゲート電極１
０，１４は、Ｔｉ／Ａｕのショットキー接触の電極で形
成されている。

【００２７】図３乃至図５は、より詳細な製造工程例を
示す図である。図３乃至図５を参照すると、半絶縁性Ｇ
ａＡｓ基板１上には、ＭＢＥ法またはＭＯＶＰＥ法で、
バッファ層２，チャネル層３，電子供給層４，コンタク
ト層５を順次に成長させる(図３(ａ))。次に、リフトオ
フ法で、ソース電極７，１１およびドレイン電極８，１
２を形成する(図３(ｂ))。次に、フォトレジストで素子
領域を覆って、りん酸系のエッチング液で１５０ｎｍ程
度の深さのエッチングを行ない、素子分離領域６を形成
する(図３(ｃ))。

【００２８】次に、電子線レジスト２０を全面に塗布し
た後、電子ビーム露光でエンハンスメント型トランジス
タのゲート形成領域に電子線を照射する。その後、現像
を行ない、電子線レジスト２０に開口２１を形成し、次
に、ＧａＡｓ／ＡｌＧａＡｓの選択エッチャントである
クエン酸系のエッチング液でゲート形成領域のコンタク
ト層５を除去し、リセス溝９を形成する(図４(ｄ))。こ
の時、電子供給層であるＡｌＧａＡｓ層４が露出する。
次に、電子線レジスト２０を除去するために、酸素プラ
ズマでアッシング(灰化処理)を行なう。この時の条件
は、ＲＦパワーが２００Ｗ，圧力が１Ｔｏｏｒで、２０
分間行なう。この時、ＡｌＧａＡｓ層４の表面には、酸
素プラズマにより酸化層３０が形成される(図４(ｅ))。

【００２９】次に、再度、電子線レジスト３１を全面に
塗布し、電子ビーム露光でデプレッション型トランジス
タのゲート形成領域およびエンハンスメント型トランジ
スタのゲート形成領域に開口３２を開ける(図４(ｆ))。

【００３０】次に、薄いアルカリ溶液に数秒浸積する。
この工程で、エンハンスメント型トランジスタの酸化さ
れたＡｌＧａＡｓ層３０は除去され、５ｎｍ程度の深さ
にｎ−ＡｌＧａＡｓ層４がエッチングされる。また、デ
プレッション型トランジスタのコンタクト層５も５ｎｍ
程度の深さにエッチングされる(図５(ｇ))。

【００３１】次に、ＧａＡｓ／ＡｌＧａＡｓの選択エッ
チャントであるクエン酸系のエッチング液で、デプレッ
ション型トランジスタのゲート形成領域のコンタクト層
５をエッチングし、ｎ−ＡｌＧａＡｓ層４を基板表面に
露出させる(図５(ｈ))。その後、ゲート電極となるＴｉ
／Ａｕを全面に蒸着し、その後リフトオフすることでゲ
ート電極１０，１４を形成する(図５(ｉ))。

【００３２】このような製造方法で得られたゲート長
０．３μｍのＦＥＴのＶｔｈおよびｆｔは次表のように
なった。

【００３３】

【表１】

【００３４】すなわち、エンハンスメント型トランジス
タの閾値電圧Ｖｔｈを０．０２Ｖにすることができ、デ
プレッション型トランジスタの閾値電圧Ｖｔｈを−０．
５２Ｖにすることができた。

【００３５】以上のように、実施例１では、エンハンス
メント型トランジスタとデプレッション型トランジスタ
をエピ構造を複雑にすることなく同一基板上に形成する
ことができた。

【００３６】実施例２実施例２では、図６乃至図８の製造工程によって半導体
装置を作製した。図６乃至図８の工程例においても、図
３乃至図５の工程例と同様に、半絶縁性ＧａＡｓ基板１
上に、エピタキシャル成長で、バッファ層２として１０
０ｎｍの厚さのｎｏｎ−ＧａＡｓ層、チャネル層３とし
て１５ｎｍの厚さのｎｏｎ−ＩｎＧａＡｓ層、電子供給
層４として５０ｎｍの厚さのｎ−ＡｌＧａＡｓ層(濃度
は１×１０¹⁸ｃｍ^-3)、コンタクト層５として５０ｎｍ
の厚さのｎ−ＧａＡｓ層(濃度は３×１０¹⁸ｃｍ^-3)を順
次に積層した。次に、リフトオフ法で、ソース電極７，
１１およびドレイン電極８，１２を形成する。次に、フ
ォトレジストで素子領域を覆ってりん酸系のエッチング
液で１５０ｎｍ程度の深さのエッチングを行ない、素子
分離領域６を形成する。次にＰＣＶＤ法にＳｉＯ₂膜４
０を２０００Åの厚さに形成する(図３(ａ))。

【００３７】次に、電子線レジスト４１を全面に塗布し
た後、電子ビーム露光でエンハンスメント型トランジス
タのゲート形成領域に電子線を照射し、その後現像を行
ない電子線レジスト４１に開口４２を形成する。次にＲ
ＩＥ(ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ)法に
よりＳｉＯ₂膜４０に開口４３を形成する(図６(ｂ))。

【００３８】次に、クエン酸系のエッチング液で、エン
ハンスメント型トランジスタのゲート形成領域のコンタ
クト層５を除去し、リセス溝９を形成する。この時、Ａ
ｌＧａＡｓ層４が露出する(図６(ｃ))。次に、電子線レ
ジスト４１を除去するために、酸素プラズマでアッシン
グ(灰化処理)を行なう。この時の条件は、ＲＦパワーが
２００Ｗ，圧力が１Ｔｏｏｒで、２０分間行なう。この
時、ＡｌＧａＡｓ層４の表面には、酸素プラズマにより
酸化層５０が形成される(図７(ｄ))。

【００３９】次に、再度電子線レジスト５１を全面に塗
布し、電子ビーム露光でデプレッション型トランジスタ
のゲート形成領域に開口５２を開けて、次に再度ＲＩＥ
(ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ)法により
ＳｉＯ₂膜４０に開口５３を形成する(図７(ｅ))。次
に、電子線レジスト５１を除去するために、酸素プラズ
マでアッシング(灰化処理)を行なう。この時の条件は、
ＲＦパワーが２００Ｗ，圧力が１Ｔｏｏｒで、２０分間
行なう。この時、ＡｌＧａＡｓ層４の表面には、酸素プ
ラズマにより酸化層５４が形成される(図７(ｆ))。

【００４０】次に、フォトリソグラフィ法により、エン
ハンスメント型トランジスタおよびデプレッション型ト
ランジスタ両方のトランジスタのゲート形成領域に開口
６０，６１を有するレジストパターン６２を形成する。
レジストパターン６２を形成する際に、アルカリ現像液
を使用するため、エンハンスメント型トランジスタのゲ
ート形成領域の酸化されたＡｌＧａＡｓ層５０は除去さ
れ、５ｎｍ程度の深さにｎ−ＡｌＧａＡｓ層４がエッチ
ングされる(図８(ｇ))。次に、クエン酸系のエッチング
液で、デプレッション型トランジスタのゲート形成領域
のコンタクト層５をエッチングし、ｎ−ＡｌＧａＡｓ層
４を基板表面に露出させる(図８(ｈ))。その後、ゲート
電極となるＴｉ／Ａｕを全面に蒸着し、その後リフトオ
フすることでゲート電極１０，１４を形成する(図８
(ｉ))。

【００４１】このような製造方法で得られたゲート長
０．３μｍのＦＥＴのＶｔｈおよびｆｔは次の表のよう
になった。

【００４２】

【表２】

【００４３】すなわち、エンハンスメント型トランジス
タの閾値電圧Ｖｔｈを０．２１Ｖにすることができ、デ
プレッション型トランジスタの閾値電圧Ｖｔｈを−０．
３５Ｖにすることができた。

【００４４】以上説明したように、実施例２では、エン
ハンスメント型トランジスタとデプレッション型トラン
ジスタをエピ構造を複雑にすることなく同一基板上に形
成することができ、ゲート構造を具備するＦＥＴを形成
できた。

【００４５】

【発明の効果】以上に説明したように、請求項１記載の
発明によれば、半導体基板上には、チャネル層，電子供
給層，コンタクト層が順次に積層され、エンハンスメン
ト型トランジスタとデプレッション型トランジスタの２
種類のトランジスタが同一基板上に形成されている半導
体装置であって、エンハンスメント型トランジスタの電
子供給層の厚さがデプレッション型トランジスタの電子
供給層の厚さよりも薄くなっており、エンハンスメント
型トランジスタの電子供給層の厚さがデプレッション型
トランジスタの電子供給層の厚さの７５％乃至９０％の
厚さであるので、製造コストを増加させることなく、エ
ンハンスメント型トランジスタの閾値電圧Ｖｔｈとデプ
レッション型トランジスタの閾値電圧Ｖｔｈを再現性良
く同一基板上に作製することできる。

【００４６】また、請求項２記載の発明によれば、請求
項１記載の半導体装置において、前記半導体基板上にチ
ャネル層，電子供給層，コンタクト層を順次に積層する
第１の工程と、エンハンスメント型トランジスタのゲー
ト形成領域に開口を有するエッチングマスクを形成し、
エッチングマスクを通してエンハンスメント型トランジ
スタのゲート形成領域のコンタクト層を電子供給層に対
し選択的にエッチングする第２の工程と、前記電子供給
層表面に酸化層を形成する第３の工程と、デプレッショ
ン型トランジスタのゲート形成領域に開口を有するエッ
チングマスクを通してデプレッション型トランジスタの
ゲート形成領域のコンタクト層を電子供給層に対して選
択的にエッチングする第４の工程と、前記第３の工程で
形成した酸化層をエッチングする第５の工程とを有し、
第４の工程と第５の工程とを同時に行なうようになって
いるので、すなわち、デプレッション型トランジスタの
コンタクト層のエッチングとエンハンスメント型トラン
ジスタの電子供給層表面の酸化層のエッチングとを同時
に行なうことで、プロセスの簡略化ができる。

【００４７】また、請求項３記載の発明によれば、請求
項２記載の半導体装置の製造方法において、前記エッチ
ングマスクとして電子線レジストを用いるので、微細加
工が可能になり、高周波特性が良好となる。

【００４８】また、請求項４記載の発明によれば、請求
項２記載の半導体装置の製造方法において、前記エッチ
ングマスクとして絶縁膜を用いるので、基板との密着性
も向上させることができてウェットエッチング工程での
不良の発生を防ぐことができる。また、実施例２で示し
たようなＴ型ゲート構造も容易に作製できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の構成例を示す図であ
る。

【図２】ＨＥＭＴのしきい値電圧と電子供給層の厚さと
の関係を示す図である。

【図３】本発明に係る半導体装置の製造工程例を示す図
である。

【図４】本発明に係る半導体装置の製造工程例を示す図
である。

【図５】本発明に係る半導体装置の製造工程例を示す図
である。

【図６】本発明に係る半導体装置の他の製造工程例を示
す図である。

【図７】本発明に係る半導体装置の他の製造工程例を示
す図である。

【図８】本発明に係る半導体装置の他の製造工程例を示
す図である。

【図９】従来の半導体装置を示す図である。

【符号の説明】

１半導体基板２バッファ層３チャネル層４電子供給層５コンタクト層７，１１ソース電極８，１２ドレイン電極９，１３リセス溝１０，１４ゲート電極６素子分離領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/812

Claims

【特許請求の範囲】

【請求項１】半導体基板上には、チャネル層，電子供
給層，コンタクト層が順次に積層され、エンハンスメン
ト型トランジスタとデプレッション型トランジスタの２
種類のトランジスタが同一基板上に形成されている半導
体装置であって、エンハンスメント型トランジスタの電
子供給層の厚さがデプレッション型トランジスタの電子
供給層の厚さよりも薄くなっており、エンハンスメント
型トランジスタの電子供給層の厚さがデプレッション型
トランジスタの電子供給層の厚さの７５％乃至９０％の
厚さであることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前
記半導体基板上にチャネル層，電子供給層，コンタクト
層を順次に積層する第１の工程と、エンハンスメント型
トランジスタのゲート形成領域に開口を有するエッチン
グマスクを形成し、エッチングマスクを通してエンハン
スメント型トランジスタのゲート形成領域のコンタクト
層を電子供給層に対し選択的にエッチングする第２の工
程と、前記電子供給層表面に酸化層を形成する第３の工程と、デプレッション型トランジスタのゲート形成領域に開口
を有するエッチングマスクを通してデプレッション型ト
ランジスタのゲート形成領域のコンタクト層を電子供給
層に対して選択的にエッチングする第４の工程と、前記第３の工程で形成した酸化層をエッチングする第５
の工程とを有し、第４の工程と第５の工程とを同時に行なうことを特徴と
する半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記エッチングマスクとして電子線レジストを
用いることを特徴とする半導体装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記エッチングマスクとして絶縁膜を用いるこ
とを特徴とする半導体装置の製造方法。