JP2000243967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】ＳＯＩ基板上に簡略化されたプロセスで半導体
装置および基板コンタクトを形成することができる半導
体装置の製造方法を提供する。 【解決手段】第１の半導体層１、絶縁体層２および第２
の半導体層３からなる基板上にトランジスタを形成する
半導体装置の製造方法において、第２の半導体層３に素
子分離領域４を形成する工程と、素子分離領域４に第１
の半導体層１に達する開口を形成する工程と、第２の半
導体層３上にゲート電極７を形成する工程と、第２の半
導体層３および開口内に不純物を導入し、第２の半導体
層３にソース／ドレイン領域８を、開口底部の第１の半
導体層２（５）に高濃度不純物拡散領域１１をそれぞれ
形成する工程と、層間絶縁膜９を形成する工程と、層間
絶縁膜９にコンタクトホール１０を形成する工程とを有
する半導体装置の製造方法。
装置および基板コンタクトを形成することができる半導
体装置の製造方法を提供する。 【解決手段】第１の半導体層１、絶縁体層２および第２
の半導体層３からなる基板上にトランジスタを形成する
半導体装置の製造方法において、第２の半導体層３に素
子分離領域４を形成する工程と、素子分離領域４に第１
の半導体層１に達する開口を形成する工程と、第２の半
導体層３上にゲート電極７を形成する工程と、第２の半
導体層３および開口内に不純物を導入し、第２の半導体
層３にソース／ドレイン領域８を、開口底部の第１の半
導体層２（５）に高濃度不純物拡散領域１１をそれぞれ
形成する工程と、層間絶縁膜９を形成する工程と、層間
絶縁膜９にコンタクトホール１０を形成する工程とを有
する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＳＯＩ基板上に簡略化されたプロセス
で半導体装置および基板コンタクトを形成することがで
きる半導体装置の製造方法に関する。
法に関し、特に、ＳＯＩ基板上に簡略化されたプロセス
で半導体装置および基板コンタクトを形成することがで
きる半導体装置の製造方法に関する。
【０００２】
【従来の技術】最近の半導体装置においては、従来の半
導体装置が持つ接合容量を減少させて能力を向上させる
ことのできる、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）基板がますます重要になってきている。
ＳＯＩ基板上に形成された半導体装置は、半導体層に挟
まれた絶縁膜のないバルク状の基板に形成された半導体
装置に比較して、いくつかの利点を有する。ＳＯＩ基板
上に、例えばＭＯＳＦＥＴを形成する場合、ソース電位
の変動に伴うしきい値電圧の変動（基板電位効果）が抑
制される。また、トランジスタに形成された不純物拡散
層の下面が、ＳＯＩ基板の絶縁膜に接触することなどか
ら、不純物拡散層容量を小さくすることができる。
導体装置が持つ接合容量を減少させて能力を向上させる
ことのできる、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）基板がますます重要になってきている。
ＳＯＩ基板上に形成された半導体装置は、半導体層に挟
まれた絶縁膜のないバルク状の基板に形成された半導体
装置に比較して、いくつかの利点を有する。ＳＯＩ基板
上に、例えばＭＯＳＦＥＴを形成する場合、ソース電位
の変動に伴うしきい値電圧の変動（基板電位効果）が抑
制される。また、トランジスタに形成された不純物拡散
層の下面が、ＳＯＩ基板の絶縁膜に接触することなどか
ら、不純物拡散層容量を小さくすることができる。
【０００３】上記のように、ＳＯＩ基板上に半導体装置
を形成する場合には、絶縁膜下層のシリコン層に接続す
る基板端子が必要となる。例えばＭＯＳＦＥＴを形成す
る場合、ゲート、ソース、ドレインの３端子に加えて、
しきい値電圧等に影響する可能性のある基板端子を形成
する必要がある。
を形成する場合には、絶縁膜下層のシリコン層に接続す
る基板端子が必要となる。例えばＭＯＳＦＥＴを形成す
る場合、ゲート、ソース、ドレインの３端子に加えて、
しきい値電圧等に影響する可能性のある基板端子を形成
する必要がある。
【０００４】ＳＯＩ基板に基板端子を含む半導体装置を
形成する方法について、図３および図４を参照して以下
に説明する。まず、図３（Ａ）に示すように、バルク状
のシリコン基板１上に絶縁膜２を介して、半導体層（シ
リコン層）３が積層されたＳＯＩ基板を作製する。ＳＯ
Ｉ基板の形成方法としては、絶縁層上に気相、液相ある
いは固相で単結晶シリコンを成長させる方法や、基板を
貼り合わせる方法、あるいは、単結晶シリコン基板中に
酸素をイオン注入して内部に絶縁層を形成するＳＩＭＯ
Ｘ（ｓｉｌｉｃｏｎｉｍｐｌａｎｔｅｄ ｏｘｉｄａｔ
ｉｏｎ）法や、陽極酸化によってシリコンを部分的に多
孔質化して酸化する方法等がある。
形成する方法について、図３および図４を参照して以下
に説明する。まず、図３（Ａ）に示すように、バルク状
のシリコン基板１上に絶縁膜２を介して、半導体層（シ
リコン層）３が積層されたＳＯＩ基板を作製する。ＳＯ
Ｉ基板の形成方法としては、絶縁層上に気相、液相ある
いは固相で単結晶シリコンを成長させる方法や、基板を
貼り合わせる方法、あるいは、単結晶シリコン基板中に
酸素をイオン注入して内部に絶縁層を形成するＳＩＭＯ
Ｘ（ｓｉｌｉｃｏｎｉｍｐｌａｎｔｅｄ ｏｘｉｄａｔ
ｉｏｎ）法や、陽極酸化によってシリコンを部分的に多
孔質化して酸化する方法等がある。
【０００５】次に、図３（Ｂ）に示すように、シリコン
層３の一部を選択的に酸化シリコンとして、素子分離領
域４を形成する。素子分離領域４を形成するには、例え
ば、シリコン層３の上層にシリコン窒化膜（不図示）を
形成し、シリコン窒化膜をマスクとしてシリコン層３を
熱酸化するＬＯＣＯＳ法により行う。あるいは、シリコ
ン層３をエッチングして溝（トレンチ）を形成し、トレ
ンチ内を埋め込むように酸化膜を形成するＳＴＩ（ｓｈ
ａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法に
より素子分離領域４を形成することもできる。さらに、
シリコン基板１にｐ型あるいはｎ型の不純物を導入し、
ウェル５を形成する。
層３の一部を選択的に酸化シリコンとして、素子分離領
域４を形成する。素子分離領域４を形成するには、例え
ば、シリコン層３の上層にシリコン窒化膜（不図示）を
形成し、シリコン窒化膜をマスクとしてシリコン層３を
熱酸化するＬＯＣＯＳ法により行う。あるいは、シリコ
ン層３をエッチングして溝（トレンチ）を形成し、トレ
ンチ内を埋め込むように酸化膜を形成するＳＴＩ（ｓｈ
ａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法に
より素子分離領域４を形成することもできる。さらに、
シリコン基板１にｐ型あるいはｎ型の不純物を導入し、
ウェル５を形成する。
【０００６】次に、図３（Ｃ）に示すように、シリコン
層３の表面に、例えばシリコン酸化膜からなるゲート絶
縁膜６を形成し、その上層に導電体からなるゲート電極
７を形成する。ゲート電極７を形成後、ゲート電極７を
マスクとしてイオン注入を行うことにより、自己整合的
にソース／ドレイン領域８が形成される。
層３の表面に、例えばシリコン酸化膜からなるゲート絶
縁膜６を形成し、その上層に導電体からなるゲート電極
７を形成する。ゲート電極７を形成後、ゲート電極７を
マスクとしてイオン注入を行うことにより、自己整合的
にソース／ドレイン領域８が形成される。
【０００７】次に、図４（Ａ）に示すように、全面に例
えばシリコン酸化膜からなる層間絶縁膜９を形成する。
続いて、ソース／ドレイン領域８や、シリコン基板１に
形成されたウェル５に接続する電極を形成するため、層
間絶縁膜９にコンタクトホール１０を形成する。その
後、図４（Ｂ）に示すように、コンタクトに高濃度の不
純物をイオン注入し、ウェル５の表面に高濃度不純物拡
散層１１を形成する。これにより、オーミック接合が得
られ、コンタクトが低抵抗化される。
えばシリコン酸化膜からなる層間絶縁膜９を形成する。
続いて、ソース／ドレイン領域８や、シリコン基板１に
形成されたウェル５に接続する電極を形成するため、層
間絶縁膜９にコンタクトホール１０を形成する。その
後、図４（Ｂ）に示すように、コンタクトに高濃度の不
純物をイオン注入し、ウェル５の表面に高濃度不純物拡
散層１１を形成する。これにより、オーミック接合が得
られ、コンタクトが低抵抗化される。
【０００８】
【発明が解決しようとする課題】上記の従来の製造方法
に示すように、ＳＯＩ基板の基板端子については、ＭＯ
ＳＦＥＴ等のトランジスタを被覆する層間絶縁膜を形成
後、ゲート、ソース、ドレイン等と共に一括して、ある
いはゲート、ソース、ドレイン等とは別々にコンタクト
が形成されていた。基板は通常、ｎ型あるいはｐ型の不
純物が低濃度でドーピングされており、コンタクトにイ
オン注入を行って、コンタクト下に高濃度の不純物拡散
層を形成することによりオーミック接合が得られる。
に示すように、ＳＯＩ基板の基板端子については、ＭＯ
ＳＦＥＴ等のトランジスタを被覆する層間絶縁膜を形成
後、ゲート、ソース、ドレイン等と共に一括して、ある
いはゲート、ソース、ドレイン等とは別々にコンタクト
が形成されていた。基板は通常、ｎ型あるいはｐ型の不
純物が低濃度でドーピングされており、コンタクトにイ
オン注入を行って、コンタクト下に高濃度の不純物拡散
層を形成することによりオーミック接合が得られる。
【０００９】基板上にｎチャネルトランジスタとｐチャ
ネルトランジスタの両方を形成する場合、ｎ型とｐ型の
コンタクトに対してそれぞれ不純物を導入する必要があ
る。したがって、コンタクトにイオン注入するためのリ
ソグラフィー工程は２回行われていた。
ネルトランジスタの両方を形成する場合、ｎ型とｐ型の
コンタクトに対してそれぞれ不純物を導入する必要があ
る。したがって、コンタクトにイオン注入するためのリ
ソグラフィー工程は２回行われていた。
【００１０】ＳＯＩ基板上に形成された半導体装置は優
れた特性を示すが、絶縁膜の挟まれていないバルク状の
基板に比較して、ＳＯＩ基板の製造コストが著しく高い
ことが欠点となっている。したがって、ＳＯＩ基板上に
半導体装置を形成する場合、プロセスを簡略化して半導
体装置の製造コストを低減させる必要がある。
れた特性を示すが、絶縁膜の挟まれていないバルク状の
基板に比較して、ＳＯＩ基板の製造コストが著しく高い
ことが欠点となっている。したがって、ＳＯＩ基板上に
半導体装置を形成する場合、プロセスを簡略化して半導
体装置の製造コストを低減させる必要がある。
【００１１】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＳＯＩ基板上に簡略化
されたプロセスで半導体装置を形成することができる半
導体装置の製造方法を提供することを目的とする。
のであり、したがって本発明は、ＳＯＩ基板上に簡略化
されたプロセスで半導体装置を形成することができる半
導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、第１の半導体層
と、前記第１の半導体層上に形成された絶縁体層と、前
記絶縁体層上に形成された第２の半導体層からなる基板
上に、トランジスタを形成する半導体装置の製造方法に
おいて、前記第２の半導体層の少なくとも一部に、下面
が前記絶縁体層と接続する素子分離領域を形成する工程
と、前記素子分離領域に、前記第１の半導体層に達する
開口を形成する工程と、前記第２の半導体層上に、ゲー
ト絶縁膜およびその上層の導電体層からなるゲート電極
を形成する工程と、前記第２の半導体層および前記開口
内に不純物を導入して、前記第２の半導体層にソース／
ドレイン領域を形成し、前記開口底部の前記第１の半導
体層に高濃度不純物拡散領域を形成する工程と、少なく
とも前記素子分離領域および前記トランジスタ形成領域
上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、
前記ソース／ドレイン領域、前記ゲート電極および前記
高濃度不純物拡散領域に接続するコンタクトホールを形
成する工程とを有することを特徴とする。
め、本発明の半導体装置の製造方法は、第１の半導体層
と、前記第１の半導体層上に形成された絶縁体層と、前
記絶縁体層上に形成された第２の半導体層からなる基板
上に、トランジスタを形成する半導体装置の製造方法に
おいて、前記第２の半導体層の少なくとも一部に、下面
が前記絶縁体層と接続する素子分離領域を形成する工程
と、前記素子分離領域に、前記第１の半導体層に達する
開口を形成する工程と、前記第２の半導体層上に、ゲー
ト絶縁膜およびその上層の導電体層からなるゲート電極
を形成する工程と、前記第２の半導体層および前記開口
内に不純物を導入して、前記第２の半導体層にソース／
ドレイン領域を形成し、前記開口底部の前記第１の半導
体層に高濃度不純物拡散領域を形成する工程と、少なく
とも前記素子分離領域および前記トランジスタ形成領域
上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、
前記ソース／ドレイン領域、前記ゲート電極および前記
高濃度不純物拡散領域に接続するコンタクトホールを形
成する工程とを有することを特徴とする。
【００１３】本発明の半導体装置の製造方法は、好適に
は、前記第１の半導体層および前記第２の半導体層はシ
リコンからなり、前記基板はＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎｉｎｓｕｌａｔｏｒ）基板であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
素子分離領域を形成する工程は、前記第２の半導体層上
に所定のパターンのシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をマスクとして、前記第２の半導体
層を熱酸化する工程と、前記シリコン窒化膜を除去する
工程とを有することを特徴とする。あるいは、本発明の
半導体装置の製造方法は、好適には、前記素子分離領域
を形成する工程は、前記第２の半導体層の少なくとも一
部を除去して前記絶縁体層を露出させ、素子分離用溝
（トレンチ）を形成する工程と、シリコン酸化膜を形成
して前記素子分離用溝を埋め込む工程とを有することを
特徴とする。また、本発明の半導体装置の製造方法は、
好適には、前記素子分離領域を形成する工程は、前記第
２の半導体層の少なくとも一部を除去して前記絶縁体層
を露出させる工程であることを特徴とする。
は、前記第１の半導体層および前記第２の半導体層はシ
リコンからなり、前記基板はＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎｉｎｓｕｌａｔｏｒ）基板であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
素子分離領域を形成する工程は、前記第２の半導体層上
に所定のパターンのシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をマスクとして、前記第２の半導体
層を熱酸化する工程と、前記シリコン窒化膜を除去する
工程とを有することを特徴とする。あるいは、本発明の
半導体装置の製造方法は、好適には、前記素子分離領域
を形成する工程は、前記第２の半導体層の少なくとも一
部を除去して前記絶縁体層を露出させ、素子分離用溝
（トレンチ）を形成する工程と、シリコン酸化膜を形成
して前記素子分離用溝を埋め込む工程とを有することを
特徴とする。また、本発明の半導体装置の製造方法は、
好適には、前記素子分離領域を形成する工程は、前記第
２の半導体層の少なくとも一部を除去して前記絶縁体層
を露出させる工程であることを特徴とする。
【００１４】本発明の半導体装置の製造方法は、好適に
は、前記素子分離領域に前記開口を形成する工程は、前
記素子分離領域および前記絶縁体層をエッチング除去す
る工程であることを特徴とする。本発明の半導体装置の
製造方法は、好適には、前記ソース／ドレイン領域を形
成する工程は、前記第２の半導体層に相対的に低濃度の
不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）領域を形成する工程と、前記ゲート電極
の側面に、絶縁膜からなるサイドウォールを形成する工
程と、前記第２の半導体層に、前記サイドウォールをマ
スクとして相対的に高濃度の不純物を導入し、ソース／
ドレイン領域を形成する工程とを有することを特徴とす
る。
は、前記素子分離領域に前記開口を形成する工程は、前
記素子分離領域および前記絶縁体層をエッチング除去す
る工程であることを特徴とする。本発明の半導体装置の
製造方法は、好適には、前記ソース／ドレイン領域を形
成する工程は、前記第２の半導体層に相対的に低濃度の
不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）領域を形成する工程と、前記ゲート電極
の側面に、絶縁膜からなるサイドウォールを形成する工
程と、前記第２の半導体層に、前記サイドウォールをマ
スクとして相対的に高濃度の不純物を導入し、ソース／
ドレイン領域を形成する工程とを有することを特徴とす
る。
【００１５】本発明の半導体装置の製造方法は、好適に
は、前記第２の半導体層にソース／ドレイン領域を形成
し、前記開口底部の前記第１の半導体層に高濃度不純物
拡散領域を形成する工程の後、全面に高融点金属層を形
成する工程と、熱処理を行い、前記高融点金属層をシリ
サイド化させる工程と、前記高融点金属層のシリサイド
化しない部分を除去する工程とを有することを特徴とす
る。
は、前記第２の半導体層にソース／ドレイン領域を形成
し、前記開口底部の前記第１の半導体層に高濃度不純物
拡散領域を形成する工程の後、全面に高融点金属層を形
成する工程と、熱処理を行い、前記高融点金属層をシリ
サイド化させる工程と、前記高融点金属層のシリサイド
化しない部分を除去する工程とを有することを特徴とす
る。
【００１６】これにより、基板コンタクトを形成するた
めに、従来２回行われていたリソグラフィー工程を１回
に削減することができる。従来の半導体装置の製造方法
の場合、層間絶縁膜にコンタクトホールを開口後、コン
タクトホール底部にイオン注入を行うため、ｐ型不純物
拡散領域とｎ型不純物拡散領域で２回のリソグラフィー
工程が必要であった。それに対し、本発明の半導体装置
の製造方法によれば、基板コンタクトへのイオン注入
を、ソース／ドレイン領域を形成するための高ドーズイ
オン注入と同時に行う。したがって、リソグラフィー工
程を削減してプロセスを簡略化し、半導体装置の製造コ
ストを低減させることができる。
めに、従来２回行われていたリソグラフィー工程を１回
に削減することができる。従来の半導体装置の製造方法
の場合、層間絶縁膜にコンタクトホールを開口後、コン
タクトホール底部にイオン注入を行うため、ｐ型不純物
拡散領域とｎ型不純物拡散領域で２回のリソグラフィー
工程が必要であった。それに対し、本発明の半導体装置
の製造方法によれば、基板コンタクトへのイオン注入
を、ソース／ドレイン領域を形成するための高ドーズイ
オン注入と同時に行う。したがって、リソグラフィー工
程を削減してプロセスを簡略化し、半導体装置の製造コ
ストを低減させることができる。
【００１７】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。図１（Ａ）は本実施形態の半導体装置の製造方法に
より製造される半導体装置の断面図である。シリコン基
板１、絶縁膜２および半導体層３からなるＳＯＩ基板上
に、ゲート絶縁膜６、ゲート電極７およびソ−ス／ドレ
イン領域８を含むＭＯＳトランジスタが形成されてい
る。ＭＯＳトランジスタは絶縁膜２上に形成され、絶縁
膜２下部のシリコン基板１にはｐ型あるいはｎ型のウェ
ル５が形成されている。
造方法の実施の形態について、図面を参照して説明す
る。図１（Ａ）は本実施形態の半導体装置の製造方法に
より製造される半導体装置の断面図である。シリコン基
板１、絶縁膜２および半導体層３からなるＳＯＩ基板上
に、ゲート絶縁膜６、ゲート電極７およびソ−ス／ドレ
イン領域８を含むＭＯＳトランジスタが形成されてい
る。ＭＯＳトランジスタは絶縁膜２上に形成され、絶縁
膜２下部のシリコン基板１にはｐ型あるいはｎ型のウェ
ル５が形成されている。
【００１８】ＭＯＳトランジスタを被覆する層間絶縁膜
９に、コンタクトホール１０が形成され、コンタクトホ
ール１０はソース／ドレイン領域８に接続する。また、
シリコン基板１表面に形成されたウェル５に接続するコ
ンタクトホール１０により、基板コンタクトが確保され
る。
９に、コンタクトホール１０が形成され、コンタクトホ
ール１０はソース／ドレイン領域８に接続する。また、
シリコン基板１表面に形成されたウェル５に接続するコ
ンタクトホール１０により、基板コンタクトが確保され
る。
【００１９】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図１（Ｂ）に示すよう
に、バルク状のシリコン基板１上に絶縁膜２を介して、
半導体層（シリコン層）３が積層されたＳＯＩ基板を作
製する。絶縁膜２およびシリコン層３の膜厚は、それぞ
れ例えば１５０ｎｍ程度とする。ＳＯＩ基板は、絶縁層
上に気相あるいは液相で単結晶シリコンを成長させる方
法や、基板を貼り合わせる方法、あるいは、単結晶シリ
コン基板中に酸素をイオン注入して内部に絶縁層を形成
するＳＩＭＯＸ法などにより形成する。
造方法について説明する。まず、図１（Ｂ）に示すよう
に、バルク状のシリコン基板１上に絶縁膜２を介して、
半導体層（シリコン層）３が積層されたＳＯＩ基板を作
製する。絶縁膜２およびシリコン層３の膜厚は、それぞ
れ例えば１５０ｎｍ程度とする。ＳＯＩ基板は、絶縁層
上に気相あるいは液相で単結晶シリコンを成長させる方
法や、基板を貼り合わせる方法、あるいは、単結晶シリ
コン基板中に酸素をイオン注入して内部に絶縁層を形成
するＳＩＭＯＸ法などにより形成する。
【００２０】次に、図１（Ｃ）に示すように、シリコン
層３の一部を選択的に酸化シリコンとして素子分離領域
４を形成する。素子分離領域４を形成するには、例え
ば、シリコン層３の上層にシリコン窒化膜（不図示）を
形成し、シリコン窒化膜をマスクとしてシリコン層３を
熱酸化するＬＯＣＯＳ法により行う。また、シリコン層
３をエッチングして溝（トレンチ）を形成し、トレンチ
内を埋め込むように酸化膜を形成するＳＴＩ法により素
子分離領域４を形成することもできる。あるいは、素子
分離領域４のシリコン層３を選択的にエッチング除去し
た、メサ型の素子分離領域であってもよい。
層３の一部を選択的に酸化シリコンとして素子分離領域
４を形成する。素子分離領域４を形成するには、例え
ば、シリコン層３の上層にシリコン窒化膜（不図示）を
形成し、シリコン窒化膜をマスクとしてシリコン層３を
熱酸化するＬＯＣＯＳ法により行う。また、シリコン層
３をエッチングして溝（トレンチ）を形成し、トレンチ
内を埋め込むように酸化膜を形成するＳＴＩ法により素
子分離領域４を形成することもできる。あるいは、素子
分離領域４のシリコン層３を選択的にエッチング除去し
た、メサ型の素子分離領域であってもよい。
【００２１】さらに、レジスト（不図示）をマスクとし
てｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）形成領域
にｐ型不純物をイオン注入等により導入し、ｐウェルを
形成する。同様に、ｐチャネルＭＯＳトランジスタ（Ｐ
ＭＯＳ）形成領域にｎ型不純物をイオン注入等により導
入し、ｎウェルを形成する。これらのウェルを図１
（Ｃ）においてウェル５として示す。
てｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）形成領域
にｐ型不純物をイオン注入等により導入し、ｐウェルを
形成する。同様に、ｐチャネルＭＯＳトランジスタ（Ｐ
ＭＯＳ）形成領域にｎ型不純物をイオン注入等により導
入し、ｎウェルを形成する。これらのウェルを図１
（Ｃ）においてウェル５として示す。
【００２２】次に、図２（Ａ）に示すように、リソグラ
フィー工程によりレジスト（不図示）を形成し、レジス
トをマスクとして基板コンタクト形成領域近辺の素子分
離領域４および絶縁膜２にエッチング、例えばＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ）を行う。
フィー工程によりレジスト（不図示）を形成し、レジス
トをマスクとして基板コンタクト形成領域近辺の素子分
離領域４および絶縁膜２にエッチング、例えばＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ）を行う。
【００２３】その後、図２（Ｂ）に示すように、アクテ
ィブ領域の表面にゲート絶縁膜６としてシリコン酸化膜
を形成し、その上層に、例えば不純物を含有しない多結
晶シリコン層を積層させてから、多結晶シリコン層とゲ
ート絶縁膜をパターニングして、ゲート電極７を形成す
る。
ィブ領域の表面にゲート絶縁膜６としてシリコン酸化膜
を形成し、その上層に、例えば不純物を含有しない多結
晶シリコン層を積層させてから、多結晶シリコン層とゲ
ート絶縁膜をパターニングして、ゲート電極７を形成す
る。
【００２４】ゲート電極７をマスクとして、ＮＭＯＳ形
成領域のシリコン層３にｎ型不純物、例えばＡｓをイオ
ン注入し、自己整合的にソース／ドレイン領域８を形成
する。このイオン注入は高濃度の不純物が導入される条
件で行い、例えば、Ａｓの導入量は３×１０15ａｔｏｍ
ｓ／ｃｍ2 とする。このイオン注入により、ＮＭＯＳの
ゲート電極７およびｎウェルに接続する基板コンタクト
にも同時にｎ型不純物が導入される。これにより、ｎウ
ェルのコンタクト下部に高濃度不純物拡散層１１が形成
され、基板コンタクトのオーミック接合が得られる。
成領域のシリコン層３にｎ型不純物、例えばＡｓをイオ
ン注入し、自己整合的にソース／ドレイン領域８を形成
する。このイオン注入は高濃度の不純物が導入される条
件で行い、例えば、Ａｓの導入量は３×１０15ａｔｏｍ
ｓ／ｃｍ2 とする。このイオン注入により、ＮＭＯＳの
ゲート電極７およびｎウェルに接続する基板コンタクト
にも同時にｎ型不純物が導入される。これにより、ｎウ
ェルのコンタクト下部に高濃度不純物拡散層１１が形成
され、基板コンタクトのオーミック接合が得られる。
【００２５】同様に、ＰＭＯＳ形成領域のシリコン層３
にゲート電極７をマスクとしてｐ型不純物、例えばＢＦ
2 を高濃度（３×１０15ａｔｏｍｓ／ｃｍ2 ）でイオン
注入し、自己整合的にソース／ドレイン領域８を形成す
る。このイオン注入により、ＰＭＯＳのゲート電極７お
よびｐウェルに接続する基板コンタクトにも同時にｐ型
不純物が導入される。これにより、ｐウェルのコンタク
ト下部に高濃度不純物拡散層１１が形成され、基板コン
タクトのオーミック接合が得られる。
にゲート電極７をマスクとしてｐ型不純物、例えばＢＦ
2 を高濃度（３×１０15ａｔｏｍｓ／ｃｍ2 ）でイオン
注入し、自己整合的にソース／ドレイン領域８を形成す
る。このイオン注入により、ＰＭＯＳのゲート電極７お
よびｐウェルに接続する基板コンタクトにも同時にｐ型
不純物が導入される。これにより、ｐウェルのコンタク
ト下部に高濃度不純物拡散層１１が形成され、基板コン
タクトのオーミック接合が得られる。
【００２６】また、上記のようにゲート電極７をマスク
としたイオン注入を行ってソース／ドレイン領域８を形
成するかわりに、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造のソース／ドレイン領域を形成する
ことにより、トランジスタの短チャネル効果を抑制する
ことができる。
としたイオン注入を行ってソース／ドレイン領域８を形
成するかわりに、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造のソース／ドレイン領域を形成する
ことにより、トランジスタの短チャネル効果を抑制する
ことができる。
【００２７】ソース／ドレイン領域８をＬＤＤ構造とす
る場合には、まず、ＮＭＯＳ形成領域、ＰＭＯＳ形成領
域のそれぞれにおいて、ゲート電極７をマスクとして低
濃度の不純物をイオン注入し、ＬＤＤ領域を形成する。
続いて、全面に絶縁膜、例えばシリコン酸化膜あるいは
シリコン窒化膜を堆積させてから、エッチバックを行う
と、ゲート電極７の側面にサイドウォールが形成され
る。このサイドウォールをマスクとしてシリコン層３
（アクティブ領域）に、ＬＤＤ領域よりも相対的に高濃
度の不純物をイオン注入すると、ソース／ドレイン領域
８が形成される。
る場合には、まず、ＮＭＯＳ形成領域、ＰＭＯＳ形成領
域のそれぞれにおいて、ゲート電極７をマスクとして低
濃度の不純物をイオン注入し、ＬＤＤ領域を形成する。
続いて、全面に絶縁膜、例えばシリコン酸化膜あるいは
シリコン窒化膜を堆積させてから、エッチバックを行う
と、ゲート電極７の側面にサイドウォールが形成され
る。このサイドウォールをマスクとしてシリコン層３
（アクティブ領域）に、ＬＤＤ領域よりも相対的に高濃
度の不純物をイオン注入すると、ソース／ドレイン領域
８が形成される。
【００２８】上記のようにＬＤＤ構造のソース／ドレイ
ン領域を形成する場合には、基板１のウェル５に接続す
るコンタクトに、ＬＤＤ形成時およびソース／ドレイン
領域形成時において、再度イオン注入が行われることに
なるが、これらのイオン注入で導入される不純物の導電
型が同じであるため、特に問題とならない。ウェル５に
接続する基板コンタクト（高濃度不純物拡散層１１）の
最終的な不純物濃度は、ソース／ドレイン領域形成時の
イオン注入の不純物導入量に、ほぼ依存する。
ン領域を形成する場合には、基板１のウェル５に接続す
るコンタクトに、ＬＤＤ形成時およびソース／ドレイン
領域形成時において、再度イオン注入が行われることに
なるが、これらのイオン注入で導入される不純物の導電
型が同じであるため、特に問題とならない。ウェル５に
接続する基板コンタクト（高濃度不純物拡散層１１）の
最終的な不純物濃度は、ソース／ドレイン領域形成時の
イオン注入の不純物導入量に、ほぼ依存する。
【００２９】ソース／ドレイン領域８および高濃度不純
物拡散層１１を形成した後、図１（Ａ）に示すように、
全面に例えば酸化シリコンからなる層間絶縁膜９を堆積
させる。層間絶縁膜９に、例えばＲＩＥを行ってコンタ
クトホール１０を形成する。以上の工程により、図１
（Ａ）に断面図を示す半導体装置が得られる。さらに、
従来公知の技術に従い、コンタクトホール１０を埋め込
む導電性プラグを形成し、層間絶縁膜９の上層にコンタ
クトホール１０に接続する金属配線（上層配線）を形成
する。
物拡散層１１を形成した後、図１（Ａ）に示すように、
全面に例えば酸化シリコンからなる層間絶縁膜９を堆積
させる。層間絶縁膜９に、例えばＲＩＥを行ってコンタ
クトホール１０を形成する。以上の工程により、図１
（Ａ）に断面図を示す半導体装置が得られる。さらに、
従来公知の技術に従い、コンタクトホール１０を埋め込
む導電性プラグを形成し、層間絶縁膜９の上層にコンタ
クトホール１０に接続する金属配線（上層配線）を形成
する。
【００３０】上記の本発明の実施形態の半導体装置の製
造方法によれば、基板コンタクトを形成するために、従
来２回行われていたリソグラフィー工程を１回に削減す
ることができる。従来の半導体装置の製造方法の場合、
層間絶縁膜にコンタクトホールを開口後、コンタクトホ
ール底部にイオン注入を行うため、ｐ型不純物拡散領域
とｎ型不純物拡散領域で２回のリソグラフィー工程が必
要である。それに対し、本発明の半導体装置の製造方法
によれば、基板コンタクトへのイオン注入を、ソース／
ドレイン領域を形成するための高ドーズイオン注入と同
時に行う。したがって、リソグラフィー工程を削減して
プロセスを簡略化し、半導体装置の製造コストを低減さ
せることができる。
造方法によれば、基板コンタクトを形成するために、従
来２回行われていたリソグラフィー工程を１回に削減す
ることができる。従来の半導体装置の製造方法の場合、
層間絶縁膜にコンタクトホールを開口後、コンタクトホ
ール底部にイオン注入を行うため、ｐ型不純物拡散領域
とｎ型不純物拡散領域で２回のリソグラフィー工程が必
要である。それに対し、本発明の半導体装置の製造方法
によれば、基板コンタクトへのイオン注入を、ソース／
ドレイン領域を形成するための高ドーズイオン注入と同
時に行う。したがって、リソグラフィー工程を削減して
プロセスを簡略化し、半導体装置の製造コストを低減さ
せることができる。
【００３１】本発明の半導体装置の製造方法の実施形態
は、上記の説明に限定されない。例えば、高濃度の不純
物をイオン注入し、ソース／ドレイン領域８および基板
コンタクトの高濃度不純物拡散層１１を形成した後、従
来公知のＳＡＬＩＣＩＤＥ（ｓｅｌｆ−ａｌｉｇｎｅｄ
ｓｉｌｉｃｉｄｅ）化を行って、ソース／ドレイン領
域、ゲート電極および基板コンタクトを低抵抗化するこ
ともできる。
は、上記の説明に限定されない。例えば、高濃度の不純
物をイオン注入し、ソース／ドレイン領域８および基板
コンタクトの高濃度不純物拡散層１１を形成した後、従
来公知のＳＡＬＩＣＩＤＥ（ｓｅｌｆ−ａｌｉｇｎｅｄ
ｓｉｌｉｃｉｄｅ）化を行って、ソース／ドレイン領
域、ゲート電極および基板コンタクトを低抵抗化するこ
ともできる。
【００３２】ＳＡＬＩＣＩＤＥ化を行う場合には、高濃
度の不純物をイオン注入した後、全面にコバルト、チタ
ンあるいはニッケル等からなる高融点金属層を、例えば
スパッタリングにより形成する。ランプアニール等の熱
処理を行って、高融点金属層を下層のシリコン層と反応
させ、例えばＣｏＳｉ2 あるいはＴｉＳｉ2 等のシリサ
イドを形成する。その後、未反応の高融点金属層を、例
えば硫酸／過酸化水素水を用いたウェットエッチングに
より除去すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
度の不純物をイオン注入した後、全面にコバルト、チタ
ンあるいはニッケル等からなる高融点金属層を、例えば
スパッタリングにより形成する。ランプアニール等の熱
処理を行って、高融点金属層を下層のシリコン層と反応
させ、例えばＣｏＳｉ2 あるいはＴｉＳｉ2 等のシリサ
イドを形成する。その後、未反応の高融点金属層を、例
えば硫酸／過酸化水素水を用いたウェットエッチングに
より除去すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
【００３３】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ＳＯＩ基板に簡略化されたプロセスで基板コンタク
トと半導体装置を形成することが可能となり、半導体装
置の製造コストを低減させることができる。
ば、ＳＯＩ基板に簡略化されたプロセスで基板コンタク
トと半導体装置を形成することが可能となり、半導体装
置の製造コストを低減させることができる。
【図１】（Ａ）は本発明の半導体装置の製造方法により
製造される半導体装置の断面図であり、（Ｂ）および
（Ｃ）は本発明の半導体装置の製造方法の製造工程を示
す断面図である。
製造される半導体装置の断面図であり、（Ｂ）および
（Ｃ）は本発明の半導体装置の製造方法の製造工程を示
す断面図である。
【図２】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４】（Ａ）および（Ｂ）は従来の半導体装置の製造
方法の製造工程を示す断面図である。
方法の製造工程を示す断面図である。
１…シリコン基板、２…絶縁膜、３…シリコン層、４…
素子分離領域、５…ウェル、６…ゲート絶縁膜、７…ゲ
ート電極、８…ソース／ドレイン領域、９…層間絶縁
膜、１０…コンタクトホール、１１…高濃度不純物拡散
層。
素子分離領域、５…ウェル、６…ゲート絶縁膜、７…ゲ
ート電極、８…ソース／ドレイン領域、９…層間絶縁
膜、１０…コンタクトホール、１１…高濃度不純物拡散
層。
フロントページの続き Ｆターム(参考） 5F032 AA07 AA13 AA35 AA44 BA01 BB01 CA03 CA20 DA43 DA53 DA57 DA71 DA74 DA80 5F110 BB04 CC02 DD05 DD13 DD22 DD24 EE05 EE48 FF02 GG02 GG24 HJ01 HJ04 HJ13 HL05 HL23 HL27 HM15 NN02 NN23 NN62 NN66 QQ11 QQ17
Claims (8)
- 【請求項１】第１の半導体層と、前記第１の半導体層上
に形成された絶縁体層と、前記絶縁体層上に形成された
第２の半導体層からなる基板上に、トランジスタを形成
する半導体装置の製造方法において、 前記第２の半導体層の少なくとも一部に、下面が前記絶
縁体層と接続する素子分離領域を形成する工程と、 前記素子分離領域に、前記第１の半導体層に達する開口
を形成する工程と、 前記第２の半導体層上に、ゲート絶縁膜およびその上層
の導電体層からなるゲート電極を形成する工程と、 前記第２の半導体層および前記開口内に不純物を導入し
て、前記第２の半導体層にソース／ドレイン領域を形成
し、前記開口底部の前記第１の半導体層に高濃度不純物
拡散領域を形成する工程と、 少なくとも前記素子分離領域および前記トランジスタ形
成領域上に、層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記ソース／ドレイン領域、前記ゲ
ート電極および前記高濃度不純物拡散領域に接続するコ
ンタクトホールを形成する工程とを有する半導体装置の
製造方法。 - 【請求項２】前記第１の半導体層および前記第２の半導
体層はシリコンからなり、前記基板はＳＯＩ（ｓｉｌｉ
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である請求項
１記載の半導体装置の製造方法。 - 【請求項３】前記素子分離領域を形成する工程は、前記
第２の半導体層上に所定のパターンのシリコン窒化膜を
形成する工程と、 前記シリコン窒化膜をマスクとして、前記第２の半導体
層を熱酸化する工程と、 前記シリコン窒化膜を除去する工程とを有する請求項２
記載の半導体装置の製造方法。 - 【請求項４】前記素子分離領域を形成する工程は、前記
第２の半導体層の少なくとも一部を除去して前記絶縁体
層を露出させ、素子分離用溝（トレンチ）を形成する工
程と、 シリコン酸化膜を形成して前記素子分離用溝を埋め込む
工程とを有する請求項２記載の半導体装置の製造方法。 - 【請求項５】前記素子分離領域を形成する工程は、前記
第２の半導体層の少なくとも一部を除去して前記絶縁体
層を露出させる工程である請求項２記載の半導体装置の
製造方法。 - 【請求項６】前記素子分離領域に前記開口を形成する工
程は、前記素子分離領域および前記絶縁体層をエッチン
グ除去する工程である請求項１記載の半導体装置の製造
方法。 - 【請求項７】前記ソース／ドレイン領域を形成する工程
は、前記第２の半導体層に相対的に低濃度の不純物を導
入し、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）領域を形成する工程と、 前記ゲート電極の側面に、絶縁膜からなるサイドウォー
ルを形成する工程と、 前記第２の半導体層に、前記サイドウォールをマスクと
して相対的に高濃度の不純物を導入し、ソース／ドレイ
ン領域を形成する工程とを有する請求項１記載の半導体
装置の製造方法。 - 【請求項８】前記第２の半導体層にソース／ドレイン領
域を形成し、前記開口底部の前記第１の半導体層に高濃
度不純物拡散領域を形成する工程の後、全面に高融点金
属層を形成する工程と、 熱処理を行い、前記高融点金属層をシリサイド化させる
工程と、 前記高融点金属層のシリサイド化しない部分を除去する
工程とを有する請求項２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042769A JP2000243967A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置の製造方法 |
| US09/506,797 US6372562B1 (en) | 1999-02-22 | 2000-02-18 | Method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042769A JP2000243967A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243967A true JP2000243967A (ja) | 2000-09-08 |
Family
ID=12645189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042769A Pending JP2000243967A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6372562B1 (ja) |
| JP (1) | JP2000243967A (ja) |
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| CN113284845A (zh) * | 2020-02-18 | 2021-08-20 | 瑞萨电子株式会社 | 制造半导体器件的方法 |
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