JP2000244309A

JP2000244309A - クロック生成回路および半導体装置

Info

Publication number: JP2000244309A
Application number: JP11040499A
Authority: JP
Inventors: Koichi Iwami; 幸一石見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-02-18
Filing date: 1999-02-18
Publication date: 2000-09-08
Also published as: US6225840B1

Abstract

(57)【要約】【課題】安定した出力クロックが得られるまでの過渡
的な時間を短縮する。【解決手段】リセット信号PLL-RSTが入力されると、
演算器１２は、パルスカウンタ９で入力クロックINの周
期を計測し、その値にもとづいて、遅延クロックDL-OUT
と入力クロックINが同期するための計数値を算出し、カ
ウンタ１３へ設定する。カウンタ１３は、その後は、位
相比較器１８の出力信号にもとづいて、計数値を段階的
に変化させる。カウンタ１３の計数値が演算器１２によ
って設定された後に、演算器３０は、出力クロックPLL-
OUTと入力クロックINが同期するための計数値を算出
し、カウンタ３１へ設定する。カウンタ３１は、その後
は、位相比較器１８が比較する二つの位相が一致してい
るときに限り、位相比較器３５の出力信号にもとづい
て、計数値を段階的に変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロプロセ
ッサへの組み込みに好適な、入力クロックの周波数を逓
倍して出力するクロック生成回路、および、このクロッ
ク生成回路を備える半導体装置に関し、特に、出力クロ
ックが安定するまでの期間を短縮するための改良に関す
る。

【０００２】

【従来の技術】PLL（Phase Locked Loop）回路を有する
クロック生成回路は、入力クロックに同期した同周期ク
ロックまたは逓倍クロックを出力する回路である。近年
のマイクロプロセッサは、数十から数百MHzもの高速の
クロックに同期して動作するため、逓倍クロックを出力
するクロック生成回路を、必須の要素として内蔵してい
る。

【０００３】従来のPLL回路は、電圧制御発振器(VCO)を
備え、その制御電圧を保持するキャパシタの電圧を、チ
ャージポンプにより制御することによって、発振周波数
を制御するアナログ型のPLL回路であった。しかし、ア
ナログ型のPLL回路は、低い電源電圧の下では制御が困
難であり、またノイズに弱く、動作が安定するまでの時
間（すなわち、ロック時間）も長く、入力クロックが止
まるとPLL回路の発振も停止し、再び動作するにも時間
を要するという問題点があった。この問題を解決するた
めに、デジタルディレイラインを用いたPLL回路が、い
くつか発表されている。

【０００４】図２０は、この発明の背景となるクロック
生成回路の構成を示すブロック図である。このクロック
生成回路１５１は、文献｛石見幸一他２名：「低電圧化
に向けたフルデジタルＰＬＬの開発」：「信学技報」，
Vol.97, No.106, pp.29-36,(1997年6月)｝に発表された
回路であり、PLL回路７０およびバッファ７３を備えて
いる。PLL回路７０は、デジタルPLL回路として構成され
ており、逓倍回路７１および位相同期回路７２を備えて
いる。逓倍回路７１は、入力クロックINの周波数を逓倍
することにより、逓倍クロックN-OUTを出力する。位相
同期回路７２は、逓倍クロックN-OUTを、ある遅延量
（遅延時間）をもって遅延させ、出力クロックPLL-OUT
として出力する。

【０００５】出力クロックPLL-OUTは、バッファ７３を
通じて、出力クロックPHIとして出力される。出力クロ
ックPHIは、これに同期して動作する他の回路へと供給
される。出力クロックPHIは、さらに、位相同期回路７
２へもフィードバックされる。位相同期回路７２は、入
力クロックINとフィードバックされた出力クロックPHI
との位相を比較し、それらの位相差を解消するように、
逓倍クロックN-OUTに対する出力クロックPLL-OUTの遅延
量を決定する。これにより、出力クロックPHIとして、
入力クロックINに同期し、しかも、周波数が逓倍された
クロックが得られる。

【０００６】図２１は、逓倍回路７１の内部構成を示す
ブロック図である。逓倍回路７１は、デジタルディレイ
ライン７５、ディレイ微調整回路７６、論理和回路８
０、および、論理積回路８１を含むリングオシレータを
備えている。デジタルディレイライン７５は、可変遅延
回路として構成されており、選択自在に縦属接続可能な
複数の遅延素子を備えている。その遅延量は、縦属接続
される遅延素子の個数に比例して、段階的に変えること
が可能となっている。ディレイ微調整回路７６も、同様
の可変遅延回路として構成されている。ただし、遅延量
の１段階ごとの変化量は、デジタルディレイライン７５
に比べて、ディレイ微調整回路７６では、小さく設定さ
れている。

【０００７】このように、リングオシレータでは、遅延
量が可変である。しかも、リングオシレータは、信号が
ループを一巡する間に、そのレベルが反転するように、
負のフィードバックループとして構成されている。この
ため、リングオシレータは発振し、しかも、その発振周
期の1/2倍、すなわち、半周期が、信号が一巡する間の
遅延量に一致する。

【０００８】位相比較器７９は、リングオシレータの一
部であるディレイ微調整回路７６の出力から得られる遅
延クロックDL-OUT（の逓倍比倍に分周されたクロック）
の位相と、入力クロックINの位相とを比較し、前者の位
相が遅れておれば、デジタルカウンタ７８の計数値を上
昇させ、逆に、進んでおれば下降させる。また、双方の
位相が一致しておれば、計数値は一定に保持される。

【０００９】デジタルカウンタ７８は、その計数値を、
デジタルディレイライン７５およびディレイ微調整回路
７６へ入力する。それによって、デジタルディレイライ
ン７５およびディレイ微調整回路７６の双方を併せた遅
延量は、計数値に比例して変化する。このように、遅延
クロックDL-OUTの位相が入力クロックINの位相に一致す
るように、リングオシレータの遅延量が調整される。

【００１０】制御部８２は、入力クロックINおよび遅延
クロックDL-OUTにもとづいて、信号DL-SETを論理和回路
８０へ伝達し、信号DL-ACTを論理積回路８１へ伝達す
る。これによって、逓倍クロックN-OUTが、入力クロッ
クINに対する所定の逓倍比を持ったクロック信号として
得られる。

【００１１】図２２は、逓倍回路７１の動作を説明する
タイミングチャートである。入力クロックINの１クロッ
ク周期の開始に相当する入力クロックINの立ち上がりの
時点で、制御部８２は信号DL-ACTをアサートする（すな
わち、アクティブにする）。それによって、逓倍クロッ
クN-OUTがロウレベルからハイレベルへ遷移する。その
結果、リングオシレータの遅延量に相当する遅延量ｄ
（より正確には、デジタルディレイライン７５とディレ
イ微調整回路７６の遅延量の総和）だけ、遅延した時刻
に、遅延クロックDL-OUTがロウレベルからハイレベルへ
遷移する。

【００１２】制御部８２は、入力クロックINの立ち上が
りから、その後の遅延クロックDL-OUTの最初の立ち上が
りまでの期間に限り、信号DL-SETをアサートし、それ以
外の期間では、ネゲートする（すなわち、ノーマルにす
る）。そして、入力クロックINの立ち上がりから、逓倍
クロックN-OUTが所定の逓倍比に相当する個数のパルス
の出力が終了した時点で、制御部８２は信号DL-ACTをネ
ゲートする。図２２では、逓倍比が４に設定された例を
示している。

【００１３】その結果、入力クロックINの立ち上がりご
とに、４個のパルスが逓倍クロックN-OUTとして出力さ
れる。図２２が示すように、遅延量ｄが適量よりも小さ
いために、遅延クロックDL-OUTの４パルス目の位相が早
まるときには、この位相を遅らせるようにデジタルカウ
ンタ７８の計数値が、入力クロックINの１クロック周期
ごとに、１ずつ加算（インクリメント）される。その結
果、遅延クロックDL-OUTおよび逓倍クロックN-OUTのパ
ルス幅が増大してゆき、やがて、遅延クロックDL-OUTと
入力クロックINの位相が一致する（すなわち、逓倍回路
７１がロック状態となる）。

【００１４】遅延量ｄが適量よりも大きいときには、こ
れとは逆に、位相を早めるように、計数値が１ずつ減算
（デクリメント）される。結果として、ロック状態が実
現する。ロック状態では、逓倍クロックN-OUTとして、
周波数が入力クロックINの周波数の所定の逓倍比だけ逓
倍されたクロックが得られる。

【００１５】図２３は、位相同期回路７２の内部構成を
示すブロック図である。位相同期回路７２では、逓倍ク
ロックN-OUTは、ディレイライン８７、ディレイライン
８８および出力セレクタ９０を順に通過するか、あるい
は、ディレイライン８７、固定遅延回路８９および出力
セレクタ９０を順に通過することにより、ある遅延量だ
け遅延され、出力クロックPLL-OUTとして出力される。
出力セレクタ９０によって、二つの遅延経路のいずれか
が選択される。ディレイライン８７、８８は、デジタル
ディレイラインとして構成される。

【００１６】位相比較器８５は、出力クロックPHIの位
相と入力クロックINの位相とを比較し、前者の位相が遅
れておれば、デジタルカウンタ８６の計数値を下降さ
せ、逆に、進んでおれば上昇させる。また、双方の位相
が一致しておれば、計数値は一定に保持される。デジタ
ルカウンタ８６は、その計数値を、ディレイライン８
７，８８へ入力する。それによって、ディレイライン８
７，８８の双方を合わせた遅延量は、計数値に比例して
変化する。

【００１７】図２４は、位相同期回路７２の動作を説明
するタイミングチャートである。図２４が示すように、
出力クロックPHIの逓倍クロックN-OUTに対する遅延量Ｄ
が適量よりも小さいために、出力クロックPHIの位相
が、入力クロックINの位相よりも進んでいるときには、
出力クロックPHIの位相を遅らせるように、デジタルカ
ウンタ８６の計数値が、入力クロックINの１クロック周
期ごとに、１ずつ加算される。その結果、遅延量Ｄが増
大することにより、出力クロックPHIの位相が遅れてゆ
き、やがて、入力クロックINの位相に一致する（すなわ
ち、位相同期回路７２がロック状態となる）。

【００１８】出力クロックPHIの位相が、入力クロックI
Nの位相よりも遅れているときには、これとは逆に、位
相を早めるように、計数値が１ずつ減算される。結果と
して、ロック状態が実現する。以上のように、出力クロ
ックPHIの位相が、入力クロックINの位相に一致するよ
うに、調整されるので、出力クロックPHIとして、入力
クロックINに同期し、しかも、所定の逓倍比だけ逓倍さ
れたクロックが得られる。

【００１９】

【発明が解決しようとする課題】しかしながら、背景技
術としてのクロック生成回路１５１では、以下に述べる
ような問題点があった。まず、逓倍回路７１では、ロッ
ク状態へ至るまでに、長い時間を要するという問題点が
あった。例えば、デジタルカウンタ７８が、10ビットカ
ウンタ（計数値が10ビットで表現されるカウンタ）であ
る代表的な例では、最大では、2×2¹⁰=2048クロック周
期の期間が必要とされる。

【００２０】ロック時間が長いと、例えば動作中に出力
クロックの周波数の変更（入力クロックの周波数の変
更、逓倍比の変更など）を行いたい場合や、出力クロッ
クの供給を受ける半導体装置が低電力モードの下にある
ときに逓倍回路７１の発振を停止しておき、その後、半
導体装置を通常動作モードへ戻すときに逓倍回路７１の
発振を再開した場合などには、半導体装置が正常に動作
可能となるまでに、ロック時間分だけ待たなければなら
ない。特に、半導体装置の動作周波数を頻繁に変えた
り、低電力モードを頻繁に使用する場合には、処理性能
や消費電力に関して、不利であるという問題点があっ
た。

【００２１】また、位相同期回路７２に関しても、動作
状態がロック状態に達するまでに、長い時間を要すると
いう問題点があった。例えば、デジタルカウンタ８６
が、8ビットカウンタである代表例では、最大2×2^(8-1)
=256クロック周期が、ロック時間として必要となる。

【００２２】また、クロック生成回路１５１では、ロッ
ク状態に達した後には、逓倍回路７１と位相同期回路７
２とが、独立して動作する。そのため、温度変化、電圧
変化、あるいは、ノイズなどの影響によって、逓倍クロ
ックN-OUTの周期が微妙に変化したとき、出力クロックP
LL-OUTと入力クロックINとの間に、位相ずれが発生す
る。図２５は、この動作を説明するためのタイミングチ
ャートである。図２５が例示するように、ロック状態に
あるときに、何らかの影響で逓倍クロックN-OUTの周期
が短くなった（すなわち、周波数が高くなった）場合に
は、その影響によって、出力クロックPLL-OUTの位相が
進む（時刻t41）。

【００２３】このとき、逓倍回路７１は、ディレイライ
ン７５，７６の遅延量を大きくすることによって、逓倍
クロックN-OUTの周期を拡大しようとする。それと同時
に、位相同期回路７２も、ディレイライン８７，８８の
遅延量を大きくして、出力クロックPLL-OUTの位相を入
力クロックINの位相に合わせようとする。出力クロック
PLL-OUTと入力クロックINとの間の位相ずれは、逓倍ク
ロックN-OUTの周期が正しい値に復帰できれば、それだ
けで解消されるものであるにも関わらず、逓倍回路７１
までもが、その遅延量を拡大するために、つぎのクロッ
ク周期（時刻t42）では、出力クロックPLL-OUTの位相
が、入力クロックINの位相よりも、逆に遅れてしまう。

【００２４】このように、逓倍回路７１と位相同期回路
７２の双方が、互いに独立に、遅延量の制御を行うこと
に由来して、出力クロックPLL-OUTと逓倍クロックN-OUT
との間の位相差に、ジッタが生じるという問題点があっ
た。ジッタが生じると、逓倍回路７１と位相同期回路７
２の双方の動作状態がロック状態へと復帰し、安定した
出力クロックPLL-OUTが得られるまでに、長い時間を要
することとなる。

【００２５】この発明は、背景となるクロック生成回路
における上記した問題点を解消するためになされたもの
で、安定した出力クロックが得られるまでの過渡的な時
間を短縮することのできるクロック生成回路を得ること
を目的とし、さらに、このクロック生成回路を備える半
導体装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】第１の発明の回路は、入
力クロックの周波数を逓倍して出力するクロック生成回
路において、遅延量を段階的に変更可能な可変遅延回路
をループ内に含み、当該ループ内の一部から、発振する
クロックを出力クロックとして、出力するリングオシレ
ータと、前記入力クロックと、前記ループ内で発振する
クロックの逓倍比倍に分周されたクロックとの、二つの
位相を比較する位相比較器と、前記遅延量を規定する計
数値を、前記位相比較器の比較結果にもとづいて、前記
二つの位相のずれを解消する方向に、段階的に変化させ
るカウンタと、制御信号に応答して、前記二つの位相が
一致する遅延量に対応する計数値を算出し、前記カウン
タへ設定する演算器と、を備える。

【００２７】第２の発明の回路は、第１の発明のクロッ
ク生成回路において、前記出力クロックのパルス数を計
数するパルスカウンタを、さらに備え、前記演算器が、
前記制御信号の一つとしてのリセット信号に応答して、
前記入力クロックの周期を、前記パルス数によって計測
し、計測された周期および与えられた逓倍比に対して、
前記二つの位相が一致する遅延量に対応する計数値を算
出し、前記カウンタへ設定する。

【００２８】第３の発明の回路では、第１の発明のクロ
ック生成回路において、前記演算器が、前記クロック生
成回路の動作開始後、最初に前記二つの位相が一致が得
られるまでは、算出および設定を行わない。

【００２９】第４の発明の回路では、第１ないし第３の
いずれかの発明のクロック生成回路において、前記演算
器が、前記制御信号の一つとしての逓倍比の変更を指示
する信号に応答して、現在の前記入力クロックの周期お
よび前記信号が指示する変更後の逓倍比に対して、前記
二つの位相が一致する遅延量に対応する計数値を算出
し、前記カウンタへ設定する。

【００３０】第５の発明の回路では、第１ないし第４の
いずれかの発明のクロック生成回路において、前記演算
器が、前記制御信号の一つとして、前記入力クロックの
周期の変更を、変更後と変更前の比率とともに指示する
信号に応答して、変更後の入力クロックの周期および現
在の逓倍比に対して、前記二つの位相が一致する遅延量
に対応する計数値を算出し、前記カウンタへ設定する。

【００３１】第６の発明の回路は、第１ないし第５のい
ずれかの発明のクロック生成回路において、前記入力ク
ロックと前記出力クロックとを、選択自在に前記演算器
へ出力するマルチプレクサを、さらに備え、前記演算器
が、前記計数値の算出および設定以外の演算処理をも行
い、前記マルチプレクサが、前記演算器が前記計数値の
算出および設定を行うときは前記入力クロックを選択
し、その他の演算を実行するときは出力クロックを選択
する。

【００３２】第７の発明の回路は、入力クロックの周波
数を逓倍して出力するクロック生成回路において、遅延
量を段階的に変更可能な可変遅延回路をループ内に含
み、当該ループ内の一部から、発振するクロックを出力
クロックとして、出力するリングオシレータと、前記入
力クロックと、前記ループ内で発振するクロックの逓倍
比倍に分周されたクロックとの、二つの位相を比較する
位相比較器と、前記出力クロックのパルス数を計数し、
前記逓倍比に達するごとに信号を出力するパルスカウン
タと、前記位相比較器の出力信号と前記パルスカウンタ
の出力信号とのいずれかを、選択自在に出力するセレク
タと、前記セレクタの出力信号を受信することにより、
前記遅延量を規定する計数値を、前記位相比較器の比較
結果にもとづいて、前記二つの位相のずれを解消する方
向に段階的に変化させるか、または、前記入力信号の周
期を基準とした一定期間にわたって前記パルスカウンタ
が前記信号を出力するごとに加算するカウンタと、前記
カウンタの計数値をビットシフトして受信し、デコード
した上で、ビットシフトして前記可変遅延回路へ入力す
るとともに、各ビットシフトの大きさが、前記二つの位
相が一致するように設定されているデコーダと、を備え
る。

【００３３】第８の発明の回路では、第７の発明のクロ
ック生成回路において、前記セレクタが、リセット信号
に応答して前記パルスカウンタの出力信号を選択し、前
記可変遅延回路への前記計数値の設定完了後に、前記位
相比較器の出力信号を選択する。

【００３４】第９の発明の回路では、第２または第８の
発明のクロック生成回路において、前記カウンタが、前
記リセット信号に応答して、前記可変遅延回路の遅延量
が最小となるように前記計数値を初期化する。

【００３５】第１０の発明の回路は、第２、第８、また
は、第９の発明のクロック生成回路において、前記クロ
ック生成回路に供給される電源電圧が、あらかじめ定め
られた高さ以上でないときに、前記リセット信号を出力
するパワーオンリセット回路を、さらに備える。

【００３６】第１１の発明の回路は、第２、第８、ない
し、第１０のいずれかの発明のクロック生成回路におい
て、前記出力クロックとして、前記入力クロックの１周
期の間に、逓倍比に相当する個数のパルスが出ていない
ときに、前記リセット信号を出力するリセット回路を、
さらに備える。

【００３７】第１２の発明の回路は、入力クロックの周
波数を逓倍して出力するクロック生成回路において、遅
延量を段階的に変更可能な第１可変遅延回路をループ内
に含み、当該ループ内の一部から、発振するクロックを
逓倍クロックとして、出力するリングオシレータと、前
記入力クロックと、前記ループ内で発振するクロックの
逓倍比倍に分周されたクロックとの、二つの位相を比較
する第１位相比較器と、前記遅延量を規定する計数値
を、前記位相比較器の比較結果にもとづいて、前記二つ
の位相のずれを解消する方向に、段階的に変化させる第
１カウンタと、前記逓倍クロックを遅延させて出力クロ
ックとして出力し、遅延量を段階的に変更可能な第２可
変遅延回路と、前記入力クロックと前記出力クロックと
の、二つの位相を比較する第２位相比較器と、前記第１
位相比較器が比較する前記二つの位相が一致していると
きに限って、前記第２可変遅延回路の前記遅延量を規定
する計数値を、前記第２位相比較器が比較する前記二つ
の位相のずれを解消する方向に、段階的に変化させる第
２カウンタと、を備える。

【００３８】第１３の発明の回路は、入力クロックの周
波数を逓倍して出力するクロック生成回路において、遅
延量を段階的に変更可能な第１可変遅延回路をループ内
に含み、当該ループ内の一部から、発振するクロックを
逓倍クロックとして、出力するリングオシレータと、前
記入力クロックと、前記ループ内で発振するクロックの
逓倍比倍に分周されたクロックとの、二つの位相を比較
する第１位相比較器と、前記遅延量を規定する計数値
を、前記位相比較器の比較結果にもとづいて、前記二つ
の位相のずれを解消する方向に、段階的に変化させる第
１カウンタと、前記逓倍クロックを遅延させて出力クロ
ックとして出力し、遅延量を段階的に変更可能な第２可
変遅延回路と、前記入力クロックと前記出力クロックと
の、二つの位相を比較する第２位相比較器と、前記第２
可変遅延回路の前記遅延量を規定する計数値を、前記第
２位相比較器が比較する前記二つの位相のずれを解消す
る方向に、段階的に変化させる第２カウンタと、制御信
号に応答して、前記第２位相比較器が比較する前記二つ
の位相が一致する遅延量に対応する計数値を算出し、前
記第２カウンタへ設定する演算器と、を備える。

【００３９】第１４の発明の回路は、第１３の発明のク
ロック生成回路において、前記入力クロックと前記出力
クロックとを選択自在に出力するマルチプレクサを、さ
らに備え、前記演算器が、前記マルチプレクサが出力す
るクロックに同期して動作し、しかも、前記計数値の算
出および設定以外の演算処理をも行い、前記マルチプレ
クサは、前記演算器が前記計数値を算出および設定する
ときは前記入力クロックを選択し、その他の演算を実行
するときは出力クロックを選択する。

【００４０】第１５の発明の回路は、入力クロックの周
波数を逓倍して出力するクロック生成回路において、遅
延量を段階的に変更可能な第１可変遅延回路をループ内
に含み、当該ループ内の一部から、発振するクロックを
逓倍クロックとして、出力するリングオシレータと、前
記入力クロックと、前記ループ内で発振するクロックの
逓倍比倍に分周されたクロックとの、二つの位相を比較
する第１位相比較器と、前記遅延量を規定する計数値
を、前記位相比較器の比較結果にもとづいて、前記二つ
の位相のずれを解消する方向に、段階的に変化させる第
１カウンタと、前記逓倍クロックを遅延させて出力クロ
ックとして出力し、遅延量を段階的に変更可能な第２可
変遅延回路と、前記入力クロックと前記出力クロックと
の、二つの位相を比較する第２位相比較器と、前記第２
可変遅延回路の前記遅延量を規定する計数値を、前記第
２位相比較器が比較する前記二つの位相のずれを解消す
る方向に、段階的に変化させるとともに、制御信号に応
答して、前記第１カウンタの計数値を１ビットシフトし
て前記計数値に設定する第２カウンタと、当該第２カウ
ンタの計数値をビットシフトして受信し、デコードした
上で、ビットシフトして前記第２可変遅延回路へ入力す
るとともに、各ビットシフトの大きさが、前記第２位相
比較器が比較する前記二つの位相が一致するように設定
されているデコーダと、を備える。

【００４１】第１６の発明の回路では、第１３ないし第
１５のいずれかの発明のクロック生成回路において、前
記制御信号が、前記第１位相比較器が比較する前記二つ
の位相がずれた状態から一致した状態へ移行したときに
入力される。

【００４２】第１７の発明の回路は、第１３ないし第１
５のいずれかの発明のクロック生成回路において、別の
制御信号に応答して、前記第１位相比較器が比較する前
記二つの位相が一致する遅延量に対応する計数値を算出
し、前記第１カウンタへ設定する別の演算器を、さらに
備え、前記別の演算器が前記計数値を設定した後に、前
記制御信号が入力される。

【００４３】第１８の発明の装置は、半導体装置であっ
て、第１ないし第１７のいずれかのクロック生成回路
と、当該クロック生成回路が出力する出力クロックの供
給を受け、当該出力クロックに同期して動作する回路
と、を備える。

【００４４】

【発明の実施の形態】＜1. 実施の形態１＞はじめに、
本発明の実施の形態１のクロック生成回路について説明
する。

【００４５】＜1.1. 装置の全体＞図１は、実施の形態
１のクロック生成回路の構成を示すブロック図である。
このクロック生成回路１０１は、PLL回路１および出力
バッファ２を備えている。PLL回路１は、デジタルPLL回
路として構成されており、入力クロックINを逓倍し、出
力クロックPLL-OUTとして出力する。

【００４６】出力バッファ２は、例えば、インバータ
３，４，５ａ，５ｂ，５ｃを備えている。インバータ３
は、出力クロックPLL-OUTを反転させ、出力クロックPHI
0として出力する。インバータ４，５ａ〜５ｃは、それ
ぞれ、出力クロックPHI0を反転させ、出力クロックPHI
P, PHIA, PHIB, PHICとして出力する。出力クロックPHI
A, PHIB, PHICは、それぞれ、様々な回路６，７，８へ
供給される。インバータ５ａ〜５ｃは、選択信号に応じ
て、出力クロックを出力する動作と、出力を一方レベル
（例えば、ロウレベル）に固定する動作とを、選択的に
実行する。例えば、回路６が動作するときには、インバ
ータ５ａは、出力クロックPHIAを出力し、回路６が動作
を休止するときには、ロウレベルの信号を出力する。

【００４７】これに対して、インバータ４は、常に、出
力クロックを出力する。インバータ４が出力する出力ク
ロックPHIPは、PLL回路１へフィードバックされる。イ
ンバータ４の特性（例えば、遅延量）は、出力クロック
を出力するときのインバータ５ａ〜５ｃの特性と同等に
なるように構成される。したがって、４個の出力クロッ
クPHIP, PHIA, PHIB, PHICの間で、位相が互いに一致す
る。すなわち、出力クロックPHIPは、外部へ供給される
出力クロックPHIA, PHIB, PHICのモニタ信号としての役
割を果たす。

【００４８】PLL回路１は、入力クロックINとフィード
バックされた出力クロックPHIPとの位相を比較し、それ
らの位相差を解消するように、出力クロックPLL-OUTの
位相を制御する。これにより、出力クロックPHIP, PHI
A, PHIB, PHICとして、入力クロックINに同期し、しか
も、周波数が逓倍されたクロックが得られる。PLL回路
１は、さらに、クロック生成回路１０１の外部から入力
される制御信号CONT1, CONT2にもとづいて、逓倍比の設
定および変更、ならびに、入力クロックINの周波数の変
更を行うことが可能なように構成されている。これにつ
いては、以下に詳述する。

【００４９】＜1.2. 逓倍回路の概略＞図２は、PLL回路
１の内部構成を示すブロック図である。PLL回路１は、
逓倍回路１０および位相同期回路１１を備えている。逓
倍回路１０は、入力クロックINの周波数を設定された逓
倍比だけ逓倍し、逓倍されたクロックを、逓倍クロック
N-OUTとして出力する。位相同期回路１１は、出力クロ
ックPHIPが入力クロックINに同期するように、逓倍クロ
ックN-OUTを、適切な遅延量だけ遅延させ、遅延したク
ロックを出力クロックPLL-OUTとして出力する。

【００５０】逓倍回路１０は、デジタルディレイライン
１６、固定遅延回路１７、論理和回路２１、および、論
理積回路２２を、ループ内に含むリングオシレータを備
えている。デジタルディレイライン１６は、可変遅延回
路として構成されており、選択自在に縦属接続可能な複
数の遅延素子を備えている。その遅延量は、縦属接続さ
れる遅延素子の個数に比例して、段階的に変えることが
可能となっている。また、固定遅延回路１７には、信号
のレベルを反転するためのインバータが含まれている。

【００５１】このように、リングオシレータでは、遅延
量が可変である。しかも、リングオシレータは、信号が
ループを一巡する間に、そのレベルが反転するように、
負のフィードバックループとして構成されている。この
ため、リングオシレータは発振し、しかも、その発振周
期の1/2倍、すなわち、半周期が、信号が一巡する間の
遅延量に一致する。

【００５２】デジタルディレイライン１６の遅延量は、
カウンタ１３の計数値によって決定される。カウンタ１
３は、例えば、１０ビットのデジタルカウンタとして構
成されている。二進数で表現されるカウンタ１３の計数
値は、デコーダ１５によってデコードされた上で、デジ
タルディレイライン１６へと入力される。その結果、デ
ジタルディレイライン１６の遅延量は、カウンタ１３の
計数値に比例して変化する。したがって、逓倍クロック
N-OUTの周期は、カウンタ１３の計数値と線形的な関係
を持って、変化する。しかも、カウンタ１３がデジタル
カウンタであり、その計数値が、整数であるために、逓
倍クロックN-OUTの周期は、段階的に変化する。

【００５３】カウンタ１３には、位相比較器１８および
演算器１２が接続されている。位相比較器１８には、リ
ングオシレータの一部であるデジタルディレイライン１
６の出力から得られる遅延クロックDL-OUTと、入力クロ
ックINが二分周回路１９によって二分周されて得られる
二分周クロックとが、入力される。

【００５４】位相比較器１８は、遅延クロックDL-OUT
（より正確には、遅延クロックDL-OUTの逓倍比倍に分周
されたクロック）の位相と入力クロックINの位相とを、
入力クロックINの２周期ごとに比較し、遅延クロックDL
-OUTの位相が遅れておれば、カウンタ１３の計数値を減
算し、逆に、進んでおれば加算する。また、双方の位相
が一致しておれば、計数値は一定に保持される。すなわ
ち、位相比較器１８は、双方の位相のずれを解消するよ
うに、言い換えると、逓倍回路１０がロック状態となる
ように、カウンタ１３の計数値を加算または減算する。

【００５５】演算器１２は、PLL回路１が動作を開始す
るとき、逓倍比を変更するとき、あるいは、入力クロッ
クINの周波数を変更するときなどに、遅延クロックDL-O
UTと入力クロックINとの間の位相が一致する、すなわ
ち、逓倍回路１０がロック状態となるための計数値をあ
らかじめ算出し、初期値としてカウンタ１３へ設定す
る。カウンタ１３の計数値が、位相比較器１８と演算器
１２のいずれによって更新されるかは、逓倍回路１０の
動作モードに依存する。

【００５６】後述するように、逓倍回路１０には複数の
動作モードが準備されており、逓倍回路１０の動作は、
これら複数の動作モードの間を遷移する。動作モード
は、モード制御部５０によって管理されており、動作モ
ードを表現するモード信号MDがモード制御部５０から出
力される。演算器１２およびカウンタ１３は、モード信
号MDにもとづいて、動作モードごとに、異なる動作を行
う。

【００５７】逓倍回路１０においても、背景技術として
の逓倍回路７１（図２１）と同様に、所定の逓倍比を実
現するために、信号DL-ACTおよび信号DL-SETが生成さ
れ、それぞれ、論理積回路２２および論理和回路２１の
一方入力へ入力される。信号DL-ACTは、パルスカウンタ
９、ゲート回路２７、および、フリップフロップ（以
下、「ＦＦ」と略記する）２３によって、生成される。
また、信号DL-SETは、ＦＦ２４によって生成される。

【００５８】信号DL-ACTがネゲートされているときに
は、逓倍クロックN-OUTは、強制的にロウレベルに設定
される。また、信号DL-ACT信号がアサートされ、かつ、
DL-SETがアサートされているときには、逓倍クロックN-
OUTは、強制的にハイレベルに設定される。そして、信
号DL-ACTがアサートされ、信号DL-SETがネゲートされて
いるときに限って、リングオシレータは発振する。

【００５９】パルスカウンタ９のセット入力には入力ク
ロックINが入力され、クロック入力には逓倍クロックN-
OUTが入力され、リセット入力には信号DL-ACTが入力さ
れる。その結果、パルスカウンタ９は、入力クロックIN
の１クロック周期ごとに、信号DL-ACTがアサートされて
いる期間に限って、逓倍クロックN-OUTのパルス数を計
数する。また、パルスカウンタ９は、計数値が逓倍比に
達すると、パルス状の信号C1を出力する。

【００６０】ゲート回路２７は、モード信号MDにもとづ
いて、信号C1をＦＦ２３のリセット入力へ、信号C2とし
て選択的に伝達する。ＦＦ２３のセット入力には、入力
クロックINが入力される。それにより、ＦＦ２３は、出
力信号として信号DL-ACTを出力する。ＦＦ２４のセット
入力には、入力クロックINが入力され、リセット入力に
は遅延クロックDL-OUTが入力される。その結果、ＦＦ２
４から、出力信号として、信号DL-SETが出力される。

【００６１】逓倍回路１０には、また、リセット信号PL
L-RSTを生成するためのラッチ２５、ゲート回路２８、
および、論理和回路２６が備わっている。ラッチ２５の
データ入力には信号DL-ACTが入力され、クロック入力に
は、ゲート回路２８を通じて、入力クロックINが入力さ
れる。論理和回路２６は、ラッチ２５の出力信号と、PL
L回路１の外部から入力される外部リセットEX-RSTとの
論理和を、リセット信号PLL-RSTとして出力する。リセ
ット信号PLL-RSTは、モード制御部５０およびパルスカ
ウンタ９へ入力される。ゲート回路２８は、ゲート回路
２７と同様に構成されており、モード信号MDにもとづい
て、入力クロックINをラッチ２５のクロック入力へ、選
択的に伝達する。

【００６２】逓倍回路１０には、さらに、位相比較器１
８の比較結果にもとづいて、逓倍回路１０がロック状態
にあるか否かを検出するロック検出部２０が備わってい
る。ロック検出部２０からは、検出結果を表現するロッ
ク信号LKが出力される。このロック信号LKは、後述する
位相同期回路１１の制御に用いられる。

【００６３】PLL回路１の外部から入力される制御信号C
ONT1は、逓倍比を指示する信号であり、パルスカウンタ
９、演算器１２、および、モード制御部５０へ入力され
る。また、同じく外部から入力される制御信号CONT2
は、入力クロックINの周波数の変更、または、逓倍比の
変更を指示する信号であり、演算器１２およびモード制
御部５０へ入力される。

【００６４】＜1.3. 動作モード＞図３は、逓倍回路１
０の状態遷移図である。図３が示すように、逓倍回路１
０では、その動作モードが、入力クロック周期計測モー
ドM1、カウンタ演算・セットモードM2、および、微調整
モードM3の３モードの間を遷移する。電源が投入され逓
倍回路１０が動作を開始した後に、例えば外部リセット
EX-RSTを通じて、リセット信号PLL-RSTが入力される
と、モード制御部５０は、これ応答して、動作モードを
入力クロック周期計測モードM1に設定する。入力クロッ
ク周期計測モードM1では、入力クロックINの周期が計測
される。

【００６５】入力クロック周期の計測が完了すると、モ
ード制御部５０は、動作モードをカウンタ演算・セット
モードM2へと遷移させる。カウンタ演算・セットモード
M2では、逓倍回路１０がロック状態となるためのカウン
タ１３の計数値が、演算器１２によって算出され、カウ
ンタ１３へ初期値として設定される。初期値の設定が完
了すると、モード制御部５０は、動作モードを、通常動
作モードである微調整モードM3へと遷移させる。微調整
モードM3では、カウンタ１３の計数値は、位相比較器１
８によって調整される。

【００６６】動作モードが微調整モードM3にあるとき、
制御信号CONT2によって、逓倍比の変更、または、入力
クロックINの周期の変更が指示されると、モード制御部
５０は、動作モードをカウンタ演算・セットモードM2へ
と遷移させる。そして、制御信号CONT1が指示する新た
な逓倍比、または、制御信号CONT2が指示する新たな入
力クロックINの周期に対応したカウンタ１３の計数値が
算出され、新たな初期値としてカウンタ１３へ設定され
る。すなわち、カウンタ１３の計数値が、算出された値
によって更新される。カウンタ１３の計数値の更新が完
了すると、モード制御部５０は、再び、動作モードを微
調整モードM3へと遷移させる。

【００６７】さらに、動作モードが、カウンタ演算・セ
ットモードM2、または、微調整モードM3にあっても、リ
セット信号PLL-RSTが入力されると、モード制御部５０
は、動作モードを入力クロック周期計測モードM1へと遷
移させる。モード制御部５０が出力するモード信号MD
は、例えば、図４に示すように、２ビット（モード信号
成分MD1およびMD2）で、３個の動作モードを表現する。

【００６８】＜1.4. 周期計測モード＞図５は、入力ク
ロック周期計測モードM1における逓倍回路１０の動作を
説明するタイミングチャートである。この動作モード
は、上述したように、リセット信号PLL-RSTが入力さ
れ、さらに、解除された後に開始される。この動作モー
ドでは、モード制御部５０は、カウンタ１３をリセット
し、その計数値を最小の値に設定する。入力クロック周
期計測モードM1へ移行した後に、最初に入力クロックIN
が立ち上がる時刻t1までは、信号DL-ACTおよび信号DL-S
ETの双方ともが、ネゲートされている。このため、時刻
が時刻t1に至るまでは、逓倍クロックN-OUTは、ロウレ
ベルに固定さており、その結果、遅延クロックDL-OUT
は、ハイレベルに固定されている。

【００６９】時刻t1に入力クロックINが立ち上がると、
信号DL-ACTおよび信号DL-SETがアサートされる。その結
果、逓倍クロックN-OUTが、強制的にハイレベルに設定
される。逓倍クロックN-OUTは、デジタルディレイライ
ン１６と固定遅延回路１７を合わせた遅延量（遅延時
間）だけ遅れ、しかも、レベルが反転されて、遅延クロ
ックDL-OUTとして現れる。このため、時刻t1から、この
遅延量だけ遅れた時点で、遅延クロックDL-OUTは、ハイ
レベルからロウレベルへと遷移する。遅延クロックDL-O
UTがロウレベルへ遷移すると、信号DL-SETは、ネゲート
される。

【００７０】信号DL-SETがネゲートされると、遅延クロ
ックDL-OUTが、論理和回路２１および論理積回路２２を
通過し、逓倍クロックN-OUTとして出力される。すなわ
ち、リングオシレータが発振可能となる。これにより、
逓倍クロックN-OUTとして、リングオシレータの遅延時
間を半周期（すなわち、パルス幅）とする反復的なクロ
ックパルスが得られる。カウンタ１３の計数値が最小値
（すなわち、ゼロ）に設定されているので、逓倍クロッ
クN-OUTのパルス幅は、最小値となる。

【００７１】時刻t1に、入力クロックINの立ち上がるこ
とにより、パルスカウンタ９がセットされる。それによ
り、パルスカウンタ９は、時刻t1以後の逓倍クロックN-
OUTのパルス数を計数する。

【００７２】ゲート回路２７は、動作モードが微調整モ
ードM3にあるときに限って、信号C1を信号C2として、通
過させる。それには、ゲート回路２７は、例えば、信号
C1とモード信号成分MD2の論理積を算出し、信号C2とし
て出力するＡＮＤ回路として構成されるとよい。図５の
例では、ゲート回路２７は、ＡＮＤ回路として構成され
ている。このため、モード信号成分MD2がゼロである入
力クロック周期計測モードM1では、信号C2は信号C1とは
無関係にロウレベルを維持する。

【００７３】パルスカウンタ９は、その計数値が、制御
信号CONT1により設定される逓倍比に達するごとに、信
号C1を出力するが、信号DL-ACTは、信号C1とは無関係に
ハイレベルを維持する。このため、パルスカウンタ９
は、リセットされることなく、継続的に逓倍クロックN-
OUTのパルス数を計測する。

【００７４】モード制御部５０は入力クロックINを監視
しており、時刻t1から１クロック周期後の時刻t2におい
て、入力クロックINが再び立ち上がると、モード制御部
５０は、動作モードを、カウンタ演算・セットモードM2
へ遷移させる。そして、時刻t2におけるパルスカウンタ
９の計数値が、演算器１２へ伝達される。この計数値
は、リングオシレータの周期を単位として計測された入
力クロックINの周期に相当している。リングオシレータ
の周期は、最小の値に設定されているので、入力クロッ
クINの周期が高い精度で計測される。なお、周期の計測
は、入力クロックINの１周期だけでなく、例えば、２周
期の期間にわたって行われてもよい。

【００７５】＜1.5. カウンタ演算・セットモード＞カ
ウンタ演算・セットモードM2では、以下の要領で、カウ
ンタ１３に設定すべき計数値の初期値が算出される。図
６は、この初期値を算出する動作を説明するタイミング
チャートである。図６が示す各変数は、以下のように定
義されている。すなわち、 c：入力クロック周期計測モードM1で計数されたパルス
数； t：カウンタ１３の計数値が０であるときの逓倍クロッ
クN-OUTの半周期； △d：カウンタ１３の計数値が１増えるごとの、デジタ
ルディレイライン１６の遅延量の増分； n：逓倍比；および、 x：カウンタ１３へ設定すべき初期値；と定義される。

【００７６】これらの変数を用いると、図６が示すよう
に、（入力クロックINの周期）＝2t×c；（ロック後の逓倍クロックN-OUTの周期）＝2(t + x△
d)；および、（入力クロックINの周期）＝（ロック後の逓倍クロック
N-OUTの周期）×n；という関係が成り立つ。

【００７７】したがって、初期値ｘは、 x＝(t / Δd)・(c / n - 1) ＝(a / n)・c - a ・・・（数式１）で与えられる。ここで、変数ａは、a＝t / Δd；であ
る。演算器１２は、数式１にもとづいて、初期値ｘを算
出する。算出された初期値ｘは、カウンタ１３へ設定さ
れる。これにより、つぎのクロック周期以後、（すなわ
ち、入力クロックINのつぎの立ち上がり以後）では、逓
倍回路１０はロック状態となる。それと同時に、モード
制御部５０は、動作モードを微調整モードM3へと遷移さ
せる。

【００７８】以上のように、逓倍回路１０では、その動
作開始直後に、カウンタ１３へ、ロック状態を実現する
計数値が、初期値として設定されるので、ロック状態が
速やかに実現する。入力クロック周期計測モードM1とカ
ウンタ演算・セットモードM2とを実行するのに要する時
間は、数クロック周期で足りる。したがって、リセット
信号PLL-RSTが入力された後に、数クロック周期を経た
後には、逓倍回路１０から安定した出力クロックPLL-OU
Tが出力される。

【００７９】演算器１２はソフトウェアを用いることな
く、ハードウェアで構成することが可能である。変数ａ
は、逓倍回路１０によって定まる値であり、固定遅延回
路１７の遅延量を、適切に設定することによって、半周
期ｔを、t＝（nの倍数）・Δd；となるように設定する
ことが可能である。それによって、変数ａ、および、変
数ａ／ｎを、いずれも、整数とすることができる。この
とき、演算器１２は、簡単な積演算および和演算を行う
だけで、初期値ｘを算出することが可能となる。それに
よって、演算器１２の構成を、簡素化することができ
る。

【００８０】＜1.6. 微調整モード＞微調整モードM3で
は、演算器１２は休止する。このため、カウンタ１３の
計数値は、位相比較器１８の出力信号にのみ支配され
る。図７は、逓倍比が４に設定されているときのカウン
タ演算・セットモードM2の動作を説明するタイミングチ
ャートである。

【００８１】微調整モードM3では、ゲート回路２７は、
信号C1を通過させ、信号C2としてＦＦ２３のリセット入
力へ伝達する。このため、１クロック周期の中で、逓倍
クロックN-OUTのパルス数が４（逓倍比）に達すると、
信号DL-ACTは、ネゲートされる。すなわち、１クロック
周期の中で、逓倍クロックN-OUTが４回目に立ち下がっ
た時点で、信号DL-ACTはネゲートされ、つぎのクロック
周期の開始まで維持される。信号DL-ACTがネゲートされ
ている期間では、既述したように、逓倍クロックN-OUT
がロウレベルに固定されるとともに、パルスカウンタ９
の計数動作が休止する。

【００８２】遅延クロックDL-OUTは、信号DL-ACTがネゲ
ートされた後において、逓倍クロックN-OUTの立ち下が
りから、デジタルディレイライン１６と固定遅延回路１
７の遅延時間だけ遅れて、立ち上がる。ロック状態で
は、この立ち上がりの時刻が、つぎのクロック周期の開
始時刻、すなわち、入力クロックINのつぎの立ち上がり
時刻に一致する。このロック状態は、図７では、時刻t1
1から時刻t12まで、および、時刻t13から時刻t14までの
クロック周期において実現されている。

【００８３】これに対して、リングオシレータの遅延量
が低いために逓倍クロックN-OUTのパルス幅（＝遅延ク
ロックDL-OUTのパルス幅）が短いと、信号DL-ACTがネゲ
ートされた後の遅延クロックDL-OUTの立ち上がりが、入
力クロックINのつぎの立ち上がり時刻よりも早まる。す
なわち、遅延クロックDL-OUTの位相が入力クロックINの
位相よりも進む。この状態は、時刻t12から時刻t13まで
のクロック周期において出現している。

【００８４】これとは逆に、リングオシレータの遅延量
が高いために逓倍クロックN-OUTのパルス幅が長いと、
信号DL-ACTがネゲートされた後の遅延クロックDL-OUTの
立ち上がりが、入力クロックINのつぎの立ち上がり時刻
よりも遅れる。すなわち、遅延クロックDL-OUTの位相が
入力クロックINの位相よりも遅れる。この状態は、時刻
t14から時刻t16までのクロック周期において出現してい
る。

【００８５】位相比較器１８は、入力クロックINの立ち
上がりの時刻と、信号DL-ACTがネゲートされた後の最初
の遅延クロックDL-OUTの立ち上がりの時刻との間で、前
後関係を監視し、その結果にもとづいて、それら二つの
クロックの位相の前後関係を判定する。このことは、位
相比較器１８が、遅延クロックDL-OUT（実質上、逓倍ク
ロックN-OUTと同等）を４（逓倍比）倍に分周してなる
分周クロックの位相と、入力クロックINの位相とを、比
較することと等価である。双方の位相が一致するとき、
すなわち、逓倍回路１０がロック状態にあるときには、
位相比較器１８は、カウンタ１３の計数値を変更しな
い。このため、本来であればロック状態は、そのまま維
持される。

【００８６】ところが、時刻t12から時刻t13までのクロ
ック周期に例示するように、何らかの影響、例えば、温
度変化、電圧変化、あるいは、ノイズの影響によって、
逓倍クロックN-OUTのパルス幅が短くなると、位相比較
器１８は、遅延クロックDL-OUTの位相が、入力クロック
INの位相よりも早いと判定し、その結果、カウンタ１３
は、その計数値を、１クロック周期ごとに１ずつ加算す
る。したがって、遅延クロックDL-OUTのパルス幅が、段
階的に長くなってゆき、一般に複数クロック周期（図７
では１クロック周期）の後に、ロック状態へ復帰する。

【００８７】時刻t14から時刻t16までのクロック周期に
例示するように、逓倍クロックN-OUTのパルス幅が長く
なると、位相比較器１８は、遅延クロックDL-OUTの位相
が、入力クロックINの位相よりも遅いと判定し、その結
果、カウンタ１３は、その計数値を、１クロック周期ご
とに１ずつ減算する。それにより、遅延クロックDL-OUT
のパルス幅が短くなり、一般に複数クロック周期の後
に、ロック状態へ復帰する。

【００８８】このように、微調整モードM3では、逓倍ク
ロックN-OUTのパルス幅に変動があって、逓倍回路１０
がロック状態から離れても、位相比較器１８の働きによ
り、ロック状態への復帰が達成される。すなわち、逓倍
クロックN-OUTとして、その周波数が入力クロックINの
周波数の逓倍比だけ逓倍されたクロック信号が、安定し
て出力される。

【００８９】＜1.7. 逓倍比の変更＞つぎに、逓倍比を
変更する場合の逓倍回路１０の動作について説明する。
逓倍比を変更する際には、制御信号CONT2が入力され
る。制御信号CONT2は、例えば、９ビット幅の信号［0:
8］であり、逓倍比の変更を指示する際には、その第０
ビット[0]が、所定の値（例えば、１）に設定される。
変更すべき逓倍比の値は、制御信号CONT1によって指定
される。

【００９０】図８は、逓倍比の変更にともなう逓倍回路
１０の動作を説明するタイミングチャートである。時刻
t21において、第０ビット[0]に１が入力されると、モー
ド制御部５０は、つぎのクロック周期（時刻t22〜時刻t
23）では、動作モードをカウンタ演算・セットモードM2
へ遷移させる。すると、演算器１２は、制御信号CONT1
が指示する新たな逓倍比に相応して、カウンタ１３に新
たな初期値として設定すべき計数値を算出する。この新
たな初期値は、以下の要領で算出される。

【００９１】すなわち、 c：入力クロック周期計測モードM1で計数されたパルス
数； t：カウンタ１３の計数値が０であるときの逓倍クロッ
クN-OUTの半周期； Δd：カウンタ１３の計数値が１増えるごとの、デジタ
ルディレイライン１６の遅延量の増分； n：変更前の逓倍比； N：変更後の逓倍比； x0：カウンタ１３の変更前の計数値；および、 x：カウンタ１３へ設定すべき新たな初期値；を用いると、数式１から、つぎの関係： x0＝(t / Δd)・(c / n - 1)；および、 x＝(t / Δd)・(c / N - 1)；が導かれる。

【００９２】したがって、変数j＝N / n；を定義する
と、が導かれる。

【００９３】演算器１２は、数式２にもとづいて、初期
値ｘを算出する。算出された初期値ｘは、カウンタ１３
へ設定される。これにより、図８が例示するように、つ
ぎのクロック周期以後、（時刻t23以後）では、逓倍回
路１０は、新たな逓倍比Nの下で、ロック状態となる。
それと同時に、モード制御部５０は、動作モードを微調
整モードM3へと遷移させる。以上のように、逓倍回路１
０では、逓倍比の変更を行うときにも、カウンタ１３
へ、ロック状態を実現する計数値が、初期値として設定
されるので、ロック状態が速やかに実現する。

【００９４】＜1.8. クロック周期の変更＞つぎに、ク
ロック周期、すなわち、入力クロックINの周期を変更す
る場合の逓倍回路１０の動作について説明する。クロッ
ク周期を変更する際にも、制御信号CONT2が入力され
る。制御信号CONT2が、例えば、９ビット幅の信号［0:
8］である場合には、クロック周期を変更を指示する際
には、その第１ビットから第８ビットの信号[1:8]によ
って、変更後のクロック周期と変更前のクロック周期の
比率iが指定される。

【００９５】図９は、信号[1:8]の値の一例を表形式で
示す説明図である。図９の例では、信号[1:8]の中のい
ずれかのビットを１に設定することによって、比率iの
値が指定される。例えば、比率iとして、１／３を指示
したいときには、第６ビットが１に設定される。

【００９６】モード制御部５０は、制御信号CONT2の第
１〜第８ビット[1:8]に、比率iを指示する値が入力され
ると、動作モードをカウンタ演算・セットモードM2へ遷
移させる。すると、演算器１２は、比率iで指示される
新たなクロック周期に相応して、カウンタ１３に新たな
初期値として設定すべき計数値を算出する。この新たな
初期値は、数式２において、比率jを比率iへ置き換える
ことによって、として導かれる。ここで、 x0：カウンタ１３の変更前の計数値；および、 x：カウンタ１３へ設定すべき新たな初期値；である。

【００９７】演算器１２は、数式３にもとづいて、初期
値ｘを算出する。算出された初期値ｘは、カウンタ１３
へ設定される。これにより、例えば、つぎのクロック周
期以後では、逓倍回路１０は、新たな逓倍比Nの下で、
ロック状態となる。それと同時に、モード制御部５０
は、動作モードを微調整モードM3へと遷移させる。以上
のように、逓倍回路１０では、クロック周期の変更を行
うときにも、カウンタ１３へ、ロック状態を実現する計
数値が、初期値として設定されるので、ロック状態が速
やかに実現する。

【００９８】＜1.9. リセット＞ここで、ラッチ２５お
よびゲート回路２８の動作について説明する。ゲート回
路２８は、ゲート回路２７と同様に、動作モードが微調
整モードM3にあるときに限って、入力クロックINを通過
させ、ラッチ２５のクロック入力へ伝達する。それに
は、ゲート回路２８は、例えば、入力クロックINとモー
ド信号成分MD2の論理積を出力するＡＮＤ回路として構
成されるとよい。

【００９９】微調整モードM3では、１クロック周期の間
に、信号DL-ACTがネゲートされることがなければ、それ
は、１クロック周期の間に、逓倍クロックN-OUTとし
て、逓倍比に相当する個数（例えば４個）のパルスが出
力されていないことを意味する。このとき、ラッチ２５
は、ハイレベルの信号を出力する。それにより、リセッ
ト信号PLL-RSTがアサートされるので、動作モードは、
入力クロック周期計測モードM1へ、強制的に移行する。
そして、カウンタ１３の計数値が、算出し直される。こ
れにより、信号DL-ACTが、アサートされ続けるという不
測の事態を、確実に回避することが可能となる。

【０１００】＜1.10. 位相同期回路＞つぎに、図２へ戻
って、位相同期回路１１の構成と動作について説明す
る。位相同期回路１１では、逓倍クロックN-OUTは、デ
ジタルディレイライン３３および固定遅延回路３４を通
過することにより、ある遅延量だけ遅延され、出力クロ
ックPLL-OUTとして出力される。デジタルディレイライ
ン３３は、デジタルディレイライン１６と同様に、可変
遅延回路として構成されており、選択自在に縦属接続可
能な複数の遅延素子を備えている。その遅延量は、縦属
接続される遅延素子の個数に比例して、段階的に変える
ことが可能となっている。

【０１０１】デジタルディレイライン３３の遅延量は、
カウンタ３１の計数値によって決定される。カウンタ３
１は、例えば、８ビットのデジタルカウンタとして構成
されている。二進数で表現されるカウンタ３１の計数値
は、デコーダ３２によってデコードされた上で、デジタ
ルディレイライン３３へと入力される。その結果、デジ
タルディレイライン３３の遅延量は、カウンタ３１の計
数値に比例して変化する。したがって、出力クロックPL
L-OUTの逓倍クロックN-OUTに対する遅延量は、カウンタ
３１の計数値と線形的な関係を持って、変化する。しか
も、カウンタ３１がデジタルカウンタであり、その計数
値が、整数であるために、出力クロックPLL-OUTの遅延
量は、段階的に変化する。

【０１０２】カウンタ３１には、位相比較器３５および
演算器３０が接続されている。位相比較器３５は、ゲー
ト回路３６を通じてカウンタ３１へ接続されている。位
相比較器３５は、出力クロックPHIPの位相と入力クロッ
クINの位相とを、入力クロックINの１周期ごとに比較
し、出力クロックPHIPの位相が進んでおれば、カウンタ
１３の計数値を加算し、逆に、遅れておれば減算する。
また、双方の位相が一致しておれば、計数値は一定に保
持される。すなわち、位相比較器３５は、双方の位相の
ずれを解消するように、言い換えると、位相同期回路１
１がロック状態となるように、カウンタ３１の計数値を
加算または減算する。

【０１０３】ゲート回路３６は、ロック検出部２０が出
力するロック信号LKにもとづいて、位相比較器３５の出
力信号を選択的にカウンタ３１へ伝達する。すなわち、
ゲート回路３６は、逓倍回路１０がロック状態にあると
きに限って、位相比較器３５の出力信号をカウンタ３１
へ伝達する。そのためには、ゲート回路３６は、例え
ば、図１０が示すように、位相比較器３５の出力信号と
ロック信号LKとの論理積を出力するＡＮＤ回路を備える
とよい。

【０１０４】このように、逓倍回路１０の動作が、ロッ
ク状態から外れているときには、位相比較器３５による
カウンタ３１の計数値の更新は休止される。このため、
背景技術としてのクロック生成回路１５１に見られたジ
ッタの問題が解消される。

【０１０５】演算器３０は、演算器１２によって逓倍回
路１０のカウンタ１３の計数値が更新された直後、言い
換えると、動作モードがカウンタ演算・セットモードM2
から微調整モードM3へと移行した直後に、出力クロック
PHIPと入力クロックINとの間の位相が一致するための計
数値、すなわち、位相同期回路１１がロック状態となる
ための計数値を、あらかじめ算出し、初期値としてカウ
ンタ３１へ設定する。より詳細には、演算器３０は、逓
倍回路１０の動作モードがカウンタ演算・セットモード
M2へ移行した後、逓倍回路１０のロック状態がロック検
出部２０によって最初に検出された時点で、演算動作を
開始する。このように、カウンタ３１の計数値が、位相
比較器３５と演算器３０のいずれによって更新されるか
は、逓倍回路１０の動作モードに依存する。

【０１０６】カウンタ３１の初期値は、カウンタ１３の
計数値にもとづいて、以下の要領で算出される。すなわ
ち、 x：カウンタ１３の計数値； t：カウンタ１３の計数値が０であるときの逓倍クロッ
クN-OUTの半周期； Δd：カウンタ１３の計数値が１増えるごとの、デジタ
ルディレイライン１６の遅延量の増分； r：カウンタ３１の計数値が０であるときの出力クロッ
クPHIPと入力クロックINの間の位相差 y：カウンタ３１へ設定すべき初期値；および、 Δu：カウンタ３１の計数値が１増えるごとの、デジタ
ルディレイライン３３の遅延量の増分；とすると、図１１のタイミングチャートからわかるよう
に、 y・Δu＝2・（t＋x・Δd）−r；の関係が成り立つ。

【０１０７】これにより、が得られる。ここで、デジタルディレイライン１６とデ
ジタルディレイライン３３との間で、遅延量の増分が同
一であれば、 Δu＝Δd；であるので、数式４は、 y＝2・x−｛（r−2・t）/ Δd｝・・・（数式５）によって、簡単に表現される。

【０１０８】演算器３０は、数式４または数式５にもと
づいて、初期値ｙを算出する。算出された初期値ｙは、
カウンタ３１へ設定される。これにより、例えば、つぎ
のクロック周期以後では、位相同期回路１１は、ロック
状態となる。このため、PLL回路１が動作を開始したと
き、逓倍比が変更されたとき、および、クロック周期が
変更されたときに、逓倍回路１０と位相同期回路１１の
双方において、ロック状態が速やかに実現する。すなわ
ち、出力クロックPHIP, PHIA, PHIB, PHICとして、入力
クロックINに同期し、しかも、周波数が逓倍されたクロ
ックが、背景技術としてのクロック生成回路１５１に比
べてはるかに短い、周期計測または演算に要する数クロ
ック周期の後に得られる。

【０１０９】演算器３０も、演算器１２と同様に、ソフ
トウェアを用いることなく、ハードウェアで構成するこ
とが可能である。変数ｒは、位相同期回路１１によって
定まる値であり、固定遅延回路３４の遅延量を、適切に
設定することによって、変数ｒを、整数kを用いて、（r−2・t）/ Δd＝k；となるように設定することが可能である。このとき、数
式５は、 y＝2・x−k ・・・・（数式６）によって、さらに、簡単に表現することができる。それ
によって、演算器３０は、簡単な積演算および和演算を
行うだけで、初期値ｙを算出することが可能となる。そ
れによって、演算器３０の構成を、簡素化することがで
きる。

【０１１０】演算器３０は、モード信号MDに応答して動
作する代わりに、ロック信号LKに応答して動作してもよ
い。すなわち、逓倍回路１０がロック状態から外れ、そ
の後、ロック状態を回復したことが、ロック検出部２０
によって検出されたときに、演算器３０が演算動作を行
ってもよい。

【０１１１】＜2. 実施の形態２＞クロック生成回路が
出力するクロックの供給を受ける回路（例えば、図１に
例示する回路６〜８）が、クロック生成回路とともに、
同一の半導体チップの中に作り込まれており、しかも、
回路６〜８のいずれかの中に、演算器１２（図２）の機
能を果たし得る演算器を備える半導体装置が存在し得
る。図１２は、そのような半導体装置の一例を示すブロ
ック図である。

【０１１２】この装置では、回路８の中に演算器４０が
備わっている。この演算器４０は、例えば、CPUと、そ
の動作を規定するプログラムが搭載された半導体メモリ
とを備えたマイクロコンピュータであってもよく、ある
いは、ハードウェアのみで積和演算を実行する演算器で
あってもよい。図８の半導体装置では、クロック生成回
路１０２は、回路８との間で、演算器４０を共有してい
る。

【０１１３】そして、PLL回路１には、演算器１２が設
けられず、演算器１２が果たすべき演算機能は、演算器
４０によって達成される。また、演算器１２に対して授
受されるべき各種の信号が、そのまま演算器４０に対し
て授受されるように、PLL回路１と演算器４０との間に
信号線が配設される。演算器４０は、回路８のための通
常処理を行うとともに、信号線を通じて供給されるモー
ド信号MDに応答して、演算器１２が行うべき演算処理
を、割り込み処理として実行する。

【０１１４】クロック生成回路１０２には、さらに、マ
ルチプレクサ４１が設けられる。マルチプレクサ４１
は、PLL回路１から供給されるモード信号MDに応答し
て、入力クロックINと出力クロックPHICとのいずれかを
選択して、出力クロックPHIC1として演算器４０へ供給
する。すなわち、PLL回路１の中の逓倍回路１０の動作
モードが、入力クロック周期計測モードM1またはカウン
タ演算・セットモードM2にあるときには、マルチプレク
サ４１は、入力クロックINを選択し、それ以外のときに
は、出力クロックPHICを選択する。演算器４０は、出力
クロックPHIC1に同期して動作する。

【０１１５】これによって、演算器４０は、回路８にお
ける本来の演算動作と、演算器１２が行うべき演算と
を、いつでも切替自在に実行することが可能となる。PL
L回路１が動作を開始した直後の出力クロックPHICが安
定しない時期においても、演算器４０は、入力クロック
INの供給を受けることによって、演算器１２が果たすべ
き演算を実行することができる。

【０１１６】また、PLL回路１が動作を開始した直後の
出力クロックPHIP, PHIA, PHIB, PHICが安定しない時期
では、回路６〜８は本来の処理を開始しない。この休止
の期間に、演算器４０を利用して、演算器１２が行うべ
き演算処理を行わせることができる。したがって、少な
くとも、PLL回路１が動作を開始した直後においては、
回路６〜８の本来の動作を妨げることなく、演算器４０
を有効に利用することができる。

【０１１７】さらに、逓倍比の変更、および、クロック
周期の変更の際にも、演算器４０が回路８の本来の処理
を休止して、割り込み処理としてPLL回路１のために実
行される演算処理に要する期間は、１〜数クロック周期
であり、回路８の本来の処理への影響は希少である。

【０１１８】また、図１３が示すように、演算器４０
が、PLL回路１に本来備わる演算器３０の機能を肩代わ
りするように、クロック生成回路を構成することも可能
である。このクロック生成回路１０２ａでは、演算器４
０は、回路８のための通常処理を行うとともに、信号線
を通じて供給されるモード信号MDおよびロック信号LKに
応答して、演算器３０が行うべき演算処理を、割り込み
処理として実行する。それと同時に、マルチプレクサ４
１は、モード信号MDとロック信号LKとにもとづいて、演
算器４０が通常処理を行うときには、出力クロックPHIC
を選択し、割り込み処理を行うときには、入力クロック
INを選択する。

【０１１９】クロック生成回路１０２ａにおいても、ク
ロック生成回路１０２と同様の効果が得られる。すなわ
ち、PLL回路１が動作を開始した直後の出力クロックPHI
Cが安定しない時期においても、演算器４０は、入力ク
ロックINの供給を受けることによって、演算器３０が果
たすべき演算を実行することができる。また、回路８の
通常処理への影響を少なくして、演算器４０を有効に利
用することができる。

【０１２０】＜3. 実施の形態３＞つぎに、演算器１２
を除去することのできる別の形態について説明する。固
定遅延回路１７の遅延量を適切に設定することによっ
て、数式１における半周期tを、整数mを用いて、 t＝2^m・Δd；となるように設定することが可能である。このとき、数
式１は、 x＝2^m・c / n - a ・・・（数式７）と表現される。

【０１２１】この場合には、図２の逓倍回路１０の一部
を、図１４が示すように変更することによって、演算器
１２を除去することが可能となる。ただし、この逓倍回
路１０ａでは、逓倍比の変更、および、クロック周期の
変更に際して、デジタルディレイライン１６の遅延量
が、演算にもとづいて設定されるという動作は、前提と
されない。逓倍回路１０ａでは、リセット信号PLL-RST
が入力された後に、ロック状態を実現するためのデジタ
ルディレイライン１６の遅延量の設定が、演算器１２な
しで行われる。

【０１２２】図１４の例では、パルスカウンタ９の一例
として、構造の簡単なシフトレジスタ４５が用いられて
いる。シフトレジスタ４５は、複数のレジスタ４６と、
マルチプレクサ４７とを備えている。複数のレジスタ４
６は、縦属接続されており、逓倍クロックN-OUTを、順
送りに保持する。マルチプレクサ４７は、複数のレジス
タ４６が保持する値が、制御信号CONT1が指示する逓倍
比に達すると、パルスを出力する。このパルスによっ
て、複数のレジスタ４６が保持する値は、初期化され
る。したがって、シフトレジスタ４５は、逓倍クロック
N-OUTが、逓倍比に達するごとに、パルスを出力する。

【０１２３】シフトレジスタ４５が出力する信号は、セ
レクタ４８を通じて、カウンタ１３へ入力される。セレ
クタ４８は、モード信号MDにもとづいて、シフトレジス
タ４５の出力信号と、位相比較器１８の出力信号のいず
れかを選択して、カウンタ１３へ伝達する。すなわち、
セレクタ４８は、リセット信号PLL-RSTが入力された後
に、逓倍回路１０ａの動作モードが、最初に微調整モー
ドM3へ至るまでの期間には、シフトレジスタ４５の出力
信号を選択し、それ以外の期間では、位相比較器１８の
出力信号を選択する。

【０１２４】リセット信号PLL-RSTが入力されると、逓
倍回路１０と同様に、カウンタ１３の計数値は、まず、
ゼロに初期化される。これにより、最小の周期を持つ逓
倍クロックN-OUTが、シフトレジスタ４５へ入力され
る。シフトレジスタ４５は、入力クロックINの立ち上が
り時刻に、逓倍クロックN-OUTの計数を開始する。した
がって、入力クロックINの１周期（すなわち、１クロッ
ク周期）の間に、シフトレジスタ４５からカウンタ１３
へと、逓倍クロックN-OUTのパルス数と逓倍比との比
率、すなわち、数式７における変数c / nに相当する個
数のパルスが、伝達される。

【０１２５】カウンタ１３は、シフトレジスタ４５から
パルスが入力されるごとに、計数値を１ずつ加算する。
その結果、シフトレジスタ４５が計数を開始してから、
１クロック周期を経た時点で、カウンタ１３の計数値
は、変数c / nに一致している。この時点で、カウンタ
１３の計数値が、＋mビットだけ、ビットシフトされた
上で、デコーダ１５へ伝達される。したがって、デコー
ダ１５には、2^m・c / nに相当する値が、入力される。

【０１２６】デコーダ１５の出力信号は、-aだけビット
シフトされた上で、デジタルディレイライン１６へ伝達
される。このため、デジタルディレイライン１６には、
数式７で与えられる計数値ｘに相当する値が入力され
る。すなわち、逓倍回路１０において演算器１２を通じ
て設定される値と同一の値が、デジタルディレイライン
１６に付与される。

【０１２７】デジタルディレイライン１６への遅延量の
設定が完了すると、動作モードは、微調整モードM3へ遷
移し、カウンタ１３には位相比較器１８の出力信号が入
力される。これにより、逓倍回路１０の微調整モードM3
と同様の動作が実現する。

【０１２８】＜4. 実施の形態４＞つぎに、演算器３０
を除去することのできる別の形態について説明する。数
式６が成り立つように、固定遅延回路３４の遅延量が設
定されている場合には、図２の逓倍回路１１の一部を、
図１５が示すように変更することによって、演算器３０
を除去することが可能となる。

【０１２９】この位相同期回路１１ａでは、位相同期回
路１１における演算器３０の代わりに、カウンタ３１
が、モード信号MDおよびロック信号LKによって、制御さ
れる。逓倍回路１０ａにおいても逓倍回路１０と同様
に、カウンタ３１の計数値は、通常においては、ゲート
回路３６を通じて入力される位相比較器３５の出力信号
によって、加算または減算される。

【０１３０】そして、リセット信号PLL-RSTが入力され
た後、逓倍比が変更されるとき、および、クロック周波
数が変更されるときには、カウンタ３１の計数値は、カ
ウンタ１３の計数値によって更新される。より詳細に
は、逓倍回路１０（図２）において、演算器１２によっ
てカウンタ１３の計数値が設定された後に、逓倍回路１
０がロック状態となったときに、カウンタ３１の計数値
は、カウンタ１３によって設定される。このとき、カウ
ンタ１３の計数値ｘは、＋１ビットだけビットシフトさ
れた上で、カウンタ３１へ入力される。その結果、カウ
ンタ３１の計数値として、2・xの値が設定される。

【０１３１】カウンタ３１の計数値は、デコーダ３２で
デコードされる。デコーダ３２の出力信号は、−kだけ
ビットシフトされた上で、デジタルディレイライン３３
へ入力される。その結果、デジタルディレイライン３３
には、数式６で与えられる計数値ｙに相当する値が入力
される。すなわち、逓倍回路１１において演算器３０を
通じて設定される値と同一の値が、デジタルディレイラ
イン３３に付与される。デジタルディレイライン３３へ
の遅延量の設定が完了すると、カウンタ３１にはゲート
回路３６からの信号が入力される。

【０１３２】なお、カウンタ３１は、モード信号MDの制
御を受けずに、ロック信号LKにのみ応答して動作しても
よい。すなわち、逓倍回路１０がロック状態から外れ、
その後、ロック状態を回復したことが、ロック検出部２
０によって検出されたときに、カウンタ１３の計数値が
カウンタ３１へ設定されてもよい。

【０１３３】＜5. 実施の形態５＞ここでは、リセット
信号PLL-RSTを生成する別の形態について説明する。図
１６に示す逓倍回路１０ｂは、パワーオンリセット回路
６０を備えており、その出力信号であるパワーオンリセ
ット信号PW-RSTが、ラッチ２５の出力信号、および、外
部リセットEX-RSTとともに、論理和回路２６ａへ入力さ
れている。論理和回路２６ａは、３個のリセット信号の
論理和を算出し、リセット信号PLL-RSTとして出力す
る。

【０１３４】図１７は、逓倍回路１０ｂの動作を説明す
るタイミングチャートである。パワーオンリセット回路
６０は、電源電圧Vccを監視しており、電源電圧Vccがあ
らかじめ設定された値よりも低くなると、パワーオンリ
セット信号PW-RSTをアサートする。したがって、電源が
投入された後において、電源電圧Vccが、パワーオンリ
セット回路６０が動作可能な程度に高くなると、パワー
オンリセット回路６０は、一旦、パワーオンリセット信
号PW-RSTをアサートする（時刻t31）。この信号は、論
理和回路２６ａにより、リセット信号PLL-RSTとして、
そのまま、モード制御部５０およびパルスカウンタ９へ
伝えられる。

【０１３５】それにより、モード制御部５０およびパル
スカウンタ９は、初期化される。そして、PLL回路１の
各部の動作が安定するほどに電源電圧Vccが十分に高く
なった時点（時刻t32）で、パワーオンリセット回路６
０は、パワーオンリセット信号PW-RSTをネゲートする。
それにより、入力クロック周期計測モードM1の動作が開
始される。

【０１３６】電源投入後に電源電圧Vccが安定せず、そ
のために、デジタルディレイライン１６などの遅延量が
安定しない期間に、入力クロック周期計測モードM1およ
びカウンタ演算・セットモードM2の動作が行われると、
カウンタ１３の計数値として最適な値が設定されず、ロ
ック状態に至るまでに、比較的長い期間を要する場合が
有り得る。しかしながら、逓倍回路１０ｂでは、パワー
オンリセット回路６０が備わるために、このような不具
合を回避することができる。

【０１３７】パワーオンリセット回路６０を備える代わ
りに、図１８に示す逓倍回路１０ｃのように、クロック
生成回路の外部から入力されるパワーオンリセット信号
PW-RSTを中継する端子を備えてもよい。また、図１９に
示す逓倍回路１０ｄのように、パワーオンリセット回路
６０が設けられ、パワーオンリセット信号PW-RSTが、リ
セット信号PLL-RSTとは別個に、モード制御部５０へ入
力される形態を採ることも可能である。パワーオンリセ
ット信号PW-RSTは、カウンタ１３にも伝達される。

【０１３８】逓倍回路１０ｄでは、パワーオンリセット
信号PW-RSTがアサートされ、その後にネゲートされたと
きには、モード制御部５０は、図３に示したモード遷移
の例外として、動作モードを入力クロック周期計測モー
ドM1へ遷移させることなく、微調整モードM3へ設定す
る。同時に、カウンタ１３の計数値は、パワーオンリセ
ット信号PW-RSTによって、最小の値に初期化される。し
たがって、その後、背景技術としての逓倍回路７１（図
２１）の初期動作（図２２）と同様に、ロック状態が実
現するまで、カウンタ１３の計数値が、クロック周期ご
とに加算される。

【０１３９】逓倍比の変更、および、クロック周期の変
更の際には、逓倍回路１０（図２）と同様に、演算器１
２によって、カウンタ１３の計数値が算出される。ま
た、パワーオンリセット信号PW-RSTがアサートされず、
外部リセットEX-RSTがアサートされたとき、あるいは、
ラッチ２５が出力信号をアサートしたときには、図３が
示すとおりに、動作モードは、入力クロック周期計測モ
ードM1へ移行する。このように、パワーオンリセット信
号PW-RSTがアサートされたときに限って、演算器１２に
よるカウンタ１３の計数値の設定を禁止することによっ
て、電源投入直後に、ロックに至るまでの時間が、背景
技術としての逓倍回路７１よりも、長くなることを抑え
ることが可能となる。

【０１４０】

【発明の効果】第１の発明の回路では、制御信号に応答
して、二つの位相のずれを解消する計数値がカウンタへ
設定されるので、計数値の段階的な加算または減算を待
つことなく、二つの位相が一致した状態、すなわち、ロ
ック状態を、短時間で実現することができる。

【０１４１】第２の発明の回路では、制御信号に応答し
て、入力クロックの周期が計測されるので、周期の値を
外部から指示する必要がない。

【０１４２】第３の発明の回路では、クロック生成回路
の動作開始から最初に二つの位相の一致が得られるま
で、すなわち、最初にロック状態となるまで、演算器は
計数値の算出および設定を行わない。このため、この期
間では、計数値は、位相比較器の比較結果にもとづい
て、ロック状態が実現するまで、段階的に変化する。こ
のため、電源電圧が安定しない期間に不正確な計数値が
カウンタに設定されることにより、ロック状態へ至る期
間が長くなるという可能性を、排除することができる。

【０１４３】第４の発明の回路では、逓倍比の変更を指
示する信号に応答し、この信号が指示する変更後の逓倍
比に対応した計数値が算出され、カウンタへ設定される
ので、逓倍比の変更を行う際にも、新たな逓倍比の下で
のロック状態が、速やかに実現する。

【０１４４】第５の発明の回路では、入力ロックの周期
の変更後と変更前の比率を指示する信号にもとづいて、
変更後の入力クロックの周期に対応した計数値が算出さ
れ、カウンタに設定されるので、入力クロックの新たな
周期の下でのロック状態が、速やかに実現する。

【０１４５】第６の発明の回路では、演算器が計数値の
算出および設定以外の演算処理をも実行可能であり、演
算器へ供給されるクロックが、マルチプレクサによっ
て、演算器の動作に応じて選択される。このため、本来
であれば、クロック生成回路の出力クロックの供給を受
けて動作する回路に備わるCPUなどの演算器を、クロッ
ク生成回路の演算器として有効利用することが可能であ
る。すなわち、クロック生成回路の構成を簡素化するこ
とができ、チップ面積を縮小化することが可能となる。

【０１４６】第７の発明の回路では、カウンタへ、位相
比較器の出力とパルスカウンタの出力とが選択的に入力
され、しかも、カウンタの計数値が、適切に設定された
シフト幅でビットシフトされた上で、可変遅延回路へ伝
えられる。すなわち、第１の発明の回路の演算器の機能
が、パルスカウンタ、カウンタ、および、デコーダによ
って等価的に果たされる。したがって、カウンタの計数
値の段階的な加算または減算を待つことなく、二つの位
相が一致した状態、すなわち、ロック状態を、短時間で
実現することができる。

【０１４７】第８の発明の回路では、リセット信号に応
答して、セレクタが動作するので、必要に応じて、リセ
ット信号を入力することによって、ロック状態への速や
かな移行を実現することができる。

【０１４８】第９の発明の回路では、リセット信号に応
答して、カウンタの計数値が、遅延量を最小にする値に
初期化されるので、最小のパルス幅で、入力クロックの
周期を計測することができる。このため、ロック状態を
実現する計数値が、高い精度で算出される。

【０１４９】第１０の発明の回路では、パワーオンリセ
ット回路が備わるので、例えば電源電圧が立ち上がった
直後など、電源電圧が不安定である期間に、計数値の算
出が低い精度で行われることを回避することができる。
それによって、ロック状態へ至る期間が長くなること
を、防止することができる。

【０１５０】第１１の発明の回路では、リセット回路が
備わるので、入力クロックの１周期の間に、逓倍比に相
当する個数のパルスが出ないという状態が継続し、ロッ
ク状態へ至らないという不測の事態を、回避することが
できる。

【０１５１】第１２の発明の回路では、第２可変遅延回
路、第２位相比較器、および、第２カウンタが備わるの
で、入力クロックの周波数が逓倍されるだけでなく、入
力クロックに同期した出力クロックが得られる。しか
も、第１位相比較器が比較する二つの位相が一致してい
るときに限って、第２カウンタの計数値が変化するの
で、出力クロックと逓倍クロックとの間の位相差に、ジ
ッタが生じるという問題点が解消される。それによっ
て、出力クロックと入力クロックとの間の位相がずれた
ときに、位相の一致が回復するまでの期間が短縮され
る。

【０１５２】第１３の発明の回路では、第２可変遅延回
路、第２位相比較器、および、第２カウンタが備わるの
で、入力クロックの周波数が逓倍されるだけでなく、入
力クロックに同期した出力クロックが得られる。しか
も、制御信号に応答して、入力クロックと出力クロック
との二つの位相のずれを解消する計数値がカウンタへ設
定されるので、計数値の段階的な加算または減算を待つ
ことなく、二つのクロックが同期した状態、すなわち、
ロック状態を、短時間で実現することができる。

【０１５３】第１４の発明の回路では、演算器が計数値
の算出および設定以外の演算処理をも実行可能であり、
演算器へ供給されるクロックが、マルチプレクサによっ
て、演算器の動作に応じて選択される。このため、本来
であれば、クロック生成回路の出力クロックの供給を受
けて動作する回路に備わるCPUなどの演算器を、クロッ
ク生成回路の演算器として有効利用することが可能であ
る。すなわち、クロック生成回路の構成を簡素化するこ
とができ、チップ面積を縮小化することが可能となる。

【０１５４】第１５の発明の回路では、第２可変遅延回
路、第２位相比較器、および、第２カウンタが備わるの
で、入力クロックの周波数が逓倍されるだけでなく、入
力クロックに同期した出力クロックが得られる。しか
も、制御信号に応答して、第１カウンタの計数値が１ビ
ットシフトされた上で第２カウンタへ設定され、第２カ
ウンタの計数値が、適切に設定されたシフト幅でビット
シフトされた上で、第２可変遅延回路へ伝えられる。す
なわち、第１３の発明の回路の演算器の機能が、第２カ
ウンタ、および、デコーダによって等価的に果たされ
る。したがって、第２カウンタの計数値の段階的な加算
または減算を待つことなく、出力クロックと入力クロッ
クとの二つの位相が一致した状態、すなわち、ロック状
態を、短時間で実現することができる。

【０１５５】第１６の発明の回路では、第１位相比較器
が比較する二つの位相の一致が回復したときに、演算器
による計数値の算出および設定が行われるので、出力ク
ロックと逓倍クロックとの間の位相差に、ジッタが生じ
ることなく、出力クロックの位相を入力クロックの位相
へと速やかに一致させることができる。

【０１５６】第１７の発明の回路では、別の演算器が備
わっており、別の演算器による第１カウンタへの計数値
の設定が終了した後に、演算器による計数値の算出およ
び第２カウンタへの設定が行われるので、第１可変遅延
回路の遅延量が大きく変動した後に、出力クロックと逓
倍クロックとの二つの位相の一致が、速やかに実現す
る。

【０１５７】第１８の発明の装置は、第１ないし第１７
のいずれかのクロック生成回路が供給する出力クロック
に同期して動作する回路を備えているので、回路の安定
した動作が、速やかに実現する。

【図面の簡単な説明】

【図１】実施の形態１のクロック生成回路のブロック
図である。

【図２】図１のPLL回路のブロック図である。

【図３】図２の逓倍回路の状態遷移図である。

【図４】図２のモード制御部が出力するモード信号の
説明図である。

【図５】図３の周期計測モードのタイミングチャート
である。

【図６】図３の演算・セットモードの動作説明図であ
る。

【図７】図３の微調整モードのタイミングチャートで
ある。

【図８】図３の演算・セットモードのタイミングチャ
ートである。

【図９】図２の制御信号CONT2の値の一例を示す説明
図である。

【図１０】図２のロック検出部とゲート回路の回路図
である。

【図１１】図２の位相同期回路の動作説明図である。

【図１２】実施の形態２のクロック生成回路のブロッ
ク図である。

【図１３】実施形態２の別のクロック生成回路のブロ
ック図である。

【図１４】実施の形態３の逓倍回路の一部のブロック
図である。

【図１５】実施の形態４の位相同期回路の一部のブロ
ック図である。

【図１６】実施の形態５の逓倍回路の一部の回路図で
ある。

【図１７】図１６の逓倍回路のタイミングチャートで
ある。

【図１８】実施の形態５の別の逓倍回路の一部の回路
図である。

【図１９】実施の形態５のさらに別の逓倍回路の一部
の回路図である。

【図２０】背景技術としてのクロック生成回路のブロ
ック図である。

【図２１】図２０の逓倍回路のブロック図である。

【図２２】図２１の逓倍回路のタイミングチャートで
ある。

【図２３】図２０の位相同期回路のブロック図であ
る。

【図２４】図２３の位相同期回路のタイミングチャー
トである。

【図２５】図２０のクロック生成回路のタイミングチ
ャートである。

【符号の説明】

９パルスカウンタ、１２，３０，４０演算器、１
３，３１カウンタ、１５，３２デコーダ、１６デ
ジタルディレイライン（可変遅延回路）、１８，３５
位相比較器、２５ラッチ（リセット回路）、４１マ
ルチプレクサ、４８セレクタ、６０パワーオンリセ
ット回路、CONT1 制御信号、CONT2 制御信号、EX-RST
外部リセット（リセット信号）、IN 入力クロック、
N-OUT 逓倍クロック（出力クロック）、PLL-RST リセ
ット信号（制御信号）、PW-RSTパワーオンリセット信号
（リセット信号）、Vcc 電源電圧、ｘ，ｙ計数値。

Claims

【特許請求の範囲】

【請求項１】入力クロックの周波数を逓倍して出力す
るクロック生成回路において、遅延量を段階的に変更可能な可変遅延回路をループ内に
含み、当該ループ内の一部から、発振するクロックを出
力クロックとして、出力するリングオシレータと、前記入力クロックと、前記ループ内で発振するクロック
の逓倍比倍に分周されたクロックとの、二つの位相を比
較する位相比較器と、前記遅延量を規定する計数値を、前記位相比較器の比較
結果にもとづいて、前記二つの位相のずれを解消する方
向に、段階的に変化させるカウンタと、制御信号に応答して、前記二つの位相が一致する遅延量
に対応する計数値を算出し、前記カウンタへ設定する演
算器と、を備えるクロック生成回路。
【請求項２】前記出力クロックのパルス数を計数する
パルスカウンタを、さらに備え、前記演算器が、前記制御信号の一つとしてのリセット信
号に応答して、前記入力クロックの周期を、前記パルス
数によって計測し、計測された周期および与えられた逓
倍比に対して、前記二つの位相が一致する遅延量に対応
する計数値を算出し、前記カウンタへ設定する、請求項
１に記載のクロック生成回路。
【請求項３】前記演算器が、前記クロック生成回路の
動作開始後、最初に前記二つの位相が一致が得られるま
では、算出および設定を行わない、請求項１に記載のク
ロック生成回路。
【請求項４】前記演算器が、前記制御信号の一つとし
ての逓倍比の変更を指示する信号に応答して、現在の前
記入力クロックの周期および前記信号が指示する変更後
の逓倍比に対して、前記二つの位相が一致する遅延量に
対応する計数値を算出し、前記カウンタへ設定する、請
求項１ないし請求項３のいずれかに記載のクロック生成
回路。
【請求項５】前記演算器が、前記制御信号の一つとし
て、前記入力クロックの周期の変更を、変更後と変更前
の比率とともに指示する信号に応答して、変更後の入力
クロックの周期および現在の逓倍比に対して、前記二つ
の位相が一致する遅延量に対応する計数値を算出し、前
記カウンタへ設定する、請求項１ないし請求項４のいず
れかに記載のクロック生成回路。
【請求項６】前記入力クロックと前記出力クロックと
を、選択自在に前記演算器へ出力するマルチプレクサ
を、さらに備え、前記演算器が、前記計数値の算出および設定以外の演算
処理をも行い、前記マルチプレクサが、前記演算器が前
記計数値の算出および設定を行うときは前記入力クロッ
クを選択し、その他の演算を実行するときは出力クロッ
クを選択する、請求項１ないし請求項５のいずれかに記
載のクロック生成回路。
【請求項７】入力クロックの周波数を逓倍して出力す
るクロック生成回路において、遅延量を段階的に変更可能な可変遅延回路をループ内に
含み、当該ループ内の一部から、発振するクロックを出
力クロックとして、出力するリングオシレータと、前記入力クロックと、前記ループ内で発振するクロック
の逓倍比倍に分周されたクロックとの、二つの位相を比
較する位相比較器と、前記出力クロックのパルス数を計数し、前記逓倍比に達
するごとに信号を出力するパルスカウンタと、前記位相比較器の出力信号と前記パルスカウンタの出力
信号とのいずれかを、選択自在に出力するセレクタと、前記セレクタの出力信号を受信することにより、前記遅
延量を規定する計数値を、前記位相比較器の比較結果に
もとづいて、前記二つの位相のずれを解消する方向に段
階的に変化させるか、または、前記入力信号の周期を基
準とした一定期間にわたって前記パルスカウンタが前記
信号を出力するごとに加算するカウンタと、前記カウンタの計数値をビットシフトして受信し、デコ
ードした上で、ビットシフトして前記可変遅延回路へ入
力するとともに、各ビットシフトの大きさが、前記二つ
の位相が一致するように設定されているデコーダと、を
備えるクロック生成回路。
【請求項８】前記セレクタが、リセット信号に応答し
て前記パルスカウンタの出力信号を選択し、前記可変遅
延回路への前記計数値の設定完了後に、前記位相比較器
の出力信号を選択する、請求項７に記載のクロック生成
回路。
【請求項９】前記カウンタが、前記リセット信号に応
答して、前記可変遅延回路の遅延量が最小となるように
前記計数値を初期化する、請求項２または請求項８に記
載のクロック生成回路。
【請求項１０】前記クロック生成回路に供給される電
源電圧が、あらかじめ定められた高さ以上でないとき
に、前記リセット信号を出力するパワーオンリセット回
路を、さらに備える、請求項２、請求項８、または、請
求項９に記載のクロック生成回路。
【請求項１１】前記出力クロックとして、前記入力ク
ロックの１周期の間に、逓倍比に相当する個数のパルス
が出ていないときに、前記リセット信号を出力するリセ
ット回路を、さらに備える、請求項２、請求項８、ない
し、請求項１０のいずれかに記載のクロック生成回路。
【請求項１２】入力クロックの周波数を逓倍して出力
するクロック生成回路において、遅延量を段階的に変更可能な第１可変遅延回路をループ
内に含み、当該ループ内の一部から、発振するクロック
を逓倍クロックとして、出力するリングオシレータと、前記入力クロックと、前記ループ内で発振するクロック
の逓倍比倍に分周されたクロックとの、二つの位相を比
較する第１位相比較器と、前記遅延量を規定する計数値を、前記位相比較器の比較
結果にもとづいて、前記二つの位相のずれを解消する方
向に、段階的に変化させる第１カウンタと、前記逓倍クロックを遅延させて出力クロックとして出力
し、遅延量を段階的に変更可能な第２可変遅延回路と、前記入力クロックと前記出力クロックとの、二つの位相
を比較する第２位相比較器と、前記第１位相比較器が比較する前記二つの位相が一致し
ているときに限って、前記第２可変遅延回路の前記遅延
量を規定する計数値を、前記第２位相比較器が比較する
前記二つの位相のずれを解消する方向に、段階的に変化
させる第２カウンタと、を備えるクロック生成回路。
【請求項１３】入力クロックの周波数を逓倍して出力
するクロック生成回路において、遅延量を段階的に変更可能な第１可変遅延回路をループ
内に含み、当該ループ内の一部から、発振するクロック
を逓倍クロックとして、出力するリングオシレータと、前記入力クロックと、前記ループ内で発振するクロック
の逓倍比倍に分周されたクロックとの、二つの位相を比
較する第１位相比較器と、前記遅延量を規定する計数値を、前記位相比較器の比較
結果にもとづいて、前記二つの位相のずれを解消する方
向に、段階的に変化させる第１カウンタと、前記逓倍クロックを遅延させて出力クロックとして出力
し、遅延量を段階的に変更可能な第２可変遅延回路と、前記入力クロックと前記出力クロックとの、二つの位相
を比較する第２位相比較器と、前記第２可変遅延回路の前記遅延量を規定する計数値
を、前記第２位相比較器が比較する前記二つの位相のず
れを解消する方向に、段階的に変化させる第２カウンタ
と、制御信号に応答して、前記第２位相比較器が比較する前
記二つの位相が一致する遅延量に対応する計数値を算出
し、前記第２カウンタへ設定する演算器と、を備えるク
ロック生成回路。
【請求項１４】前記入力クロックと前記出力クロック
とを選択自在に出力するマルチプレクサを、さらに備
え、前記演算器が、前記マルチプレクサが出力するクロック
に同期して動作し、しかも、前記計数値の算出および設
定以外の演算処理をも行い、前記マルチプレクサは、前記演算器が前記計数値を算出
および設定するときは前記入力クロックを選択し、その
他の演算を実行するときは出力クロックを選択する、請
求項１３に記載のクロック生成回路。
【請求項１５】入力クロックの周波数を逓倍して出力
するクロック生成回路において、遅延量を段階的に変更可能な第１可変遅延回路をループ
内に含み、当該ループ内の一部から、発振するクロック
を逓倍クロックとして、出力するリングオシレータと、前記入力クロックと、前記ループ内で発振するクロック
の逓倍比倍に分周されたクロックとの、二つの位相を比
較する第１位相比較器と、前記遅延量を規定する計数値を、前記位相比較器の比較
結果にもとづいて、前記二つの位相のずれを解消する方
向に、段階的に変化させる第１カウンタと、前記逓倍クロックを遅延させて出力クロックとして出力
し、遅延量を段階的に変更可能な第２可変遅延回路と、前記入力クロックと前記出力クロックとの、二つの位相
を比較する第２位相比較器と、前記第２可変遅延回路の前記遅延量を規定する計数値
を、前記第２位相比較器が比較する前記二つの位相のず
れを解消する方向に、段階的に変化させるとともに、制
御信号に応答して、前記第１カウンタの計数値を１ビッ
トシフトして前記計数値に設定する第２カウンタと、当該第２カウンタの計数値をビットシフトして受信し、
デコードした上で、ビットシフトして前記第２可変遅延
回路へ入力するとともに、各ビットシフトの大きさが、
前記第２位相比較器が比較する前記二つの位相が一致す
るように設定されているデコーダと、を備えるクロック
生成回路。
【請求項１６】前記制御信号が、前記第１位相比較器
が比較する前記二つの位相がずれた状態から一致した状
態へ移行したときに入力される、請求項１３ないし請求
項１５のいずれかに記載のクロック生成回路。
【請求項１７】別の制御信号に応答して、前記第１位
相比較器が比較する前記二つの位相が一致する遅延量に
対応する計数値を算出し、前記第１カウンタへ設定する
別の演算器を、さらに備え、前記別の演算器が前記計数値を設定した後に、前記制御
信号が入力される、請求項１３ないし請求項１５のいず
れかに記載のクロック生成回路。
【請求項１８】請求項１ないし請求項１７のいずれか
に記載のクロック生成回路と、当該クロック生成回路が出力する出力クロックの供給を
受け、当該出力クロックに同期して動作する回路と、を
備える半導体装置。