JP2000244335A - ビットインタリーブ回路及びビットデインタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、誤りの劣化を防止すること
及び動作速度を低速化して消費電力を削減すること等を
実現するビットインタリーブ回路及びビットデインタリ
ーブ回路を提供することである。 【解決手段】 ビットインタリーブされた受信信号の各
シンボルの受信レベルを測定する測定手段と、測定手段
により測定された各シンボルの受信レベル及びしきい値
に基づき、各シンボルについて、誤り訂正における計算
禁止又は計算許可を指示する指示信号を出力する指示信
号発生手段と、ビットインタリーブされた受信信号をデ
インタリーブする第１デインタリーブ手段と、第１デイ
ンタリーブ手段の出力信号に対応する指示信号を出力す
るように指示信号を並び替える第２デインタリーブ手段
とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ムあるいは移動体放送システムなどに使用されるビット
インタリーブ回路及びビットデインタリーブ回路に関す
る。

【０００２】

【従来の技術】自動車等の移動体に対して、無線を用い
て通信あるいは放送を行うシステムにおいて、建物など
により電波が遮られるシャドウイングやマルチパス遅延
波同士が干渉を生じるフェージングにより受信電力が減
衰すると、通信品質が劣化するという問題がある。

【０００３】特に、通信品質を改善する目的で誤り訂正
（ＦＥＣ：Forward Error Correction)）装置を使用す
る場合、シャドウイングやフェージングによりバースト
的な誤りが生じると誤り訂正能力が劣化するため、通信
品質が非常に大きく劣化してしまうという問題点があ
る。

【０００４】シャドウイングやフェージングによるバー
スト誤りによって通信品質が劣化するのを防止するた
め、送信側にビットインタリーブ回路、受信側にビット
デインタリーブ回路が用いられることが多い。

【０００５】これは、例えば、二面構成のランダムアク
セスメモリ等を用いて、誤り訂正符号化器からの出力符
号化系列を適当な規則に従って順序を替えて送信し、受
信側では、逆の順序で並べ替えることで元の符号列を再
現して、誤り訂正復号器へ入力するようにすることで、
無線伝送路上で生じたバースト誤りをランダム化して、
誤り訂正能力の劣化を減らすものである。

【０００６】図２２は従来のビットインリーブ回路の構
成図であり、図２３はデインタリーブ回路の構成図であ
る。図２４は、インタリーブブロックが４×４ビットの
場合の図２２及び図２３の動作説明図である。

【０００７】（ａ）ビットインタリーブの動作 ＦＥＣ符号化器５０により畳み込み符号化等による符号
化された情報は、Ｐ／Ｓ変換器５２によりシリアルデー
タに変換されて、図２２に示すビットインタリーブ回路
５４に入力される。

【０００８】書込みアドレスカウンタ２中の横方向カウ
ンタ６は、入力信号に同期したクロックに従って、０〜
３までカウントして、下位アドレスとして、セレクタ１
４＃０，１４＃１を通して、ＲＡＭ１６＃０，１６＃１
のいずれか一方のアドレス端子に出力する。

【０００９】縦方向カウンタ４は、横方向カウンタ６の
カウント周期をクロック周期として、０〜３までをカウ
ントして、上位アドレスとして、セレクタ１４＃０，１
４＃１を通して、ＲＡＭ１６＃０，１６＃１のいずれか
一方のアドレス端子に出力する。ＲＡＭ面切替制御信号
は、ＲＡＭ１６＃０，１６＃１への書込みと読出しが排
他的（いずれか一方が書込み、他方が読出し）になって
いる。

【００１０】ゲート回路１８＃０，１８＃１は、ＲＡＭ
面切替制御信号に従って、ＲＡＭ書込みタイミング信号
をＲＡＭ１６＃０，１６＃１のライトイネーブル端子Ｗ
Ｅに出力する。ゲート回路２０＃０，２０＃１は、シリ
アルな送信信号（０〜Ｆ（符号化系列の番号をヘキサで
表す））を入力して、ＲＡＭ面切替制御信号に従って、
ＲＡＭ１６＃０，１６＃１の端子Data#0に出力する。

【００１１】ＲＡＭ１６＃０，１６＃１のいずれか一方
は、ライトイネーブル端子ＷＥが有効になると、アドレ
ス端子に入力されたアドレス信号に該当する領域に端子
Data#0に入力された符号化系列を書込む。これにより、
図２４に示すように、ｉ番目の符号化系列は、アドレス
ｉの領域に順次書込まれる。

【００１２】読出しアドレスカウンタ８中の縦方向カウ
ンタ１２は、入力信号のクロックに同期して、０〜３ま
でをカウントして、上位アドレスとして、セレクタ１４
＃０，１４＃１に出力する。

【００１３】横方向カウンタ１０は、縦方向カウンタ１
２のカウント周期をクロック周期として、０〜３までを
カウントして、下位アドレスとして、セレクタ１４＃
０，１４＃１を通して、ＲＡＭ１６＃０，１６＃１のア
ドレス端子に出力する。

【００１４】いずれか一方のＲＡＭ１６＃０，１６＃１
は、アドレス端子に入力されたアドレスに該当する領域
から符号化系列を読出し、セレクタ２２を通して、変調
器などの送信系に出力する。これにより、送信信号は、
０，４，８，Ｃ，１，５，９…の順にインタリーブされ
る。

【００１５】（ｂ）ビットデインタリーブの動作 書込みアドレスカウンタ３０中の縦方向カウンタ３４
は、受信信号に同期したクロックに従って、０〜３まで
をカウントして、上位アドレスとして、セレクタ４０＃
０，４０＃１を通して、ＲＡＭ４２＃０，４２＃１に出
力する。

【００１６】横方向カウンタ３２は、縦方向カウンタ３
４のカウント周期をクロック周期として、０〜３までを
カウントして、下位アドレスとして、セレクタ４０＃
０，４０＃１を通して、ＲＡＭ４２＃０，４２＃１に出
力する。いずれか一方のＲＡＭ４２＃０，４２＃１は、
受信信号をアドレス信号で示されるアドレス領域に書込
む。これにより、０，４，８，Ｃ，１…の順に受信され
た受信信号ｉ（ｉは符号化系列のインタリーブ前の並び
の番号）は、アドレスｉに書込まれる。

【００１７】読出しアドレスカウンタ３６中の横方向カ
ウンタ３９は、受信信号に同期したクロックに従って、
０〜３までをカウントして、下位アドレスとして、セレ
クタ１４＃０，１４＃１を通して、ＲＡＭ１６＃０，１
６＃１のいずれか一方に出力する。

【００１８】縦方向カウンタ３８は、横方向カウンタ３
９のカウント周期をクロック周期として、カウント動作
をして、上位アドレスとして、セレクタ４０＃０，４０
＃１を通して、ＲＡＭ４２＃０，４２＃１に出力する。

【００１９】いずれか一方のＲＡＭ４２＃０，４２＃１
は、アドレス信号で示されるアドレス領域から読出し
て、セレクタ４８を通して、出力する。これにより、送
信信号のインタリーブ前の並びの順（０，１，２…）に
出力され、正しくデインタリーブされる。

【００２０】

【発明が解決しようとする課題】従来のビットインタリ
ーブ回路及びビットデインタリーブ回路では、図２２〜
図２４に示したように、単純に横方向／縦方向に書込み
／読出しを行うため、一つのインタリーブブロックの最
後のビットと次のインタリーブブロックの最初のビット
にまたがる連続誤りが生じた場合には、デインタリーブ
後にも連続誤りになるなど、デインタリーブ後の誤りの
ランダム化が必ずしも十分でないという問題点があっ
た。

【００２１】また、ＦＥＣ復号器に入力される符号ビッ
トが同時に誤ると、誤り訂正能力が劣化することが知ら
れているが、無線伝送路でバースト誤りが生じると入力
符号ビットが同時に誤る確率が高くなる。そのため、従
来は、ＦＥＣ符号化器出力をパラレル／シリアル変換し
た後、インタリーブし、受信側では、デインタリーブし
た後、シリアル／パラレル変換することで、入力ビット
が同時に誤ることがないようにしていた。

【００２２】そのため、従来の方式では、ビットインタ
リーブ／ビットデインタリーブ回路が符号のビットレー
トと同じクロックレートで動作する必要があった。図２
４は、符号化率＝１／２の場合を例示しているが、この
場合には、情報のビットレートの２倍のクロックレート
でＲＡＭへの書込み／読出しを行う必要がある。そのた
め、ビットインタリーブ回路を高速動作させるために実
現が困難になるだけでなく消費電力が大きくなる等の問
題があった。

【００２３】本発明は、このような点に鑑みてなされた
ものであり、誤りの劣化を防止すること及び動作速度を
低速化して消費電力を削減すること等を実現するビット
インタリーブ回路及びビットデインタリーブ回路を提供
することを目的としている。

【００２４】

【課題を解決するための手段】図１は、本発明の原理図
である。図１に示すように、本発明によれば、ビットイ
ンタリーブされた受信信号の各ビットの受信レベルを測
定する測定手段６２と、測定手段６２により測定された
各ビットの受信レベル及びしきい値に基づき、各ビット
について、誤り訂正における計算禁止又は計算許可を指
示する指示信号を出力する指示信号発生手段６４と、ビ
ットインタリーブされた受信信号をデインタリーブする
第１デインタリーブ手段６６と、指示信号を並び替え
て、第１デインタリーブ手段６６の出力信号に対応する
指示信号を出力する第２デインタリーブ手段６８とを具
備したことを特徴とするビットデインタリーブ回路が提
供される。

【００２５】このような構成によれば、フェージング・
シャドウイング等による受信特性劣化の原因は受信レベ
ルの減衰によるものであるので、測定手段６２によりイ
ンタリーブされた受信信号の各ビットの振幅情報である
受信レベルを測定する。

【００２６】指示信号発生手段６４は、測定手段６２に
より測定された各ビットの受信レベルとしきい値とを比
較して、例えば、ビットの受信レベルがしきい値よりも
小さいならば、計算禁止（図中×印）、しきい値よりも
大きいならば、計算許可（図中○印）を指示する指示信
号を生成する。例えば、受信レベルがｔ０〜ｔ１の間で
しきい値よりも小さいならば、計算禁止を示す指示信号
が生成される。

【００２７】第１デインタリーブ手段６６は、ビットイ
ンリーブされた受信信号を並び替えて、デインタリーブ
する。第２デインタリーブ手段６８は、指示信号が第１
デインタリーブ手段６６のビットに対応するように指示
信号を並び替える。ＦＥＣ復号器６９は、デインタリー
ブされた受信信号の各ビットと該ビットに対応する指示
信号を入力して、指示信号が計算禁止を指示している場
合は、そのビットを復号の計算外として復号する。これ
により、ＢＥＲ特性の劣化が防止できる。

【００２８】

【発明の実施の形態】第１実施形態 図２は、本発明の第１実施形態よるビットインタリーブ
回路及びビットデインタリーブ回路を含む無線機の構成
図である。図２に示すように、この無線機は、移動体通
信システム等に使用される移動局や基地局などであり、
ＦＥＣ符号化器７０、Ｓ／Ｐ変換器７１、ビットインタ
リーブ回路７２、変調器７４、ＲＦ部７６、アンテナ７
８，８０、ＲＦ部８２、復調器８４、Ａ／Ｄ変換器８
５、ビットデインタリーブ回路８６、Ｓ／Ｐ変換器８７
及びＦＥＣ復号器８８を有する。

【００２９】ＦＥＣ符号化器７０は、情報を畳み込み符
号化などにより一定の符号化率で符号化して、ｋビット
の符号化系列を出力する。Ｓ／Ｐ変換器７１は、ｋビッ
トのパラレルデータをシリアルに変換する。

【００３０】ビットインタリーブ回路７２は、例えば、
図２２に示した構成によって、符号化されたシリアルデ
ータをビットインタリーブする。変調器７４は、ＢＰＳ
ＫやＱＰＳＫなど所定の変調方式に従って、ビットイン
タリーブされた信号を変調する。ＲＦ部７６は、変調信
号を一定の周波数帯域に周波数変換して、増幅する。ア
ンテナ７８は、送信信号を送信する。

【００３１】アンテナ８０は、無線信号を受信する。Ｒ
Ｆ部８２は、一定の周波数帯域の信号を取り出して、増
幅などをする。復調器８４は、受信信号のレベルを測定
して、ＲＳＳＩ（Receive Signal Strength indicator)
信号を出力すると共に、ＡＧＣ回路により受信信号の振
幅を制御して、ＢＰＳＫやＱＰＳＫ方式などで変調され
た変調信号を復調して、振幅情報を含む復調信号を出力
する。

【００３２】振幅情報を含む復調信号としたのは、ＦＥ
Ｃ復号器８８での誤り訂正能力向上のためである。Ａ／
Ｄ変換器８５は、一定の量子化ビット（例えば、３ビッ
トで最上位ビットの符号ビットが復号ビット）でディジ
タル信号に変換する。

【００３３】図３は、図２中のビットデインタリーブ回
路の構成図であり、図２３中の構成要素と実質的に同一
の要素には同一の符号を付している。図３に示すよう
に、ビットデインタリーブ回路８６は、制御回路９０、
遅延回路９２、計算禁止信号発生回路９４、書込みアド
レスカウンタ３０、読出しアドレスカウンタ３６、セレ
クタ４０＃０，４０＃１、ＲＡＭ４２＃０，４２＃１、
ゲート回路４４＃０，４４＃１，４６＃０，４６＃１，
セレクタ４８、書込みアドレスカウンタ９６、読出しア
ドレスカウンタ１０２、セレクタ１０８＃０，１０８＃
１、ＲＡＭ１１０＃０，１１０＃１、ゲート回路１１２
＃０，１１２＃１，１１４＃０，１１４＃１及びセレク
タ１１６を具備する。尚、各１ビット幅のＲＡＭ４２＃
０，４２＃１はＡ／Ｄ変換器８５の出力ビット数と等し
い数だけ設けられる。

【００３４】制御回路９０は、受信信号に同期したクロ
ックの生成と、クロックに同期して、ｎ×ｍビットのイ
ンタリーブブロック毎に、ＲＡＭ面切替制御信号及びＲ
ＡＭ書込みタイミング信号の生成をする。ここで、ｎは
横方向のビット幅、ｍは縦方向のビット幅である。

【００３５】遅延回路９２は、例えば、受信信号に同期
したクロックに基づいて動作するシフトレジスタなどに
より構成され、ビットインタリーブされた受信信号の各
ビットを入力してから該ビットについての計算禁止又は
計算許可を指示する指示信号が計算禁止信号発生回路９
４から出力されるまでの所定の時間だけ受信信号を遅延
させる。

【００３６】図４は、図３中の計算禁止信号発生回路９
４のブロック図である。図４に示すように、計算禁止信
号発生回路９４は、移動平均化回路１２２、重み付け回
路１２４及び比較器１２６を有する。

【００３７】移動平均化回路１２２は、復調器８４のア
ナログ信号を包絡検波を行って、受信信号レベルを測定
して、受信信号の各ビットの受信レベル及び該ビットの
前後の一定の範囲内の受信信号のビットの受信レベルの
平均（移動平均）を求める。移動平均するのは、フェー
ジング・シャドウイング等による連続するバースト誤り
の原因は受信レベルの減衰によるものであることから機
器のノイズなどによる影響を抑制するためである。

【００３８】重み付け回路１２４は、移動平均された各
ビットの受信レベルに対して、復調器８４から出力され
るＲＳＳＩ信号又はＡＧＣ制御電圧などから重み付けを
行う、例えば、各ビットの受信レベルにＲＳＳＩ信号又
はＡＧＣ制御電圧を掛け合わせる。

【００３９】重み付けをするのは、復調器８４のＡＧＣ
回路により、受信信号のレベルが調節されているので、
復調器８４の出力信号のレベルでは、アンテナ８０入力
時の受信信号のレベルが判別できず、アンテナ８０入力
時の受信レベルに戻す必要があるからである。

【００４０】比較器１２６は、重み付け回路１２４から
出力される受信信号レベルとしきい値（基準電圧）とを
比較して、受信信号レベルがしきい値を越えるならば、
計算許可（例えば、ローレベル）を示す指示信号を出力
し、しきい値以下ならば、計算禁止（例えば、ハイレベ
ル）を示す指示信号を出力する。ここで、計算禁止を指
示する指示信号に該当する受信信号については、ＦＥＣ
復号器８８で誤り訂正の計算を禁止する。

【００４１】これは、受信信号をそのまま誤り訂正する
よりも、ＢＥＲ特性を改善することができることが、安
田他、「ヴィタビ復号の容易な高符号化率たたみ込みと
その諸特性」、信学論B,Vol.J64B,No.7,pp.573-580(198
1)などの論文により知られているからである。

【００４２】図３での横方向アドレスカウンタ９８と縦
方向アドレスカウンタ１００を含む書込みアドレスカウ
ンタ９６、縦方向カウンタ１０４と横方向カウンタ１０
６を含む読出しアドレスカウンタ１０２、セレクタ１０
８＃０，１０８＃１、ＲＡＭ１１０＃０，１１０＃１、
ゲート回路１１２＃０，１１２＃１，１１４＃０，１１
４＃１及びセレクタ１１６は、指示信号をデインリーブ
するためのデインタリーバである。

【００４３】このデインタリーバは、ゲート回路１１４
＃０，１１４＃１に指示信号が入力される点を除いて、
書込みアドレスカウンタ３０、読出しアドレスカウンタ
３６、セレクタ４０＃０，４０＃１、ＲＡＭ４２＃０，
４２＃１、ゲート回路４４＃０，４４＃１，４６＃０，
４６＃１及びセレクタ４８と実質的に同一である。

【００４４】尚、書込みアドレスカウンタ９６、読出し
アドレスカウンタ１０２及びセレクタ１０８＃０，１０
８＃１、ゲート回路１１２＃０，１１２＃１は、受信信
号のデインタリーバと共用してもよい。

【００４５】以下、図２の動作説明をする。

【００４６】例えば、図２中のＦＥＣ符号化器７０、ビ
ットインタリーブ回路７２及び変調器７４とそれぞれ同
一の符号化方式（例えば、畳込み符号化）、ビットイン
タリーブ方式（例えば、４×４のインタリーブブロッ
ク）及び変調方式（例えば、ＢＰＳＫ）で変調された変
調信号がアンテナ８０で受信される。

【００４７】ＲＦ部８２は、アンテナ８０で受信された
受信信号から、一定の周波数帯域の信号を取り出す。復
調器８４は、受信信号のＲＳＳＩ信号を求めて、ＡＧＣ
制御をしてから、ＢＰＳＫなどにより変調された受信信
号を、振幅情報を含む信号に復調して、Ａ／Ｄ変換器８
５に出力し、ＲＳＳＩ信号又はＡＧＣ制御電圧をビット
デインタリーブ回路８６に出力する。

【００４８】Ａ／Ｄ変換器８５は、一定の量子化ビット
のディジタル信号に変換する。ここで、量子化ビットの
符号ビットがビットインタリーブされた復号ビットであ
り、残りのビットが振幅情報を表す。

【００４９】図５は、図３のビットデインタリーブ回路
の動作説明図である。

【００５０】制御回路９０は、受信信号に同期したクロ
ックを生成すると共に、ビットインタリーブブロック
（例えば、４×４）を受信する毎に、ＲＡＭ面切替制御
信号の生成及びＲＡＭ書込みタイミング信号を生成す
る。遅延回路９２は、受信信号を一定時間だけ遅延し
て、各受信信号のビットと計算禁止／計算許可を示す指
示信号との同期をとる。

【００５１】図４中の移動平均化回路１２２は、受信信
号の包絡検波等により受信信号の振幅のレベルを測定
し、各ビットについて、各ビットを含む一定の範囲内の
受信信号のレベルの平均値を求めて、重み付け回路１２
４に出力する。

【００５２】重み付け回路１２４は、移動平均化回路１
２２の出力に対して、ＲＳＳＩ信号／ＡＧＣ制御電圧を
元に重み付け（例えば、移動平均化回路１２２の出力と
ＲＳＳＩ／ＡＧＣ制御電圧とを掛け合わせる）を行い、
比較器１２６に出力する。

【００５３】比較器１２６は、重み付け回路１２４の出
力としきい値とを比較して、重み付け回路１２４の出力
がしきい値よりも大きいときは、計算許可信号（例え
ば、ローレベル）を出力し、しきい値よりも小さいとき
は、計算禁止信号（例えば、ハイレベル）を図３中のゲ
ート回路１１４＃０，１１４＃１に出力する。

【００５４】図６は、計算禁止信号を示す図である。図
６に示すように、受信信号のレベルが、フェージング・
シャドウイング等により、しきい値よりも小さくなる期
間ｔ１〜ｔ２では、計算禁止信号が有効（例えば、ハイ
レベル）になり、しきい値よりも大きな他の期間では、
計算許可信号が有効（例えば、ローレベル）になる。

【００５５】書込みアドレスカウンタ３０、セレクタ４
０＃０，４０＃１、ゲート回路４４＃０，４４＃１，４
６＃０，４６＃１により、ＲＡＭ４２＃０，４２＃１の
いずれか一方に、図５に示すように１インタリーブブロ
ック（０，４，８，Ｃ，…）をアドレス（０，４，８，
Ｃ，…）に書込む。

【００５６】一方、書込みアドレスカウンタ９６、セレ
クタ１０８＃０，１０８＃１、ゲート回路１１２＃０，
１１２＃１，１１４＃０，１１４＃１により、ＲＡＭ１
１０＃０，１１０＃１のいずれか一方に、図５に示すよ
うに１ブロックビット（０，４，８，Ｃ，…）に対応す
る指示信号（○，Ｘ，Ｘ，Ｘ，○，…）を各ビットが書
込まれたアドレスと同一のアドレス領域に書込む。

【００５７】読出しアドレスカウンタ３６、セレクタ４
０＃０，４０＃１により、ＲＡＭ４２＃０，４２＃１の
いずれか一方から、図５に示すように１ブロックビット
（０，１，２，３，４，…）を読出して、デインタリー
ブして、セレクタ４８を通して、Ｓ／Ｐ変換器８７に出
力する。

【００５８】一方、読出しアドレスカウンタ１０２、セ
レクタ１０８＃０，１０８＃１により、ＲＡＭ１１０＃
０，１１０＃１のいずれか一方から、図５に示すように
１ブロックビット（０，１，２，３，４，…）に対応す
る指示信号（○，○，○，○，Ｘ，…）を読出し、セレ
クタ１１６を通して、Ｓ／Ｐ変換器８７に出力する。

【００５９】Ｓ／Ｐ変換器８７は、受信信号のデインタ
リーバ出力（０，１，２，３，４，…）及び指示信号の
デインタリーバ出力（○，○，○，○，Ｘ，…）をそれ
ぞれｋビットのパラレルデータに変換して、ＦＥＣ復号
器８８に出力する。

【００６０】ＦＥＣ復号器８８は、Ｓ／Ｐ変換器８７か
らパラレルデータを入力して、ビタビ復号などにより復
号する。このとき、計算禁止信号が有効となっているイ
ンタリーバ出力を判定に影響のない値にして、復号をす
る。これにより、フェージング・シャドウイングなどに
よる誤り符号に対する誤り計算を禁止したので誤り訂正
後のＢＥＲ特性劣化を抑制することができる。

【００６１】図７は、図３の効果説明図であり、横軸に
Ｅｓ（１ビット当たりの符号化エネルギー）／雑音１Ｈ
ｚ当たりのエネルギーＮ₀（ｄＢ）、縦軸にＢＥＲを示
している。図７では、符号化率Ｒ＝１／２，シフトレジ
スタ段数ｋ＝７，量子化ビット数Ｑ＝３，トランケーシ
ョン長＝６４のビタビ復号、インタリーブブロック長＝
３２×２５６ビット、シャドウイング長（シャドウイン
グによる計算禁止区間）＝２７３６ビット、シャドウイ
ングによる受信レベルの深さ＝−２０ｄＢとした時、計
算禁止なしの場合と計算禁止有りの場合を示している。

【００６２】この図に示すように、両者を比較すると、
計算禁止有りの場合は、計算禁止無しの場合に比べて、
ＢＥＲが小さくなっており、フェージング・シャドウイ
ングなどによるＢＥＲ特性劣化を抑制することができる
ことが分かる。

【００６３】第２実施形態 図８は、本発明の第２実施形態によるビットインタリー
ブ回路の構成図であり、図２２中の構成要素と実質的に
同一の要素には同一の符号を付している。

【００６４】本発明の第２実施形態によるビットインタ
リーブ回路が従来のビットインタリーブ回路とは、同一
のインタリーブブロック内の隣接ビット間のインタリー
ブ後の距離を一定以上維持し且つ隣接する２つのインタ
リーブブロックについて、ブロックの最後のビットとブ
ロックの先頭のビットの距離を２以上にしたことが異な
る。

【００６５】図８に示すビットインタリーブ回路と図２
２に示すビットインタリーブ回路とは、図８中の書込み
アドレスカウンタ１３０中の縦方向カウンタ４の出力の
最上位ビット（ＭＳＢ）を反転するインバータ１３２を
設けたことが異なる。

【００６６】これは、ＲＡＭ１６＃０，１６＃１がｎ×
ｍ（ｎは横方向のビット数，ｍは縦方向のビット数）の
マトリックス状のメモリ領域からなるものとしたとき、
このメモリ領域を上下２つのブロックに分割し、下のブ
ロック領域に、インタリーブブロックの最初の半分のビ
ットを順次書込み、上のブロック領域に残りの半分のビ
ットを順次書込むためのものである。

【００６７】これにより、同一インタリーブブロック内
の隣接ビット間のインタリーブ後の距離はｍであり、隣
接インタリーブブロックの最後の先頭のビット間の距離
はｎ×ｍとなって、同一インタリーブブロック及び隣接
インタリーブブロックにおいて、隣接ビット間のインタ
リーブ後の距離を一定以上となる。

【００６８】例えば、４×４のインタリーブブロックと
したとき、連続したビットのインタリーブ後の距離は最
大１６ビット、最小４ビット、平均６．９ビットとな
り、従来の最大１１ビット、最小１ビット、平均５．１
ビットと比較して、インタリーブ後のビット間の距離が
大きくなる。

【００６９】本実施形態では、ＲＡＭ１６＃０，１６＃
１のマトリックス状のメモリ領域を上下２つのブロック
領域に分割する構成としたが、３個以上のブロックに分
割しして書込むようにしてもよい。この場合は、例え
ば、縦方向カウンタ４の最上位から複数ビットを反転す
るようにすればよい。

【００７０】また、本実施形態では、上下に分割したブ
ロックに書込むようにしたが、書込みは、従来と同様に
行い、例えば、読出しアドレスカウンタ８の縦方向カウ
ンタ１２の最上位ビットを反転するインバータを設ける
ことにより、下のブロックのビットを縦方向に読出して
から、上のブロックのビットを縦方向に読出すようにし
てもよい。

【００７１】さらに、横方向から縦方向に書込むのでは
なく、縦方向から横方向に書込み、縦方向から横方向に
読出すのではなく、横方向から縦方向に読出すことによ
り、横方向カウンタ６又は１０のＭＳＢを反転するよう
にしてもよい。

【００７２】図９は、本発明の第２実施形態によるビッ
トデインタリーブ回路の構成図であり、図２３中の構成
要素と実質的に同一の要素には同一の符号を付してい
る。図９に示すビットデインタリーブ回路は、図８に示
したビットインタリーブ回路によりインタリーブされた
受信信号をデインタリーブする回路である。

【００７３】図９に示すビットデインタリーブ回路と図
２３に示すビットデインタリーブ回路とは、図９中の読
出アドレスカウンタ１４０中の縦方向カウンタ３８の出
力の最上位ビット（ＭＳＢ）を反転するインバータ１４
２を設けたことが異なる。

【００７４】尚、本実施形態では、読出しアドレスカウ
ンタ１４０の縦方向カウンタ３８にの最上位ビットを反
転するインバータ１４２を設けたが、代わりに、書き込
みアドレスカウンタ３０の横方向カウンタ３２の最上位
ビットを反転するインバータを設けても良いし、縦方向
と横方向の書込み及び読出し順序を逆にして、横方向カ
ウンタ３２又は３９のＭＳＢを反転するようにしてもよ
い。

【００７５】図１０は、図８及び図９の動作説明図であ
る。

【００７６】（ａ） 図８のインタリーブ回路の動作説
明 書込みアドレスカウンタ３０中の横方向カウンタ６は、
制御回路１３３により出力される送信信号のビットに同
期したクロックに従って、０〜（ｎ−１）までを繰り返
しカウントする。

【００７７】縦方向カウンタ４は、横方向カウンタ６の
カウント周期と同じクロック周期で、０〜（ｍ−１）ま
でを繰り返しカウントする。インバータ１３２は、縦方
向カウンタ１３２のＭＳＢを反転する。

【００７８】横方向カウンタ６の出力は、下位アドレス
（又はカラムアドレス）として、インバータ１３２の出
力は、最上位アドレスビットとして、縦方向カウンタ４
の最上位ビットを除く出力は、最上位アドレスビットを
除く上位アドレス（又はロウーアドレス）として、セレ
クタ１４＃０，１４＃１を通して、ＲＡＭ１６＃０，１
６＃１のアドレス端子に出力される。

【００７９】ＲＡＭ１６＃０，１６＃１には、１インタ
リーブブロックビットｎ×ｍ毎に、制御回路１３３から
出力されるＲＡＭ面制御信号によって、符号化系列が交
互に書込まれてゆく。このとき、縦方向カウンタ４の最
上位ビットをインバータ１３２により反転したので、１
インタリーブブロックを２分割した最初のサブブロック
がｎ×ｍのマトリックス状のメモリ領域の下半分の領域
に書込まれて、残りのサブブロックが、上半分の領域に
書込まれる。

【００８０】例えば、ｎ＝ｍ＝４としたとき、図１０に
示すように、（０，１，２，３）が縦方向アドレス＝２
の領域に、（４，５，６，７）が縦方向アドレス＝３の
領域に、（８，９，Ａ，Ｂ）が縦方向アドレス＝０の領
域に、（Ｃ，Ｄ，Ｅ，Ｆ）が縦方向アドレス＝１の領域
に書込まれる。

【００８１】読出しアドレスカウンタ８中の縦方向カウ
ンタ１２は、制御回路１３３から出力されるクロックに
従って、０〜（ｍ−１）までを繰り返しカウントして、
セレクタ１４＃０，１４＃１を通して、上位アドレス
（又はロウアドレス）として、ＲＡＭ１６＃０，１６＃
１のアドレス端子に出力する。

【００８２】横方向カウンタ１０は、縦方向カウンタ１
２のカウント周期と同一のクロック周期に従って、０〜
（ｎ−１）までを繰り返しカウントして、セレクタ１４
＃０，１４＃１を通して、下位アドレス（又はカラムア
ドレス）として、ＲＡＭ１６＃０，１６＃１のアドレス
端子に出力する。

【００８３】ＲＡＭ１６＃０，１６＃１からは、１イン
タリーブブロックビットｎ×ｍ毎に、縦から横方向に、
符号化系列がＲＡＭ面切替制御信号によって、交互に読
出されていく。図１０に示すようにｎ＝ｍ＝４の時、イ
ンタリーバ出力は、８，Ｃ，０，４，９，Ｄ，１，５，
Ａ，Ｅ，…となる。

【００８４】これにより、同一インタリーブブロック内
の隣接ビット間のインタリーブ後の距離は、ｍとなり、
隣接インタリーブブロックの最後と最初の隣接ビット間
の距離は、ｍ×ｎとなる。

【００８５】（ｂ） 図９のビットデインタリーブ回路
の動作説明 書込みアドレスカウンタ３０は、制御回路１４３から出
力される受信信号に同期したクロックに従って、横方向
カウンタ３２及び縦方向カウンタ３４をカウントして、
セレクタ４０＃０，４０＃１を通して、ＲＡＭ４２＃
０，４２＃１のアドレス端子に出力する。

【００８６】ＲＡＭ４２＃０，４２＃１には、１インタ
リーブブロックを受信する毎に、制御回路１４３から出
力されるＲＡＭ面切替制御信号に従って、交互に書込ま
れる。図１１は、図９のビットデインタリーブ回路の出
力を示す図である。例えば、ｎ＝ｍ＝４の場合、インタ
リーバ出力は、図１１（ａ）に示すように、８，Ｃ，
０，４，９，１，５，…（ｉは送信側のインタリーブ前
の並びの番号）であるので、図１０に示すように、横方
向アドレス＝０の領域には、（８，Ｃ，０，４）、横方
向アドレス＝１の領域には、（９，Ｄ，１，２）、横方
向アドレス＝２の領域には、（Ａ，Ｅ，２，６），横方
向アドレス＝３の領域には、（Ｂ，Ｆ，３，７）が書込
まれる。

【００８７】読出しアドレスカウンタ１４０は、制御回
路１４３から出力された受信信号に同期したクロックに
従って、横方向カウンタ３９及び縦方向カウンタ１４２
をカウントし、インバータ１４２により、縦方向カウン
タ３８の最上位ビットを反転して、セレクタ４０＃０，
４０＃１を通して、ＲＡＭ４２＃０，４２＃１のアドレ
ス端子に出力する。

【００８８】ＲＡＭ４２＃０，４２＃１からは、制御回
路１４３から出力されたＲＡＭ面切替制御信号に従っ
て、１インタリーブブロックの受信信号を入力する毎
に、交互にインタリーブブロックのビットが順次読出さ
れる。

【００８９】このとき、読出しアドレスカウンタ１４０
の縦方向カウンタ３８の最上位ビットを反転しているの
で、例えば、ｎ＝ｍ＝４のとき、縦方向アドレス＝２，
３，０，１の順に読出され、図１０及び図１１（ａ）に
示すように、（０，１，２，３，４，…）が順に読出さ
れる。

【００９０】図１１（ａ）の斜線で示す示すように、連
続する２つのインタリーブブロックの最初と最後のビッ
トのインタリーブ後の距離は１６となり、隣接する２つ
のインタリーブブロックにまたがってバースト誤りが発
生した場合でも、バースト誤りの発生したビットは距離
１６と分離されて、デインタリーブされる。

【００９１】そのため、デインタリーブ後の符号誤りの
ビットが連続する図１１（ｂ）に示す従来に比べて、Ｂ
ＥＲ特性劣化を抑制することができることが分かる。

【００９２】第３実施形態 図１２は、本発明の第３実施形態によるビットインタリ
ーブ回路の構成図であり、図２２中の構成要素と実質的
に同一の要素は同一の符号を付している。第３実施形態
によるビットインタリーブ回路と従来のビットインタリ
ーブ回路とは、以下の点で異なる。

【００９３】 ｋビットのパラレルな符号化系列をＲ
ＡＭ１６６＃０，１６６＃１に同時に書込むために、Ｒ
ＡＭ１６６＃０，１６６＃１のデータ幅をｋビットとし
たこと。

【００９４】 書込みアドレスカウンタ１５０の横方
向カウンタ１５２及び読出しアドレスカウンタ１６０の
横方向カウンタ１６２は、０〜ｎ１＝（ｎ／ｋ）−１ま
でをカウントするようにしたこと。

【００９５】 ｋビットのパラレルな符号化系列を入
力するゲート回路１６８＃０，１６８＃１，１７０＃
０，１７０＃１を設けたこと。ここでは、ｋ＝２として
いる。ＳＥＬ１７２，１７４をＲＡＭ１６６＃０，１６
６＃１のデータ幅分の個数設けたこと。

【００９６】 ＲＡＭ１６６＃０，１６６＃１のパラ
レル出力をシリアル出力に変換するＰ／Ｓ変換器１７６
をセレクタ１７２，１７４の出力側に設けたこと。

【００９７】図１３は、本発明の第３実施形態によるビ
ットデインタリーブ回路の構成図であり、図２３中の構
成要素と実質的に同一の要素は同一の符号を付してい
る。第３実施形態によるビットデインタリーブ回路と従
来のビットデインタリーブ回路とは、以下の点で異な
る。

【００９８】 ＲＡＭ１９２＃０，１９２＃１のデー
タ幅をｋビットとしたこと。

【００９９】 書込みアドレスカウンタ１８０の横方
向カウンタ１８２及び読出しアドレスカウンタ１８６の
横方向カウンタ１８８は、０〜ｎ１−１（ｎ１＝（ｎ／
ｋ））までをカウントするようにしたこと。

【０１００】 受信信号をｋビットパラレルにＲＡＭ
１９２＃０，１９２＃１に書込むように、縦続接続され
た、ｎ×（ｋ−１）＋１個のＤ−ＦＦ１９６＃０，１９
６＃１及びＳＥＬ１９８＃０，１９０＃１を設け、ＳＥ
Ｌ１９８＃０，１９８＃１の出力をＤ−ＦＦ１９６＃
０，１９６＃１の初段のＤ−ＦＦに入力するようにした
こと。

【０１０１】 ＳＥＬ２００，２０２をｋ個設けたこ
と。

【０１０２】図１４は、図１２及び図１３の動作説明図
である。

【０１０３】以下、図１２及び図１３の動作説明をす
る。

【０１０４】（ａ） 図１２のビットインタリーブ回路
の動作 図１５は、図１２のビットインタリーブ回路の書込みタ
イムチャートである。

【０１０５】書込みアドレスカウンタ１５０中の横方向
カウンタ１５２は、制御回路１５１から出力されるクロ
ックに従って、０〜（ｎ１−１）（ｎ１＝（ｎ／ｋ））
まを繰り返しカウントして、下位アドレスとして、セレ
クタ１４＃０，１４＃１を通して、ＲＡＭ１６６＃０，
１６６＃１のアドレス端子に出力する。

【０１０６】縦方向カウンタ４は、横方向カウンタ１５
２のカウント周期と同一のクロック周期で、０〜（ｍ−
１）までを繰り返しカウントして、上位アドレスとし
て、セレクタ１４＃０，１４＃１を通して、ＲＡＭ１６
６＃０，１６６＃１のアドレス端子に出力する。

【０１０７】制御回路１５２から出力されたＲＡＭ書込
みタイミング信号は、符号化系列に同期したクロックに
従って、有効になる。ＦＥＣ符号化回路７０から出力さ
れたｋビットパラレルな符号化系列は、ＲＡＭ面切替制
御信号に従って、１インタリーブブロック毎に、ゲート
回路１６８＃０，１６８＃１，１７０＃０，１７０＃１
を通して、ＲＡＭ１６６＃０，１６６＃１のメモリ領域
にData端子＃０，＃１から書込まれる。

【０１０８】図１４に示すように、ｋ＝２の場合、ＲＡ
Ｍ１６６＃０，１６６＃１には、横方向アドレス＝０，
縦方向アドレス＝０には、（０，１）、横方向アドレス
＝１，縦方向アドレス＝０には、（２，３）、横方向ア
ドレス＝０，縦方向アドレス＝１には、（４，５）…と
２ビットずつ書込まれる。このため、カウンタ１５２の
クロック周期は、従来のカウンタ６の半分のクロック周
期で動作すればよい。

【０１０９】図１６は、図１２のビットインタリーブ回
路の読出しタイムチャートである。

【０１１０】図１６に示すように、読出しアドレスカウ
ンタ１６０中の縦方向カウンタ１０は、制御回路１５１
から出力される符号化系列に同期したクロック周期のｋ
分の１のクロック周期に従って、０〜（ｍ−１）までを
繰り返しカウントして、上位アドレスとして、セレクタ
１４＃０，１４＃１を通して、ＲＡＭ１６６＃０，１６
６＃１のアドレス端子に出力する。

【０１１１】横方向カウンタ１６２は、縦方向カウンタ
１０のカウント周期のｋ倍の周期で、０〜（ｎ１−１）
までを繰り返しカウントして、下位アドレスとして、セ
レクタ１４＃０，１４＃１を通して、ＲＡＭ１６６＃
０，１６６＃１のアドレス端子に出力する。

【０１１２】１インタリーブブロック毎に、交互にＲＡ
Ｍ１６６＃０，１６６＃１のデータ端子＃０，＃１か
ら、ｋビットの符号化列がインタリーブされて読出され
る。図１６に示すように、ｎ＝ｍ＝４，ｋ＝２の場合、
横方向アドレス＝０のとき、縦方向アドレス＝０から３
までが２度カウントされ、縦方向アドレス＝０のとき、
（０，１），縦方向アドレス＝１のとき、（４，５），
縦方向アドレス＝２のとき、（８，９），縦方向アドレ
ス＝３のとき、（Ｃ，Ｄ）がそれぞれ２ビット同時に２
回出力される。

【０１１３】Ｐ／Ｓ変換器１７６は、制御回路１５１か
ら出力される読出しアドレスカウンタ１６０のカウンタ
周期に同期したＰ／Ｓ制御信号に従って、ＳＥＬ１７
２，１７４を通して、ＲＡＭ１６６＃０，１６６＃１の
ｋ個のデータ端子の出力＃ｉから一つを順次選択する。
例えば、ｋ＝２の場合は、最初に出力＃０が選択され，
次に出力＃１が選択される。

【０１１４】これにより、インタリーバ出力は、従来と
同じ（０，４，８，Ｃ，１，５，９，Ｄ，６，Ａ，Ｅ，
３，７，Ｂ）となるが、ビットインタリーブ回路の横方
向カウンタ１５２のクロック周期は、従来の半分の周期
で良く、消費電力等が低減される。

【０１１５】ＣＭＯＳ−ＩＣのように、消費電力が動作
速度に比例する素子を使用した場合、ビットインタリー
ブ回路全体の半分の回路が従来の１／２の速度で動作す
るので、消費電力を従来に比べて２５％削減することが
できる。

【０１１６】Ｐ／Ｓ変換器１７６から出力された符号化
系列は、変調器にＢＰＳＫやＱＰＳＫ変調される。尚、
衛星通信や移動体通信で広く使用されているＱＰＳＫ変
調をする場合は、ｋ＝２のとき、パラレル／シリアル変
換をする必要がない。変調器の出力は、ＲＦ部で周波数
変換されて、アンテナより送信される。

【０１１７】（ｂ） 図１３のビットデインタリーブ回
路の動作 図１７は、図１３のビットデインタリーブ回路の書込み
タイムチャートである。

【０１１８】図１７に示すように、書込みアドレスカウ
ンタ１８０中の縦方向カウンタ３４は、制御回路１８３
から出力される受信信号入力に同期したクロックに従っ
て、０〜（ｍ−１）までを繰り返しカウントして、上位
アドレスとして、セレクタ４０＃０，４０＃１を通し
て、ＲＡＭ１９２＃０，１９２＃１のいずれか一方のア
ドレス端子に出力する。

【０１１９】横方向カウンタ１８２は、縦方向アドレス
カウンタ３４のカウント周期のｋ倍のクロック周期に従
って、０〜（ｎ１−１）（ｎ１＝ｎ／ｋ）までを繰り返
しカウントして、セレクタ４０＃０，４０＃１を通し
て、ＲＡＭ１９２＃０，１９２＃１のいずれか一方のア
ドレス端子に出力する。

【０１２０】制御回路１８３から出力されるＲＡＭ書込
みタイミング信号は、受信信号の入力に同期したクロッ
クに従って、有効になり、１インタリーブブロックを入
力する毎に、ゲート回路４４＃０，４４＃１を通して、
ＲＡＭ１９２＃０，１９２＃１に交互に入力される。

【０１２１】制御回路１８３から出力されるＤ−ＦＦ書
込みタイミング信号は、受信信号の入力に同期したクロ
ックに従って、有効になり、ゲート回路１９４＃０，１
９４＃１を通して、Ｄ−ＦＦ１９６＃０，１９６＃１の
クロック端子に入力される。

【０１２２】一方、受信信号が、ゲート回路４６＃０，
４６＃１を通して、ＳＥＬ１９８＃０，１９８＃１及び
ＲＡＭ１９２＃０，１９２＃１のData端子＃１に入力さ
れる。

【０１２３】ＳＥＬ１９８＃０，１９８＃１は、制御回
路１８３から出力されるＳＥＬ制御信号に従って、縦方
向カウンタ３４のカウント周期に同期して、（ｋ−１）
×縦方向カウンタ３４のカウンタ周期の間は、受信信号
の選択を行い、縦方向カウンタ３４の最後のカウンタ周
期の間は、Ｄ−ＦＦ１９６＃０，１９６＃１の出力を選
択して、ＲＡＭ１９２＃０，１９２＃１の（ｋ−２）個
のData端子に出力する。

【０１２４】尚、ｋ＞２の場合は、縦続接続された
（（ｋ−１）×ｍ＋１）個のＤ−ＦＦの最終段からｍ個
のＤ−ＦＦの間隔で選択された、（ｋ−２）個のＤ−Ｆ
Ｆの出力端子よりＲＡＭ１９２＃０，１９２＃１のData
端子に出力される。

【０１２５】例えば、図１７に示すように、ｎ＝４，ｍ
＝４，ｋ＝２の場合、受信信号０，４，８，Ｃは、Ｄ−
ＦＦ１９６＃０，１９６＃１にラッチされ、ラッチされ
てから、４クロック後に最終段のＤ−ＦＦからＳＥＬ１
９８＃０，１９８＃１を通して、ＲＡＭ１９２＃０，１
９２＃１のData端子＃０に入力されて、書込まれる。こ
れと同時に、（１，５，９，Ｄ）がＲＡＭ１９２＃０，
１９２＃１のData端子＃１に順次入力されて、書込まれ
る。

【０１２６】以上を繰り返すことにより、例えば、ｎ＝
ｍ＝４，ｋ＝２の場合、横方向アドレス＝０について，
縦方向アドレス＝０には、（０，１），縦方向アドレス
＝１には、（４，５），縦方向アドレス＝２には、
（８，９），縦方向アドレス＝３には、（Ｃ，Ｄ）、横
方向アドレス＝１について、縦方向アドレス＝０には、
（２，３），縦方向アドレス＝１には、（６，７），縦
方向アドレス＝２には、（Ａ，Ｂ），縦方向アドレス＝
３には、（Ｅ，Ｆ）が書込まれる。

【０１２７】図１８は、図１３のビットデインタリーブ
回路の読出しタイムチャートである。

【０１２８】図１８に示すように、読出しアドレスカウ
ンタ１８６中の横方向カウンタ１８８は、受信信号の入
力周期のｋ倍のクロック周期に従って、０〜（ｎ１−
１）を繰り返しカウントして、下位アドレスとして、Ｓ
ＥＬ４０＃０，４０＃１を通して、ＲＡＭ１９２＃０，
１９２＃１のアドレス端子に出力する。

【０１２９】縦方向カウンタ３８は、横方向カウンタ１
８８のカウント周期と同一のクロック周期に従って、０
〜（ｍ−１）までを繰り返しカウントして、ＳＥＬ４０
＃０，４０＃１を通して、上位アドレスとして、ＲＡＭ
１９２＃０，１９２＃１のアドレス端子に出力する。

【０１３０】ＲＡＭ１９２＃０，１９２＃１のいずれか
一方のｋ個のData端子から、ｋビットがパラレルに出力
されて、ＳＥＬ２００，２０２を通して、デインタリー
バ出力されて、ＦＥＣ復号器１４４に出力される。

【０１３１】例えば、ｋ＝２の場合、（０，１），
（２，３），（４，５），（６，７）…が２ビットパラ
レルにデインタリーバ出力される。ＦＥＣ復号器１４４
は、ｋビットのパラレルなデインタリーバ出力を入力し
て、ビタビ復号などにより復号する。

【０１３２】これにより、ビットデインタリーブ回路の
読出しアドレスカウンタ１８６中の横方向カウンタ１８
８のクロック周期及びＲＡＭ１９２＃０，１９２＃１の
読み出しクロック等は受信信号のクロック周期のｋ倍の
クロック周期で動作すればよく、消費電力を低減するこ
とができる。

【０１３３】第４実施形態 図１９は、本発明の第４実施形態によるビットインタリ
ーブ回路の構成図であり、図１２中の構成要素と実質的
に同一の要素には同一の符号を付している。図１９のイ
ンタリーブ回路と図１２のビットインタリーブ回路とは
以下の点で異なる。

【０１３４】 ＲＡＭの０面及び１面をそれぞれ符号
化系列の入力ビット数＝ｋ個のＲＡＭで構成したこと。
本例では、ｋ＝２として、ＲＡＭ２１８＃０，２１８＃
１，２２０＃０，２２０＃１で構成している。

【０１３５】 ０面及び１面のｋ個のＲＡＭについ
て、１インタリーブブロックをｎ×ｍビットのマトリッ
クスで表したとき、ｉ行目と（ｉ＋１）行目の符号化系
列は、別々のＲＡＭに同一のアドレスで書込むようにし
たこと。

【０１３６】 書込みアドレスカウンタ２１０の縦方
向カウンタ２１２及び読出しアドレカウンタ２１４の縦
方向カウンタ２１６が０〜（ｍ／ｋ）−１までをカウン
トすること。

【０１３７】 ゲート回路２２２＃０，２２２＃１，
２２４＃０，２２４＃１を２×ｋ個設けたこと。ここで
は、ｋ＝２としている。

【０１３８】 符号化系列を入力する各ゲート回路１
６８＃０，１６８＃１，１７０＃０，１７０＃１の出力
信号を、ｋ個のＲＡＭ２１８＃０，２２０＃０の所定の
Data端子に入力するようにしたこと。例えば、ｋ＝２の
場合、ゲート回路１６８＃０の出力をＲＡＭ２１８＃０
のData端子＃０及びＲＡＭ２１８＃１のData端子＃２に
出力する。

【０１３９】 各ＲＡＭ２１８＃０，２１８＃１，２
２０＃０，２２０＃１のｋ個のData端子から出力される
符号化系列の中から１つを選択するセレクタ２２６＃
０，２２６＃１，２２８＃０，２２８＃１をｋ個設けた
こと。

【０１４０】図２０は、図１９の動作説明図である。

【０１４１】以下、図１９の動作説明をする。

【０１４２】（ａ） 書込み動作 書込みアドレスカウンタ２１０中の横方向カウンタ１５
２は、制御回路２１１から出力される、符号化系列に同
期したクロックに従って、０〜（ｎ１−１）（ｎ１＝ｎ
／ｋ）までをカウントして、セレクタ１４＃０，１４＃
１を通して、下位アドレスとして、ＲＡＭ２１８＃０，
２２０＃０，２１８＃１，２２０３＃１のアドレス端子
に出力する。

【０１４３】縦方向カウンタ２１２は、横方向カウンタ
１５２のカウント周期のｋ倍のクロック周期で、０〜
（ｍ１−１）（ｍ１＝ｍ／ｋ）までをカウントして、セ
レクタ１４＃０，１４＃１を通して、上位アドレスとし
て、ＲＡＭ２１８＃０，２２０＃０，２１８＃１，２２
０３＃１のアドレス端子に出力する。

【０１４４】ゲート回路２２２＃０，２２４＃０，２２
２＃１，２２４＃１は、ゲート制御信号に従って、いず
れかの１個のＲＡＭ２１８＃０，２２０＃０，２１８＃
１，２２０＃１のＷＥ端子にＲＡＭ書込みタイミング信
号を出力する。

【０１４５】尚、ゲート制御信号は、インリーブブロッ
ク毎に、０面用のゲート回路２２２＃０，２２４＃０と
１面用のゲート回路２２２＃１，２２４＃１に交互に切
替えを指示し、且つ各１インタリーブブロック内では、
横方向に１行の符号化系列が書込まれる毎に、同一面の
他のＲＡＭへの切替えを指示する信号である。

【０１４６】いずれか１個のＲＡＭ２１８＃０，２２０
＃０，２１８＃１，２２０＃１は、パラレルな符号化系
列をアドレスで指定された領域に書込む。

【０１４７】これにより、０面及び１面の各面には、各
インタリーブブロックについて１行（ｋ×ｎビット）が
書込まれると、次の行は、同じ面の別のＲＡＭに書込ま
れる。例えば、ｋ＝２，ｎ＝４の時は、図２０に示すよ
うに、（０，１），（２，３）がＲＡＭ２１８＃０，２
１８＃１，（４，５），（６，７）がＲＡＭ２２０＃
０，２２０＃１に、（８，９），（Ａ，Ｂ）がＲＡＭ２
１８＃０，２１８＃１に、（Ｃ，Ｄ），（Ｅ，Ｆ）がＲ
ＡＭ２２０＃０，２２０＃１に書込まれる。

【０１４８】（ｂ） 読出し動作 図２１は、図１９のビットインタリーブ回路の動作説明
図である。

【０１４９】制御回路２１１は、ＳＥＬ２２６＃０，２
２８＃０，２２６＃１，２２８＃１に、左端の列から右
端の列に該当するテータ端子の出力信号を順次選択する
ように、ＳＥＬ制御信号を出力する。

【０１５０】読出しアドレスカウンタ２１４中の縦方向
カウンタ２１６は、制御回路２１１から出力されるクロ
ックに従って、０〜（ｍ１−１）までを繰り返しカウン
トして、セレクタ１４＃０，１４＃１を通して、上位ア
ドレスとして、ＲＡＭ２１８＃０，２２０＃０，２１８
＃１，２２０＃１のアドレス端子に出力する。

【０１５１】横方向カウンタ１６２は、縦方向カウンタ
２１６のカウント周期のｋ倍のクロック周期で、０〜
（ｎ１−１）までを繰り返しカウントして、下位アドレ
スとして、セレクタ１４＃０，１４＃１を通して、ＲＡ
Ｍ２１８＃０，２２０＃０，２１８＃１，２２０＃１の
アドレス端子に出力する。

【０１５２】ＲＡＭ２１８＃０，２２０＃０，２１８＃
１，２２０＃１のｋ個のData端子から、符号化系列が読
出される。ＳＥＬ２２６＃０，２２８＃０，２２６＃
１，２２８＃１は、制御回路２１１から出力されるセレ
クタ選択信号に従って、縦方向カウンタ２１６のカウン
ト周期に同期して、左側の列に対応するData端子から右
側の列に対応するData端子へと切替えて選択して、ＳＥ
Ｌ１７２，１７４を通して、Ｐ／Ｓ変換器１７６に出力
する。

【０１５３】例えば、図２１に示すように、横方向アド
レス＝０の時，縦方向アドレス＝０，１，０，１となる
が、最初の縦方向アドレス＝０，１で、出力＃０，＃２
が選択され、（０，４），（８，Ｃ）の順に出力され、
次の縦方向アドレス＝０，１で、出力＃１，＃３が選択
されて、（１，５），（９，Ｄ）の順に出力される。

【０１５４】Ｐ／Ｓ変換器１７６は、インタリーバ出力
をパラレル／シリアル変換をする。

【０１５５】以上説明した第４実施形態によれば、読出
しアドレスカウンタ２１４中の縦方向カウンタ２１６の
クロック周期は第３実施形態のビットインタリーブ回路
よりも低速で良いので、消費電力などを更に低減するこ
とができる。

【０１５６】尚、第１実施形態と第２，第３実施形態の
ビットデインタリーブ回路とを組み合わせることは勿論
可能である。

【０１５７】

【発明の効果】本発明によれば、インタリーブされた受
信信号の各ビットの受信レベルがしきい値よりも小さい
ならば、該ビットについて、計算禁止を指示する指示信
号をビットと共に出力するので、ＢＥＲ特性劣化を防止
することができる。

【０１５８】また、隣接する２つのインタリーブブロッ
クの最後のビットと最初のビットのインタリーブ後の距
離を２以上としたので、バースト誤りのランダム化を図
ることができ、誤り訂正能力が向上する。

【０１５９】更に、動作クロックを低減することがで
き、消費電力が低減する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態によるビットインタリー
ブ回路及びビットデインタリーブ回路を含む無線機の構
成図である。

【図３】本発明の第１実施形態によるビットデインタリ
ーブ回路の構成図である。

【図４】図３中の計算禁止信号発生回路の構成図であ
る。

【図５】図３中のビットデインタリーブ回路の動作説明
図である。

【図６】計算禁止信号を示す図である。

【図７】図３の効果説明図である。

【図８】本発明の第２実施形態によるビットインタリー
ブ回路の構成図である。

【図９】本発明の第２実施形態によるビットデインタリ
ーブ回路の構成図である。

【図１０】図８及び図９の動作説明図である。

【図１１】図９のビットデインタリーブ回路の出力を示
す図である。

【図１２】本発明の第３実施形態によるビットインタリ
ーブ回路の構成図である。

【図１３】本発明の第３実施形態によるビットデインタ
リーブ回路の構成図である。

【図１４】図１２及び図１３の動作説明図である。

【図１５】図１２のビットインタリーブ回路の書込みタ
イムチャートである。

【図１６】図１２のビットインタリーブ回路の読出しタ
イムチャートである。

【図１７】図１３のビットデインタリーブ回路の書込み
タイムチャートである。

【図１８】図１３のビットデインタリーブ回路の読出し
タイムチャートである。

【図１９】本発明の第４実施形態によるビットインタリ
ーブ回路の構成図である。

【図２０】図１９の動作説明図である。

【図２１】図１９のビットインタリーブ回路の読出しタ
イムチャートである。

【図２２】従来のビットインタリーブ回路の構成図であ
る。

【図２３】従来のビットデインタリーブ回路の構成図で
ある。

【図２４】図２２及び図２３の動作説明図である。

【符号の説明】

６２ 測定手段 ６４ 指示信号発生手段 ６６ 第１デインタリーブ手段 ６８ 第２デインタリーブ手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ビットインタリーブされた受信信号の各
   ビットの受信レベルを測定する測定手段と、 前記測定手段により測定された各ビットの受信レベル及
   びしきい値に基づき、前記各ビットについて、誤り訂正
   における計算禁止又は計算許可を指示する指示信号を出
   力する指示信号発生手段と、 前記ビットインタリーブされた受信信号をデインタリー
   ブする第１デインタリーブ手段と、 前記指示信号を並び替えて、前記第１デインタリーブ手
   段の出力信号に対応する指示信号を出力する第２デイン
   タリーブ手段と、 を具備したことを特徴とするビットデインタリーブ回
   路。
2. 【請求項２】 アドレス信号に基づいて、書込み又は読
   出しをするランダムアクセスメモリと、 入力された符号化系列に同期してカウント動作をして、
   前記アドレス信号の下位アドレスを出力する第１カウン
   タと、 前記第１カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の上位アドレスを出力する
   第２カウンタと、 前記符号化系列に同期してカウント動作をして、前記ア
   ドレス信号の上位アドレスを出力する第３カウンタと、 前記第３カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の下位アドレスを出力する
   第４カウンタと、 前記第２カウンタ及び前記第３カウンタのいずれか一方
   の最上位ビットを反転する反転回路と、 を具備したことを特徴とするビットインタリーブ回路。
3. 【請求項３】 アドレス信号に基づいて、書込み又は読
   出しをするランダムアクセスメモリと、 ビットインタリーブされた受信信号に同期してカウント
   動作をして、前記アドレス信号の上位アドレスを出力す
   る第１カウンタと、 前記第１カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の下位アドレスを出力する
   第２カウンタと、 前記受信信号に同期してカウント動作をして、前記アド
   レス信号の下位アドレスを出力する第３カウンタと、 前記第３カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の上位アドレスを出力する
   第４カウンタと、 前記第１カウンタ及び前記第４カウンタのいずれか一方
   の最上位ビットを反転する反転回路と、 を具備したことを特徴とするビットデインタリーブ回
   路。
4. 【請求項４】 アドレス信号に基づいて、ｋ（ｋ≧２）
   ビットを同時に書込み又は読出しをするランダムアクセ
   スメモリと、 ｋビットのパラレルな符号化系列に同期してカウント動
   作をして、前記アドレス信号の下位アドレスを出力する
   第１カウンタと、 前記第１カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の上位アドレスを出力する
   第２カウンタと、 前記符号化系列の入力周期のｋ分の１のクロック周期に
   同期してカウント動作をして、前記アドレス信号の上位
   アドレスを出力する第３カウンタと、 前記第３カウンタのカウント周期のｋ倍のクロック周期
   に従ってカウント動作をして、前記アドレス信号の下位
   アドレスを出力する第４カウンタと、 前記ランダムアクセスメモリから読出されたｋビットの
   符号化系列から１ビットを選択するセレクタと、 を具備したことを特徴とするビットインタリーブ回路。
5. 【請求項５】 アドレス信号に基づいて、ｋ（ｋ≧２）
   ビットを同時に書込み又は読出しをするランダムアクセ
   スメモリと、 ビットインタリーブされた受信信号に同期してカウント
   動作をして、前記アドレス信号の上位アドレスを出力す
   る第１カウンタと、 前記第１カウンタのカウント周期のｋ倍のクロック周期
   に従ってカウント動作をして、前記アドレス信号の下位
   アドレスを出力する第２カウンタと、 前記受信信号を入力して、記憶する少なくとも（（ｋ−
   １）×異なる前記上位アドレスの数）の個数のフリップ
   フロップと、 前記受信信号の入力周期のｋ倍のクロック周期に従って
   カウント動作をして、前記アドレス信号の下位アドレス
   を出力する第３カウンタと、 前記第３カウンタのカウント周期に同期してカウント動
   作をして、前記アドレス信号の下位アドレスを出力する
   第４カウンタと、 を具備したことを特徴とするビットデインタリーブ回
   路。
6. 【請求項６】 アドレス信号に基づいて、ｋ（ｋ≧２）
   ビットを同時に書込み又は読出しをするｋ個のランダム
   アクセスメモリと、 ｋビットのパラレルな符号化系列に同期するクロックに
   従ってカウント動作をして、前記アドレス信号の下位ア
   ドレスを出力する第１カウンタと、 前記第１カウンタのカウント周期のｋ倍のクロック周期
   に従ってカウント動作をして、前記アドレス信号の上位
   アドレスを出力する第２カウンタと、 前記ｋ個のランダムアクセスメモリのいずれか１つに書
   込みイネーブル信号を出力する書込み制御回路と、 前記符号化系列の入力周期のｋ倍のクロック周期に従っ
   てカウント動作をして、前記アドレス信号の上位アドレ
   スを出力する第３カウンタと、 前記第３カウンタのカウント周期のｋ倍のクロック周期
   に従ってカウント動作をして、前記アドレス信号の下位
   アドレスを出力する第４カウンタと、 前記各ランダムアクセスメモリから読出されたｋビット
   のデータ信号から１ビットを選択するｋ個のセレクタ
   と、 を具備したことを特徴とするビットインタリーブ回路。