JP2000246938A

JP2000246938A - 記録ヘッド駆動装置

Info

Publication number: JP2000246938A
Application number: JP5123499A
Authority: JP
Inventors: Makoto Miyamoto; 誠宮本
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2000-09-12

Abstract

(57)【要約】【課題】ドライバーＩＣのスイッチオン・オフ時に大き
なサージ電圧があらわれ、該サージ電圧によってドライ
バーＩＣが誤動作を起こしていた。【解決手段】多数の記録素子2 と、画像データを１ビッ
トずつシリアル転送するシフトレジスタ6 と、外部より
ストローブ信号が供給されている間、シフトレジスタ6
の画像データに基づいて記録素子2 を駆動する多数の駆
動回路8 とを備え、これら多数の駆動回路8 を複数のグ
ループに区分するとともに、各グループの駆動回路8 に
よる記録素子2 の駆動タイミングを0.01〜50.00 μsec
ずつずらし、且つ各々のグループの駆動期間が相互にオ
ーバーラップするように、少なくとも２番目以降に駆動
するグループの駆動回路8 の前段にストローブ信号の入
力タイミングを遅らせる遅延回路9 を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はファクシミリやワー
ドプロセッサ等のプリンタ機構として組み込まれる記録
ヘッド駆動装置に関するものである。

【０００２】

【従来の技術】従来より、ファクシミリ等のプリンタ機
構として組み込まれる記録ヘッドとして、サーマルヘッ
ドやＬＥＤアレイヘッド，インクジェットヘッド等が使
用されている。

【０００３】かかる記録ヘッドは、例えばサーマルヘッ
ドの場合、アルミナセラミックス等から成る基板上に、
所定のドット密度で直線状に配列された多数の発熱素子
と、これら全ての発熱素子の一端に共通接続される共通
電極と、各発熱素子の他端に個別に接続される多数の個
別電極と、発熱素子を個々に選択的にジュール発熱させ
るドライバーＩＣとをそれぞれ取着した構造を有してお
り、前記ドライバーＩＣの駆動に伴い個別電極及び共通
電極間に所定の電力を印加し、発熱素子を画像データに
基づいて個々に選択的にジュール発熱させるとともに、
該発熱した熱を感熱紙等の記録媒体に伝導させ、記録媒
体に所定の印画を形成することによって記録ヘッドとし
て機能する。

【０００４】尚、前記ドライバーＩＣには画像データを
格納するためのラッチ回路や発熱素子への通電を制御す
るための駆動回路等が設けられており、該ドライバーＩ
Ｃは、外部（プリンタ本体）よりストローブ信号が供給
されている間、ラッチ回路内の画像データに基づいて対
応する発熱素子に対し所定の出力を発するようになって
いる。

【０００５】

【発明が解決しようとする課題】ところで上述のサーマ
ルヘッドにおいて１個の発熱素子を発熱させるには数10
ｍＡ程度の電流で足りるが、全黒印字のように全ての発
熱素子を同時に発熱させる場合には、共通電極に極めて
大きな電流が流れる。例えば、幅２５６ｍｍ（Ｂ４サイ
ズ用）、８ｄｏｔ／ｍｍのサーマルヘッドを用いて全黒
印字を行なう場合、全ての発熱素子を４つのブロックに
分けて駆動したとしても各ブロックの駆動時に共通電極
に流れる電流は、２５６ｍｍ×８ｄｏｔ／ｍｍ×５０ｍＡ÷４＝２５．６
〔Ａ〕となり、極めて大きな電流が瞬時に流れることとなる
（但し、上式では発熱素子１個当りの電流は５０ｍＡと
して計算した）。

【０００６】このとき、基板上の回路には等価的にイン
ダクタンスが存在するので、このインダクタンスによっ
てドライバーＩＣのスイッチオン時とスイッチオフ時に
共通電極から電源へとつながる電源線に、図４に示す如
き大きなサージ電圧があらわれる。このサージ電圧は変
化する電流の大きさに比例するため、全黒印字の場合に
は極めて大きな値となる。そのため、サージ電圧によっ
てドライバーＩＣが誤動作を起したり、該ＩＣの出力ト
ランジスタを破壊したり、更にはサーマルヘッドを搭載
したファクシミリ等の回路を誤動作させる等の欠点を有
していた。

【０００７】また一方、上記欠点を解消するためにサー
マルヘッドの共通電極と電源とをつなぐ電源線上にサー
ジ吸収用のコンデンサを設けたものが知られている。

【０００８】しかしながら、大きなサージ電圧に耐え得
るコンデンサは極めて大型であることから、これを組み
込んだ装置も大型化することとなり、またサージ電圧は
高周波成分をも含むので高周波特性の良好なコンデンサ
が必要で、該高周波特性の良好なコンデンサは非常に高
価であり、従ってこれを組み込んだ装置も高価なものと
なる欠点を有している。

【０００９】

【課題を解決するための手段】本発明は上記欠点に鑑み
案出されたもので、本発明の記録ヘッド駆動装置は、多
数の記録素子と、多数の直列接続されたシフトレジスタ
セルから成り、隣り合うシフトレジスタセル間で画像デ
ータを１ビットずつシリアル転送するとともに画像デー
タを所定のシフトレジスタセルに格納するシフトレジス
タと、前記シフトレジスタセルに対応して設けられ、ス
トローブ信号が供給されている間、前記シフトレジスタ
の画像データに基づいて記録素子を駆動する多数の駆動
回路と、を備えた記録ヘッド駆動装置であって、前記多
数の駆動回路を複数のグループに区分するとともに、各
グループの駆動回路による前記記録素子の駆動タイミン
グを０．０１μｓｅｃ〜５０．００μｓｅｃずつずら
し、且つ各々のグループの駆動期間が相互にオーバーラ
ップするように、少なくとも２番目以降に駆動するグル
ープの駆動回路の前段にストローブ信号の入力タイミン
グを遅らせる遅延回路を設けたことを特徴とするもので
ある。

【００１０】また本発明の記録ヘッド駆動装置は、多数
の記録素子と、多数の直列接続されたシフトレジスタセ
ルから成り、隣り合うシフトレジスタセル間で画像デー
タを１ビットずつシリアル転送するとともに画像データ
を所定のシフトレジスタセルに格納するシフトレジスタ
と、前記多数のシフトレジスタセルの画像データをラッ
チ信号に同期してパラレルに受け取り保持する多数のラ
ッチ回路と、前記ラッチ回路に対応して設けられ、スト
ローブ信号が供給されている間、前記ラッチ回路の画像
データに基づいて記録素子を駆動する多数の駆動回路
と、を備えた記録ヘッド駆動装置であって、前記多数の
駆動回路を複数のグループに区分するとともに、各グル
ープの駆動回路による前記記録素子の駆動タイミングを
０．０１μｓｅｃ〜５０．００μｓｅｃずつずらし、且
つ各々のグループの駆動期間が相互にオーバーラップす
るように、少なくとも２番目以降に駆動するグループの
駆動回路の前段にストローブ信号の入力タイミングを遅
らせる遅延回路を設けたことを特徴とするものである。

【００１１】更に本発明の記録ヘッド駆動装置は、前記
遅延回路がバッファ及び／又はインバータから成ること
を特徴とするものである。

【００１２】

【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図１は本発明の記録ヘッド駆動装置
をサーマルヘッドに適用した形態を示す平面図、図２は
図１のサーマルヘッドの電気的構成を部分的に示す等価
回路図であり、1 は基板、2 は発熱素子、3 は共通電
極、4 は個別電極、5 はドライバーＩＣ、6 はシフトレ
ジスタ、7 はラッチ回路、8 は駆動回路、9a,9b,9cは遅
延回路である。

【００１３】同図に示すサーマルヘッドは、アルミナセ
ラミックス等から成る基板1 の上面に、直線状に配列さ
れた多数の発熱素子2 と、これら全ての発熱素子2 の一
端に共通接続される共通電極3 と、各発熱素子2 の他端
に個別に接続される多数の個別電極4 と、前記発熱素子
2 への通電を制御する複数のドライバーＩＣ5 とをそれ
ぞれ取着した構造を有している。

【００１４】前記発熱素子2 は例えば８ｄｏｔ／ｍｍの
ドット密度で配列されており、かかるドット密度でＡ４
サイズのサーマルヘッドを構成する場合、１７２８個の
発熱素子2 が１２７μｍのピッチで直線状に配列される
こととなる。

【００１５】前記発熱素子2 は、Ｔａ系抵抗材料やＴｉ
系抵抗材料，Ｎｂ系抵抗材料，ポリシリコン（ｐ−Ｓ
ｉ）系抵抗材料等を従来周知の薄膜手法、具体的にはス
パッタリングやフォトリソグラフィー、エッチング等に
よって所定パターンに被着・形成して成り、それ自体が
所定の電気抵抗値を有しているため、ドライバーＩＣ5
の駆動に伴い所定の電力が印加されるとジュール発熱を
起こし、感熱紙等の記録媒体に印画を形成するのに必要
な温度となる。

【００１６】尚、各発熱素子2 の両端に接続される共通
電極3 及び個別電極4 は、外部電源からの電力を発熱素
子2 に供給するためのものであり、例えば共通電極3 は
２４Ｖの電位に保持されている外部電源のプラス（＋）
側の端子に、一方、個別電極4 は後述するドライバーＩ
Ｃ5 のスイッチングトランジスタ8bを介して基準電位
（例えば０Ｖの電位）に保持されている外部電源のマイ
ナス（−）側の端子に電気的に接続される。

【００１７】これら共通電極3 及び多数の個別電極4 は
アルミニウムや銅等から成り、かかる電極3,4 も先に述
べた発熱素子2 と同様に従来周知の薄膜手法等によって
所定パターンをなすように被着・形成される。

【００１８】また、前記複数のドライバーＩＣ5 は、そ
の各々が発熱素子2 を所定数ずつ担当してこれらを個々
に選択的にジュール発熱させる作用を為し、その回路形
成面には、外部からの画像データをクロック信号に同期
させてシリアルに転送するための所定ビット数のシフト
レジスタ6 、これら画像データをラッチ信号のタイミン
グでシフトレジスタから受け取って該画像データを保持
・格納する複数のラッチ回路7 、各発熱素子2 への通電
を外部からのストローブ信号及びラッチ回路7内の画像
データに基づいて制御するための複数の駆動回路8 、こ
れら駆動回路8へのストローブ信号の入力タイミングを
複数の駆動回路8 毎に少しずつ遅らせるための複数の遅
延回路9a,9b,9c等を有している。

【００１９】例えば１個のドライバーＩＣ5 で６４個の
発熱素子2 を担当する場合、Ａ４サイズ、８ｄｏｔ／ｍ
ｍのサーマルヘッドを構成するには２７個のドライバー
ＩＣが必要となり、個々のドライバーＩＣ5 の回路形成
面には６４ビットのシフトレジスタ6 、６４個のラッチ
回路7 、６４個の駆動回路8 、３個の遅延回路9a,9b,9c
がそれぞれ設けられる。尚、図１は基板1 上に搭載され
るドライバーＩＣ5 の個数を４個として図面を簡略化し
たものである。

【００２０】前記駆動回路8 はアンドゲート8aとスイッ
チングトランジスタ8bとで構成されている。

【００２１】前記アンドゲート8aには外部からのストロ
ーブ信号と、対応するラッチ回路7内の画像データとが
供給されるようになっており、この２つの信号の論理積
に基づいてスイッチングトランジスタ8bに向けて所定の
出力を発する。尚、前記ストローブ信号は、各印画ライ
ンにおける発熱素子2 の通電時間を決定するための信号
であり、全ての駆動回路8 に対して印画ライン毎に単一
のパルスで供給される。例えば全体を４ブロックに分け
て分割駆動する際は４つのパルスが相互にオーバーラッ
プすることなく順番に供給されることとなる。

【００２２】一方、前記スイッチングトランジスタ8bは
前述したアンドゲート8aからの出力信号に基づいて発熱
素子2 への通電のオン・オフを制御するようになってお
り、アンドゲート8aからの出力信号が供給されている
間、ドライバーＩＣ5 の出力端子及び個別電極4 を介し
て対応する発熱素子2 に所定の出力を発し、発熱素子2
を画像データに基づいて個々に選択的に発熱・駆動させ
る。

【００２３】そして前記ドライバーＩＣ5 の遅延回路9
a,9b,9cは、６４個の駆動回路8 を１６個の駆動回路8
を一単位とした４つのグループに区分するとともに、こ
れら４つのグループのうち、ストローブ信号の入力側
（以下、信号入力側と略記する）より２つめ以降のグル
ープの駆動回路の前段に１個ずつ設けられる。

【００２４】具体的には、アンドゲート8aにストローブ
信号を供給するためのストローブ信号線10上で、且つ信
号入力側より１７〜３２番目の駆動回路8 の前段と、３
３〜４８番目の駆動回路8 の前段と、４９〜６４番目の
駆動回路8 の前段に１個ずつ設けられる。

【００２５】前記遅延回路9a,9b,9cは、発熱素子2 の駆
動タイミングを、前述のグループ毎に０．０１μｓｅｃ
〜５０．００μｓｅｃずつずらす作用を為し、これによ
り各グループに供給されるストローブ信号の立ち上がり
と立ち下がりのタイミングが信号入力側より０．０１μ
ｓｅｃ〜５０．００μｓｅｃの範囲内で順次ずれていく
ことになる。

【００２６】かかる遅延回路9a,9b,9cとしてはインバー
タやバッファ, 或いはインバータとバッファを組み合わ
せたもの等が使用され、例えばインバータのみを使用す
る場合は出力ＡＣ特性が０．００５μｓｅｃ〜２５．０
０μｓｅｃのものを偶数個、組み合わせて使用し、また
バッファのみを使用する場合は出力ＡＣ特性が０．０１
μｓｅｃ〜５０．００μｓｅｃのものを用いる。

【００２７】また前述の駆動回路8 に供給されるストロ
ーブ信号は個々のドライバーＩＣ5にそれぞれ並列的に
供給されるようになっており、そのパルス幅は１００μ
ｓｅｃ〜５００００μｓｅｃに設定される。従って、ス
トローブ信号のパルス幅は上述した発熱素子2 の駆動タ
イミングのずれ幅ｗ₁（０．０１μｓｅｃ〜５０．００
μｓｅｃ）に比し極めて大きく、それ故、遅延回路9a,9
b,9cによって区分されている４つのグループの駆動期間
は相互にオーバーラップすることとなる。このオーバー
ラップ時間ｗ₂は例えば５０μｓｅｃ〜５００００μｓ
ｅｃに設定される。

【００２８】このように、各ドライバーＩＣ5 内の多数
の駆動回路8 を複数のグループに区分するとともに、こ
れら駆動回路8 による発熱素子2 の駆動タイミングをグ
ループ毎に０．０１μｓｅｃ〜５０．００μｓｅｃずつ
ずらし、且つ各々のグループの駆動期間が相互にオーバ
ーラップするように、信号入力側より少なくとも２番目
以降に駆動するグループの駆動回路8 の前段にストロー
ブ信号の入力タイミングを遅らせる遅延回路9a,9b,9cを
設けたことにより、全黒印字のように全ての発熱素子2
を同時に発熱させる場合に共通電極3 に極めて大きな電
流が流れたとしても、ドライバーＩＣ5 のスイッチオン
時とスイッチオフ時に共通電極3 から外部電源へとつな
がる電源線にあらわれるサージ電圧は極めて小さなもの
となる（図３参照）。これは、駆動タイミングをずらす
ことによって一度に変化する電流量が小さくなるからで
あり、これによって大きなサージ電圧に起因するドライ
バーＩＣ5 が誤動作やサーマルヘッドが搭載されるファ
クシミリ等の回路の誤動作が有効に防止される。

【００２９】またこの場合、電源線にあらわれるサージ
電圧は上述したように極めて小さく、サージ電圧がドラ
イバーＩＣ等に与える影響を無視し得る程度に抑えるこ
とができるため、サージ吸収用の大型で高価なコンデン
サ等は一切不要であり、サーマルヘッド駆動装置を小型
化することができるとともに、製品としてのサーマルヘ
ッドを安価になすことが可能である。

【００３０】尚、前述したグループ毎の駆動タイミング
のずれ幅ｗ₁は、ストローブ信号のパルス幅をグループ
数で除した値よりも小さく設定されていさえすれば各グ
ループの駆動期間が相互にオーバーラップすることにな
るわけであるが、このずれ幅ｗ₁が０．０１μｓｅｃよ
りも短いとサージ電圧を十分に低く抑えることが困難で
あり、逆にずれ幅ｗ₁が５０．００μｓｅｃよりも大き
いと印画速度が遅くなって近時の高速印画の要求に対応
しきれなくなる恐れがある。従ってグループ毎の駆動タ
イミングのずれ幅ｗ₁は０．０１μｓｅｃ〜５０．００
μｓｅｃの範囲内に特定される。

【００３１】また上述した４つのグループの駆動期間の
オーバーラップ時間ｗ₂は、印画速度の高速化やサージ
電圧の十分な低減という２つの観点から、ストローブ信
号のパルス幅の９０．０％〜９９．９％の範囲内に設定
するのが好ましい。

【００３２】尚、前記複数のドライバーＩＣ5 は、従来
周知のフェースダウンボンディング等を採用することに
よって基板1 の上面に、発熱素子2 の配列とほぼ平行な
一列状をなすように取着・搭載される。

【００３３】次に上述したサーマルヘッドにおけるサー
ジ電圧の低減作用について図３のタイミングチャートを
用いて説明する。

【００３４】同図に示す４つのストローブ信号ａ，ｂ，
ｃ，ｄはもともとドライバーＩＣ5に入力される時点で
は１つの信号であったものがストローブ信号線上に設け
た３つの遅延回路9a,9b,9cによって派生的に生成された
ものである。

【００３５】ストローブ信号ａはドライバーＩＣ5 の入
力端子を介して入力されるストローブ信号の波形と全く
同じであり、信号入力側より１〜１６番目の駆動回路8
にそのまま入力される。

【００３６】ストローブ信号ｂは遅延回路9aにより生成
された信号であり、ストローブ信号ａよりも例えば１μ
ｓｅｃだけ遅れて立ち上がり、１μｓｅｃだけ遅れて立
ち下がる。該ストローブ信号ｂは１７〜３２番目の駆動
回路8 のアンドゲート8aと遅延回路9bにそれぞれ入力さ
れる。

【００３７】またストローブ信号ｃは２つの遅延回路9
a,9b を経て生成された信号であり、ストローブ信号ａ
よりも例えば２μｓｅｃだけ遅れて立ち上がり、２μｓ
ｅｃだけ遅れて立ち下がる。該ストローブ信号ｃは３３
〜４８番目の駆動回路8 のアンドゲート8aと遅延回路9c
にそれぞれ入力される。

【００３８】そしてストローブ信号ｄは３つの遅延回路
9a,9b,9cを経て生成された信号であり、ストローブ信号
ａよりも例えば３μｓｅｃだけ遅れて立ち上がり、３μ
ｓｅｃだけ遅れて立ち下がる。該ストローブ信号ｄは４
９〜６４番目の駆動回路8 のアンドゲート8aに入力され
る。

【００３９】尚、これらのストローブ信号ａ，ｂ，ｃ，
ｄはいずれもローレベルで有効となる信号である。

【００４０】印画動作が始まると、まずドライバーＩＣ
5 のシフトレジスタ6 に第１ラインの画像データがクロ
ック信号に同期して１ビットずつシリアルに入力され
る。

【００４１】次に外部より供給されるラッチ信号のタイ
ミングでシフトレジスタ6 内の画像データがラッチ回路
7 にパラレルに転送され、これによって画像データがラ
ッチ回路7 内で保持・格納される。

【００４２】次に外部よりストローブ信号が入力され、
このストローブ信号が有効となっている間、ラッチ回路
7 内の画像データに基づいて駆動回路8 から対応する発
熱素子2 に所定の出力が発せられる。これにより、発熱
素子2 が画像データに基づいて個々に選択的にジュール
発熱を起こし、該発熱した熱を感熱紙等の記録媒体に伝
導させるとともに記録媒体に所定パターンの印画ドット
を形成することによって第１ラインの印画が完了する。
尚、各々の印画ラインを分割駆動する場合は、先に述べ
た如く、相互にオーバーラップすることのない複数のス
トローブ信号が順次入力されるようにする。

【００４３】このとき、ドライバーＩＣ5 に入力される
ストローブ信号は、図３のタイミングチャートに示す如
く、３つの遅延回路9a,9b,9cによって立ち上がり及び立
ち下がりのタイミングが０．０１μｓｅｃ〜５０．００
μｓｅｃ（ｗ₁）ずつずれた４つのストローブ信号ａ，
ｂ，ｃ，ｄに分岐しており、これら４つのストローブ信
号ａ〜ｄが前述のグループ分けによって区分された４つ
の駆動回路群にそれぞれ供給されるようになっているの
で、前述した如く、全黒印字のように多数の発熱素子2
を同時に発熱させる場合であっても、ドライバーＩＣ5
のスイッチオン時とスイッチオフ時に共通電極3 から外
部電源へとつながる電源線にあらわれるサージ電圧は極
めて小さく、該サージ電圧に起因するドライバーＩＣ5
の誤動作等が有効に防止されることとなる。

【００４４】その後、上述した第１ラインの印画動作と
同様にして、第２ライン、第３ライン…と各ラインの印
画動作を順番に繰り返すことによって一連の印画動作が
行われ、記録媒体に所定の印画が形成される。

【００４５】尚、本発明は上述した形態に限定されるも
のではなく、本発明の要旨を逸脱しない範囲において種
々の変更、改良等が可能である。

【００４６】例えば上述の形態ではシフトレジスタセル
6 と駆動回路8 の間にラッチ回路5を介在させ、ラッチ
回路5 で一旦保持した画像データを駆動回路8 に供給す
るように構成したが、この構成からラッチ回路を省き、
シフトレジスタセル6 内の画像データを駆動回路8 に直
接供給するようにしても構わない。

【００４７】また上述の形態では１個のドライバーＩＣ
内に３つの遅延回路を設けるようにしたが、１個のドラ
イバーＩＣに設ける遅延回路の個数は１個でも、２個で
も、或いは、４個以上でも良く、該遅延回路によるスト
ローブ信号の遅延時間が０．０１μｓｅｃ〜５０．００
μｓｅｃの範囲内に設定されている限り上述の形態と同
様の効果を得ることができる。

【００４８】更に上述の形態では本発明の記録ヘッド駆
動装置をサーマルヘッドに適用した形態を例にとって説
明したが、他の記録ヘッド、例えばＬＥＤアレイヘッド
やインクジェットヘッド等にも本発明は適用可能であ
り、そのような場合においても上述の形態と全く同様の
効果が得られる。

【００４９】

【発明の効果】本発明によれば、記録素子を駆動する多
数の駆動回路を複数のグループに区分するとともに、こ
れら駆動回路による記録素子の駆動タイミングをグルー
プ毎に０．０１μｓｅｃ〜５０．００μｓｅｃずつずら
し、且つ各々のグループの駆動期間が相互にオーバーラ
ップするように、少なくとも２番目以降に駆動するグル
ープの駆動回路の前段にストローブ信号の入力タイミン
グを遅らせる遅延回路を設けたことにより、全黒印字の
ように多数の記録素子を同時に駆動させる場合であって
も、電源線にあらわれるサージ電圧は極めて小さく、該
サージ電圧に起因するドライバーＩＣ等の誤動作が有効
に防止される。

【００５０】また本発明によれば、上述した如く電源線
にあらわれるサージ電圧を極めて小さくして、その影響
力を無視し得る程度に抑えることができるため、サージ
吸収用の大型で高価なコンデンサ等は一切不要であり、
記録ヘッド駆動装置を小型化するとともに、安価になす
ことが可能である。

【図面の簡単な説明】

【図１】本発明の記録ヘッド駆動装置をサーマルヘッド
に適用した形態を示す平面図である。

【図２】図１のサーマルヘッドの電気的構成を部分的に
示す等価回路図である。

【図３】図１のサーマルヘッドを用いて印画を行なう場
合に発生するサージ電圧の波形を示すタイミングチャー
トである。

【図４】従来のサーマルヘッドを用いて印画を行なった
場合に発生するサージ電圧の波形を示すタイミングチャ
ートである。

【符号の説明】

1・・・基板、2 ・・・発熱素子（記録素子）、3 ・・
・共通電極、4 ・・・個別電極、5 ・・・ドライバーＩ
Ｃ、6 ・・・シフトレジスタ、7 ・・・ラッチ回路、8
・・・駆動回路、8a・・・アンドゲート、8b・・・スイ
ッチングトランジスタ、9a,9b,9c・・・遅延回路

Claims

【特許請求の範囲】

【請求項１】多数の記録素子と、多数の直列接続されたシフトレジスタセルから成り、隣
り合うシフトレジスタセル間で画像データを１ビットず
つシリアル転送するとともに画像データを所定のシフト
レジスタセルに格納するシフトレジスタと、前記シフトレジスタセルに対応して設けられ、ストロー
ブ信号が供給されている間、前記シフトレジスタの画像
データに基づいて記録素子を駆動する多数の駆動回路
と、を備えた記録ヘッド駆動装置であって、前記多数の駆動回路を複数のグループに区分するととも
に、各グループの駆動回路による前記記録素子の駆動タ
イミングを０．０１μｓｅｃ〜５０．００μｓｅｃずつ
ずらし、且つ各々のグループの駆動期間が相互にオーバ
ーラップするように、少なくとも２番目以降に駆動する
グループの駆動回路の前段にストローブ信号の入力タイ
ミングを遅らせる遅延回路を設けたことを特徴とする記
録ヘッド駆動装置。
【請求項２】多数の記録素子と、多数の直列接続されたシフトレジスタセルから成り、隣
り合うシフトレジスタセル間で画像データを１ビットず
つシリアル転送するとともに画像データを所定のシフト
レジスタセルに格納するシフトレジスタと、前記多数のシフトレジスタセルの画像データをラッチ信
号に同期してパラレルに受け取り保持する多数のラッチ
回路と、前記ラッチ回路に対応して設けられ、ストローブ信号が
供給されている間、前記ラッチ回路の画像データに基づ
いて記録素子を駆動する多数の駆動回路と、を備えた記
録ヘッド駆動装置であって、前記多数の駆動回路を複数のグループに区分するととも
に、各グループの駆動回路による前記記録素子の駆動タ
イミングを０．０１μｓｅｃ〜５０．００μｓｅｃずつ
ずらし、且つ各々のグループの駆動期間が相互にオーバ
ーラップするように、少なくとも２番目以降に駆動する
グループの駆動回路の前段にストローブ信号の入力タイ
ミングを遅らせる遅延回路を設けたことを特徴とする記
録ヘッド駆動装置。
【請求項３】前記遅延回路がバッファ及び／又はインバ
ータから成ることを特徴とする請求項１又は請求項２に
記載の記録ヘッド駆動装置。