JP2000250010A - 液晶表示装置 - Google Patents

液晶表示装置

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Abstract

(57)【要約】 【課題】周辺回路内蔵液晶ディスプレイにおいて、大型
高精細パネルを表示しようとすると周辺回路に表示デー
タを、長いバス配線を用いて高速に転送する。 【解決手段】パネル上に負荷容量の小さい高速データバ
ス２０３と、並列化した低速制御バス１０７を設け、低
速制御バス１０７をブロック化する（１０３）ことによ
り高速データバス２０３での配線伝達遅延が発生しても
全体では高速の転送を可能とする。大型高精細パネルで
も高速データ転送が可能となり、インタフェース回路も
簡略なコンパクトで、使い勝手の良い表示装置を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係
り、特に駆動部を表示部と同一基板上に形成した周辺回
路内蔵液晶表示装置に関する。
【０００２】
【従来の技術】小型，高精細の液晶表示パネルの駆動方
式として、薄膜トランジスタを用いてガラス基板上にマ
トリクス周辺回路を形成する方法が従来用いられてい
る。例えば、１９９８エスアイディーインターナショナ
ルシンポジウムダイジェストオブテクニカルペーパーズ
の８７９頁から８８１頁に報告されている。また、アク
ティブマトリクス駆動方式ならびに液晶表示モジュール
の詳細については松本正一編著の液晶ディスプレイ技術
（産業図書）に詳しく述べられている。
【０００３】以下、本発明との差違を明らかにするため
に図２に示す従来の表示装置構成および、図１に示す本
発明による液晶表示装置の概略構成について説明する。
【０００４】図１においては表示データおよび同期信号
は液晶表示モジュール１０５の入力端子２１４から高速
データバス２０３および高速制御バス２１６を介してデ
ジタルデータドライバ部１０６に供給される。デジタル
データドライバ部には複数のブロック１０３ごとに分離
された低速データバス１０２，低速制御バス１０７が配
置され、高速データバス上のデータを並列に展開されて
おり、高速データバスよりも低いレートでデータラッチ
に転送される。並列展開はブロック毎に配置した高速デ
ータ整列回路１０１により行われる。また、シフトレジ
スタ、及びデータ転送に必要な同期信号はブロック毎に
配置した高速データ制御回路１０４によりブロックごと
に個別に生成され、表示データのデータラッチへの配分
動作はブロック毎に独立したタイミングで行われる。
【０００５】図２に示す従来方式のＴＦＴ液晶表示モジ
ュールの構成は、表示データを低速で転送する低速デー
タバスは含まれておらず、入力端子２１４から液晶表示
モジュール２１５に入力した１組の高速データバス２０
３と、高速制御バス２１６によりシフトレジスタ２０２
を駆動して表示データを各データラッチ２０４に転送し
ている。その後、データラッチ上の１ライン分のデータ
はラインメモリ２０５にラッチされ、レベルシフタ２０
６により電圧を増幅した後、信号配線ごとに設けたＤ／
Ａ変換回路２０７によりデジタルの表示データは液晶駆
動電圧に変換され、信号配線２０８により画素部２０９
を駆動する。走査側駆動回路２１３は直列接続されたシ
フトレジスタ２１１及びレベルシフタ２１２により構成
され、走査配線２１０に画素部の選択パルスを出力する
ことによりアクティブマトリクス表示を行う。このシス
テムでは、パネルが大型化，高精細化するとデータバス
での信号遅延を抑えるため配線幅を増加させねばなら
ず、配線部の面積を増大させる原因となっていた。
【０００６】また、データドライバ回路のすべてのデー
タラッチ，ラインメモリを同期して駆動させねばならな
いため、回路各部への同期信号間の時間差が増大する
と、回路各部の同期が取れず比較的動作周波数の低いＴ
ＦＴによる大型パネルの周辺回路の実現を困難にしてい
た。
【０００７】また、１組のデータバスに多数のデータラ
ッチが接続されているためデータバス配線の容量値が大
きくなるため、配線抵抗及び配線容量で定められる時定
数が増大し、配線遅延時間が長くなることからも、大型
パネルの周辺回路の実現を困難にしていた。
【０００８】本構成の特徴は、ブロックごとに独立した
低速データバスを設け、同期制御をブロックごとに独立
させた点にある。
【０００９】まず、高速データバス上の表示データは高
速データ制御回路によりブロックに対応した表示データ
をデータ整列回路により高速データバスよりも多本数の
低速データバスに並列に並び替える。高速データバスに
接続するラッチ回路は容量性負荷となるためこれが増え
ると配線遅延が増大するためデータ転送の高速化を困難
にする。従来ではこのバスに信号配線本数分の多数のデ
ータラッチ回路が接続されていたが、本発明の構成では
高速データバスに接続する回路は各ブロック毎に１回路
であり、さらにブロックに対応しないデータが転送され
ている時は、低速データバスを高速データバスと切離す
ことができるので、大幅にデータ配線の容量性負荷を低
減することができる。制御バスについても同様に、従来
例では多数のシフトレジスタを接続していたが、本発明
においてはブロック毎に１回路のみの高速データ制御回
路のみを接続するので容量性負荷を低減できる。このよ
うに高速バスを低容量負荷で駆動できるので、高速デー
タバス配線を細い配線で伝送することができ、回路面積
を小さくする利点がある。
【００１０】次に、本発明ではブロック毎に個別の同期
信号により低速データバスからデータラッチへのデータ
のラッチ動作を行う特徴がある。従来技術ではすべての
シフトレジスタ，データラッチが共通した配線上のドッ
トクロックなどの高速な同期信号により駆動していた。
このため、配線遅延などにより波形が歪み、あるいはデ
ータと同期信号との位相が大幅にずれがあるとデータド
ライバ回路全体でのデータラッチ動作ができない。従っ
て、パネルが大型化，高精細化のボトルネックとなって
いた。本発明によれば各ブロックごとに独立にデータラ
ッチ動作に必要な同期信号を発生させるため高速データ
バスに遅延が発生しても、各ブロック内では同期が取れ
ており、高精細化，大型化しても確実なデータラッチが
可能である。また、ブロック内のデータバスは低速にな
っており、データラッチ動作のための時間が従来例に比
べて長くできるのでさらに確実にデータラッチが可能で
ある利点がある。このため高速制御バス，高速データバ
スで多少伝達遅延が発生してもデータラッチ動作が可能
であるので、高速データバス配線の途中に波形整形回路
を設け、配線伝送中の波形歪みを補正することができる
ので、配線長が長くても転送が可能となるのでこれによ
っても大型パネルが容易に実現できる利点がある。
【００１１】また、データドライバ回路がブロックに分
割され、個別にデータラッチ動作，Ｄ／Ａ変換動作を行
うようにできるのでこれらの回路の消費電力が平均化さ
れるので電源配線幅を少なくでき、データドライバ回路
面積を少なくすることができるとともに本回路を駆動す
る電源容量のピーク出力を少なくすることができ、電源
回路の負荷が低減でき、容易に大型パネルを駆動するこ
とができる利点がある。
【００１２】
【発明が解決しようとする課題】前記従来技術では、液
晶表示モジュールに対して１水平走査期間毎に走査線１
ライン分の画素表示データをパネル内部のデータバスを
介して画素部の信号配線に対応する各データラッチに転
送しなければならない。この時の転送レートは画素数が
多くなるほどに増大し、例えば、１０２４×７６８画素
の構成では各画素１８bit のデータを約５０ＭＨｚ程度
の高速転送が必要である。
【００１３】このような高速データの転送を行う為には
データを画素ごとに順次直列に配列し、すべてのデータ
ラッチと接続したデータバスを介して供給し、スタート
パルス，転送クロック信号とシフトレジスタ回路を用い
て順次シフトするデータラッチ信号により特定のデータ
ラッチを動作させ、データを転送していた。しかしなが
ら、データバスは表示領域の横方向の長さが必要であ
り、配線長が長く、しかも配線１本には容量性負荷を伴
う多数のデータラッチが接続されており、配線の負荷容
量はパネルの画素数とともに増大し、配線遅延は増大す
る。画素数を増加させようとすると、より高速なデータ
伝送が必要となるにも関わらず、配線抵抗は増大し、配
線負荷容量も増大し、信号遅延も増大するため、上記の
構造では高精細パネルの大型化が困難であった。
【００１４】本発明は、表示パネル上に負荷容量が少な
く、大型高精細パネルにおいても高速データバスに入力
された表示データをバスの末端まで波形歪みを少なく伝
送することができる液晶表示装置を提供することを目的
とする。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本発明においては、液晶表示装置の液晶表示パネル
の基板上にＴＦＴアクティブマトリクス方式の表示領域
と薄膜ＴＦＴを用いたＴＦＴ周辺回路を形成し、高速デ
ータバス及び高速制御バスからなる高速バスと、ブロッ
ク化された低速データバスおよび信号配線駆動回路を設
ける。高速バスは高速の表示データを外部から供給し、
バス配線中での信号遅延による波形歪みを配線中に設け
た波形整形回路で補正し、終端まで高速表示データ及び
ドットクロック，同期信号などの高速制御信号を転送す
る。
【００１６】ブロックごとに表示データを多数の低速バ
ス上に並列展開して順次データラッチに表示データを転
送し、ラインメモリ，Ｄ／Ａ変換回路によりデジタル表
示データを液晶駆動電圧に変換しアクティブマトリクス
表示部を駆動するようにする。
【００１７】また、低速データバスをブロック化し、個
別のタイミング信号により動作させることにより、多数
のバス上に並列展開された表示データを、多数のデータ
ラッチに順次、低速で取り込むことが可能となる。さら
には、高速データ転送バス上においてブロック間で大幅
な信号遅延が発生しても、ラッチへのサンプリング動作
はブロックごとに独立しているので、正しく表示データ
をラッチに転送することができる。以上の効果により高
精細化した大型パネルにおいて、表示データの転送レー
トが増大しても表示データを各データラッチに転送する
ことが可能となり、全体として大型パネルにおいてもデ
ータ転送速度を高速化できる。
【００１８】
【発明の実施の形態】以上、図面を参照して本発明の液
晶表示装置について詳細に説明する。
【００１９】図３に第１の実施例である液晶表示装置の
回路構成を示す。本回路は表示装置のガラス基板３０５
上に高速データバス２０３，分割された低速データバス
102を含むデータドライバ回路３０７，走査側駆動回路
２１０、および薄膜トランジスタにより構成されたアク
ティブマトリクス方式の画素による画素部２０９により
構成される。これらの回路はCMOSTFT 形成プロセロによ
り形成されている。
【００２０】ＴＦＴ基板形成方法としては、Ｓｉ膜とし
て、ＴＦＴ基板に無アルカリガラスを用い、Ｓｉ結晶膜
形成方法としてレーザーアニール成長法による低温ポリ
シリコン、また石英ガラス基板を用い、固相成長法によ
る高温ポリシリコンなどの多結晶Ｓｉ膜を用いることが
できる。これにドーピング法を組み合わせ、pch，nchの
ＴＦＴを同一基板上に同時に形成するプロセスによりＴ
ＦＴ基板は形成可能である。
【００２１】次に図３の構成の詳細について述べる。
【００２２】入力端子２１４より表示に必要な表示デー
タ及び同期信号は、高速バス駆動回路３０６に接続され
る。高速バス駆動回路は高速データバス２０３及び高速
制御バス２１６に接続されている。高速データバス２０
３及び高速制御バス２１６は途中に波形整形回路３０３
を介して各ブロック１０３毎に配置した高速データ制御
回路１０４、およびデータ整列回路１０１に順次接続さ
れている。表示データは高速データ制御回路１０４から
の同期信号によりデータ整列回路１０１により多数のブ
ロック毎に分割した低速データバス１０２上に並列に展
開されて各ブロックのラッチ回路３０２に接続される。
またブロック内の同期信号は高速データ制御回路１０４
により高速制御バス２１６上の同期信号から生成され、
ブロック毎に分割した低速制御バス１０７によりブロッ
クに供給する。ブロック内には画素部２０９の信号配線
２０８に対応する複数のシフトレジスタ３０１，データ
ラッチ３０２，ラインメモリ２０５，レベルシフタ２０
６，Ｄ／Ａ変換回路２０７が設けられている。また、走
査側駆動回路２１０では従来例と同様にパネル走査制御
バス３０４により供給する同期信号により、画素部２０
９の線順次走査に必要な走査パルスを発生し、画素部の
走査配線２１３に供給する。
【００２３】以上の構成により回路は次のように表示動
作を行う。
【００２４】ドットクロック及び、水平同期及び垂直同
期信号および表示データは入力端子２１４高速バス駆動
回路３０６により低インピーダンス変換、及びCMOSTFT
で構成される論理回路に適合するように論理信号の振幅
を調整するレベルシフト処理された後高速データバス２
０３及び高速制御バス２１６に接続され、各ブロックに
供給される。また、途中に介在する波形整形回路３０３
によりバス伝送中に生じる波形歪み及びデータと同期信
号とのタイミングずれを補正される。
【００２５】各ブロックでは高速データ制御回路１０４
により高速制御バス上のドットクロック及び水平同期信
号から当該するブロックでの処理に必要なデータが到達
している期間を検出し、データ整列回路１０１を高速デ
ータバスに接続する。データ整列回路１０１では高速デ
ータバス上のデータを少なくとも高速データバスよりも
多本数の配線本数から構成された低速データバス１０２
への並列並べ替え動作を高速データ制御回路１０４から
の制御信号により実行し、これと同期して動作するシフ
トレジスタ３０１はラッチ回路３０２に順次データラッ
チ信号を発生させ、ラッチ回路３０２は低速データバス
１０２上の表示データをラッチすることによりブロック
１０３に当該する表示データをラッチ回路３０２に転送
する。各ブロックが順次上記動作を行い、１ライン分の
表示データがすべてのラッチ回路に転送されると、ラッ
チ回路はデータをラインメモリ２０５に転送し、Ｄ／Ａ
回路により液晶駆動電圧に変換された後に信号配線２０
８を駆動し画素部２０９を駆動する。
【００２６】また、入力端子２１４から入力されたフレ
ームスタート信号はパネル走査制御バス３０４により走
査側駆動回路２１０により従来技術同様の動作により画
素部２０９の走査配線２１３を駆動し表示動作を行うこ
とができる。
【００２７】この構成においては、低速データバスの本
数は多いほどブロックの個数を少なくすることができ、
高速データバスの負荷を減らすことができ、配線を長く
とることができる反面、データバス本数が増加すると配
線の占有面積が増大し回路面積は増加してしまうため配
線本数の最適化が必要である。
【００２８】実際のパネルの場合について説明する。６
４０×４８０画素のパネルでは、１ライン分の６４０画
素、ＲＧＢ各色６ビットの階調信号を転送する場合は、
640×３×６＝１１５２０ビットを転送する必要があ
り、従来例ではシフトレジスタ回路は１２.５ＭＨｚ で
駆動し、データ配線には、４.７ インチ対角パネル内部
に設けた高速データ配線１本当り、３２０個のラッチ回
路が接続されていた。
【００２９】これに対し、本発明では高速データバスに
はブロック数の高速データ整列回路が接続されるのみで
あり、例えばブロック数が８ブロックであれば高速デー
タバスに接続する負荷の回路数は１／４０に低減するこ
とができる。したがって配線時定数を同一の条件で比較
すると、配線幅は１／４０で済み、配線部分の面積を低
減することができる。
【００３０】以下に、各ブロック回路部分の詳細構成に
ついて画素数１０２４×７６８画素の場合で、８ブロッ
クで構成する場合を用いて説明する。本方式が他の画素
構成でも実現できることは言うまでもない。
【００３１】本発明の主要部分である高速データ整列回
路及び高速データ制御回路の内容構成を各々図４及び図
５に示す。高速制御バス２１６はドットクロックバス４
０１及び水平スタート信号バス４０２により構成され
る。ドットクロックをクロックとし、水平スタート信号
の立ち上がりをカウントスタート信号、立ち下がりをリ
セット信号として動作する９bit のバイナリカウンタか
ら構成されるドットカウンタ４０３とデコーダ回路４０
４により構成される。ドットカウンタの各ビット出力４
１０のｂ８〜ｂ０の組み合わせは、図示していない高速
データバス上に現れている表示データのライン上の画素
位置を示している。ドットカウンタの出力を、論理回路
を用いて構成したデコーダ回路により以下の必要な制御
信号を出力する。
【００３２】ブロック選択信号４０５は表示データバス
に各ブロックに含まれる画素データが出力されている期
間には論理“１”の出力を出す。この場合ではカウンタ
出力の上位３ビットｂ８〜ｂ６をデコードすればよい。
第１ブロックは上位３ビットの状態が(０００)、第２ブ
ロックは(００１)、第３ブロックは(０１１)、第８ブロ
ックは(１１１)とすればよい。この信号は１ブロックが
受け持つ画素は画面左端の第１ブロックではｎ＝１〜１
２７画素、第２ブロックでは１２８〜２５５画素、第８
ブロックでは８９６〜１０２４画素の対応する期間は１
が出力される。図４では第２ブロックであるのでｂ７の
みが論理“１”の場合をデコードした。ｂ５〜ｂ０の出
力にはスイッチ４０９を設け、ブロック選択信号が
“１”の場合だけ以下の信号が出力されるようにスイッ
チを制御し、不要な論理回路の動作を止め、デコーダ回
路４０４の消費電力を低減する。
【００３３】低速スタート信号４０６はブロック内の左
端の画素が出力される期間から４クロック期間出力す
る。これはｂ５〜ｂ２すべてが０の場合のＮＡＮＤをと
ることにより得る。
【００３４】＃１から＃４の４相の低速シフトクロック
４０７はｂ１およびｂ０を用いて生成する。＃１はｂ
１、＃３はＢ１の反転信号、＃２はｂ１とｂ０とのＥＸ
−ＯＲ演算により得る。＃４は＃２の反転信号を用い
る。
【００３５】４本の低速バス切り替え信号４０８はｂ
０，ｂ１のデコードにより生成できる。なお、このドッ
トカウンタ４０３は水平周期ごとに、水平スタートパル
スの立ち下がりによりリセットされ、上記の動作が１ラ
インごとに繰り返される。
【００３６】このようにして生成したブロックごとの同
期制御信号を用いて駆動する、図５に示すデータ整列回
路１０１の詳細構成を説明する。高速データ整列回路の
機能は高速データバス上の信号を高速データバスのｎ倍
本数分設けた低速データバス上にｎ並列に展開すること
であり、データラッチからＤ／Ａ変換処理までの１画素
当りの表示データ処理時間を拡張し、配線応答が遅くて
も高速なレートで入力した表示データを取り扱うことを
可能にする利点がある。ここでは、ｎ＝４として説明す
る。
【００３７】高速データバス２０３を構成する各配線は
ブロック選択信号４０５によりブロック単位で共通して
導通を制御されるブロック選択スイッチ５０１を介して
バス駆動回路５０２に接続する。こうすることによりブ
ロック選択信号によりブロック選択スイッチが導通状態
にある場合のみ、バス駆動回路が負荷として高速データ
バス配線に接続されるので高速データバス配線の容量負
荷を減らすことができ、バスを細くできる。バス駆動回
路の出力は高速データバス１本の信号から４本の信号へ
の接続を切り替える機能を有し、４個のＣＭＯＳアナロ
グスイッチによるセレクタ回路構成され、低速バス切り
替え信号により制御される低速バス切り替えスイッチ５
０３に接続される。この場合、低速データバスの本数は
高速データバス１本に対し４本あるので、各画素６ビッ
トの階調表示に対応するためには６×４本＝２４本の低
速バスを用いる。低速バスには多数のデータラッチ回路
や、配線の交差部などにより形成される寄生容量５０４
が形成されており、低速データバス配線の電圧はバス切
り替えスイッチが切離されても電圧は維持される。な
お、ブロック選択スイッチ５０１，低速バス切り替えス
イッチ５０３は他の同等の機能を有する適当な論理回路
の組み合わせによって実現することができる。次に回路
動作について以下、波形を用いて説明する。図６は高速
データバスから低速データバスへの信号変換処理を行う
高速データ制御回路１０４及びデータ整列回路１０１の
各部動作波形である。ここでは１ブロック当りｍ画素か
らなるｎ個のブロック、ブロック内部の低速バス本数を
１ビット当り４本の場合を示している。高速データバス
上には正極性の水平同期信号と同期して１ライン分の画
素である１画素からｍ×ｎ画素までの表示データが順次
現れている。各ブロックのブロック選択信号は各々のブ
ロックに相当するデータが現れている期間のみ正論理と
なりブロック選択スイッチ４０５を導通状態とし、高速
データバス２０３をバス駆動回路５０２に接続する。以
下はｍ＋１画素から２ｍ画素が含まれる第２ブロックに
ついて高速データ整列回路の動作を説明する。第２ブロ
ック内の画素に対応するデータが供給されている期間中
は、高速データ制御回路１０４により高速ドットクロッ
クに同期し、周期４クロックで、互いに１クロックごと
に位相を遅らせた４本の低速バス切り替え信号＃１〜＃
４が生成される。低速バス切り替えスイッチ５０３は低
速バス切り替え信号により各ビットを４本の低速バス上
に接続し、＃１の低速データバス上にはｍ＋１画素，ｍ
＋５画素、＃２画素にはｍ＋２画素，ｍ＋６画素と、４
画素おきのデータが取り込まれる。従って、以下の順序
で低速データバスのデータは更新される。ｍ＋１画素目
のデータは＃１、ｍ＋２画素目のデータは＃２、ｍ＋３
画素目のデータは＃３、ｍ＋４画素目のデータは＃４、
ｍ＋５画素目のデータは＃１、ｍ＋６画素目のデータは
＃２と言う順番で４画素おきに低速データバスのデータ
は更新される。このように、１本の高速データバスによ
り転送されている１画素順次のシリアルデータは、低速
データバス上では４画素毎の並列形式に展開されてい
る。
【００３８】低速データバス上で、互いに位相が１／４
周期ずつずれを伴い４画素ごとに並列化されたデータ
を、図３に示すデータラッチ３０２に取り込むため、高
速データ制御回路ではブロック内部のシフトレジスタ３
０１として４相シフトレジスタを用いる。４相シフトレ
ジスタを駆動するための４相のクロックが低速シフトク
ロックとして生成される。周期は低速バス切り替え信号
同様に高速ドットクロック４周期であり、各相は１／４
周期ずつ位相が遅れている。シフトレジスタの各段の出
力は図３のデータラッチ３０２を駆動するラッチ信号と
なり、高速ドットクロック４周期のパルス幅で、互いに
１クロックずつ位相が遅れたパルスとなっている。
【００３９】図７を用いてラインメモリの動作を説明す
る。ラインメモリの入力にはデータラッチが接続されて
おり、１水平期間ごとに走査線１本分のデータが更新さ
れている。更新された後に入力されるこのデータをライ
ンメモリ制御信号によりラインメモリは入力を取り込み
データを更新する。更新されたデータは図３のＤ／Ａ変
換回路２０７に接続されており、瞬時に液晶駆動電圧に
変換され、画素部209を駆動する信号配線２０８に供給
される。画素部の動作波形は従来例と同様であるので概
略説明する。走査配線２１３には１ラインごとに図８の
構成の回路が接続されており、シフトレジスタ７０１に
より、１水平期間周期のシフトクロックと、１フレーム
時間毎にフレームスタート信号のパルスにより駆動さ
れ、水平期間周期ごとに順次シフトした走査パルスをレ
ベルシフタ及びドライバ回路７０２を介して図３の走査
配線２１３に印加する。また、データドライバ回路３０
７では、走査パルスに同期してＤ／Ａ変換回路により１
ライン分の各信号配線に各ドットの液晶駆動電圧を印加
することにより画素での表示が行われる。
【００４０】次に第２の実施例について図９を用いて説
明する。本図は各ブロックの回路構成を示した物であ
る。本方式の特徴はデータラッチからメモリへのラッチ
をブロックごとに異なるタイミングで転送する点にあ
る。また、もう１つの特徴はラインメモリからＤ／Ａ変
換回路へのデータの転送をブロックごとに異なるタイミ
ングで転送する点にある。このため構成としてはラッチ
回路とメモリ回路の間にメモリ選択スイッチ９０１及び
ラインメモリとＤ／Ａ変換回路との間にＤ／Ａ変換回路
選択スイッチ９０２を設け、各々メモリ転送信号９０３
及びＤ／Ａ変換転送信号９０４により制御する点にあ
る。メモリ選択スイッチおよびＤ／Ａ選択スイッチはＣ
ＭＯＳアナログスイッチ９０５を回線分用いて、アナロ
グスイッチを駆動するための両極性の制御信号を得るた
め、インバータ９０６を用いる。各アナログスイッチの
制御信号は共通に接続し、各転送信号９０３および９０
４により１ブロック分をまとめて制御する。こうするこ
とによりラインメモリ回路の動作をブロックごとに分散
することが出来、消費電力を分散して電源回路の容量を
低減することができる利点がある。また、Ｄ／Ａ変換回
路をブロックごとに分割して駆動することによりＤ／Ａ
回路の電源電流を時間的分散することができるので消費
電流を低減することができるとともに、電源配線での電
圧降下を低減できるので配線抵抗が高くても安定して誤
差の少ない液晶駆動電圧が得られる利点がある。
【００４１】本発明によれば、表示ＴＦＴ基板上に形成
された高速データバス及び高速制御バスは各々外部から
供給された高速の表示データやドットクロックなどの同
期信号を波形成形回路を介してデータトライバ回路の末
端まで供給する。
【００４２】表示データはブロックごとに分離された多
数の低速データバス上に並列展開され、低速でブロック
内のデータラッチに取り込まれる。その後ラインメモリ
に転送し、１ライン分のデータを保持する。このデータ
を用いて各ドットのデジタル階調データを画素の液晶に
印加する階調電圧に変換する。
【００４３】このようにして表示データを多数のデータ
ラッチに転送することにより全体として大型パネル周辺
回路に高速に表示データを転送することが可能となり、
大型の高精細パネルも容易に構成することができる。
【００４４】
【発明の効果】本発明の液晶表示装置により、表示パネ
ル上に負荷容量が少なく、大型高精細パネルにおいても
高速データバスに入力された表示データをバスの末端ま
で波形歪みを少なく伝送することができる。
【図面の簡単な説明】
【図１】本発明の概略構成図である。
【図２】従来技術の概略構成図である。
【図３】本発明の液晶表示装置回路ブロック構成図であ
る。
【図４】高速データ制御回路の詳細構成図である。
【図５】高速データ整列回路の詳細構成図である。
【図６】高速データ整列回路各部動作波形説明図であ
る。
【図７】ラインメモリ動作説明図である。
【図８】走査回路詳細構成図である。
【図９】本発明第２の実施例構成図である。
【符号の説明】
１０１…データ整列回路、１０２…低速データバス、１
０３…ブロック、104…高速データ制御回路、１０５…
液晶表示モジュール、１０６…デジタルデータドライバ
部、１０７…低速制御バス、２０３…高速データバス、
２０９…画素部、２１０…走査側駆動回路、２１１…シ
フトレジスタ、２１２…レベルシフタ、２１４…入力端
子、２１５…液晶表示モジュール、２１６…高速制御バ
ス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 増田 和人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H093 NA16 NC12 NC21 NC22 NC26 NC34 ND31 ND40 5C006 AA01 AA16 AA22 AF42 AF44 AF46 AF83 BB16 BF03 BF04 BF05 BF22 BF24 BF25 BF26 BF34 BF46 FA11 FA18 FA37 5C080 AA10 BB05 CC03 DD08 DD12 EE29 EE30 FF11 JJ02 JJ04

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一方が透明な一対の基体と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上の前記信号配線に表示デ
    ータを転送するための中継バスとして、信号配線の幅に
    わたる連続した第１の中継バス配線と、前記信号配線の
    幅を複数個のブロックに区分した第２の中継バスとを有
    し、前記第１の中継バスと前記第２の中継バスとの間に
    データを中継する中継回路をブロックごとに形成し、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、該記憶回路の内容を読み出して論理電圧を
    変化させるレベルシフタ回路と、該レベルシフタ回路の
    出力により前記信号配線を駆動するアナログ電圧に変換
    するＤ／Ａ回路とを有する液晶表示装置。
  2. 【請求項２】請求項１の液晶表示装置において、 前記第１の中継バス配線の途中にデジタル波形を整形す
    る波形整形回路を有する液晶表示装置。
  3. 【請求項３】請求項２の液晶表示装置において、波形整
    形回路としてインバータ回路を偶数個直列接続して構成
    する液晶表示装置。
  4. 【請求項４】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上の前記信号配線に表示デ
    ータを転送するための中継バスとして、信号配線の幅に
    わたる連続した第１の中継バス配線と、前記信号配線の
    幅を複数個のブロックに区分し、第１の中継バスの整数
    倍の本数から構成される第２の中継バスとを有し、 前記第１の中継バスから前記第２の中継バスとの間にデ
    ータを中継する中継回路をブロックごとに形成し、 中継回路において前記第１の中継バスの表示データを時
    分割法により前記第２の中継バス上に並列に展開し、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、前記記憶回路の内容を読み出して論理電圧
    を変化させるレベルシフタ回路と、該レベルシフタ回路
    出力により前記信号配線を駆動するアナログ電圧に変換
    するＤ／Ａ回路とを有する液晶表示装置。
  5. 【請求項５】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上の前記信号配線に表示デ
    ータを転送するための中継バスとして、信号配線の幅に
    わたる連続した第１の中継バス配線と、前記信号配線の
    幅を複数個のブロックに区分し、前記第１の中継バスの
    整数倍の本数から構成される第２の中継バスとを有し、 前記第１の中継バスから前記第２の中継バスとの間にデ
    ータを中継する中継回路をブロックごとに形成し、 中継回路において前記第１の中継バスと前記第１の中継
    バスの表示データを時分割法により前記第２の中継バス
    上に並列に展開する制御装置との間に中継スイッチを設
    け、ブロックに含まれる信号配線のデータが中継される
    場合のみ前記中継スイッチを接続するように接続し、前
    記第２の中継バスを介して前記表示データを順次読み込
    み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、該記憶回路の内容を読み出して論理電圧を
    変化させるレベルシフタ回路と、該レベルシフタ回路出
    力により前記信号配線を駆動するアナログ電圧に変換す
    るＤ／Ａ回路とを有する液晶表示装置。
  6. 【請求項６】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上の前記信号配線に表示デ
    ータを転送するための中継バスとして、信号配線の幅に
    わたる連続した第１の中継バス配線と、信号配線の幅を
    複数個のブロックに区分し、前記第１の中継バスの整数
    倍の本数から構成される第２の中継バスとを有し、 前記第１の中継バスから前記第２の中継バスとの間にデ
    ータを中継する中継回路をブロックごとに形成し、 前記中継回路は前記第１の中継バスの表示データを時分
    割法により第２の中継バス上に並列に展開する制御装置
    と前記第１の中継バスの間に中継スイッチを設け、ブロ
    ックに含まれる信号配線のデータが中継される場合のみ
    前記中継スイッチを接続するように制御し、前記制御装
    置を前記第２の中継バスを駆動する駆動回路と、時分割
    を制御するためにアナログスイッチを設け、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、前記記憶回路の内容を読み出して論理電圧
    を変化させるレベルシフタ回路と、前記レベルシフタ回
    路出力により前記信号配線を駆動するアナログ電圧に変
    換するＤ／Ａ回路とを有する液晶表示装置。
  7. 【請求項７】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上に、前記信号配線に表示
    データを転送するための中継バスとして、信号配線の幅
    にわたる連続した第１の中継バス配線と、信号配線の幅
    を複数個のブロックに区分し、前記第１の中継バスの整
    数倍の本数から構成される第２の中継バスとを有し、 前記第１の中継バスから前記第２の中継バスとの間にデ
    ータを中継する中継回路をブロックごとに形成し、 前記第１の中継バスには表示データと、前記表示データ
    に同期したドットクロックと、水平ラインのデータ転送
    開始に同期した水平同期信号を供給し、 前記中継回路は前記第１の中継バスの表示データを時分
    割法により前記第２の中継バス上に並列に展開する制御
    装置と前記第１の中継バスの間に中継スイッチを設け、
    ブロックに含まれる信号配線のデータが中継される場合
    のみ前記中継スイッチを接続するように接続し、前記制
    御装置を前記第２の中継バスを駆動する駆動回路と、時
    分割を制御するためにアナログスイッチを設け、 前記中継回路に前記水平同期信号に同期して前記ドット
    クロックをカウントするドットカウンタを設け、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、前記記憶回路の内容を読み出して論理電圧
    を変化させるレベルシフタ回路と、前記レベルシフタ回
    路出力により前記信号配線を駆動するアナログ電圧に変
    換するＤ／Ａ回路とを有する液晶表示装置。
  8. 【請求項８】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記一対の基
    板の一方には複数の走査配線と、複数の信号配線と、こ
    れらの配線の交点に対応して形成された複数の薄膜半導
    体素子と、該複数の半導体素子に接続された表示電極を
    有し、前記一対の基板の他方には対向電極を有する液晶
    表示装置において、 前記一対の基板の一方の基板上に、前記信号配線に表示
    データを転送するための中継バスとして、信号配線の幅
    にわたる連続した第１の中継バス配線と、信号配線の幅
    を複数個のブロックに区分した第２の中継バスとを有
    し、前記第１の中継バスから前記第２の中継バスとの間
    にデータを中継する中継回路をブロックごとに形成し、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、前記記憶回路の内容を読み出して論理電圧
    を変化させるレベルシフタ回路と、前記レベルシフタ回
    路出力により前記信号配線を駆動するアナログ電圧に変
    換するＤ／Ａ回路とを有し、 前記データラッチと前記ラインメモリとの間のデータ転
    送を断続するメモリ選択スイッチを設け、ブロックごと
    に異なる時期にデータ転送を行う液晶表示装置。
  9. 【請求項９】少なくとも一方が透明な一対の基板と、該
    一対の基板間に挟持された液晶層を有し、前記基板の一
    方には複数の走査配線と、複数の信号配線と、これらの
    配線の交点に対応して形成された複数の薄膜半導体素子
    と、該複数の半導体素子に接続された表示電極を有し、
    前記一対の基板の他方には対向電極を有する液晶表示装
    置において、 前記一対の一方の基板上に、前記信号配線に表示データ
    を転送するための中継バスとして、信号配線の幅にわた
    る連続した第１の中継バス配線と、信号配線の幅を複数
    個のブロックに区分した第２の中継バスとを有し、前記
    第１の中継バスから前記第２の中継バスとの間にデータ
    を中継する中継回路をブロックごとに形成し、 前記第２の中継バスを介して前記表示データを順次読み
    込み１ブロック分の表示データを保持するデータラッチ
    と、１ブロック分の表示データを同時に読み出しできる
    記憶回路と、前記記憶回路の内容を読み出して論理電圧
    を変化させるレベルシフタ回路と、前記レベルシフタ回
    路出力により前記信号配線を駆動するアナログ電圧に変
    換するＤ／Ａ回路とを有し、 前記レベルシフタと前記Ｄ／Ａ回路との間のデータ転送
    を断続するＤ／Ａ選択スイッチを設け、ブロックごとに
    異なる時期にデータ転送を行う液晶表示装置。
  10. 【請求項１０】請求項８又は９記載の液晶表示装置にお
    いて、Ｄ／Ａ選択スイッチもしくはメモリ選択スイッチ
    としてＣＭＯＳ構成のアナログスイッチを用いる液晶表
    示装置。
  11. 【請求項１１】請求項５の液晶表示装置において、 中継スイッチとしてＣＭＯＳ構成のアナログスイッチを
    用いる液晶表示装置。
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