JP2000252359A - 絶縁膜のエッチング方法および配線層の形成方法 - Google Patents

絶縁膜のエッチング方法および配線層の形成方法

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JP2000252359A JP11055771A JP5577199A JP2000252359A JP 2000252359 A JP2000252359 A JP 2000252359A JP 11055771 A JP11055771 A JP 11055771A JP 5577199 A JP5577199 A JP 5577199A JP 2000252359 A JP2000252359 A JP 2000252359A
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insulating film
forming
film
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正永 深沢
Shingo Kadomura
新吾 門村
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Abstract

(57)【要約】 【課題】有機系誘電膜を含む絶縁膜に対してダメージ層
の形成やスループットの低下をもたらさずに迅速にエッ
チング加工する方法を提供する。 【解決手段】基板１０に、ポリアリールエーテル膜など
の有機系誘電膜１２と酸化シリコン系誘電膜１３の積層
膜など、有機系誘電膜を含む絶縁膜１４を形成し、絶縁
膜の上層にマスク層Ｒをパターン形成する。次に、有機
系誘電膜部分１２をエッチング加工するときに、水素ガ
スと窒素ガスの混合ガス中、あるいは、アンモニアガス
の混合ガス中における気体放電などにより発生するＮＨ
基を含むイオンまたはラジカルにより、マスク層Ｒをエ
ッチングマスクとしてエッチングして、ＣＮ基を含む反
応生成物などを生成しながら、絶縁膜１４（１２）をエ
ッチングし、開口部などを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁膜のエッチング
方法および配線層の形成方法に関し、特に低誘電率の有
機系誘電膜を含む絶縁膜のエッチング方法、および、前
記絶縁膜にエッチングにより開口部を形成して導電体で
埋め込み、配線層を形成する配線層の形成方法に関す
る。
【０００２】
【従来の技術】近年の半導体集積回路の微細化および高
集積化は３年で次世代へ進み、数ｍｍ角の半導体チップ
に数百万個以上の素子を集積化することが必要となって
きている。上記の半導体装置の微細化および高集積化を
達成するために、デザインルールは前世代の７割の縮小
化が行われ、例えばトランジスタのゲート電極のゲート
幅やＤＲＡＭなどでのキャパシタの占有面積を狭め、縮
小化に伴い半導体装置の高速化も実現してきた。上記の
半導体装置の微細化および高集積化に伴って、半導体装
置の配線層は従来のような平面的な素子の微細化では対
応しきれなくなり、配線層を２重あるいは３重以上に積
み重ねる多層配線技術が不可欠となってきている。
【０００３】しかしながら、一方で上記のように高集積
化された半導体装置に対する素子の高機能化、動作速度
の高速化に対する要求はますます高まりつつあり、例え
ば上記の微細化された多層配線層において、配線層間の
容量の増大による信号遅延がデバイス動作の高速化を妨
げる要因となり、重要な問題となっている。この問題を
解決するために、従来用いられている酸化シリコン（比
誘電率４．３）よりも比誘電率の低い絶縁性材料により
層間絶縁膜を形成し、配線層間の容量を低減する方法が
研究されている。
【０００４】酸化シリコンよりも比誘電率の低い絶縁性
材料としては、有機系材料と無機系材料に大別される。
上記の無機系材料の代表であるＳｉＯＦは、プラズマＣ
ＶＤ（Chemical VaporDeposition ）法などにより容易
に成膜可能であることから実用化の近い技術として注目
されている。一方、有機系材料としては、例えばポリア
リールエーテルなど、比誘電率が２〜３．０と低い材料
が多く、次世代以降へ向けての実用化に対する期待が大
きい。
【０００５】上記のように、層間絶縁膜の一部に比誘電
率の低い有機系材料を用い、配線層間の容量を低減した
半導体装置を製造する方法としては、例えば以下のよう
にして行われる。まず、図８（ａ）に示すように、シリ
コン半導体基板１０上に、例えばトランジスタなどの不
図示の半導体素子を形成した後、半導体基板１０の上層
あるいは不図示の絶縁膜の上層に例えばアルミニウムを
堆積させ、パターン加工して第１配線層１１を形成す
る。次に、例えば液体のポリアリールエーテルを基板上
に滴下し、基板を回転させて均一に広げ、ベーキング処
理およびキュア処理を行い、ポリアリールエーテルから
なる第１層間絶縁膜１２を形成する。次に、第１層間絶
縁膜１２の上層に酸化シリコンからなる第２層間絶縁膜
１３を形成する。以上のようにして、第１層間絶縁膜１
２および第２層間絶縁膜１３の積層絶縁膜である層間絶
縁膜１４を形成する。次に、フォトリソグラフィー工程
によりコンタクトホールの開口パターンを有するレジス
ト膜Ｒを層間絶縁膜１４の上層に形成する。
【０００６】次に、図８（ｂ）に示すように、例えば、
マグネトロンエッチング装置により、エッチングガスと
してC4F8/CO/Ar/O2 を用いてエッチングを施し、第２層
間絶縁膜１３を貫通して第１層間絶縁膜１２を露出させ
るコンタクトホールＣＨを開口する。
【０００７】次に、図９（ｃ）に示すように、例えばＥ
ＣＲ（Electron Cyclotron Resonance）型のプラズマエ
ッチング装置を用いて、有機系材料からなる絶縁膜のエ
ッチング処理に通常用いられる酸素（O2）を用いるエッ
チング処理により、第１層間絶縁膜１２および第２層間
絶縁膜１３からなる層間絶縁膜１４を貫通して第１配線
層１１の上面を露出させるコンタクトホールＣＨを開口
する。上記のエッチング処理において、有機系材料から
なるレジスト膜Ｒは、エッチング除去される。さらに、
第１層間絶縁膜１２のコンタクトホールＣＨの内壁面の
表層部分は、酸素（O2）を用いるエッチング処理により
酸化され、ダメージ層１２’が形成されることになる。
【０００８】次に、図９（ｄ）に示すように、例えば遠
距離スパッタリング法などのスパッタリング法により、
窒化チタン膜あるいは窒化チタンとチタンの積層膜など
を成膜し、密着層１５を形成する。
【０００９】以降の工程としては、例えばＣＶＤ法によ
りコンタクトホールＣＨ内をタングステンなどの導電体
で埋め込んで第１配線層１１に接続するプラグを形成し
た後、プラグに接続するようにしてその上層に第２配線
層を形成する。この後の工程として、さらにその他の半
導体素子を形成することもできる。以上で、層間絶縁膜
の上層および下層にそれぞれ形成された第１配線層と第
２配線層とが層間絶縁膜を貫通するコンタクトホール内
に埋め込まれたプラグにより接続された半導体装置を形
成することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置の製造方法においては、第１層間絶縁膜１２
をエッチングしてコンタクトホールＣＨを開口する工程
において、酸素（O2）を用いるエッチング処理により酸
化され、第１層間絶縁膜１２のコンタクトホールＣＨの
内壁面の表層部分にダメージ層１２’が形成されている
ことから、ＣＶＤ法などによりコンタクトホールＣＨ内
をタングステンなどの導電体で埋め込む工程において、
図１０に示すように、ダメージ層１２’からガスＧが放
出されてしまい、タングステンによるコンタクトホール
ＣＨの埋め込みを良好に行うことができずに埋め込み不
良（ボイド）Ｖが形成されて、導電不良となる問題が発
生している。
【００１１】上記の問題を避けるために、有機系材料か
らなる絶縁膜のエッチング処理に、酸素（O2）ガスより
も反応性の低い窒素（N2）ガスを用いる方法もあるが、
この場合には酸素ガスを用いる場合よりもエッチング速
度が著しく低くなり、半導体装置の製造工程においては
スループットの低下という別の問題を発生させることに
なる。
【００１２】本発明は上記の状況を鑑みてなされたもの
であり、従って本発明は、有機系誘電膜を含む絶縁膜を
加工するときに、導電不良の原因となるダメージ層を形
成することなく、スループットの低下をもたらさずに迅
速にエッチング加工することができる絶縁膜のエッチン
グ方法、および、前記絶縁膜にエッチングにより開口部
を形成して導電体で埋め込み、配線層を形成する配線層
の形成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の絶縁膜のエッチング方法は、基板に有機系
誘電膜を含む絶縁膜を形成する工程と、前記絶縁膜の上
層にマスク層をパターン形成する工程と、前記マスク層
をエッチングマスクとして、少なくともＮＨ基を含むイ
オンまたはラジカルにより、前記絶縁膜をエッチング加
工する工程とを有する。
【００１４】上記の本発明の絶縁膜のエッチング方法
は、好適には、前記絶縁膜をエッチング加工する工程に
おいては、少なくとも水素ガスと窒素ガスを含む混合ガ
ス中、あるいは、アンモニアガスを含むガス中における
気体放電により、ＮＨ基を含むイオンまたはラジカルを
発生させてエッチング加工する。
【００１５】上記の本発明の絶縁膜のエッチング方法
は、好適には、前記絶縁膜をエッチング加工する工程に
おいては、少なくともＣＮ基を含む反応生成物を生成し
ながらエッチング加工する。
【００１６】上記の本発明の絶縁膜のエッチング方法
は、好適には、前記絶縁膜を形成する工程が、基板に前
記有機系誘電膜を形成する工程と、前記有機系誘電膜の
上層に酸化シリコン系誘電膜を形成する工程とを含み、
前記絶縁膜をエッチング加工する工程においては、前記
有機系誘電膜部分をエッチング加工するときに、少なく
ともＮＨ基を含むイオンまたはラジカルによるエッチン
グ加工する。
【００１７】上記の本発明の絶縁膜のエッチング方法
は、好適には、前記有機系誘電膜として、ポリアリール
エーテル膜を形成する。
【００１８】上記の本発明の絶縁膜のエッチング方法
は、基板に、ポリアリールエーテル膜などの有機系誘電
膜と酸化シリコン系誘電膜の積層膜など、有機系誘電膜
を含む絶縁膜を形成し、絶縁膜の上層にレジスト膜など
のマスク層をパターン形成する。次に、有機系誘電膜部
分をエッチング加工するときに、水素ガスと窒素ガスの
混合ガス中、あるいは、アンモニアガスを含むガス中に
おける気体放電などにより発生するＮＨ基を含むイオン
またはラジカルにより、マスク層をエッチングマスクと
して、ＣＮ基を含む反応生成物などを生成しながら、絶
縁膜をエッチング加工する。
【００１９】上記の本発明の絶縁膜のエッチング方法に
よれば、ポリアリールエーテル膜などの有機系誘電膜部
分をエッチングするときに、少なくともＮＨ基を含むイ
オンまたはラジカルによりエッチング加工する。ＮＨ基
を含むイオンまたはラジカルによるエッチングによれ
ば、導電不良の原因となるダメージ層を形成することな
く、サイドエッチを抑制し、また、高いエッチング速度
を維持してスループットの低下をもたらさずに迅速に、
有機系誘電膜を含む絶縁膜をエッチング加工することが
できる。
【００２０】また、上記の目的を達成するため、本発明
の配線層の形成方法は、基板に第１配線層を形成する工
程と、前記第１配線層の上層に有機系誘電膜を含む絶縁
膜を形成する工程と、前記絶縁膜の上層にマスク層をパ
ターン形成する工程と、前記マスク層をエッチングマス
クとして、少なくともＮＨ基を含むイオンまたはラジカ
ルによりエッチングして、前記絶縁膜を貫通して第１配
線層に達する開口部を形成する工程と、前記第１配線層
に接続するように前記開口部内を導電体で埋め込み、第
２配線層を形成する工程とを有する。
【００２１】上記の本発明の配線層の形成方法は、好適
には、前記開口部を形成する工程においては、少なくと
も水素ガスと窒素ガスを含む混合ガス中、あるいは、ア
ンモニアガスを含むガス中における気体放電により、Ｎ
Ｈ基を含むイオンまたはラジカルを発生させてエッチン
グする。
【００２２】上記の本発明の配線層の形成方法は、好適
には、前記開口部を形成する工程においては、少なくと
もＣＮ基を含む反応生成物を生成しながらエッチングす
る。
【００２３】上記の本発明の配線層の形成方法は、好適
には、前記絶縁膜を形成する工程が、基板に前記有機系
誘電膜を形成する工程と、前記有機系誘電膜の上層に酸
化シリコン系誘電膜を形成する工程とを含み、前記開口
部を形成する工程においては、前記有機系誘電膜部分を
エッチングするときに、少なくともＮＨ基を含むイオン
またはラジカルによりエッチングする。
【００２４】上記の本発明の配線層の形成方法は、好適
には、前記有機系誘電膜として、ポリアリールエーテル
膜を形成する。
【００２５】上記の本発明の配線層の形成方法は、基板
に第１配線層を形成し、第１配線層の上層に、ポリアリ
ールエーテル膜などの有機系誘電膜と酸化シリコン系誘
電膜の積層膜など、有機系誘電膜を含む絶縁膜を形成
し、絶縁膜の上層にレジスト膜などのマスク層をパター
ン形成する。次に、有機系誘電膜部分をエッチング加工
するときに、水素ガスと窒素ガスの混合ガス中、あるい
は、アンモニアガスを含むガス中における気体放電など
により発生するＮＨ基を含むイオンまたはラジカルによ
り、マスク層をエッチングマスクとしてエッチングし
て、ＣＮ基を含む反応生成物などを生成しながら、絶縁
膜を貫通して第１配線層に達する開口部を形成する。次
に、第１配線層に接続するように開口部内を導電体で埋
め込み、第２配線層を形成する。
【００２６】上記の本発明の配線層の形成方法によれ
ば、ポリアリールエーテル膜などの有機系誘電膜部分を
エッチングするときに、少なくともＮＨ基を含むイオン
またはラジカルによるエッチングする。ＮＨ基を含むイ
オンまたはラジカルによるエッチングによれば、導電不
良の原因となるダメージ層を形成することなく、サイド
エッチを抑制し、また、高いエッチング速度を維持して
スループットの低下をもたらさずに迅速に、有機系誘電
膜を含む絶縁膜をエッチングして開口部を形成し、導電
体で埋め込んで配線層を形成することができる。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
【００２８】本実施形態に係る配線層の形成方法につい
て、図面を参照して説明する。図１は、本実施形態に係
る配線層の形成方法により形成した配線層の断面図であ
る。シリコン半導体基板１０の所定の領域に、例えばト
ランジスタなどの不図示の半導体素子が形成されてお
り、一方で図１に示す領域では、半導体基板１０の上層
あるいは不図示の絶縁膜の上層に例えばアルミニウムか
らなる第１配線層１１が形成されている。第１配線層の
上層には、例えばポリアリールエーテルからなる第１層
間絶縁膜１２および酸化シリコンからなる第２層間絶縁
膜１３の積層絶縁膜である層間絶縁膜１４が形成されて
いる。層間絶縁膜１４には、第１配線層１１に達するコ
ンタクトホールＣＨが開口されている。コンタクトホー
ルＣＨの内壁面を窒化チタン膜あるいは窒化チタンとチ
タンの積層膜などからなる密着層１５を被覆しており、
例えばタングステンからなるプラグ１６ａが埋め込まれ
ている。プラグ１６ａに接続して、その上層に例えばア
ルミニウムからなる第２配線層１７が形成されている。
【００２９】次に、上記の配線層の形成方法について説
明する。まず、図２（ａ）に示すように、シリコン半導
体基板１０の上層に、不図示の領域において例えばトラ
ンジスタなどの不図示の半導体素子を形成した後、半導
体基板１０の上層あるいは不図示の絶縁膜の上層に例え
ばアルミニウムを堆積させ、パターン加工して第１配線
層１１を形成する。
【００３０】次に、例えば液体のポリアリールエーテル
を基板上に滴下し、基板を例えば2500〜3000rpm で回転
させて均一に広げ、例えば１５０℃で１分、次に２５０
℃で１分、それぞれ窒素雰囲気下でベーキング処理を施
し、さらにキュア炉に移して４００℃で１時間、窒素雰
囲気下でキュア処理を行い、第１配線層１１を被覆して
全面にポリアリールエーテルからなる第１層間絶縁膜１
２を５００ｎｍの膜厚で形成する。
【００３１】次に、第１層間絶縁膜１２の上層に例えば
プラズマＣＶＤ（Chemical Vapor Deposition ）法によ
り酸化シリコンからなる第２層間絶縁膜１３を６００ｎ
ｍの膜厚で形成する。プラズマＣＶＤ処理の条件として
は、例えば（ＲＦパワー（１３．５６ＭＨｚ）：０．５
ｋＷ、圧力：５Ｔｏｒｒ、原料ガスおよび流量：SiH4/N
2O=100/400sccm）とする。以上のようにして、第１層間
絶縁膜１２および第２層間絶縁膜１３の積層絶縁膜であ
る層間絶縁膜１４を形成する。
【００３２】次に、フォトリソグラフィー工程によりコ
ンタクトホールの開口パターンを有するエッチングマス
クとなるレジスト膜Ｒを８５０ｎｍの膜厚で層間絶縁膜
１４の上層に形成する。
【００３３】次に、図２（ｂ）に示すように、マグネト
ロンエッチング装置により、例えば（基板設置電極温
度：２０℃、電源パワー：１６００Ｗ、圧力：５．３Ｐ
ａ、エッチングガスおよび流量：C4F8/CO/Ar/O2=14/250
/100/2sccm）の条件にてエッチング処理を施して、第２
層間絶縁膜２１を貫通して第１層間絶縁膜２０を露出さ
せる開口部を開口する。
【００３４】次に、図３（ｃ）に示すように、ＥＣＲ
（Electron Cyclotron Resonance）型のプラズマエッチ
ング装置により、例えば（基板設置電極温度：２０℃、
μ波パワー（２．４５ＧＨｚ）：２０００Ｗ、圧力：
０．８Ｐａ、ＲＦパワー：３００Ｗ、エッチングガスお
よび流量：NH3=100sccm ）の条件にてエッチング処理を
施して、第１層間絶縁膜２０および第２層間絶縁膜２１
からなる絶縁膜を貫通して第１配線層３０の上面を露出
させるコンタクトホール（開口部）ＣＨを開口する。上
記のエッチング処理において、有機系材料からなるレジ
スト膜Ｒは、エッチング除去される。上記のエッチング
処理においては、アンモニアガスを含むガス中における
気体放電により、ＮＨ基を含むイオンまたはラジカルを
発生させ、これをエッチャントとして基板に作用させ、
エッチング処理する。エッチングガスとしては、例えば
水素と窒素の混合ガス（流量H2+N2=100sccm（例えばH2/
N2=75/25sccm ））を用いる条件とし、上記と同様に水
素と窒素の混合ガスを含むガス中における気体放電によ
り、ＮＨ基を含むイオンまたはラジカルを発生させ、こ
れをエッチャントとして基板に作用させ、エッチング処
理することも可能である。上記のエッチング処理におい
ては、例えばＣＮ基を含む反応生成物を生成しながらエ
ッチングを行う。
【００３５】次に、図４（ｄ）に示すように、例えばス
パッタリング法（遠距離スパッタリング法あるいはイオ
ン化スパッタリング法）により、コンタクトホールＣＨ
の内壁面を被覆して窒化チタン膜あるいは窒化チタンと
チタンの積層膜などを成膜し、密着層１５を形成する。
【００３６】次に、図４（ｅ）に示すように、例えばＣ
ＶＤ法によりコンタクトホールＨ内をタングステンで埋
め込み、プラグ用層１６を形成する。ここで、タングス
テンのＣＶＤ処理における原料ガスおよび流量として
は、例えば、核形成段階ではWF6/H2/SiH4/Ar=30/1000/1
0/2500sccm、埋め込み段階ではWF6/H2/Ar=75/500/2500s
ccm とする。プラグ用層の材料としては、例えば抵抗の
低い金属材料である銅を用いることも可能である。この
場合には、密着層として、窒化タンタルを用いることが
好ましい。
【００３７】次に、図４（ｆ）に示すように、ＲＩＥな
どのエッチングによるエッチバック、あるいはＣＭＰ
（Chemical Mechanical Polishing ）処理などにより、
コンタクトホールＣＨの外部のプラグ用層１６および密
着層１５を除去して、コンタクトホールＣＨ内に埋め込
まれたプラグ１６ａとする。
【００３８】以降の工程としては、例えばアルミニウム
などによりプラグ１６ａに接続して第２配線層１７をパ
ターン形成する。以上で、図１に示すように、コンタク
トホールＣＨ内に埋め込まれたプラグ１６ａにより、第
１配線層１１および第２配線層１７が接続された配線層
を形成することができる。
【００３９】上記の本実施形態の配線層の形成方法によ
れば、ポリアリールエーテル膜などの有機系誘電膜部分
をエッチングするときに、少なくともＮＨ基を含むイオ
ンまたはラジカルによるエッチング処理を用いてエッチ
ング加工する。ＮＨ基を含むイオンまたはラジカルによ
るエッチングによれば、導電不良の原因となるダメージ
層を形成することなく、サイドエッチを抑制し、また、
４５０ｎｍ／分程度の高いエッチング速度を維持して、
スループットの低下をもたらさずに迅速に、有機系誘電
膜を含む絶縁膜を異方性エッチング加工することがで
き、このエッチング処理により絶縁膜に開口部を形成し
て、導電体で埋め込み、配線層を形成することができ
る。
【００４０】（実施例１）上記の実施形態において、ポ
リアリールエーテルからなる第２層間絶縁膜をエッチン
グ加工するときのエッチング処理として、（ａ）N2=100
sccm、（ｂ）N2/H2=50/50sccm 、（ｃ）H2=100sccmとし
たときのエッチングガスから発光される光を分光して得
た発光スペクトルを測定した。結果を図５に示す。図５
に示すように、N2/H2 混合ガスでエッチングを行ってい
る場合には、N2ガスあるいはH2ガスを用いた場合には見
られないＮＨのピークが観測された。また、ＣＮのピー
クについてはN2/H2 混合ガスの場合はN2ガスあるいはH2
ガスの場合よりも強くピークが観測された。
【００４１】（実施例２）上記の実施形態において、ポ
リアリールエーテルからなる第２層間絶縁膜をエッチン
グ加工するときのエッチング処理として、N2/H2=100/0
〜50/50 〜0/100sccm とエッチングガス流量比を変化さ
せたときの相対エッチング速度（N2/H2=100/0sccm のと
きのエッチング速度を１とする）と、各流量比における
（ＣＮ，ＮＨ，Ｎ2 ，ＣＨ，Ｈ）の各発光成分の発光ス
ペクトル強度比を測定した。結果を図６に示す。図６に
示すように、エッチング速度とＣＮとＮＨの発光スペク
トル強度比はほぼ同じ挙動を示すとがわかった。
【００４２】上記の実施例１および実施例２の実験か
ら、ポリアリールエーテルからなる第２層間絶縁膜をエ
ッチング加工するときに、ＮＨ基を含むイオンあるいは
ラジカルがエッチャントとして作用し、その反応生成物
としてＣＮを含む化合物が生成されていることが確認さ
れた。
【００４３】（実施例３）上記の実施形態において、ポ
リアリールエーテルからなる第２層間絶縁膜をエッチン
グ加工するときのエッチングガスとして、（ａ）N2、
（ｂ）N2/H2 を用いた場合のエッチング中のマススペク
トルを測定した。結果を図７に示す。図７に示すよう
に、N2/H2 ガスを用いたエッチングにおいては、ＮＨx
イオンおよびラジカルが生成されており、これがエッチ
ャントとして寄与し、反応生成物として、ＣＮあるいは
ＣＮを含む分子が生成されていることが確認された。
【００４４】本発明は、絶縁膜のエッチング方法や配線
層の形成方法を含む半導体装置の製造方法などに適用可
能であり、半導体装置としては、ＤＲＡＭなどのＭＯＳ
トランジスタの半導体装置や、バイポーラ系の半導体装
置、あるいはＡ／Ｄコンバータなど、絶縁膜のエッチン
グ方法や配線層の形成方法を含む方法により形成される
ものであれば何にでも適用可能であり、限定はない。
【００４５】本発明は、上記の実施の形態に限定されな
い。例えば、有機系誘電膜を含む絶縁膜をエッチングし
てコンタクトホールを開口するほかに、溝配線を形成す
るためのダマシンプロセス、あるいは、溝配線とコンタ
クトホールを同時に開口するデュアルダマシンプロセス
などのエッチング加工に適用することも可能である。ま
た、第１層間絶縁膜および第２層間絶縁膜は、それぞれ
多層構成とすることができる。第１および第２配線層、
プラグなどの配線層は、それぞれ単層構成あるいは多層
構成とすることが可能である。半導体基板上には、トラ
ンジスタやキャパシタなどの種々の半導体素子を形成す
ることができる。その他、本発明の要旨を逸脱しない範
囲で種々の変更を行うことができる。
【００４６】
【発明の効果】本発明によれば、ポリアリールエーテル
膜などの有機系誘電膜部分をエッチングするときに、少
なくともＮＨ基を含むイオンまたはラジカルによりエッ
チングして、導電不良の原因となるダメージ層を形成す
ることなく、サイドエッチを抑制し、また、高いエッチ
ング速度を維持してスループットの低下をもたらさずに
迅速に、エッチングすることができる。また、このエッ
チング処理により有機系誘電膜を含む絶縁膜に開口部を
形成し、導電体で埋め込んで配線層を形成することがで
きる。
【図面の簡単な説明】
【図１】図１は本実施形態に係る配線層の形成方法によ
り形成した配線層の断面図である。
【図２】図２は本実施形態に係る配線層の形成方法の形
成工程を示す断面図であり、（ａ）はレジスト膜の形成
工程まで、（ｂ）は第１層間絶縁膜のエッチング工程ま
でを示す。
【図３】図３は図２の続きの工程を示し、（ｃ）は第２
層間絶縁膜のエッチング工程まで、（ｄ）は密着層の形
成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｅ）はプラ
グ用層の形成工程まで、（ｆ）はコンタクトホールの外
部のプラグ用層および密着層の除去工程までを示す。
【図５】図５は実施例１において測定した発光スペクト
ルを示す図であり、（ａ）N2=100sccm、（ｂ）N2/H2=50
/50sccm 、（ｃ）H2=100sccmとしたときの発光スペクト
ルである。
【図６】図６は実施例２において測定したエッチングガ
ス流量比を変化させたときの相対エッチング速度と、各
流量比における（ＣＮ，ＮＨ，Ｎ2 ，ＣＨ，Ｈ）の各発
光成分の発光スペクトル強度比を示す図である。
【図７】図７は実施例３において測定したマススペクト
ルを示す図であり、（ａ）N2、（ｂ）N2/H2 を用いた場
合のエッチング中のマススペクトルである。
【図８】図８は従来例に係る配線層の形成方法の形成工
程を示す断面図であり、（ａ）はレジスト膜の形成工程
まで、（ｂ）は第１層間絶縁膜のエッチング工程までを
示す。
【図９】図９は図８の続きの工程を示し、（ｃ）は第２
層間絶縁膜のエッチング工程まで、（ｄ）は密着層の形
成工程までを示す。
【図１０】図１０は図９の続きの工程であるプラグ用層
の形成工程における問題点を示す断面図である。
【符号の説明】
１０…半導体基板、１１…第１配線層、１２…第１層間
絶縁膜、１２’…ダメージ層、１３…第２層間絶縁膜、
１４…層間絶縁膜、１５…密着層、１６…プラグ用層、
１６ａ…プラグ、１７…第２配線層、Ｒ…レジスト膜、
ＣＨ…コンタクトホール、Ｇ…ガス、Ｖ…ボイド（埋め
込み不良）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 CC01 5F004 AA11 AA16 BA08 BA14 BB13 BB14 CA06 DA00 DA23 DA24 DA25 DA26 DB09 DB23 EA26 EA27 EB01 EB02 EB03 FA01 5F033 HH08 JJ19 JJ33 KK08 MM01 MM02 NN06 NN07 PP04 PP06 PP15 QQ08 QQ09 QQ10 QQ12 QQ13 QQ15 QQ21 QQ31 QQ37 QQ48 RR04 RR21 SS02 SS15 SS22 TT04 TT07 XX03 XX34

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】基板に有機系誘電膜を含む絶縁膜を形成す
    る工程と、 前記絶縁膜の上層にマスク層をパターン形成する工程
    と、 前記マスク層をエッチングマスクとして、少なくともＮ
    Ｈ基を含むイオンまたはラジカルにより、前記絶縁膜を
    エッチング加工する工程とを有する絶縁膜のエッチング
    方法。
  2. 【請求項２】前記絶縁膜をエッチング加工する工程にお
    いては、少なくとも水素ガスと窒素ガスを含む混合ガス
    中における気体放電により、ＮＨ基を含むイオンまたは
    ラジカルを発生させてエッチング加工する請求項１記載
    の絶縁膜のエッチング方法。
  3. 【請求項３】前記絶縁膜をエッチング加工する工程にお
    いては、少なくともアンモニアガスを含むガス中におけ
    る気体放電により、ＮＨ基を含むイオンまたはラジカル
    を発生させてエッチング加工する請求項１記載の絶縁膜
    のエッチング方法。
  4. 【請求項４】前記絶縁膜をエッチング加工する工程にお
    いては、少なくともＣＮ基を含む反応生成物を生成しな
    がらエッチング加工する請求項１記載の絶縁膜のエッチ
    ング方法。
  5. 【請求項５】前記絶縁膜を形成する工程が、基板に前記
    有機系誘電膜を形成する工程と、前記有機系誘電膜の上
    層に酸化シリコン系誘電膜を形成する工程とを含み、 前記絶縁膜をエッチング加工する工程においては、前記
    有機系誘電膜部分をエッチング加工するときに、少なく
    ともＮＨ基を含むイオンまたはラジカルによりエッチン
    グ加工する請求項１記載の絶縁膜のエッチング方法。
  6. 【請求項６】前記有機系誘電膜として、ポリアリールエ
    ーテル膜を形成する請求項１記載の絶縁膜のエッチング
    方法。
  7. 【請求項７】基板に第１配線層を形成する工程と、 前記第１配線層の上層に有機系誘電膜を含む絶縁膜を形
    成する工程と、 前記絶縁膜の上層にマスク層をパターン形成する工程
    と、前記マスク層をエッチングマスクとして、少なくと
    もＮＨ基を含むイオンまたはラジカルによりエッチング
    して、前記絶縁膜を貫通して第１配線層に達する開口部
    を形成する工程と、 前記第１配線層に接続するように前記開口部内を導電体
    で埋め込み、第２配線層を形成する工程とを有する配線
    層の形成方法。
  8. 【請求項８】前記開口部を形成する工程においては、少
    なくとも水素ガスと窒素ガスを含む混合ガス中における
    気体放電により、ＮＨ基を含むイオンまたはラジカルを
    発生させてエッチングする請求項７記載の配線層の形成
    方法。
  9. 【請求項９】前記開口部を形成する工程においては、少
    なくともアンモニアガスを含むガス中における気体放電
    により、ＮＨ基を含むイオンまたはラジカルを発生させ
    てエッチングする請求項７記載の配線層の形成方法。
  10. 【請求項１０】前記開口部を形成する工程においては、
    少なくともＣＮ基を含む反応生成物を生成しながらエッ
    チングする請求項７記載の配線層の形成方法。
  11. 【請求項１１】前記絶縁膜を形成する工程が、基板に前
    記有機系誘電膜を形成する工程と、前記有機系誘電膜の
    上層に酸化シリコン系誘電膜を形成する工程とを含み、 前記開口部を形成する工程においては、前記有機系誘電
    膜部分をエッチングするときに、少なくともＮＨ基を含
    むイオンまたはラジカルによりエッチングする請求項７
    記載の配線層の形成方法。
  12. 【請求項１２】前記有機系誘電膜として、ポリアリール
    エーテル膜を形成する請求項７記載の配線層の形成方
    法。
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KR1020000010142A KR20000076754A (ko) 1999-03-03 2000-02-29 절연막의 에칭 방법 및 배선층의 형성 방법
US09/517,731 US6638848B1 (en) 1999-03-03 2000-03-02 Method of etching insulating film and method of forming interconnection layer
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308175A (ja) * 2000-04-21 2001-11-02 Nec Corp 半導体装置及びその製造方法
US6793833B2 (en) * 2001-09-20 2004-09-21 Hitachi, Ltd. Etching method of organic insulating film
US6972453B2 (en) 2001-02-22 2005-12-06 Nec Corporation Method of manufacturing a semiconductor device capable of etching a multi-layer of organic films at a high selectivity
US7579270B2 (en) 2003-10-03 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305193A (ja) * 2001-04-05 2002-10-18 Sony Corp 半導体装置とその製造方法
JP5251033B2 (ja) * 2007-08-14 2013-07-31 ソニー株式会社 半導体装置の製造方法
JP2018049976A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0216285B1 (en) * 1985-09-20 1992-05-13 Sumitomo Electric Industries, Ltd. Method of annealing a compound semiconductor substrate
DE69229265T2 (de) * 1991-03-18 1999-09-23 Trustees Of Boston University, Boston Verfahren zur herstellung und dotierung hochisolierender dünner schichten aus monokristallinem galliumnitrid
US5242538A (en) * 1992-01-29 1993-09-07 Applied Materials, Inc. Reactive ion etch process including hydrogen radicals
US5286674A (en) * 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
JP3330218B2 (ja) * 1994-03-25 2002-09-30 三菱電機株式会社 半導体装置の製造方法，及び半導体装置
JPH0982588A (ja) * 1995-09-12 1997-03-28 Denso Corp 窒化物の直接接合方法及びその直接接合物
DE69703962T2 (de) * 1996-03-27 2001-09-13 Akimitsu Hatta Elektronenemittierende Vorrichtung
US5805624A (en) * 1996-07-30 1998-09-08 Hewlett-Packard Company Long-wavelength infra-red vertical cavity surface-emitting laser on a gallium arsenide substrate
JPH10125782A (ja) * 1996-10-15 1998-05-15 Sony Corp 半導体装置の製造方法
KR100269314B1 (ko) * 1997-02-17 2000-10-16 윤종용 플라즈마처리를이용한반도체장치의커패시터제조방법
JP3349931B2 (ja) * 1997-10-30 2002-11-25 松下電器産業株式会社 半導体レーザ装置の製造方法
US5981143A (en) * 1997-11-26 1999-11-09 Trw Inc. Chemically treated photoresist for withstanding ion bombarded processing
US6046088A (en) * 1997-12-05 2000-04-04 Advanced Micro Devices, Inc. Method for self-aligning polysilicon gates with field isolation and the resultant structure
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6171917B1 (en) * 1998-03-25 2001-01-09 Advanced Micro Devices, Inc. Transistor sidewall spacers composed of silicon nitride CVD deposited from a high density plasma source
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308175A (ja) * 2000-04-21 2001-11-02 Nec Corp 半導体装置及びその製造方法
US6972453B2 (en) 2001-02-22 2005-12-06 Nec Corporation Method of manufacturing a semiconductor device capable of etching a multi-layer of organic films at a high selectivity
US6793833B2 (en) * 2001-09-20 2004-09-21 Hitachi, Ltd. Etching method of organic insulating film
US7014787B2 (en) 2001-09-20 2006-03-21 Hitachi, Ltd. Etching method of organic insulating film
US7396481B2 (en) 2001-09-20 2008-07-08 Hitachi, Ltd. Etching method of organic insulating film
US7579270B2 (en) 2003-10-03 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device

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