JP2000252407A - マルチチップモジュール - Google Patents
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Abstract
(57)【要約】
【課題】 埋め込み絶縁層の表面の平坦性を向上させ、
信頼性を向上させたマルチチップモジュールを提供す
る。 【解決手段】 片面に複数個の凹部が設けられ、導電性
を有するベース基板（１０）と、前記ベース基板の複数
個の凹部内に、回路形成面を上にして搭載される少なく
とも１個の半導体チップ（１１）と、前記少なくとも１
個の半導体チップを覆って、前記ベース基板の複数個の
凹部内に設けられる多数のフィラーが充填される埋め込
み絶縁層（１２）とを有するマルチチップモジュールで
あって、前記埋め込み絶縁層に充填されるフィラーの直
径が３０μｍ以下である。また、前記埋め込み絶縁層上
に形成される第１の層間絶縁層（１３）の厚さが２.２
μｍ以上であり、この第１の層間絶縁層上には薄膜受動
素子が形成される。
信頼性を向上させたマルチチップモジュールを提供す
る。 【解決手段】 片面に複数個の凹部が設けられ、導電性
を有するベース基板（１０）と、前記ベース基板の複数
個の凹部内に、回路形成面を上にして搭載される少なく
とも１個の半導体チップ（１１）と、前記少なくとも１
個の半導体チップを覆って、前記ベース基板の複数個の
凹部内に設けられる多数のフィラーが充填される埋め込
み絶縁層（１２）とを有するマルチチップモジュールで
あって、前記埋め込み絶縁層に充填されるフィラーの直
径が３０μｍ以下である。また、前記埋め込み絶縁層上
に形成される第１の層間絶縁層（１３）の厚さが２.２
μｍ以上であり、この第１の層間絶縁層上には薄膜受動
素子が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチチップモジ
ュールに係わり、特に、樹脂埋め込み型高周波マルチチ
ップモジュール等に適用して有効な技術に関する。
ュールに係わり、特に、樹脂埋め込み型高周波マルチチ
ップモジュール等に適用して有効な技術に関する。
【０００２】
【従来の技術】電子装置の小型化と高性能化の一手段と
して、ベアー半導体チップと受動素子を複数個相互に接
続して一つのモジュールにする、いわゆるマルチチップ
モジュールがある。従来のベアー半導体チップの実装方
法の一例としては、例えば、特開平３−１５５１４４号
公報（以下、文献１と称する。）に記載されている方法
が知られている。この文献１に記載されている方法は、
（１）まず、半導体チップの厚さより所定分厚い絶縁フ
ィルムに、予め、半導体ＩＣチップの外形寸法より所定
分大きい穴を形成しておき、支持板に絶縁フィルムを接
着剤を介して貼り合わせる。 （２）次に、前記半導体チップを接着剤を介して前記貼
り合わせ絶縁フィルムの穴部に接着し、半導体チップと
絶縁フィルムの空隙および半導体チップの表面を絶縁フ
ィルムと同種の液状樹脂で絶縁フィルム層と高さが均一
になるように塗布した後、熱硬化する。 （３）次に、半導体チップのパッド上の樹脂をフォトリ
ソ法で除去した後、全面に導体膜を形成し、フォトリソ
法で所定の導体配線形成を行うものである。また、従来
の半導体装置（特に、マルチチップモジュール）とその
製造方法の一例としては、例えば、特開平５−４７８５
６号公報（以下、文献２と称する。）に記載されている
方法が知られている。 この文献２に記載されている方法は、（１）まず、パッ
ケージに配設された少なくとも１個のステージに半導体
チップをマウントし、前記パッケージと半導体チップに
絶縁膜を塗着する。 （２）次に、前記パッケージ上の接続パッドと前記チッ
プ上のパッドに導通するバイアホールを前記絶縁膜に設
け、前記バイアホール間を配線パターンによって接続す
るものである。
して、ベアー半導体チップと受動素子を複数個相互に接
続して一つのモジュールにする、いわゆるマルチチップ
モジュールがある。従来のベアー半導体チップの実装方
法の一例としては、例えば、特開平３−１５５１４４号
公報（以下、文献１と称する。）に記載されている方法
が知られている。この文献１に記載されている方法は、
（１）まず、半導体チップの厚さより所定分厚い絶縁フ
ィルムに、予め、半導体ＩＣチップの外形寸法より所定
分大きい穴を形成しておき、支持板に絶縁フィルムを接
着剤を介して貼り合わせる。 （２）次に、前記半導体チップを接着剤を介して前記貼
り合わせ絶縁フィルムの穴部に接着し、半導体チップと
絶縁フィルムの空隙および半導体チップの表面を絶縁フ
ィルムと同種の液状樹脂で絶縁フィルム層と高さが均一
になるように塗布した後、熱硬化する。 （３）次に、半導体チップのパッド上の樹脂をフォトリ
ソ法で除去した後、全面に導体膜を形成し、フォトリソ
法で所定の導体配線形成を行うものである。また、従来
の半導体装置（特に、マルチチップモジュール）とその
製造方法の一例としては、例えば、特開平５−４７８５
６号公報（以下、文献２と称する。）に記載されている
方法が知られている。 この文献２に記載されている方法は、（１）まず、パッ
ケージに配設された少なくとも１個のステージに半導体
チップをマウントし、前記パッケージと半導体チップに
絶縁膜を塗着する。 （２）次に、前記パッケージ上の接続パッドと前記チッ
プ上のパッドに導通するバイアホールを前記絶縁膜に設
け、前記バイアホール間を配線パターンによって接続す
るものである。
【０００３】前記文献１および文献２に記載されている
方法により作成された半導体装置では、支持板あるいは
パッケージが絶縁基板で構成される。しかしながら、一
般に、絶縁基板の材料は、導電材料および半導体材料に
比べ熱伝導率が１桁以上低く、そのため、前記文献１お
よび文献２に記載されている方法により作成された半導
体装置では、消費電力の大きい電力増幅器等には不適で
あるという欠点があった。また、前記文献１記載されて
いる方法では、ベアー半導体ＩＣチップと絶縁フィルム
間の空隙、および半導体チップの表面を、絶縁フィルム
と同種の液状樹脂で絶縁フィルム層と高さが均一になる
ように塗布した後、熱硬化する工程において、熱硬化時
の液状樹脂の収縮により半導体チップと絶縁フィルム間
の空隙部に窪みが生じ易く、前記空隙部に窪みが生じる
と、前記空隙部の導体配線にショートまたは断線等の不
良を生じるという欠点があった。また、文献２に記載さ
れている方法により作成された半導体装置では、チップ
裏面のマウント用導体層（例えば、Ａｕ−Ｓｉ共晶また
は導電性接着剤）と絶縁フィルム上の導体配線との間に
電気的接合がなく、高周波領域での回路動作に安定性を
欠くという欠点があった。さらに、文献２に記載されて
いる方法においても、液状樹脂の熱硬化工程において、
熱硬化時の液状樹脂の収縮によりパッケージとチップ間
の空隙部の絶縁膜に窪みが生じ易く、前記空隙部の配線
パターンにショートまたは断線等の不良が生じ易いとい
う欠点があり、信頼性において多くの課題があった。
方法により作成された半導体装置では、支持板あるいは
パッケージが絶縁基板で構成される。しかしながら、一
般に、絶縁基板の材料は、導電材料および半導体材料に
比べ熱伝導率が１桁以上低く、そのため、前記文献１お
よび文献２に記載されている方法により作成された半導
体装置では、消費電力の大きい電力増幅器等には不適で
あるという欠点があった。また、前記文献１記載されて
いる方法では、ベアー半導体ＩＣチップと絶縁フィルム
間の空隙、および半導体チップの表面を、絶縁フィルム
と同種の液状樹脂で絶縁フィルム層と高さが均一になる
ように塗布した後、熱硬化する工程において、熱硬化時
の液状樹脂の収縮により半導体チップと絶縁フィルム間
の空隙部に窪みが生じ易く、前記空隙部に窪みが生じる
と、前記空隙部の導体配線にショートまたは断線等の不
良を生じるという欠点があった。また、文献２に記載さ
れている方法により作成された半導体装置では、チップ
裏面のマウント用導体層（例えば、Ａｕ−Ｓｉ共晶また
は導電性接着剤）と絶縁フィルム上の導体配線との間に
電気的接合がなく、高周波領域での回路動作に安定性を
欠くという欠点があった。さらに、文献２に記載されて
いる方法においても、液状樹脂の熱硬化工程において、
熱硬化時の液状樹脂の収縮によりパッケージとチップ間
の空隙部の絶縁膜に窪みが生じ易く、前記空隙部の配線
パターンにショートまたは断線等の不良が生じ易いとい
う欠点があり、信頼性において多くの課題があった。
【０００４】これらの欠点を解決する一手段として、例
えば、山田他等の「樹脂埋め込み型高周波ＭＣＭの新構
造とエッチング／プレス一括形成法」，エレクトロニク
ス実装学会誌、Vol.1,No.4、PP294-300,(1998)（以下、
文献３と称する。）に記載されている実装方法が知られ
ている。この文献３に記載されている実装方法は、
（１）予め、金属べース基板に複数の凹凸を設け、当該
凹部内に半導体チップを搭載し、次いで、前記半導体チ
ップを埋め込むように樹脂から成る絶縁層（埋め込み絶
縁層）で覆い、前記絶縁層と前記半導体チップ上のバン
プ電極とが所定の同じ高さになるように研削等により平
坦化加工し、その上に薄膜受動素子と配線層（金属層）
とを、多層配線技術により形成するものである。この文
献３に記載されている方法により作成された樹脂埋め込
み型マルチチップモジュールでは、電極構造がリードレ
ス電極構造となるので、マルチチップモジュールの高性
能化を図ることが可能となる。
えば、山田他等の「樹脂埋め込み型高周波ＭＣＭの新構
造とエッチング／プレス一括形成法」，エレクトロニク
ス実装学会誌、Vol.1,No.4、PP294-300,(1998)（以下、
文献３と称する。）に記載されている実装方法が知られ
ている。この文献３に記載されている実装方法は、
（１）予め、金属べース基板に複数の凹凸を設け、当該
凹部内に半導体チップを搭載し、次いで、前記半導体チ
ップを埋め込むように樹脂から成る絶縁層（埋め込み絶
縁層）で覆い、前記絶縁層と前記半導体チップ上のバン
プ電極とが所定の同じ高さになるように研削等により平
坦化加工し、その上に薄膜受動素子と配線層（金属層）
とを、多層配線技術により形成するものである。この文
献３に記載されている方法により作成された樹脂埋め込
み型マルチチップモジュールでは、電極構造がリードレ
ス電極構造となるので、マルチチップモジュールの高性
能化を図ることが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者らは、前記文献（３）に記載されている方法では、埋
め込み絶縁層の平坦化加工の際に、研削された埋め込み
絶縁層の表面に凹部（以下、ボイド）が発生し、これが
埋め込み絶縁層の表面の平坦性を低下させることを見い
だした。そして、このボイドは、次工程の層間絶縁膜層
を厚く塗布することによっても完全に平坦化することは
困難であり、このため、場合によっては、層間絶縁層上
に形成される薄膜受動部品の破損、あるいは、配線層に
断線不良等が生じ、マルチチップモジュールの信頼性を
低下させる恐れがあるという問題点があった。本発明
は、前記従来技術の問題点を解決するためになされたも
のであり、本発明の目的は、マルチチップモジュールに
おいて、埋め込み絶縁層の表面の平坦性を向上させ、信
頼性を向上させることが可能となる技術を提供すること
にある。また、本発明の他の目的は、マルチチップモジ
ュールにおいて、層間絶縁膜等上に形成される薄膜受動
部品の破損、あるいは、配線層の断線不良を防止し、信
頼性を向上させることが可能となる技術を提供すること
にある。本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によって明らかにす
る。
者らは、前記文献（３）に記載されている方法では、埋
め込み絶縁層の平坦化加工の際に、研削された埋め込み
絶縁層の表面に凹部（以下、ボイド）が発生し、これが
埋め込み絶縁層の表面の平坦性を低下させることを見い
だした。そして、このボイドは、次工程の層間絶縁膜層
を厚く塗布することによっても完全に平坦化することは
困難であり、このため、場合によっては、層間絶縁層上
に形成される薄膜受動部品の破損、あるいは、配線層に
断線不良等が生じ、マルチチップモジュールの信頼性を
低下させる恐れがあるという問題点があった。本発明
は、前記従来技術の問題点を解決するためになされたも
のであり、本発明の目的は、マルチチップモジュールに
おいて、埋め込み絶縁層の表面の平坦性を向上させ、信
頼性を向上させることが可能となる技術を提供すること
にある。また、本発明の他の目的は、マルチチップモジ
ュールにおいて、層間絶縁膜等上に形成される薄膜受動
部品の破損、あるいは、配線層の断線不良を防止し、信
頼性を向上させることが可能となる技術を提供すること
にある。本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によって明らかにす
る。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、片面に複数個の凹
部が設けられ、導電性を有するベース基板と、前記ベー
ス基板の複数個の凹部内に、回路形成面を上にして搭載
される少なくとも１個の半導体チップと、前記少なくと
も１個の半導体チップを覆って、前記ベース基板の複数
個の凹部内に設けられる多数のフィラーが充填される埋
め込み絶縁層とを有するマルチチップモジュールであっ
て、前記埋め込み絶縁層に充填されるフィラーの直径が
３０μｍ以下であることを特徴とする。また、本発明
は、片面に複数個の凹部が設けられ、導電性を有するベ
ース基板と、前記ベース基板の複数個の凹部内に、回路
形成面を上にして搭載される少なくとも１個の半導体チ
ップと、前記少なくとも１個の半導体チップを覆って、
前記ベース基板の複数個の凹部内に設けられる多数のフ
ィラーが充填される埋め込み絶縁層とを有するマルチチ
ップモジュールであって、前記埋め込み絶縁層に充填さ
れるフィラーの割合が、体積重量比で５５〜６５％の範
囲であることを特徴とする。また、本発明は、前記埋め
込み絶縁層上に形成される第１の層間絶縁層を、さらに
有し、前記第１の層間絶縁層の厚さが２.２μｍ以上で
あることを特徴とする。また、本発明は、片面に複数個
の凹部が設けられ、導電性を有するベース基板と、前記
ベース基板の複数個の凹部内に、回路形成面を上にして
搭載される少なくとも１個の半導体チップと、前記少な
くとも１個の半導体チップを覆って、前記ベース基板の
複数個の凹部内に設けられる埋め込み絶縁層とを有する
マルチチップモジュールであって、前記埋め込み絶縁層
の表面の凹み量が０．５μｍ以下であることを特徴とす
る。また、本発明は、片面に複数個の凹部が設けられ、
導電性を有するベース基板と、前記ベース基板の複数個
の凹部内に、回路形成面を上にして搭載される少なくと
も１個の半導体チップと、前記少なくとも１個の半導体
チップを覆って、前記ベース基板の複数個の凹部内に設
けられる埋め込み絶縁層と、前記埋め込み絶縁層上に形
成される配線層とを有するマルチチップモジュールであ
って、前記配線層の厚さが前記埋め込み絶縁層の表面の
最大凹み量よりも厚いことを特徴とする。また、本発明
は、片面に複数個の凹部が設けられ、導電性を有するベ
ース基板と、前記ベース基板の複数個の凹部内に、回路
形成面を上にして搭載される少なくとも１個の半導体チ
ップと、前記少なくとも１個の半導体チップを覆って、
前記ベース基板の複数個の凹部内に設けられる埋め込み
絶縁層と、前記埋め込み絶縁層上に形成される第１の層
間絶縁層とを有するマルチチップモジュールであって、
前記第１の層間絶縁層の表面の凹み量が０．５μｍ以下
であることを特徴とする。また、本発明は、片面に複数
個の凹部が設けられ、導電性を有するベース基板と、前
記ベース基板の複数個の凹部内に、回路形成面を上にし
て搭載される少なくとも１個の半導体チップと、前記少
なくとも１個の半導体チップを覆って、前記ベース基板
の複数個の凹部内に設けられる埋め込み絶縁層と、前記
埋め込み絶縁層上に形成される第１の層間絶縁層とを有
するマルチチップモジュールであって、前記第１の層間
絶縁層の厚さが前記埋め込み絶縁層の表面の最大凹み量
よりも厚いことを特徴とする。また、本発明は、片面に
複数個の凹部が設けられ、導電性を有するベース基板
と、前記ベース基板の複数個の凹部内に、回路形成面を
上にして搭載される少なくとも１個の半導体チップと、
前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、前記埋め込み絶縁層上に形成される第１の層間絶縁
層と、前記第１の絶縁層上に形成される配線層とを有す
るマルチチップモジュールであって、前記配線層の厚さ
が前記絶縁層の表面の最大凹み量よりも厚いことを特徴
とする。また、本発明は、前記第１の層間絶縁層上に形
成される第２の層間絶縁層を、さらに有し、前記第１の
層間絶縁層および第２の層間絶縁層上には、薄膜受動素
子が形成されることを特徴とする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、片面に複数個の凹
部が設けられ、導電性を有するベース基板と、前記ベー
ス基板の複数個の凹部内に、回路形成面を上にして搭載
される少なくとも１個の半導体チップと、前記少なくと
も１個の半導体チップを覆って、前記ベース基板の複数
個の凹部内に設けられる多数のフィラーが充填される埋
め込み絶縁層とを有するマルチチップモジュールであっ
て、前記埋め込み絶縁層に充填されるフィラーの直径が
３０μｍ以下であることを特徴とする。また、本発明
は、片面に複数個の凹部が設けられ、導電性を有するベ
ース基板と、前記ベース基板の複数個の凹部内に、回路
形成面を上にして搭載される少なくとも１個の半導体チ
ップと、前記少なくとも１個の半導体チップを覆って、
前記ベース基板の複数個の凹部内に設けられる多数のフ
ィラーが充填される埋め込み絶縁層とを有するマルチチ
ップモジュールであって、前記埋め込み絶縁層に充填さ
れるフィラーの割合が、体積重量比で５５〜６５％の範
囲であることを特徴とする。また、本発明は、前記埋め
込み絶縁層上に形成される第１の層間絶縁層を、さらに
有し、前記第１の層間絶縁層の厚さが２.２μｍ以上で
あることを特徴とする。また、本発明は、片面に複数個
の凹部が設けられ、導電性を有するベース基板と、前記
ベース基板の複数個の凹部内に、回路形成面を上にして
搭載される少なくとも１個の半導体チップと、前記少な
くとも１個の半導体チップを覆って、前記ベース基板の
複数個の凹部内に設けられる埋め込み絶縁層とを有する
マルチチップモジュールであって、前記埋め込み絶縁層
の表面の凹み量が０．５μｍ以下であることを特徴とす
る。また、本発明は、片面に複数個の凹部が設けられ、
導電性を有するベース基板と、前記ベース基板の複数個
の凹部内に、回路形成面を上にして搭載される少なくと
も１個の半導体チップと、前記少なくとも１個の半導体
チップを覆って、前記ベース基板の複数個の凹部内に設
けられる埋め込み絶縁層と、前記埋め込み絶縁層上に形
成される配線層とを有するマルチチップモジュールであ
って、前記配線層の厚さが前記埋め込み絶縁層の表面の
最大凹み量よりも厚いことを特徴とする。また、本発明
は、片面に複数個の凹部が設けられ、導電性を有するベ
ース基板と、前記ベース基板の複数個の凹部内に、回路
形成面を上にして搭載される少なくとも１個の半導体チ
ップと、前記少なくとも１個の半導体チップを覆って、
前記ベース基板の複数個の凹部内に設けられる埋め込み
絶縁層と、前記埋め込み絶縁層上に形成される第１の層
間絶縁層とを有するマルチチップモジュールであって、
前記第１の層間絶縁層の表面の凹み量が０．５μｍ以下
であることを特徴とする。また、本発明は、片面に複数
個の凹部が設けられ、導電性を有するベース基板と、前
記ベース基板の複数個の凹部内に、回路形成面を上にし
て搭載される少なくとも１個の半導体チップと、前記少
なくとも１個の半導体チップを覆って、前記ベース基板
の複数個の凹部内に設けられる埋め込み絶縁層と、前記
埋め込み絶縁層上に形成される第１の層間絶縁層とを有
するマルチチップモジュールであって、前記第１の層間
絶縁層の厚さが前記埋め込み絶縁層の表面の最大凹み量
よりも厚いことを特徴とする。また、本発明は、片面に
複数個の凹部が設けられ、導電性を有するベース基板
と、前記ベース基板の複数個の凹部内に、回路形成面を
上にして搭載される少なくとも１個の半導体チップと、
前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、前記埋め込み絶縁層上に形成される第１の層間絶縁
層と、前記第１の絶縁層上に形成される配線層とを有す
るマルチチップモジュールであって、前記配線層の厚さ
が前記絶縁層の表面の最大凹み量よりも厚いことを特徴
とする。また、本発明は、前記第１の層間絶縁層上に形
成される第２の層間絶縁層を、さらに有し、前記第１の
層間絶縁層および第２の層間絶縁層上には、薄膜受動素
子が形成されることを特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１のマル
チチップモジュールの一例の基本構造を示す要部断面図
でる。なお、本実施の形態１のマルチチップモジュール
は、本発明を高周波回路モジュールに適用した実施の形
態である。同図において、１０は金属ベース、１１は半
導体チップ（ベアーＩＣチップ）、１２は絶縁樹脂層
（以下、埋め込み絶縁層と称する。）、１３は第１の層
間絶縁層、１４は第２の層間絶縁層、１５は配線層、１
６は抵抗、１７は誘電体、１８はインダクター、１９は
島状の電極ポスト、２０は電極ポスト、２２は井桁形状
の隔壁である。図２は、本実施の形態のマルチチップモ
ジュールの製造方法を説明するための図である。以下、
図２を用いて、本実施の形態のマルチチップモジュール
の製造方法を説明する。まず、初めに、図２（ａ）に示
すように、金属基板３０内に、エッチングとプレス加工
により、島状の電極ポスト１９、島状電極ポストの分離
溝２１、電極ポスト２０、および井桁形状の隔壁２２、
およびチップ位置マーカ２３を一括形成する。次に、図
２（ｂ）に示すように、回路形成面（即ち、パッド電極
２４が形成される面）を上にして、半導体チップ１１を
フェースアップ搭載し、半導体チップ１１を覆うよう
に、絶縁樹脂２５をコータ２６により厚く一括して塗布
する。次に、図２（ｃ）に示すように、第１の研削加工
により、金属基板３０の表面側の埋め込み絶縁層１２、
電極ポスト（１９，２０）、隔壁２２を同時に研削し
て、平坦な表面を形成する。また、第２の研削加工によ
り、金属基板３０の裏面側から、分離溝２１内の埋め込
み絶縁層１２が露出するまで研削する。これにより、金
属ベース基板１０が形成される。
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１のマル
チチップモジュールの一例の基本構造を示す要部断面図
でる。なお、本実施の形態１のマルチチップモジュール
は、本発明を高周波回路モジュールに適用した実施の形
態である。同図において、１０は金属ベース、１１は半
導体チップ（ベアーＩＣチップ）、１２は絶縁樹脂層
（以下、埋め込み絶縁層と称する。）、１３は第１の層
間絶縁層、１４は第２の層間絶縁層、１５は配線層、１
６は抵抗、１７は誘電体、１８はインダクター、１９は
島状の電極ポスト、２０は電極ポスト、２２は井桁形状
の隔壁である。図２は、本実施の形態のマルチチップモ
ジュールの製造方法を説明するための図である。以下、
図２を用いて、本実施の形態のマルチチップモジュール
の製造方法を説明する。まず、初めに、図２（ａ）に示
すように、金属基板３０内に、エッチングとプレス加工
により、島状の電極ポスト１９、島状電極ポストの分離
溝２１、電極ポスト２０、および井桁形状の隔壁２２、
およびチップ位置マーカ２３を一括形成する。次に、図
２（ｂ）に示すように、回路形成面（即ち、パッド電極
２４が形成される面）を上にして、半導体チップ１１を
フェースアップ搭載し、半導体チップ１１を覆うよう
に、絶縁樹脂２５をコータ２６により厚く一括して塗布
する。次に、図２（ｃ）に示すように、第１の研削加工
により、金属基板３０の表面側の埋め込み絶縁層１２、
電極ポスト（１９，２０）、隔壁２２を同時に研削し
て、平坦な表面を形成する。また、第２の研削加工によ
り、金属基板３０の裏面側から、分離溝２１内の埋め込
み絶縁層１２が露出するまで研削する。これにより、金
属ベース基板１０が形成される。
【０００８】次に、図２（ｄ）に示すように、この基板
の表面に、ホトリソグラフィ技術により、第１および第
２の層間絶縁層（１３，１４）、配線層１５、抵抗１
６、容量１７、インダクター１８を多層配線技術により
形成する。本実施の形態のマルチチップモジュールで
は、電極構造が、リードレス電極構造となり、ワイヤボ
ンディングのように、不要なインダクタンス成分を少な
くできるので、マルチチップモジュールの高性能化を図
ることが可能となる。なお、モジュールの周囲に設けら
れた隔壁２２は、基板の反りに対する補強を目的として
いるが、埋め込み絶縁層１２に対するダム、電磁遮蔽用
としても機能する。埋め込み絶縁層１２には、埋め込み
絶縁層１２の熱膨張係数、弾性率等を、金属ベース基板
１０の熱膨張係数、弾性率等に合わせるために、フィラ
ー（充填材ともいう）が含有されている。
の表面に、ホトリソグラフィ技術により、第１および第
２の層間絶縁層（１３，１４）、配線層１５、抵抗１
６、容量１７、インダクター１８を多層配線技術により
形成する。本実施の形態のマルチチップモジュールで
は、電極構造が、リードレス電極構造となり、ワイヤボ
ンディングのように、不要なインダクタンス成分を少な
くできるので、マルチチップモジュールの高性能化を図
ることが可能となる。なお、モジュールの周囲に設けら
れた隔壁２２は、基板の反りに対する補強を目的として
いるが、埋め込み絶縁層１２に対するダム、電磁遮蔽用
としても機能する。埋め込み絶縁層１２には、埋め込み
絶縁層１２の熱膨張係数、弾性率等を、金属ベース基板
１０の熱膨張係数、弾性率等に合わせるために、フィラ
ー（充填材ともいう）が含有されている。
【０００９】本実施の形態のマルチチップモジュールの
ような、従来の樹脂埋め込み型マルチチップモジュール
では、埋め込み絶縁層１２に、直径が１００μｍ以下の
Ｓｉ（シリコン）フィラーが含有されていた。一般に使
用されているＳｉフィラーは、バルク材を１８００℃に
加熱溶融し、室温へ過冷却される過程で種々の大きさに
形成される。この過冷却の際に、Ｓｉフィラー内には空
洞が形成され、その大きさはＳｉフィラーのフィラー径
に依存する。また、従来の樹脂埋め込み型マルチチップ
モジュールにおいても、前記図２（ｃ）に示すように、
金属基板の表面側を研削して平坦化するが、その際に、
図８に示すように、埋め込み絶縁層１２の表面に、直径
５〜３０μｍφのボイド（空孔）３１が生じ、埋め込み
絶縁層１２の表面の平坦性を低下させる要因となってい
た。以下、研削加工による平坦化の際に、埋め込み絶縁
層１２の表面にボイド３１が生じる理由を説明する。図
９は、従来の樹脂埋め込み型マルチチップモジュールに
おいて、研削加工による平坦化の際に、埋め込み絶縁層
１２の表面にボイド３１が生じる理由を説明するための
模式図である。同図（ａ）において、３３は、埋め込み
絶縁層１２内のＳｉフィラーである。このＳｉフィラー
３３には、Ｓｉフィラー３３が作成される際の、過冷却
の際にできる空洞３４が形成されている。仮に、図９
（ａ）の３５の線が研削加工の研削面であるとすると、
図９（ｂ）に示すように、研削加工の際に、Ｓｉフィラ
ー３３の一部が削除され、埋め込み絶縁層１２の表面に
ボイドが生じる。あるいは、図９（ｃ）に示すように、
研削加工の際に、Ｓｉフィラー３３が埋め込み絶縁層１
２から剥離され、埋め込み絶縁層１２の表面にボイドが
生じる。
ような、従来の樹脂埋め込み型マルチチップモジュール
では、埋め込み絶縁層１２に、直径が１００μｍ以下の
Ｓｉ（シリコン）フィラーが含有されていた。一般に使
用されているＳｉフィラーは、バルク材を１８００℃に
加熱溶融し、室温へ過冷却される過程で種々の大きさに
形成される。この過冷却の際に、Ｓｉフィラー内には空
洞が形成され、その大きさはＳｉフィラーのフィラー径
に依存する。また、従来の樹脂埋め込み型マルチチップ
モジュールにおいても、前記図２（ｃ）に示すように、
金属基板の表面側を研削して平坦化するが、その際に、
図８に示すように、埋め込み絶縁層１２の表面に、直径
５〜３０μｍφのボイド（空孔）３１が生じ、埋め込み
絶縁層１２の表面の平坦性を低下させる要因となってい
た。以下、研削加工による平坦化の際に、埋め込み絶縁
層１２の表面にボイド３１が生じる理由を説明する。図
９は、従来の樹脂埋め込み型マルチチップモジュールに
おいて、研削加工による平坦化の際に、埋め込み絶縁層
１２の表面にボイド３１が生じる理由を説明するための
模式図である。同図（ａ）において、３３は、埋め込み
絶縁層１２内のＳｉフィラーである。このＳｉフィラー
３３には、Ｓｉフィラー３３が作成される際の、過冷却
の際にできる空洞３４が形成されている。仮に、図９
（ａ）の３５の線が研削加工の研削面であるとすると、
図９（ｂ）に示すように、研削加工の際に、Ｓｉフィラ
ー３３の一部が削除され、埋め込み絶縁層１２の表面に
ボイドが生じる。あるいは、図９（ｃ）に示すように、
研削加工の際に、Ｓｉフィラー３３が埋め込み絶縁層１
２から剥離され、埋め込み絶縁層１２の表面にボイドが
生じる。
【００１０】なお、従来の樹脂埋め込み型マルチチップ
モジュール以外の半導体装置では、埋め込み絶縁層１２
を研削加工して平坦化する必要がなかっため、このよう
なボイドが問題となることはなかった。そして、この埋
め込み絶縁層１２の表面に生じるボイド３１は、次工程
の第１の層間絶縁層１３を厚く塗布することによっても
完全に平坦化することは困難であった。そのため、図１
０に示すように、従来の樹脂埋め込み型マルチチップモ
ジュールでは、図１０の円内に拡大図を示すが、このボ
イド３１により、第１の層間絶縁層１３上に形成される
薄膜受動部品（例えば、図１の抵抗１６、容量１７）の
破損、あるいは、配線層１５の断線不良等を生じる恐れ
があり、マルチチップモジュールの信頼性を低下させる
大きな要因となっていた。なお、図１０において、２７
はビアホールである。
モジュール以外の半導体装置では、埋め込み絶縁層１２
を研削加工して平坦化する必要がなかっため、このよう
なボイドが問題となることはなかった。そして、この埋
め込み絶縁層１２の表面に生じるボイド３１は、次工程
の第１の層間絶縁層１３を厚く塗布することによっても
完全に平坦化することは困難であった。そのため、図１
０に示すように、従来の樹脂埋め込み型マルチチップモ
ジュールでは、図１０の円内に拡大図を示すが、このボ
イド３１により、第１の層間絶縁層１３上に形成される
薄膜受動部品（例えば、図１の抵抗１６、容量１７）の
破損、あるいは、配線層１５の断線不良等を生じる恐れ
があり、マルチチップモジュールの信頼性を低下させる
大きな要因となっていた。なお、図１０において、２７
はビアホールである。
【００１１】本実施の形態のマルチチップモジュールで
は、埋め込み絶縁層１２に含有させるＳｉフィラーとし
て、直径が３０μｍ以下の、空洞のない小径のフィラー
を使用する。これにより、埋め込み絶縁層１２の表面に
ボイド３１が生じたとしても、当該ボイド３１による第
１層間絶縁層１３の表面の凹み量（図９（ｃ）に示す表
面からボイド底面での距離ｄ）を著しく改善することが
でき、そのため、第１の層間絶縁膜１３の上に、配線層
１５および容量１７を、メッキもしくは蒸着等で形成し
ても、容量１７の破損、あるいは、配線層１５の断線不
良が起きるのを防止することができる。例えば、直径３
０μｍ以下のＳｉフィラーが含有される埋め込み絶縁層
１２を用い、埋め込み絶縁層１２の表面を、膜厚が５μ
ｍの第１の層間絶縁層１３により平坦化し、この上に、
パターニングによってビアホール２７を形成した後、膜
厚が０．３μｍの誘電体層２８、および膜厚が５μｍの
配線層１５を、メッキもしくは蒸着等で形成しても、埋
め込み絶縁層１２の表面に生じるボイド３１による配線
層１５や誘電体層２８の断線不良が生じない。
は、埋め込み絶縁層１２に含有させるＳｉフィラーとし
て、直径が３０μｍ以下の、空洞のない小径のフィラー
を使用する。これにより、埋め込み絶縁層１２の表面に
ボイド３１が生じたとしても、当該ボイド３１による第
１層間絶縁層１３の表面の凹み量（図９（ｃ）に示す表
面からボイド底面での距離ｄ）を著しく改善することが
でき、そのため、第１の層間絶縁膜１３の上に、配線層
１５および容量１７を、メッキもしくは蒸着等で形成し
ても、容量１７の破損、あるいは、配線層１５の断線不
良が起きるのを防止することができる。例えば、直径３
０μｍ以下のＳｉフィラーが含有される埋め込み絶縁層
１２を用い、埋め込み絶縁層１２の表面を、膜厚が５μ
ｍの第１の層間絶縁層１３により平坦化し、この上に、
パターニングによってビアホール２７を形成した後、膜
厚が０．３μｍの誘電体層２８、および膜厚が５μｍの
配線層１５を、メッキもしくは蒸着等で形成しても、埋
め込み絶縁層１２の表面に生じるボイド３１による配線
層１５や誘電体層２８の断線不良が生じない。
【００１２】一般に、埋め込み絶縁層１２の表面の最大
凹み量よりも、第１の層間絶縁層１３の膜厚を厚くする
ことにより、薄膜受動素子（薄膜容量１７、薄膜抵抗１
６、インダクター１８）、あるいは、配線層１５のマイ
クロショート、断線不良等を防止することができる。ま
た、第１の層間絶縁層１３の最大凹み量よりも、配線層
１５の膜厚を厚くすることにより、配線層１５のマイク
ロショート、断線不良等を防止することができる。な
お、第１の層間絶縁層１３を設けず、埋め込み絶縁層１
２に配線層１５を形成する場合であっても、埋め込み絶
縁層１２の表面の最大凹み量よりも、配線層１５の膜厚
を厚くすることにより、配線層１５のマイクロショー
ト、断線不良等を防止することができる。
凹み量よりも、第１の層間絶縁層１３の膜厚を厚くする
ことにより、薄膜受動素子（薄膜容量１７、薄膜抵抗１
６、インダクター１８）、あるいは、配線層１５のマイ
クロショート、断線不良等を防止することができる。ま
た、第１の層間絶縁層１３の最大凹み量よりも、配線層
１５の膜厚を厚くすることにより、配線層１５のマイク
ロショート、断線不良等を防止することができる。な
お、第１の層間絶縁層１３を設けず、埋め込み絶縁層１
２に配線層１５を形成する場合であっても、埋め込み絶
縁層１２の表面の最大凹み量よりも、配線層１５の膜厚
を厚くすることにより、配線層１５のマイクロショー
ト、断線不良等を防止することができる。
【００１３】図３は、本実施の形態のマルチチップモジ
ュールにおける、膜厚が５μｍの第１の層間絶縁層膜１
３上に形成される配線層１５の一例を示す図である。こ
の例の場合には、埋め込み絶縁層１２に含有される直径
３０μｍ以下のボイド３１による凹みは、第１の層間絶
縁層１３の塗布により大幅に改善され、第１の層間絶縁
層１３の表面の凹み量は０．５μｍとなる。この上に、
膜厚が５μｍの配線層１５を形成することにより、断線
等の不良を防ぐことができる。図４は、本実施の形態の
マルチチップモジュールにおける、膜厚が５μｍの第１
の層間絶縁層膜１３上に形成される誘電体層２７の一例
を示す図である。この例の場合には、埋め込み絶縁層１
２に含有される直径３０μｍ以下のボイド３１による誘
電体層２８の形成面の凹み量は約０．３μｍとなる。こ
の上に、３層スパッタ等により、膜厚が約０．３μｍの
誘電体層２７を形成することにより、破損等の不良を防
ぐことができる。
ュールにおける、膜厚が５μｍの第１の層間絶縁層膜１
３上に形成される配線層１５の一例を示す図である。こ
の例の場合には、埋め込み絶縁層１２に含有される直径
３０μｍ以下のボイド３１による凹みは、第１の層間絶
縁層１３の塗布により大幅に改善され、第１の層間絶縁
層１３の表面の凹み量は０．５μｍとなる。この上に、
膜厚が５μｍの配線層１５を形成することにより、断線
等の不良を防ぐことができる。図４は、本実施の形態の
マルチチップモジュールにおける、膜厚が５μｍの第１
の層間絶縁層膜１３上に形成される誘電体層２７の一例
を示す図である。この例の場合には、埋め込み絶縁層１
２に含有される直径３０μｍ以下のボイド３１による誘
電体層２８の形成面の凹み量は約０．３μｍとなる。こ
の上に、３層スパッタ等により、膜厚が約０．３μｍの
誘電体層２７を形成することにより、破損等の不良を防
ぐことができる。
【００１４】このように、埋め込み絶縁層１２の表面に
生じる凹み量、薄膜受動部品または配線層１５が形成さ
れる第１の層間絶縁層１３の厚さ、および薄膜受動部品
または配線層１５の膜厚を限定することにより、薄膜受
動部品の破損、あるいは配線層１５の断線等を防止する
ことができる。図５は、本実施の形態のマルチチップモ
ジュールをマザーボード４０上に搭載した状態を示す図
である。なお、図５において、４１は他のモジュール、
４２〜４６はマザーボード４０上に形成された電極を示
す。図６は、本実施の形態の埋め込み絶縁層１２の表面
のボイド径と第１の層間絶縁膜１３との関係を示すグラ
フである。なお、図６に示す許容範囲は、埋め込み絶縁
層１２の表面の凹み量を第１の層間絶縁層１３により平
坦化可能な領域である。また、下辺の境界ライン（矢
印）は、抵抗１６、誘電体１７、インダクター１８など
の薄膜受動部品、あるいは、配線層１５の形成に許容さ
れる第１の層間絶縁層１３上のボイド径ｄ＝０.５μｍ
の上限値である。このグラフから分かるように、例え
ば、表面の凹み量（ボイド径）が０.５μｍの第１の層
間絶縁層１３上に、膜厚が５μｍの配線層１５を形成す
るものとすると、埋め込み絶縁層１２上に、膜厚が２．
２μｍ以上の第１の層間絶縁層１３を塗布すれば、埋め
込み層絶縁層１２の表面に生じるボイド３１のボイド径
ｄは１５μｍまで許容できることが分かる。なお、第１
の層間絶縁層１３は、膜厚が薄いほど寸法精度の良いビ
アホール２７が形成でき、さらに、塗布量も少なく、工
程簡略化できるためコストの低減にも効果がある。
生じる凹み量、薄膜受動部品または配線層１５が形成さ
れる第１の層間絶縁層１３の厚さ、および薄膜受動部品
または配線層１５の膜厚を限定することにより、薄膜受
動部品の破損、あるいは配線層１５の断線等を防止する
ことができる。図５は、本実施の形態のマルチチップモ
ジュールをマザーボード４０上に搭載した状態を示す図
である。なお、図５において、４１は他のモジュール、
４２〜４６はマザーボード４０上に形成された電極を示
す。図６は、本実施の形態の埋め込み絶縁層１２の表面
のボイド径と第１の層間絶縁膜１３との関係を示すグラ
フである。なお、図６に示す許容範囲は、埋め込み絶縁
層１２の表面の凹み量を第１の層間絶縁層１３により平
坦化可能な領域である。また、下辺の境界ライン（矢
印）は、抵抗１６、誘電体１７、インダクター１８など
の薄膜受動部品、あるいは、配線層１５の形成に許容さ
れる第１の層間絶縁層１３上のボイド径ｄ＝０.５μｍ
の上限値である。このグラフから分かるように、例え
ば、表面の凹み量（ボイド径）が０.５μｍの第１の層
間絶縁層１３上に、膜厚が５μｍの配線層１５を形成す
るものとすると、埋め込み絶縁層１２上に、膜厚が２．
２μｍ以上の第１の層間絶縁層１３を塗布すれば、埋め
込み層絶縁層１２の表面に生じるボイド３１のボイド径
ｄは１５μｍまで許容できることが分かる。なお、第１
の層間絶縁層１３は、膜厚が薄いほど寸法精度の良いビ
アホール２７が形成でき、さらに、塗布量も少なく、工
程簡略化できるためコストの低減にも効果がある。
【００１５】図７は、本実施の形態の埋め込み絶縁層１
２上のボイド径と埋め込み絶縁層に含有されるＳｉフィ
ラー径との関係を示すグラフである。図７に示す許容範
囲は、図６の結果から、埋め込み絶縁層１２の表面のボ
イド径が０〜１５μｍのときに、膜厚が２．２μｍの第
１の層間絶縁層１３を塗布することにより、第１の層間
絶縁層１３の表面の許容凹み量（ボイド径）が０.５μ
ｍ以下となる領域を示している。この図７のグラフか
ら、埋め込み絶縁層１２上のボイド径０〜１５μｍを実
現するには、埋め込み絶縁層１２に含有されるＳｉフィ
ラーとしては、直径が３０μｍ以下のＳｉフィラー要求
されることが分かる。なお、埋め込み絶縁層１２に含有
されるＳｉフィラーの割合は、体積重量比で５５〜６５
％の範囲内が望ましい。
２上のボイド径と埋め込み絶縁層に含有されるＳｉフィ
ラー径との関係を示すグラフである。図７に示す許容範
囲は、図６の結果から、埋め込み絶縁層１２の表面のボ
イド径が０〜１５μｍのときに、膜厚が２．２μｍの第
１の層間絶縁層１３を塗布することにより、第１の層間
絶縁層１３の表面の許容凹み量（ボイド径）が０.５μ
ｍ以下となる領域を示している。この図７のグラフか
ら、埋め込み絶縁層１２上のボイド径０〜１５μｍを実
現するには、埋め込み絶縁層１２に含有されるＳｉフィ
ラーとしては、直径が３０μｍ以下のＳｉフィラー要求
されることが分かる。なお、埋め込み絶縁層１２に含有
されるＳｉフィラーの割合は、体積重量比で５５〜６５
％の範囲内が望ましい。
【００１６】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、埋め込み絶縁層に充填されるフ
ィラーとして、直径が３０μｍ以下の小径フィラーを使
用するようにしたので、埋め込み絶縁層、あるいは第１
の層間絶縁層上に形成される薄膜受動素子（薄膜容量、
薄膜抵抗、インダクター）、あるいは、配線層のマイク
ロショート、断線不良等を防止することが可能となる。 （２）本発明によれば、埋め込み絶縁層、あるいは第１
の層間絶縁層における、表面の凹み量を０．５μｍ以下
としたので、埋め込み絶縁層、あるいは第１の層間絶縁
層上に形成される薄膜受動素子（薄膜容量、薄膜抵抗、
インダクター）、あるいは、配線層のマイクロショー
ト、断線不良等を防止することが可能となる。 （３）本発明によれば、埋め込み絶縁層、あるいは第１
の層間絶縁層上に形成される配線層の厚さを、埋め込み
絶縁層、あるいは第１の層間絶縁層の表面の最大凹み量
よりも厚くしたので、埋め込み絶縁層、あるいは第１の
層間絶縁層上に形成される配線層のマイクロショート、
断線不良等を防止することが可能となる。 （４）本発明によれば、マルチチップモジュールの信頼
性を向上させることができ、樹脂埋め込み型マルチチッ
プモジュールのコストを低減することが可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、埋め込み絶縁層に充填されるフ
ィラーとして、直径が３０μｍ以下の小径フィラーを使
用するようにしたので、埋め込み絶縁層、あるいは第１
の層間絶縁層上に形成される薄膜受動素子（薄膜容量、
薄膜抵抗、インダクター）、あるいは、配線層のマイク
ロショート、断線不良等を防止することが可能となる。 （２）本発明によれば、埋め込み絶縁層、あるいは第１
の層間絶縁層における、表面の凹み量を０．５μｍ以下
としたので、埋め込み絶縁層、あるいは第１の層間絶縁
層上に形成される薄膜受動素子（薄膜容量、薄膜抵抗、
インダクター）、あるいは、配線層のマイクロショー
ト、断線不良等を防止することが可能となる。 （３）本発明によれば、埋め込み絶縁層、あるいは第１
の層間絶縁層上に形成される配線層の厚さを、埋め込み
絶縁層、あるいは第１の層間絶縁層の表面の最大凹み量
よりも厚くしたので、埋め込み絶縁層、あるいは第１の
層間絶縁層上に形成される配線層のマイクロショート、
断線不良等を防止することが可能となる。 （４）本発明によれば、マルチチップモジュールの信頼
性を向上させることができ、樹脂埋め込み型マルチチッ
プモジュールのコストを低減することが可能となる。
【図１】本発明の実施の形態１のマルチチップモジュー
ルの一例の基本構造を示す要部断面図である。
ルの一例の基本構造を示す要部断面図である。
【図２】図１に示すマルチチップモジュールの製造方法
を説明するための図である。
を説明するための図である。
【図３】本発明の実施の形態のマルチチップモジュール
における、膜厚が５μｍの第１の層間絶縁層膜上に形成
される配線層の一例を示す図である。
における、膜厚が５μｍの第１の層間絶縁層膜上に形成
される配線層の一例を示す図である。
【図４】本発明の実施の形態のマルチチップモジュール
における、膜厚が５μｍの第１の層間絶縁層膜上に形成
される誘電体層の一例を示す図である。
における、膜厚が５μｍの第１の層間絶縁層膜上に形成
される誘電体層の一例を示す図である。
【図５】本発明の実施の形態のマルチチップモジュール
をマザーボード上に搭載した状態を示す図である。
をマザーボード上に搭載した状態を示す図である。
【図６】本発明の実施の形態の埋め込み絶縁層上のボイ
ド径と第１の層間絶縁膜との関係を示すグラフである。
ド径と第１の層間絶縁膜との関係を示すグラフである。
【図７】本発明の実施の形態の埋め込み絶縁層上のボイ
ド径と埋め込み絶縁層に含有されるＳｉフィラー径との
関係を示すグラフである。
ド径と埋め込み絶縁層に含有されるＳｉフィラー径との
関係を示すグラフである。
【図８】従来の樹脂埋め込み型マルチチップモジュール
において、埋め込み絶縁層の表面に生じたボイド（空
孔）を示す図である。
において、埋め込み絶縁層の表面に生じたボイド（空
孔）を示す図である。
【図９】従来の樹脂埋め込み型マルチチップモジュール
において、研削加工による平坦化の際に、埋め込み絶縁
層の表面にボイドが生じる理由を説明するための模式図
である。
において、研削加工による平坦化の際に、埋め込み絶縁
層の表面にボイドが生じる理由を説明するための模式図
である。
【図１０】埋め込み絶縁層の表面に生じたボイドによ
り、配線層に断線が生じた従来の樹脂埋め込み型マルチ
チップモジュールを示す図である。
り、配線層に断線が生じた従来の樹脂埋め込み型マルチ
チップモジュールを示す図である。
１０…金属ベース、１１…半導体チップ（ベアーＩＣチ
ップ）、１２…絶縁樹脂層（以下、埋め込み絶縁層と称
する。）、１３…第１の層間絶縁層、１４…第２の層間
絶縁層、１５…配線層、１６…抵抗、１７…誘電体、１
８…インダクター、１９…島状の電極ポスト、２０…電
極ポスト、２１…分離溝、２２…井桁形状の隔壁、２３
…チップ位置マーカ、２４…パッド電極、２５…絶縁樹
脂、２６…コータ、２７…ビアホール、２８…誘電体
層、３１…ボイド（空孔）、３３…Ｓｉフィラー、３４
…空洞、４０…マザーボード、４１…他のモジュール、
４２〜４６…電極。
ップ）、１２…絶縁樹脂層（以下、埋め込み絶縁層と称
する。）、１３…第１の層間絶縁層、１４…第２の層間
絶縁層、１５…配線層、１６…抵抗、１７…誘電体、１
８…インダクター、１９…島状の電極ポスト、２０…電
極ポスト、２１…分離溝、２２…井桁形状の隔壁、２３
…チップ位置マーカ、２４…パッド電極、２５…絶縁樹
脂、２６…コータ、２７…ビアホール、２８…誘電体
層、３１…ボイド（空孔）、３３…Ｓｉフィラー、３４
…空洞、４０…マザーボード、４１…他のモジュール、
４２〜４６…電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 喜市 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 福島 喜久男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項１】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる多数のフィラーが
充填される埋め込み絶縁層とを有するマルチチップモジ
ュールであって、 前記埋め込み絶縁層に充填されるフィラーは、その直径
が３０μｍ以下であることを特徴とするマルチチップモ
ジュール。 - 【請求項２】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる多数のフィラーが
充填される埋め込み絶縁層とを有するマルチチップモジ
ュールであって、 前記埋め込み絶縁層に充填されるフィラーの割合は、体
積重量比で５５〜６５％の範囲であることを特徴とする
マルチチップモジュール。 - 【請求項３】 前記埋め込み絶縁層上に形成される第１
の層間絶縁層を、さらに有し、 前記第１の層間絶縁層は、その厚さが２.２μｍ以上で
あることを特徴とする請求項１または請求項２に記載の
マルチチップモジュール。 - 【請求項４】 前記第１の層間絶縁層上に形成される第
２の層間絶縁層を、さらに有し、 前記第１の層間絶縁層および第２の層間絶縁層上には、
薄膜受動素子が形成されることを特徴とする請求項３に
記載のマルチチップモジュール。 - 【請求項５】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層と
を有するマルチチップモジュールであって、 前記埋め込み絶縁層は、その表面の凹み量が０．５μｍ
以下であることを特徴とするマルチチップモジュール。 - 【請求項６】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、 前記埋め込み絶縁層上に形成される配線層とを有するマ
ルチチップモジュールであって、 前記配線層は、その厚さが前記埋め込み絶縁層の表面の
最大凹み量よりも厚いことを特徴とするマルチチップモ
ジュール。 - 【請求項７】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、 前記埋め込み絶縁層上に形成される第１の層間絶縁層と
を有するマルチチップモジュールであって、 前記第１の層間絶縁層は、その表面の凹み量が０．５μ
ｍ以下であることを特徴とするマルチチップモジュー
ル。 - 【請求項８】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、 前記埋め込み絶縁層上に形成される第１の層間絶縁層と
を有するマルチチップモジュールであって、 前記第１の層間絶縁層は、その厚さが前記埋め込み絶縁
層の表面の最大凹み量よりも厚いことを特徴とするマル
チチップモジュール。 - 【請求項９】 片面に複数個の凹部が設けられ、導電性
を有するベース基板と、 前記ベース基板の複数個の凹部内に、回路形成面を上に
して搭載される少なくとも１個の半導体チップと、 前記少なくとも１個の半導体チップを覆って、前記ベー
ス基板の複数個の凹部内に設けられる埋め込み絶縁層
と、 前記埋め込み絶縁層上に形成される第１の層間絶縁層
と、 前記第１の絶縁層上に形成される配線層とを有するマル
チチップモジュールであって、 前記配線層は、その厚さが前記絶縁層の表面の最大凹み
量よりも厚いことを特徴とするマルチチップモジュー
ル。 - 【請求項１０】 前記第１の層間絶縁層上に形成される
第２の層間絶縁層を、さらに有し、 前記第１の層間絶縁層および第２の層間絶縁層上には、
薄膜受動素子が形成されることを特徴とする請求項７な
いし請求項９のいずれか１項に記載のマルチチップモジ
ュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056443A JP2000252407A (ja) | 1999-03-04 | 1999-03-04 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056443A JP2000252407A (ja) | 1999-03-04 | 1999-03-04 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252407A true JP2000252407A (ja) | 2000-09-14 |
Family
ID=13027242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11056443A Pending JP2000252407A (ja) | 1999-03-04 | 1999-03-04 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252407A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003125295A (ja) * | 2001-10-15 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| EP1324390A3 (en) * | 2001-12-21 | 2004-02-18 | Alps Electric Co., Ltd. | A high-frequency module |
| JP2008060426A (ja) * | 2006-08-31 | 2008-03-13 | Tdk Corp | 電子部品モジュール |
| JP2010538463A (ja) * | 2007-08-29 | 2010-12-09 | フリースケール セミコンダクター インコーポレイテッド | 多素子パッケージにおける相互接続部 |
| JP2011165690A (ja) * | 2010-02-04 | 2011-08-25 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| KR20150076957A (ko) * | 2013-12-27 | 2015-07-07 | 삼성전기주식회사 | 패키지 제조 방법 및 그를 이용한 패키지 |
-
1999
- 1999-03-04 JP JP11056443A patent/JP2000252407A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003125295A (ja) * | 2001-10-15 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
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| US6812561B2 (en) | 2001-12-21 | 2004-11-02 | Alps Electric Co., Ltd. | Thin high-frequency module having integrated circuit chip with little breakage |
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| JP2011165690A (ja) * | 2010-02-04 | 2011-08-25 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| US8791561B2 (en) | 2010-02-04 | 2014-07-29 | Fujitsu Limited | Semiconductor device and its manufacture method |
| KR20150076957A (ko) * | 2013-12-27 | 2015-07-07 | 삼성전기주식회사 | 패키지 제조 방법 및 그를 이용한 패키지 |
| KR102004777B1 (ko) * | 2013-12-27 | 2019-10-01 | 삼성전기주식회사 | 패키지 제조 방법 및 그를 이용한 패키지 |
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