JP2000252412A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000252412A JP2000252412A JP11051209A JP5120999A JP2000252412A JP 2000252412 A JP2000252412 A JP 2000252412A JP 11051209 A JP11051209 A JP 11051209A JP 5120999 A JP5120999 A JP 5120999A JP 2000252412 A JP2000252412 A JP 2000252412A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- semiconductor
- bump
- semiconductor element
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】半導体素子をチップオンチップ構造にする場
合、半導体素子を任意の形態で積層できるようにし、も
つて多層構造の実現が可能な半導体装置を実現する。 【解決手段】半導体素子基板1の表面から裏面への貫通
孔７を設け、当該貫通孔７に、金属６を貫通させて、半
導体素子１１の上下面をつなぐ電極接続をする。
合、半導体素子を任意の形態で積層できるようにし、も
つて多層構造の実現が可能な半導体装置を実現する。 【解決手段】半導体素子基板1の表面から裏面への貫通
孔７を設け、当該貫通孔７に、金属６を貫通させて、半
導体素子１１の上下面をつなぐ電極接続をする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体素子の裏面への電極形成に関するもので
ある。
し、特に半導体素子の裏面への電極形成に関するもので
ある。
【０００２】
【従来の技術】半導体装置の一層の集積化を図るため、
複数の半導体素子を２層に重ね合わせる、チップオンチ
ップ構造の半導体装置が注目されている。このチップオ
ンチップ構造を用いれば、半導体素子の一層の集積化が
図れるという利点がある。このチップオンチップ構造に
する場合、大小の半導体素子の素子形成面の上に、それ
ぞれ「バンプ」という突起電極を設け、半導体素子どう
しをいわゆるフェイスツーフェイスで重ね合わせる。そ
して、大きな方の半導体素子の素子形成面に電極を設け
て、下地基板（配線板）の電極との間で接続し、この下
地基板の電極を、プリント基板やセラミック基板に半田
接続する。
複数の半導体素子を２層に重ね合わせる、チップオンチ
ップ構造の半導体装置が注目されている。このチップオ
ンチップ構造を用いれば、半導体素子の一層の集積化が
図れるという利点がある。このチップオンチップ構造に
する場合、大小の半導体素子の素子形成面の上に、それ
ぞれ「バンプ」という突起電極を設け、半導体素子どう
しをいわゆるフェイスツーフェイスで重ね合わせる。そ
して、大きな方の半導体素子の素子形成面に電極を設け
て、下地基板（配線板）の電極との間で接続し、この下
地基板の電極を、プリント基板やセラミック基板に半田
接続する。
【０００３】
【発明が解決しようとする課題】前記フェイスツーフェ
イスの構造のため、２層構造が限度で、上の小さい半導
体素子の上にさらに半導体を載せる３層以上の構造がで
きず、高密度実装に限度があった。そこで、本発明は、
半導体素子をチップオンチップ構造にする場合、半導体
素子を任意の形態で積層できるようにし、もって多層構
造の実現が可能な半導体装置を実現することを目的とす
る。
イスの構造のため、２層構造が限度で、上の小さい半導
体素子の上にさらに半導体を載せる３層以上の構造がで
きず、高密度実装に限度があった。そこで、本発明は、
半導体素子をチップオンチップ構造にする場合、半導体
素子を任意の形態で積層できるようにし、もって多層構
造の実現が可能な半導体装置を実現することを目的とす
る。
【０００４】
【課題を解決するための手段及び発明の効果】本発明の
半導体装置は、複数の半導体素子を重ねた構造を有する
半導体装置であって、半導体素子の表面から裏面への貫
通孔を設け、当該貫通孔に、金属を貫通させて、半導体
素子の上下面をつなぐ電極接続を可能にしているもので
ある（請求項１）。
半導体装置は、複数の半導体素子を重ねた構造を有する
半導体装置であって、半導体素子の表面から裏面への貫
通孔を設け、当該貫通孔に、金属を貫通させて、半導体
素子の上下面をつなぐ電極接続を可能にしているもので
ある（請求項１）。
【０００５】この構成によれば、前記貫通孔を貫く金属
を電極として利用することにより、半導体素子をフェー
スツーバック、フェースツーフェイス、バックツーバッ
クの任意の形態で接続できるようにし、もって２層でも
３層以上でも、任意の階層数のチップオンチップの半導
体装置を実現することができる。また、前記貫通する金
属はバンプであることが好ましい（請求項２）。こ場
合、バンプメッキなどにより、貫通孔を通る電極を簡単
に形成することができる。バンプの接着性を利用して、
上下の半導体素子同士の電気的接続をすることができ
る。また、半導体素子にかかる応力をバンプによって吸
収することができる。
を電極として利用することにより、半導体素子をフェー
スツーバック、フェースツーフェイス、バックツーバッ
クの任意の形態で接続できるようにし、もって２層でも
３層以上でも、任意の階層数のチップオンチップの半導
体装置を実現することができる。また、前記貫通する金
属はバンプであることが好ましい（請求項２）。こ場
合、バンプメッキなどにより、貫通孔を通る電極を簡単
に形成することができる。バンプの接着性を利用して、
上下の半導体素子同士の電気的接続をすることができ
る。また、半導体素子にかかる応力をバンプによって吸
収することができる。
【０００６】前記バンプを半導体素子の素子形成面の電
極配線に利用することもできる（請求項３）。これによ
り、素子内の配線の一部をバンプを利用して行えるの
で、素子形成の一層の集積化ができる。前記貫通孔の内
面、並びに前記貫通孔近傍の表面及び裏面には、絶縁膜
が形成され、当該絶縁膜を介して前記金属が形成されて
いることが好ましい（請求項４）。電極間の絶縁を保つ
のに必要だからである。特に、Ｇｅ，Ｓｉのように電気
伝導率の高い半導体を使用する場合に、このような絶縁
処理は必要となる。
極配線に利用することもできる（請求項３）。これによ
り、素子内の配線の一部をバンプを利用して行えるの
で、素子形成の一層の集積化ができる。前記貫通孔の内
面、並びに前記貫通孔近傍の表面及び裏面には、絶縁膜
が形成され、当該絶縁膜を介して前記金属が形成されて
いることが好ましい（請求項４）。電極間の絶縁を保つ
のに必要だからである。特に、Ｇｅ，Ｓｉのように電気
伝導率の高い半導体を使用する場合に、このような絶縁
処理は必要となる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を
使用してもよい。図１は、半導体素子１１の断面図であ
る。半導体素子１１の素子形成領域には、複数の貫通孔
７が形成され、これらの貫通孔７を貫通するバンプ電極
６が基板１の表面及び裏面に形成されている。
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を
使用してもよい。図１は、半導体素子１１の断面図であ
る。半導体素子１１の素子形成領域には、複数の貫通孔
７が形成され、これらの貫通孔７を貫通するバンプ電極
６が基板１の表面及び裏面に形成されている。
【０００８】図２は、半導体素子の形成途中、貫通孔に
バンプを形成する工程を示す図である。半導体素子１１
の基板１には予め貫通孔７が形成されている。図２(a)
は、パッド電極であるＡｌ電極２が形成された基板１の
上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベ
ーション膜３を施す工程を示す。このパッシベーション
膜３は、貫通孔７の側壁、基板１の裏面にまで施すこと
とする。
バンプを形成する工程を示す図である。半導体素子１１
の基板１には予め貫通孔７が形成されている。図２(a)
は、パッド電極であるＡｌ電極２が形成された基板１の
上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベ
ーション膜３を施す工程を示す。このパッシベーション
膜３は、貫通孔７の側壁、基板１の裏面にまで施すこと
とする。
【０００９】次に、図２(b)に示すように、基板１の全
領域に、下地との密着性をよくするためのＴｉＷ合金
層、電解メッキの給電のためのＡｕ，Ｐｔなどの層を積
層したシード層４を無電解メッキなどの方法で成膜す
る。次に、バンプメッキする領域を除いて、フォトレジ
スト５を塗布する（図２(c)）。
領域に、下地との密着性をよくするためのＴｉＷ合金
層、電解メッキの給電のためのＡｕ，Ｐｔなどの層を積
層したシード層４を無電解メッキなどの方法で成膜す
る。次に、バンプメッキする領域を除いて、フォトレジ
スト５を塗布する（図２(c)）。
【００１０】そして電解メッキ法にてバンプ用金属６を
厚くメッキする（図２(d)）。このバンプ用金属とし
て、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等を
あげることができる。次に、フォトレジスト５を除去し
表面のシード層４を除去して、貫通孔７にバンプ６が形
成された半導体素子を得る（図２(e)）。
厚くメッキする（図２(d)）。このバンプ用金属とし
て、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等を
あげることができる。次に、フォトレジスト５を除去し
表面のシード層４を除去して、貫通孔７にバンプ６が形
成された半導体素子を得る（図２(e)）。
【００１１】図３は、半導体素子形成後に貫通孔７を形
成する他の製造方法を説明するための工程図である。図
３(a)は、素子形成面の上に、配線用のバンプ６ａが形
成された状態を示す。この状態から、基板１に貫通孔７
を形成し（図３(b)参照）、貫通孔７の側壁と基板１の
裏面を絶縁するためのパッシベーション膜３ａを施す
（図３(c)参照）。
成する他の製造方法を説明するための工程図である。図
３(a)は、素子形成面の上に、配線用のバンプ６ａが形
成された状態を示す。この状態から、基板１に貫通孔７
を形成し（図３(b)参照）、貫通孔７の側壁と基板１の
裏面を絶縁するためのパッシベーション膜３ａを施す
（図３(c)参照）。
【００１２】その後基板１の全領域に、下地との密着性
をよくするためのＴｉＷ合金層、メッキの給電のための
Ａｕ，Ｐｔなどの層を積層したシード層４を無電解メッ
キなどの方法で成膜し、貫通孔７の近傍のバンプメッキ
する領域を除いて、フォトレジスト５を塗布する（図３
(d)参照）。そして電解メッキ法または無電解メッキ法
にてバンプ用金属６を厚くメッキし、フォトレジスト５
を除去し表面のシード層４を除去して、アニール処理を
行うことにより、貫通孔７にバンプ６が形成された半導
体素子を得る（図３(e)）。
をよくするためのＴｉＷ合金層、メッキの給電のための
Ａｕ，Ｐｔなどの層を積層したシード層４を無電解メッ
キなどの方法で成膜し、貫通孔７の近傍のバンプメッキ
する領域を除いて、フォトレジスト５を塗布する（図３
(d)参照）。そして電解メッキ法または無電解メッキ法
にてバンプ用金属６を厚くメッキし、フォトレジスト５
を除去し表面のシード層４を除去して、アニール処理を
行うことにより、貫通孔７にバンプ６が形成された半導
体素子を得る（図３(e)）。
【００１３】なお、以上の製造工程において、バンプ６
の高さは一定であったが、バンプ６の一部にさらにバン
プを盛り上げて一段高く形成することも可能である（図
１の番号８参照）。以上の図２又は図３の方法により製
造された半導体素子は、図１に示すように、貫通孔７を
通って半導体素子の表面と裏面とを接続する電極６が形
成されたものとなる。
の高さは一定であったが、バンプ６の一部にさらにバン
プを盛り上げて一段高く形成することも可能である（図
１の番号８参照）。以上の図２又は図３の方法により製
造された半導体素子は、図１に示すように、貫通孔７を
通って半導体素子の表面と裏面とを接続する電極６が形
成されたものとなる。
【００１４】この電極６が形成された半導体素子の実装
形態例を図４に示す。図４は、下地となる配線板に接続
される半導体素子１２の上に、貫通孔７を貫通するバン
プ電極６が基板１の表面及び裏面に形成されている半導
体素子１１ａ，１１ｂを重ね合わせ、最上層には、通常
のバンプ付の半導体素子を重ねた構造を示す断面図であ
る。番号８は、一段高く盛り上げたバンプを示す。半導
体素子１１ａ，１１ｂの接続面同士は、貫通孔７を貫通
したバンプ電極６により接続され、いわゆるバックツー
バックの構造が実現されている。
形態例を図４に示す。図４は、下地となる配線板に接続
される半導体素子１２の上に、貫通孔７を貫通するバン
プ電極６が基板１の表面及び裏面に形成されている半導
体素子１１ａ，１１ｂを重ね合わせ、最上層には、通常
のバンプ付の半導体素子を重ねた構造を示す断面図であ
る。番号８は、一段高く盛り上げたバンプを示す。半導
体素子１１ａ，１１ｂの接続面同士は、貫通孔７を貫通
したバンプ電極６により接続され、いわゆるバックツー
バックの構造が実現されている。
【００１５】このような構造により、半導体素子を複数
段に高く積み上げることができ、半導体素子の小型化が
可能になる。この発明は、以上説明した実施形態に限定
されるものではない。いままでの説明では、貫通孔に形
成されたバンプには穴が開いていたが、図５に示すよう
に、バンプの量を増やすことにより、貫通孔７をふさぐ
ようにしてもよい。その他、本発明の範囲内で種々の変
更を施すことが可能である。
段に高く積み上げることができ、半導体素子の小型化が
可能になる。この発明は、以上説明した実施形態に限定
されるものではない。いままでの説明では、貫通孔に形
成されたバンプには穴が開いていたが、図５に示すよう
に、バンプの量を増やすことにより、貫通孔７をふさぐ
ようにしてもよい。その他、本発明の範囲内で種々の変
更を施すことが可能である。
【００１６】なお、図６は、下地となる配線板に接続さ
れる半導体素子１２の上に、特に貫通孔を設けない半導
体１４，１５の裏面同士を接着させて、最上の半導体１
５をワイヤで接続した構造を示す。この構造であれば、
貫通孔を設けなくとも、３段のチップオンチップ構造を
実現することができる。
れる半導体素子１２の上に、特に貫通孔を設けない半導
体１４，１５の裏面同士を接着させて、最上の半導体１
５をワイヤで接続した構造を示す。この構造であれば、
貫通孔を設けなくとも、３段のチップオンチップ構造を
実現することができる。
【図１】貫通孔にバンプが形成された半導体素子１１の
断面図である。
断面図である。
【図２】半導体素子の形成過程において、貫通孔にバン
プを形成する工程を示す工程図である。
プを形成する工程を示す工程図である。
【図３】半導体素子の形成後、貫通孔を設け、貫通孔に
バンプを形成する工程を示す工程図である。
バンプを形成する工程を示す工程図である。
【図４】貫通孔７を貫通するバンプ電極６が基板１の表
面及び裏面に形成されている半導体素子１１ａ，１１ｂ
を重ね合わせた構造を示す断面図である。
面及び裏面に形成されている半導体素子１１ａ，１１ｂ
を重ね合わせた構造を示す断面図である。
【図５】バンプの量を増やすことにより、貫通孔７をふ
さぐようにした半導体素子の断面図である。
さぐようにした半導体素子の断面図である。
【図６】特に貫通孔を設けない半導体１４，１５の裏面
同士を接着させて、最上の半導体１５をワイヤで接続し
た構造を示す図である。
同士を接着させて、最上の半導体１５をワイヤで接続し
た構造を示す図である。
１ 半導体基板 ２ Ａｌ電極 ３，３ａ パッシベーション膜 ４ シード層 ５ フォトレジスト ６ バンプ ７ 貫通孔 ８ 盛り上げたバンプ １１ 半導体素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 GG00 GG02 HH07 HH13 HH14 HH23 JJ01 JJ07 JJ13 JJ23 KK08 MM30 PP27 PP28 QQ37 QQ73 RR04 RR06 RR08 RR14 VV07 XX00
Claims (4)
- 【請求項１】複数の半導体素子を重ねた構造を有する半
導体装置であって、半導体素子の表面から裏面への貫通
孔を設け、当該貫通孔に金属を貫通させて、半導体素子
の上下面をつなぐ電極接続を可能にしていることを特徴
とする半導体装置。 - 【請求項２】前記貫通する金属はバンプであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記バンプを半導体素子の素子形成面の電
極配線に利用していることを特徴とする請求項２記載の
半導体装置。 - 【請求項４】前記貫通孔の内面、並びに前記貫通孔近傍
の表面及び裏面には、絶縁膜が形成され、当該絶縁膜を
介して前記金属が形成されていることを特徴とする請求
項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05120999A JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
| US09/512,061 US6404061B1 (en) | 1999-02-26 | 2000-02-24 | Semiconductor device and semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05120999A JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007119358A Division JP4495189B2 (ja) | 2007-04-27 | 2007-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252412A true JP2000252412A (ja) | 2000-09-14 |
| JP4334652B2 JP4334652B2 (ja) | 2009-09-30 |
Family
ID=12880533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05120999A Expired - Lifetime JP4334652B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4334652B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170904A (ja) * | 2000-12-04 | 2002-06-14 | Dainippon Printing Co Ltd | Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール |
| JP2017228775A (ja) * | 2016-06-15 | 2017-12-28 | 大日本印刷株式会社 | 孔電極基板の製造方法、孔電極基板および半導体装置 |
| JP2018195661A (ja) * | 2017-05-16 | 2018-12-06 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置 |
-
1999
- 1999-02-26 JP JP05120999A patent/JP4334652B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170904A (ja) * | 2000-12-04 | 2002-06-14 | Dainippon Printing Co Ltd | Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール |
| JP2017228775A (ja) * | 2016-06-15 | 2017-12-28 | 大日本印刷株式会社 | 孔電極基板の製造方法、孔電極基板および半導体装置 |
| JP2018195661A (ja) * | 2017-05-16 | 2018-12-06 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4334652B2 (ja) | 2009-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3684978B2 (ja) | 半導体装置およびその製造方法ならびに電子機器 | |
| CN105261611B (zh) | 芯片的叠层封装结构及叠层封装方法 | |
| JP2540652B2 (ja) | 半導体装置 | |
| JP4671829B2 (ja) | インターポーザ及び電子装置の製造方法 | |
| CN101290930B (zh) | 包含半导体芯片叠层的半导体器件及其制造方法 | |
| CN108417550B (zh) | 半导体装置及其制造方法 | |
| JP2000243900A (ja) | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 | |
| JP2001044357A (ja) | 半導体装置およびその製造方法 | |
| JPH0697225A (ja) | 半導体装置 | |
| JP2001135776A (ja) | 半導体装置およびその製造方法 | |
| US6404061B1 (en) | Semiconductor device and semiconductor chip | |
| JP4344560B2 (ja) | 半導体チップおよびこれを用いた半導体装置 | |
| CN100563000C (zh) | 半导体器件及其制造方法 | |
| JP4046568B2 (ja) | 半導体装置、積層型半導体装置およびそれらの製造方法 | |
| JP2000252412A (ja) | 半導体装置 | |
| JP4495189B2 (ja) | 半導体装置 | |
| JP3798568B2 (ja) | 半導体素子 | |
| US20120068358A1 (en) | Semiconductor package and method for making the same | |
| JP4018848B2 (ja) | 半導体装置 | |
| JP4575928B2 (ja) | 半導体装置 | |
| JP2000124350A (ja) | 半導体装置及びその製造方法 | |
| JP4520478B2 (ja) | 半導体装置 | |
| JP4520479B2 (ja) | 半導体装置 | |
| JP2001250912A (ja) | 半導体装置およびその製造方法ならびに電子機器 | |
| JP3005545B1 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070517 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070706 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090624 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
| EXPY | Cancellation because of completion of term |