JP2000252932A

JP2000252932A - マルチ・レート・チャネライザ

Info

Publication number: JP2000252932A
Application number: JP2000046528A
Authority: JP
Inventors: Charlotte N Carpenter; シャーロット・エヌ・カーペンター; Andy Chan; アンディ・チャン; Vincent C Moretti; ヴィンセント・シー・モレッティ
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1999-02-23
Filing date: 2000-02-23
Publication date: 2000-09-14
Also published as: EP1032154A2; CA2299034A1

Abstract

(57)【要約】【課題】簡単な構成で入力帯域幅を異なるデータ・レ
ートの複数の狭帯域チャネルに分離する。【解決手段】入力広帯域信号の実及び複素表現双方をチ
ャネル化するために、ウインドウ・プリサム２２、循環
シフト２４及び離散フーリエ変換（ＤＦＴ）２６等のハ
ードウエア・ブロックを含む。１ｘデータ・レートで
は、全てのハードウエア・ブロックを用いて入力広帯域
信号を１ｘデータ・レートの４つのチャネルにチャネル
化可能である。２ｘデータ・レートでは、ＤＦＴブロッ
ク２６の二点ＤＦＴを除いたハードウエア・ブロックを
用いて入力広帯域信号を２ｘデータ・レートの２つのチ
ャネルにチャネル化可能である。４ｘデータ・レートで
は、ウインドウ・プリサム・ブロック２２及びＤＦＴブ
ロック２６の二点ＤＦＴのみを、積分及びダンプ動作の
ための第１及び最終アキュムレータ段として用いる。設
計ゲートの削減を実現しつつ、多用途に単一のチャネラ
イザを使用可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力チャネル群の
帯域を、より小さな等間隔の狭帯域チャネル区間に分離
するためのデジタル・フィルタ及び離散フーリエ変換
（ＤＦＴ）の使用に関し、更に特定すれば、異なる入力
データ・レート及び異なる入力チャネル群帯域を有する
衛星通信用途のための、構成を変更可能なマルチ・レー
ト・チャネライザ（ｍｕｌｔｉ−ｒａｔｅｃｈａｎｎ
ｅｌｉｚｅｒ）に関するものである。尚、本発明は、米
国空軍、宇宙及びミサイル司令部との契約第Ｆ０４７０
１−９７−Ｃ−００２５の間に着想したものである。政
府は、本発明において所定の権利を有するものである。

【０００２】

【従来の技術】一般に、衛星通信システムのようなマル
チ・チャネル・ワイヤレス通信システムは、広範な地理
的区域にわたる通信のために、所定数のトランスポンダ
を含む場合がある。各トランスポンダは、受信機−送信
機対と考えればよい。衛星システムの受信機は、広帯域
受信機であり、使用可能なマルチ・チャネル帯域以内の
広範囲の通信周波数をカバーすることができる。これら
の周波数は、通常、５．９２５ＧＨｚから上限周波数ま
でが可能であり、上限周波数は、衛星システムが処理可
能なチャネル数によって異なる場合がある。アンテナか
ら受信した特定のスペクトルの入力広帯域信号を、複数
の狭帯域チャネルに分離するために、チャネライザを用
いることができる。広帯域信号は、異なる周波数帯域、
異なるタイム・スロット、異なるスペクトル拡散コーデ
ィング、又はこれらの技法のいずれか２つ以上の組み合
わせを用いて、異なるチャネル上で搬送することができ
る。

【０００３】チャネライザは、広帯域チャネライザ、及
び広帯域信号をより小さな構成チャネル区分に分離する
ために用いられる狭帯域チャネライザとすることができ
る。衛星通信用途のための広帯域スペクトルの例とし
て、それぞれが８０ＭＨｚ帯域幅を持つ４つのサブバン
ド・チャネルからなる３２０ＭＨｚチャネル群がある。
各８０ＭＨｚサブバンド・チャネルは、例えば、それぞ
れが２０ＭＨｚ帯域幅のの４つの狭帯域チャネルのよう
に、より小さな狭帯域チャネル区分にチャネル化するこ
とができる。「広帯域」という用語は、いずれの特定の
スペクトル範囲にも限定しなくてもよい。むしろ、広帯
域とは、マルチ・チャネル・ワイヤレス通信システムが
動作可能な、少なくとも有用な通信範囲のスペクトル範
囲を意味するものとすることができる。一方、狭帯域
は、スペクトルの一部分のみ、例えば、個々のチャネル
の幅を意味すると考えればよい。このようなチャネライ
ザは、無線周波数（ＲＦ）又はベースバンド上におい
て、アナログ又はデジタル信号を処理することができ
る。

【０００４】

【発明が解決しようとする課題】このようなマルチ・チ
ャネル・ワイヤレス通信システムのチャネライザは、設
計上の幾つかの制約がある場合がある。このような設計
上の制約は、多くの場合、ハードウエア構成部品の数が
極めて多く、計算が複雑化し、必要なエネルギ消費が多
いということを含むことがある。チャネライザは、あら
ゆる特定のチャネル群帯域幅や特定のデータ・レートに
合わせて設計することができる。かかるチャネライザの
理論的基礎は、Ｒ．Ｅ．Ｃｒｏｃｈｉｅｒｅ（クローチ
ア）及びＲａｂｉｎｅｒ（ラビナ）著、Ｍｕｌｔｉｒａ
ｔｅＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓ
ｉｎｇ（マルチレート・デジタル信号処理）（１９８３
年、ニュー・ジャージー、ＥｎｇｌｅｗｏｏｄＣｌｉ
ｆｆｓのＰｒｅｎｔｉｃｅＨａｌｌ）に記載されてい
る。この刊行物の内容は、この言及によりその全体が本
願にも含まれるものとする。しかしながら、一旦特定の
チャネル群帯域幅及び１組のデータ・レートに合わせて
チャネライザを設計すると、チャネライザは、大幅なハ
ードウエアの再構築なくして、異なる入力データ・レー
ト及び入力チャネル群帯域幅のために環境設定を変更し
たり、あるいは適合化させることはできない。例えば、
８０ＭＨｚ帯域幅の入力チャネル群を各々４０ＨＭｚの
２つの狭帯域信号に分離するためにチャネライザを設計
する場合、必要なハードウエア構成部品の数は特定され
る。かかるチャネライザを、各々２０ＭＨｚの４つの狭
帯域信号のような、異なる出力のために構成を変更しよ
うと試みた場合、いずれにしても、全体の入れ換えでは
ないにしても、大幅なハードウエアの再構築が必要とな
り望まいとは言えない。したがって、多数のデータ・レ
ートのアプリケーションにおいて使用するために、構成
を変更可能なチャネライザの設計が求められている。

【０００５】

【課題を解決するための手段】本発明によれば、多数の
データ・レートを適用するワイヤレス通信システムにお
ける使用のために改良した、構成変更可能なチャネライ
ザの設計を提供することができる。この構成変更可能な
チャネライザ設計の改良により、設計ハードウエアの削
減を実現しつつ、構成変更のための追加ハードウエアを
極力抑え、効率的に多数の入力データ・レートに対応す
ることが可能となる。構成変更可能なマルチ・レート・
チャネライザは、ウインドウ・プリサム（ｗｉｎｄｏｗ
ｐｒｅｓｕｍ）及び離散フーリエ変換技法を用いた効
率的なハードウエア・アーキテクチャによって実現し、
異なるチャネル群帯域の入力信号を、複数の異なるデー
タ・レートの個別チャネルに分離することが可能とな
る。

【０００６】本発明の一態様によれば、選択したチャネ
ル化モードにしたがって、並列ウインドウ・プリサム及
び離散フーリエ変換計算を用いて、入力信号の偶数及び
奇数データ・サンプルの連続集合を異なるデータ・レー
トの個別出力チャネル（個別出力チャネル群）に分離す
るために構成変更可能なマルチ・レート・チャネライザ
を提供する。チャネル化モードには、例えば、入力信号
の偶数及び奇数データ・サンプルの連続集合を、１ｘデ
ータ・レートにおける帯域周波数の間隔を有する第１複
数の個別チャネルに分離する１ｘデータ・レート・モー
ド、入力信号の偶数及び奇数データ・サンプルの連続集
合を、２ｘデータ・レートにおける帯域周波数の２倍の
間隔を有する第２複数の個別チャネルに分離する２ｘデ
ータ・レート・モード、及び入力信号の偶数及び奇数デ
ータ・サンプルの連続集合を、４ｘデータ・レートにお
ける帯域周波数の４倍の間隔を有する単一チャネルに分
離する４ｘデータ・レート・モードがある。

【０００７】本発明の別の態様によれば、構成変更可能
なマルチ・レート・チャネライザは、入力信号の偶数及
び奇数の実及び虚データ・サンプルの異なるものを受け
取るように並列に配列され、機能係数に応じてウインド
ウ・プリサム動作を実行し、並列プリサム出力を生成す
る複数のウインドウ・プリサム・モジュールと、並列プ
リサム出力のそれぞれを受け取るように並列に配列さ
れ、シフト回数に応じた位相シフト動作を実行し、位相
調節出力を生成する複数の循環シフト・モジュールであ
って、シフト回数がＮ／ＧＣＤ（Ｎ，Ｍ）によって決定
され、Ｎ／ＧＣＤ（Ｎ，Ｍ）がＮ及びＭの最大公約数を
表わし、各シフトの値がｍＭ*（モジュロＮ）によって
決定され、ただし、Ｍはデシメーション・レートを表わ
し、Ｎは離散フーリエ変換（ＤＦＴ）サイズを表わし、
ｍはインデックス変数を表わす、複数の循環シフト・モ
ジュールと、位相調節出力のそれぞれを受け取るように
並列に配列され、離散フーリエ変換（ＤＦＴ）計算を実
行し、個別チャネルを形成する、複数の離散フーリエ変
換（ＤＦＴ）モジュールとを備える。

【０００８】ウインドウ・プリサム・モジュールは、偶
数及び奇数データ点の実データ・サンプルの連続集合の
それぞれを受け取るように構成され、第１機能係数集合
に応じてウインドウ・プリサム動作を実行し、実データ
の偶数及び奇数データ点のプリサム出力を生成する第１
ウインドウ・プリサム回路と、偶数及び奇数データ点の
虚データ・サンプルの連続集合のそれぞれを受け取るよ
うに構成され、第１機能係数集合と実質的に同一の第２
機能係数集合に応じてウインドウ・プリサム動作を実行
し、虚データの偶数及び奇数データ点のプリサム出力を
生成する第２ウインドウ・プリサム回路とを内蔵するこ
とができる。

【０００９】同様に、循環シフト・モジュールは、実デ
ータの偶数及び奇数データ点のプリサム出力のそれぞれ
を受け取るように並列に配列され、シフト回数に応じて
位相シフト動作を実行し、実データの偶数及び奇数デー
タ点の位相調節出力を生成する第１三点順列回路モジュ
ールと、虚データの偶数及び奇数データ点のプリサム出
力のそれぞれを受け取るように並列に配列され、シフト
回数に応じて位相シフト動作を実行し、虚データの偶数
及び奇数データ点の位相調節出力を生成する第２三点順
列回路モジュールとを内蔵することができる。

【００１０】同様に、離散フーリエ変換（ＤＦＴ）モジ
ュールは、複素データの偶数データ点の位相調節出力の
それぞれを受け取るように構成され、三点変換を実行し
て、複素データの偶数データ点の第１変換出力を生成す
る第１三点離散フーリエ変換（ＤＦＴ）モジュールと、
複素データの奇数データ点の位相調節出力のそれぞれを
受け取るように構成され、三点変換を実行し、複素デー
タの奇数データ点の第１変換出力を生成する第２三点離
散フーリエ変換（ＤＦＴ）モジュールと、複素データの
偶数及び奇数データ点の第１変換出力のそれぞれを受け
取るように構成され、二点変換を実行して、対象の個別
チャネルを形成する二点離散フーリエ変換（ＤＦＴ）モ
ジュールとを内蔵することができる。

【００１１】本発明の更に別の態様によれば、構成変更
可能なマルチ・レート・チャネライザは、複数のウイン
ドウ・プリサム・モジュールと、複数の循環シフト・モ
ジュールと、複数の離散フーリエ変換（ＤＦＴ）モジュ
ールとを備え、選択されたチャネル化モードが１ｘデー
タ・レートを示す場合、ウインドウ・プリサム及びＤＦ
Ｔ算出を用いて、入力信号の偶数及び奇数データ・サン
プルの連続集合を、１ｘデータ・レートにおける帯域幅
周波数の間隔を有する個別チャネルに分離することがで
きる。しかしながら、選択されたチャネル化モードが２
ｘデータ・レートを示す場合、複数の離散フーリエ変換
（ＤＦＴ）モジュールの選択されたものをバイパスし、
その他のハードウエア構成要素を連動的に動作させて、
入力信号の偶数及び奇数データ・サンプルの連続集合
を、２ｘデータ・レートにおける帯域周波数の２倍のス
ペースを有する個別チャネルに分離することができる。
同様に、選択されたチャネル化モードが４ｘデータ・レ
ートを示す場合、循環シフト・モジュール及び複数の離
散フーリエ変換（ＤＦＴ）モジュールの選択されたもの
をバイパスし、その他のハードウエア構成要素を連動的
に動作させて、入力信号の偶数及び奇数データ・サンプ
ルの連続集合を、４ｘデータ・レートの帯域周波数の４
倍のスペースを有する単一の出力チャネルに分離するこ
とができる。

【００１２】ウインドウ・プリサム・モジュールは、偶
数及び奇数データ点の実及び虚データ・サンプルの連続
集合のそれぞれを受け取るように構成され、偶数及び奇
数データ点のデータ・サンプルの並列出力を生成するデ
マルチプレクサと、偶数及び奇数データ点のデータ・サ
ンプルを、分散算術演算計算のために、左から右にシフ
トするように構成されたシフト・レジスタと、シフト・
レジスタから与えられる偶数及び奇数データ点のデータ
・サンプルを受け取り、フィルタ・タップ乗算及びデー
タ点総加算を実行し、実及び虚データの偶数及び奇数デ
ータ点のプリサム出力を生成する分散算術演算モジュー
ルとを含むことができる。

【００１３】分散算術演算モジュールは、シフト・レジ
スタから与えられる偶数及び奇数データ点のデータ・サ
ンプルを受け取るように並列に配列された論理デバイス
と、機能係数に応じてフィルタ・タップ乗算のために、
論理デバイスからの論理出力を一時的に格納するように
構成されたメモリ・デバイスと、データ点総加算を実行
するように構成され、実及び虚データの偶数及び奇数デ
ータ点のプリサム出力を生成するシフト／加算器とを含
むことができる。

【００１４】

【発明の実施の形態】本発明による、衛星通信用途のた
めに改良し、特定の構成変更を可能としたマルチ・レー
ト・チャネライザを詳細に説明する前に、本発明は、主
に市販の通信及び信号処理回路の新規な構造的組み合わ
せにあり、その詳細な特定の構成にあるのではないこと
は、明らかであろう。したがって、図面のブロック図
は、必ずしも代表的な通信システムの機械的及び／又は
電気的構造を表わす訳ではなく、本明細書の記載から当
業者には容易に理解できる効果的な機能の分類におい
て、かかる代表的なシステムの主要な構造的構成要素を
例示することを主な目的とするものである。

【００１５】図１には、ワイヤレス通信システムの受信
機の主要構成要素のブロック図を示している。ワイヤレ
ス通信システムの受信機は、通常、対象の周波数帯域内
における電磁波（電磁放射）を傍受し、傍受した電磁波
を電気信号に変換し、次いで該電気信号を、対象の通信
システム又はネットワーク内で現在動作中の全通信チャ
ネルの内容を含むベースバンド信号にダウン・コンバー
トすることができる、フロント・エンド、ダウン・コン
バジョン部（図示せず）を含むことができる。この受信
機の一例では、数種類の入力デバイスを用いて電磁波を
傍受又は捕獲し、続いて、入力及びダウン・コンバジョ
ンを行うことができる。かかる入力デバイスの例には、
アンテナ、導波路、同軸ケーブル、光ファイバ、又は赤
外線周波数変換器を含むことができる。

【００１６】図１に示すように、かかる受信機の一例
は、バンドパス・フィルタ（ＢＰＦ）１２、アナログ／
デジタル（Ａ／Ｄ）変換器１４、デマルチプレクサ（Ｄ
ＥＭＵＸ）１６、ならびに少なくとも１つのチャネライ
ザ２０及びその他の形式の信号処理回路（図示せず）で
構成することができる。所定の帯域幅のバンドパス・フ
ィルタ（ＢＰＦ）１２は、入力ベースバンド信号を濾過
し、選択した周波数スペクトルの広帯域信号を通過させ
るために用いることができる。対象の選択周波数スペク
トルは８０ＭＨｚとし、複数の使用可能なチャネルを含
むようにするとよいが、本発明はこの周波数範囲に限定
しなくてもよい。Ａ／Ｄ変換器は、広帯域信号をサンプ
リングし、複数のチャネル（即ち、Ｎチャネル）を含む
デジタル信号を生成することができる。デジタル信号
は、一連のデジタル・サンプルで表現することができ
る。各デジタル・サンプルは、１１ビット・ワードのよ
うに、多ビット・ワードで構成することができる。Ａ／
Ｄ変換器１４によって生成された多ビット・ワード・サ
ンプルの直列ストリームをデマルチプレクサ１６に入力
し、複数の多重分離データ出力１８を生成することがで
きる。

【００１７】デマルチプレクサ１６は、多数のタップを
有する遅延線として機能することができ、各並列出力が
遅延線の異なるタップから出力される。デマルチプレク
サ１６の多重分離データ出力１８は、本発明の原理にし
たがって構築されたチャネライザ２０に印加され、複数
の狭帯域信号に分離（変換）することができる。この場
合、各狭帯域信号は、広帯域信号が搬送するチャネルの
１つを搬送することができる。デマルチプレクサ１６の
多重分離データ出力１８は、例えば、スペクトル拡散伝
送のダウンコンバートを行うチューナによって、実デー
タ表現から複素データ表現に変換することもできる。各
チャネライザ２０は、数個のハードウエア・ブロックで
実現することができ、その中には、ウインドウ・プリサ
ム（ｗｉｎｄｏｗｐｒｅｓｕｍ）ブロック２２、循環
シフト（ｃｙｃｌｉｃｓｈｉｆｔ）ブロック２４、及
び離散フーリエ変換（ＤＦＴ）ブロック２６が含まれ
る。これらは、構成変更が可能であり、ウインドウ・プ
リサム（ＷＰ）動作及び離散フーリエ変換（ＤＦＴ）エ
ンジンを用いて、異なる入力チャネル群の入力広帯域信
号を受信し、かかる入力広帯域信号を、異なるデータ・
レートの異なる狭帯域信号集合に分離し、続いて他の種
類の信号処理回路によって処理することができる。

【００１８】本発明の新規なマルチ・レート・チャネラ
イザの設計では、ウインドウ・プリサム・ブロック２
２、循環シフト・ブロック２４、及び離散フーリエ変換
（ＤＦＴ）ブロック２６のようなハードウエア・ブロッ
クを内蔵し、入力広帯域信号の実表現及び複素表現双方
を個別チャネルにチャネル化することができる。ウイン
ドウ・プリサム・ブロック２２は、ウインドウ・プリサ
ム（ＷＰ）動作を用いて、入力広帯域信号の実表現及び
虚（複素）表現双方を処理するために用いることができ
る。循環シフト・ブロック２４は、ウインドウ・プリサ
ム・ブロック２２からのプリサム・ワード出力の位相調
節のために用いることができる。次いで、ＤＦＴブロッ
ク２６は、循環シフト・ブロック２４からの位相調節さ
れた出力を、異なるレートの個別チャネル（複数の個別
チャネル）に変換するために用いることができる。しか
しながら、構成変更のために最少の追加ハードウエア
で、入力広帯域信号に選択した出力データ・レートに応
じて、これらのハードウエア・ブロックの一部のみを用
い、一方他の何らかのハードウエア・ブロックをバイパ
スすることも可能である。このように、単一のチャネラ
イザを多数の用途のために再利用し、設計ゲートの削減
を実現することができる。

【００１９】次に図２において、本発明の原理にしたが
って構築した構成変更可能なマルチ・レート・チャネラ
イザ２０の機能図が示されている。本発明の目的とし
て、各マルチ・レート・チャネライザ２０は、少なくと
も３つの選択可能なチャネル化動作モードを有し、異な
る機能処理経路を備えて、入力広帯域信号を異なるデー
タ・レートの個別チャネルに分離するために使用できる
ように設計することが可能である。例示の目的のため
に、出力データ・レートを、それぞれ、１ｘ、２ｘ、４
ｘとすればよいであろう。入力データ・レートは、例え
ば、１２０メガビット／秒とすればよい。マルチ・レー
ト・チャネライザ２０の動作を１ｘデータ・レート・モ
ードに設定した場合、５．４５メガビット／秒の出力デ
ータ・レートを得ることができる。マルチ・レート・チ
ャネライザ２０の動作を２ｘデータ・レート・モードに
設定した場合、１０．９１メガバイト／秒の出力データ
・レート（１ｘモードよりも２倍高速）を得ることがで
きる。同様に、マルチ・レート・チャネライザ２０の動
作を４ｘデータ・レート・モードに設定した場合、２
１．８２メガビット／秒の出力データ・レート（２ｘモ
ードよりも２倍高速）を得ることができる。チャネライ
ザ２０は、入力広帯域信号を多数のより小さなチャネル
に分離するための狭帯域チャネライザとして考えるとよ
い。例えば、入力広帯域信号の周波数スペクトルが８０
ＭＨｚである場合、チャネライザ２０は、かかる８０Ｍ
Ｈｚ入力帯域信号を、設定されたチャネル化動作モード
に応じて、異なる狭帯域（サブ）チャネル集合に分離す
ることができる。

【００２０】チャネル化動作モードは、例えば、使用す
る各チャネル毎にコンフィギュレーション・ワード・フ
ォーマットのレジスタ・ビットを用いて、１ｘ、２ｘ、
４ｘとして設定することができる。これらのレジスタ・
ビットは、１ｘ、２ｘ、４ｘチャネル化動作モードのい
ずれかを示すために用いることができる。例えば、２レ
ジスタ・ビットのコンフィギュレーション・ワード・フ
ォーマットは、チャネライザ・ハードウエアのコンフィ
ギュレーションのために、１ｘデータ・レートに「０
０」、２ｘデータ・レートに「０１」、そして４ｘデー
タ・レートに「１１」として、表わすことができる。１
ｘ動作モードでは、マルチ・レート・チャネライザ２０
は、１ｘチャネライザとして機能し、入力広帯域信号
を、例えば、帯域幅周波数（ＢＷＨｚ）の間隔を有す
る４つのサブチャネルに分離することができる。

【００２１】図１に示したようなウインドウ・プリサム
・ブロック２２、循環シフト・ブロック２４、及びＤＦ
Ｔブロック２６のような、処理用ハードウエア・ブロッ
クの全てを用いて、１ｘデータ・レートの４つのサブチ
ャネルを形成することができる。２ｘ動作モード（１ｘ
モードよりも２倍高速）では、マルチ・レート・チャネ
ライザ２０は、２ｘチャネライザとして機能し、入力広
帯域信号を、例えば、帯域幅周波数の２倍（２*ＢＷ
Ｈｚ）の間隔を有する２つのサブ・チャネルに分割する
ことができる。離散フーリエ変換（ＤＦＴ）ブロック２
６の二点ＤＦＴをバイパスし、一方、図１に示すウイン
ドウ・プリサム・ブロック２２、循環シフト・ブロック
２４、及び離散フーリエ変換（ＤＦＴ）ブロック２６の
三点ＤＦＴのようなその他の処理用ハードウエア・ブロ
ックを共に用い、２つの２ｘデータ・レート・チャネル
を形成することができる。４ｘ動作モード（２ｘモード
よりも２倍高速）では、マルチ・レート・チャネライザ
２０は、４ｘチャネライザとして機能し、入力広帯域信
号を、帯域幅周波数の４倍（４*ＢＷＨｚ）の間隔を
有する１つのチャネルに分離することができる。循環シ
フト・ブロック２４及び離散フーリエ変換（ＤＦＴ）ブ
ロック２６の三点ＤＦＴをバイパスし、一方、図１に示
すウインドウ・プリサム・ブロック２２及び離散フーリ
エ変換（ＤＦＴ）ブロック２６の二点ＤＦＴを第１及び
最終アキュムレータ段として用い、４ｘデータ・レート
の単一チャネルを形成することができる。

【００２２】図２に示すように、マルチ・レート・チャ
ネライザ２０は、対応する選択可能な１ｘ、２ｘ、４ｘ
チャネライザ動作モードのために、異なる機能処理経路
を内蔵することができ、これらを用いて、例えば、１
ｘ、２ｘ、４ｘというような異なるデータ・レートの個
別チャネルに、入力広帯域信号を分離することができ
る。ここで、ｘは所定のデータ・レートに対応する。１
ｘデータ・レートの入力広帯域信号のデジタル・サンプ
ルは、複素乗算器２２Ａ、ローパス・フィルタ２４Ａ、
及びダウン・サンプリング変換器２６Ａを用いる１ｘ処
理経路２０Ａを通じて、４つのサブチャネルにチャネル
化することができる。同様に、２ｘデータ・レートの入
力データは、複素乗算器２２Ｂ、ローパス・フィルタ２
４Ｂ、及びダウン・サンプリング変換器２６Ｂを用いる
２ｘ処理経路２０Ｂを通じて、２つのサブチャネルにチ
ャネル化することができる。４ｘデータ・レートの入力
データは、チャネル化を不要とすることができる。何故
なら、これは単一のチャネル内に含まれるからである。
その結果、４ｘデータ・レートの入力データは、積分
（ｉｎｔｅｇｒａｔｅ）及びダンプ（ｄｕｍｐ）動作の
ために、ダウン・サンプリング変換器２２Ｃを用いる４
ｘ処理経路２０Ｃを通じてダウン・サンプルされると考
えることができる。

【００２３】１ｘデータ・レートのためのｆｓ／４シフ
ト、及び２ｘデータ・レートのためのｆｓ／２シフトと
いうような、周波数シフト・ブロックを、追加としてマ
ルチ・レート・チャネライザ２０に設置することができ
る。あるいは、１ｘデータ・レート及び２ｘデータ・レ
ートの入力スペクトルのチャネルの中心周波数を、それ
ぞれ、離散フーリエ変換（ＤＦＴ）ビンの中心に置くよ
うに、処理経路２０Ａ，２０Ｂを通じてマルチ・レート
・チャネライザ２０の一部として設置することも可能で
ある。しかしながら、４ｘデータ・レートの適用には、
周波数シフタは不要である。ＤＦＴビンは、入力スペク
トルの使用可能なチャネルに対応することができる。例
えば、１ｘデータ・レートに対する１２０ＭＨｚの入力
スペクトルが２０ＭＨｚ帯域幅（ＢＷ）の間隔で４つの
チャネルを含む場合、ＤＦＴビンは、１２０ＭＨｚ／２
０ＭＨｚの結果から得られる６つとすればよい。１ｘデ
ータ・レートの入力スペクトルに含まれるチャネルは４
つだけであるので、２つのＤＦＴビンは使用しなければ
よい。同様に、２ｘデータ・レートに対する１２０ＭＨ
ｚの入力スペクトルが、４０ＭＨｚ帯域幅（ＢＷ）のス
ペースで２つのチャネルを含む場合、ＤＦＴビンは、１
２０ＭＨｚ／４０ＭＨｚの結果から得られる、３つとす
ればよい。２ｘデータ・レートの入力スペクトルに含ま
れるチャネルは２つだけであるので、１つのＤＦＴビン
は使用しなければよい。

【００２４】図３のＡ〜Ｄを参照すると、本発明の原理
によるマルチ・レート・チャネライザ２０の周波数ドメ
インにおける１ｘデータ・レートの入力スペクトルの機
能的フローが示されている。例えば、２０ＭＨｚ帯域幅
（ＢＷ）スペースの４つのチャネルＡ、Ｂ、Ｃ、Ｄを含
む、１ｘデータ・レートの１２０ＭＨｚの入力スペクト
ルを、図３のＡに示すように１ｘ処理経路２０Ａに切り
替える場合、これらのチャネルは、図３のＢに示すよう
に、ｆｓ／４（周波数）シフトによって、ＤＦＴビンの
中心にシフトされる。１ｘデータ・レートの入力スペク
トルを、複素乗算器２２Ａによって複素指数（ｅ^-j2π
^fin）と乗算（変調）し、ベースバンド周波数における
対象チャネルを得ることができる。ここで、ｆ_iは、対
象チャネルの中心周波数である。次に、入力スペクトル
からの各対象チャネルには、図３のＣに示すような１ｘ
ローパス・フィルタ２４Ａによって、ローパス・フィル
タ処理を施すことができる。１ｘローパス・フィルタ２
４Ａは、干渉するチャネルを排除し、対象チャネルを増
幅するために用いることができる。次に、各対象チャネ
ルは、図３のＤに示すようなダウン・サンプリング変換
器２６Ａによって、Ｍのダウン・サンプリング・レート
によって、クリティカルにサンプリングすることができ
る（Ｍは、２２のような整数を表わす）。その結果、図
３のＡに示すような入力スペクトルから、４つの異なる
チャネルＡ、Ｂ、Ｃ、Ｄを分離することができ、マルチ
・レート・チャネライザ２０によって並列出力として供
給され、他の種類の信号処理回路による後続の処理を進
めることができる。

【００２５】図４のＡ〜Ｄは、本発明の原理によるマル
チ・レート・チャネライザ２０の周波数ドメインにおけ
る２ｘデータ・レートの入力スペクトルの機能的フロー
を示す。例えば、４０ＭＨｚの周波数スペースの２つチ
ャネルＡ、Ｂを含む、２ｘデータ・レートの１２０ＭＨ
ｚの入力スペクトルを、図４のＡに示すような２ｘ処理
経路２０Ｂに切り替えると、これらのチャネルは、図４
のＢに示すように、ｆｓ／２（周波数）シフトによっ
て、ＤＦＴビンの中心にシフトすることができる。２ｘ
データ・レートの入力スペクトルを、複素乗算器２２Ｂ
によって、複素指数（^e-j2π^fin）を乗算（変調）し、
ベースバンド周波数において対象チャネルを得ることが
できる。入力スペクトルからの各対象チャネルは、次
に、図４のＣに示すような２ｘローパス・フィルタ２４
Ｂによって濾波することができる。２ｘローパス・フィ
ルタ２４Ｂは、干渉するチャネルを排除し、対象チャネ
ルを増幅するために用いることができる。次に、各対象
チャネルは、図４のＤに示すようなダウン・サンプリン
グ変換器２６Ｂによって、Ｎ／２のダウン・サンプリン
グ・レートでクリティカルにサンプリングし、かつデシ
メートすることができる。その結果、図４のＡに示すよ
うな入力スペクトルから、２つの異なるチャネルＡ、Ｂ
を分離することができ、マルチ・レート・チャネライザ
２０によって並列出力として供給され、他の種類の信号
処理回路による後続の処理を進めることができる。

【００２６】図５のＡ及びＢは、本発明の原理によるマ
ルチ・レート・チャネライザ２０の周波数ドメインにお
ける４ｘデータの入力スペクトルの機能的フローを示
す。単一チャネルを含む４ｘデータ・レートの１２０Ｍ
Ｈｚの入力スペクトルを、図５のＡに示すような４ｘ処
理経路２０Ｃに切り替えると、中に含まれているチャネ
ルは、図５のＢに示すように、積分及びダンプ動作を用
いるダウン・サンプリング変換器２６Ｃによって、直接
クリティカルにＮ／４のダウン・サンプリング・レート
でサンプリングし、デシメートすることができる。その
結果、入力スペクトルからの同一チャネルが、マルチ・
レート・チャネライザ２０によって単一の出力として供
給され、他の種類の信号処理回路による後続の処理を進
めることができる。

【００２７】図６は、本発明の原理にしたがって、入力
スペクトルを１ｘデータ・レートの個別チャネルに分離
するように動作することができる、構成変更可能なマル
チ・レート・チャネライザ２０のハードウエア実施態様
を示すブロック図である。図６に示すように、１ｘチャ
ネライザは、ウインドウ・プリサム・ブロック２２、循
環シフト・ブロック２４、及び離散フーリエ変換（ＤＦ
Ｔ）ブロック２６で構成することができる。ｆｓ／４シ
フト・ブロック２００を、構成変更可能マルチ・レート
・チャネライザ２０の一部として設置し、入力スペクト
ル内に含まれるチャネルの中心周波数を、ＤＦＴビンの
中心に平行移動することも可能である。ｆｓ／４シフト
・ブロック２００は、実部及び虚部からなる入力データ
をシフトし、ＤＦＴビンの中心にこれら対象チャネルを
置くために用いることができる。ウインドウ・プリサム
・ブロック２２は、並列実データ及び虚データ演算のた
めに実装された複数のウインドウ・プリサム回路を含
み、高スループット・データ・レートを得ることができ
る。同様に、循環シフト・ブロック２４及び離散フーリ
エ変換（ＤＦＴ）ブロック２６は、並列実データ及び虚
データ演算のために、複数の個別順列回路（ｐｅｒｍｕ
ｔｅｃｉｒｃｕｉｔ）及び離散フーリエ変換回路を含
むことができる。

【００２８】本発明によるマルチ・レート・チャネライ
ザ２０の並列ウインドウ・プリサム及びＤＦＴアーキテ
クチャは、いくつかの利点を提供することができ、それ
らは特に衛星通信用途には有用である。第１に、ウイン
ドウ・プリサム及びＤＦＴ回路の並列処理動作によっ
て、動作クロックの速度を極力抑えることができる。こ
のために、ＡＳＩＣ（特定用途集積回路）ハードウエア
の効率的な展開が可能となるという利点がある。第２
に、ＣＭＯＳ（相補ＭＯＳＦＥＴ）のような安価で小型
の集積回路技術をウインドウ・プリサム及びＤＦＴ動作
に用いることができるので、電力消費を削減することが
できる。最後に、並列ウインドウ・プリサム及びＤＦＴ
回路は、モジュール形態にパッケージ化することができ
便利である。

【００２９】図６に示すように、ウインドウ・プリサム
・ブロック２２は、実データ及び虚データを処理するた
めに、１対の同じウインドウ・プリサム・モジュール２
１０、２１２を内蔵するとよい。第１ウインドウ・プリ
サム・モジュール２１０は、実データを処理し、一方、
第２ウインドウ・プリサム・モジュール２１２は、虚デ
ータを処理するとよい。同様に、循環シフト・ブロック
２４は、対応する実データ２２０Ａ、２２０Ｂ及び虚デ
ータ２２２Ａ、２２２Ｂのために、偶数及び奇数の、１
対の同じ三点順列回路を内蔵するとよい。同様に、ＤＦ
Ｔブロック２６は、対応する実データ２３０Ａ、２３０
Ｂ及び虚データ２３２Ａ、２３２Ｂのために、偶数及び
奇数の三点ＤＦＴモジュール対、ならびに対応する実デ
ータ２４０Ａ、２４０Ｂ、２４０Ｃ及び虚データ２４２
Ａ、２４２Ｂ、２４２Ｃのために３つの連続する二点Ｄ
ＦＴモジュールを内蔵するとよい。陰のブロック２２２
Ａ〜２２２Ｂ、２３２Ａ〜２３２Ｂ、２４２Ａ〜２４２
Ｃは、虚データを処理するための同一ハードウエアを示
すものとする。尚、ここで、図６に示すウインドウ・プ
リサム・モジュール、順列回路、及びＤＦＴモジュール
の数は、例示の目的のために過ぎず、並列処理要件に応
じて様々に変更し得ることを注記しておく。

【００３０】１ｘ動作モードでは、図１に示したウイン
ドウ・プリサム・ブロック２２、循環シフト・ブロック
２４及びＤＦＴブロック２６のような処理用ハードウエ
ア・ブロック全てを連動して用い、実データ及び虚デー
タ双方を処理し、１ｘデータ・レートの４つのサブチャ
ネルを形成することができる。しかしながら、２ｘ及び
４ｘ動作モードのような異なるチャネル化モードでは、
後で詳しく説明するが、これらのハードウエア・ブロッ
クの一部をバイパスすることができる。何故なら、それ
らは不要とすることができるからである。コンフィギュ
レーション・ワード・フォーマットからの入力制御デー
タを用いて、マルチ・レート・チャネライザ２０に通知
し、これらのハードウエア・ブロックの一部を用いず
に、異なるチャネル化動作モードで入力データ（実及び
虚双方）を自動的に処理するようにすることができる。
例えば、２ｘ動作モードでは、２つの２ｘデータ・レー
トの個別チャネルを形成するためのチャネル化の間、Ｄ
ＦＴブロック２６の二点ＤＦＴモジュール２４０Ａ〜２
４０Ｃ、２４２Ａ〜２４２Ｃをバイパスすることができ
る。４ｘ動作モードでは、４ｘデータ・レートのチャネ
ル出力を生成する積分及びダンプ動作の間、循環シフト
・ブロック２４の三点順列回路２２０Ａ、２２０Ｂ、２
２２Ａ、２２２Ｂ、及びＤＦＴブロック２６の三点ＤＦ
Ｔモジュール２３０Ａ、２３０Ｂ、２３２Ａ、２３２Ｂ
をバイパスすることができる。

【００３１】ウインドウ・プリサム・ブロック２２の各
ウインドウ・プリサム・モジュール２１０、２１２は、
ウインドウ・プリサム内の偶数及び奇数入力データ（実
及び虚）からなるワード・サンプルのシーケンスを処理
するために用いることができる。その際、各ワード・サ
ンプルに、対応するウインドウ・プリサム機能係数を乗
算し、得られた乗算結果を合計し、乗算結果の和を求め
る。合計した乗算結果は、循環シフト・ブロック２４及
びＤＦＴブロック２６による次の処理の後、個別チャネ
ルとして得ることができる。例えば、１１ビット・ワー
ドの入力データ（実及び虚データ）の２２サンプルのシ
ーケンスに、予め割り当てられているウインドウ・プリ
サム機能係数を乗算し、出力総和を求めることができ、
続いて、これを処理してＮ個の出力チャネルの１つとす
ることができる。ウインドウ・プリサム・ブロック２２
は、Ｍ個の入力及びＮ個の出力を有することができ、Ｍ
はデシメーション・レートを表わし、Ｎは離散フーリエ
変換（ＤＦＴ）サイズ及び可能な個別チャネル数を表わ
すことができる。プリサム・ウインドウは、等しいサブ
パートに分割することも可能である。予め割り当てられ
ているウインドウ・プリサム機能係数との乗算後に、ウ
インドウの等しいサブパートの対応するワード・サンプ
ルを合計し、プリサム出力を求めればよい。

【００３２】ウインドウ・プリサム・ブロック２２から
のＮ個の並列出力は、循環シフト・ブロック２４に印加
することができる。循環シフト・ブロック２４は、離散
フーリエ変換（ＤＦＴ）算出による処理によって各チャ
ネルを求めるために、並列に得られた総和の位相を調節
することができる。循環シフト・ブロック２４は、ウイ
ンドウ・プリサム・ブロック２２から得られたＮ個のワ
ード出力を、あるシフト量だけシフトすることができ
る。シフト回数を決定するには、Ｎ／ＧＣＤ（Ｎ，Ｍ）
という関係の値を計算すればよく、各シフトの値を決定
するには、ｍＭ*（モジュロＮ）（ｍＮ* ｍｏｄｕｌｏ
Ｎ）又は−ｍＭ*（モジュロＮ）という関係の値を計
算すればよい。変数ｍは、０以上の範囲を取ることがで
きる出力インデックス変数を示すことができる。循環シ
フト・ブロック２４の偶数及び奇数データ処理のための
三点順列回路対２２０Ａ、２２０Ｂは、ウインドウ・プ
リサム・ブロック２２の実ウインドウ・プリサム・モジ
ュール２１０からの実データ・ワード出力の位相を調節
するために用いることができる。同様に、循環シフト・
ブロック２４の偶数及び奇数データ処理のための三点順
列回路対２２２Ａ、２２２Ｂは、ウインドウ・プリサム
・ブロック２２の虚ウインドウ・プリサム・モジュール
２１２からの虚データ・ワード出力の位相を調節するた
めに用いることができる。循環シフト・ブロック２４か
らの位相調節された出力は、離散フーリエ変換（ＤＦ
Ｔ）ブロック２６に印加し、Ｎ個の１ｘデータ・レート
の個別チャネルに変換することができる。

【００３３】図７は、本発明の原理にしたがって入力広
帯域信号を１xデータ・レートの個別チャネルに分離す
るように動作可能なマルチ・レート・チャネライザ２０
のウインドウ・プリサム・モジュール２１０、２１２の
それぞれ実データ・ワード及び虚データ・ワードのウイ
ンドウ・プリサム機能を一例として示す。例えば、ダウ
ン・サンプリング・レートＭを２２に設定可能である場
合、入力データｘ（ｎ）の２２ワード・サンプルを各サ
イクル中に処理することができる。サイクルの持続時間
は、クロック・サイクル毎に処理されるビット数によっ
て異なる。各ワード・サンプルが１１ビットを含む場
合、入力データの２２ワード・サンプルが、４４タップ
・フィルタｈ（ｋ）によってウインドウ化（ｗｉｎｄｏ
ｗ）され、各１１クロック・サイクル毎に処理すること
ができる。言い換えると、各１１クロック・サイクル周
期で、２２個のデータ・サンプルを、４４タップ・フィ
ルタの立ち上がりエッジ及び立ち下がりエッジ双方によ
って、ウインドウ化することができる。立ち上がりエッ
ジでウインドウ化した結果は１１クロック・サイクルの
間保持することができ、一方立ち下がりエッジでウイン
ドウ化した結果は、直前の１１クロックサイクルからの
対応する立ち上がりエッジでウインドウ化された結果と
加算することができる。

【００３４】入力データの４４個の個別ワードのサンプ
ルは、各ウインドウ・プリサム・モジュール２１０、２
１２の２２個の群単位で、シフト・レジスタ（図示せ
ず）によって左から右にシフトすることができる。各ウ
インドウ・プリサム・モジュール２１０、２１２は、あ
る数のサブパート（ＤＦＴビン）を含んでもよい。サブ
パート毎の１１ビット・ワード・サンプルの数（ＤＦＴ
サイズ）は、出力チャネル数Ｎに対応させることができ
る。例えば、ＤＦＴビンが１ｘデータ・レートに対して
６に設定することができる場合、サブパート毎の１１ビ
ット・ワード・サンプルの数は、図７においてｘ
（０）、Ｘ（６）、ｘ（１２）、ｘ（１８）、ｘ（２
４）、ｘ（３０）、ｘ（３６）、ｘ（４２）として示す
ように、６に設定することができる。各ウインドウ・プ
リサム・モジュール２１０、２１２の２２個の群単位で
シフト・レジスタに格納されている実データ及び虚デー
タの６つの１１ビット・データ・ワード・サンプルを含
むことができる各サブパートは、ウインドウ・プリサム
機能係数と乗算し、続く循環シフト及びＤＦＴ動作のた
めに、乗算結果Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の
総和を求めることができる。乗算結果Ｐ０、Ｐ１、Ｐ
２、Ｐ３、Ｐ４、Ｐ５は、Ｈが１ｘフィルタのタップ値
ベクトル、Ｈ＝［ｈ０，ｈ１，ｈ２，ｈ３，．．．，ｈ
４３］であり、ｍはウインドウ・プリサム出力インデッ
クスであり、ｘ（ｎ）は入力データ（実又は虚）である
という仮定に基づいて決定することができる。

【００３５】偶数及び奇数処理に対して、乗算即ち積和
（ＳＯＰ）Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は、次
のようにして求めることができる。

【数１】Ｐ０（ｍ）＝［ｘ（０＋２２ｍ）ｘ（６＋
２２ｍ）ｘ（１２＋２２ｍ）ｘ（１８＋２２ｍ）］
［ｈ０ｈ６ｈ１２ｈ１８］^T＋［ｘ（２４＋２２
ｍ）ｘ（３０＋２２ｍ）ｘ（３６＋２２ｍ）ｘ
（４２＋２２ｍ）］［ｈ２４ｈ３０ｈ３６ｈ４２］
^T Ｐ１（ｍ）＝［ｘ（１＋２２ｍ）ｘ（７＋２２ｍ）
ｘ（１３＋２２ｍ）ｘ（１９＋２２ｍ）］［ｈ１ｈ
７ｈ１３ｈ１９］^T＋［ｘ（２５＋２２ｍ）ｘ
（３１＋２２ｍ）ｘ（３７＋２２ｍ）ｘ（４３＋２
２ｍ）］［ｈ２５ｈ３１ｈ３７ｈ４３］^T Ｐ２（ｍ）＝［ｘ（２＋２２ｍ）ｘ（８＋２２ｍ）
ｘ（１４＋２２ｍ）ｘ（２０＋２２ｍ）］［ｈ２ｈ
８ｈ１４ｈ２０］^T＋［ｘ（２６＋２２ｍ）ｘ
（３２＋２２ｍ）ｘ（３８＋２２ｍ）ｘ（４４＋２
２ｍ）０］［ｈ２５ｈ３２ｈ３８０］^T Ｐ３（ｍ）＝［ｘ（３＋２２ｍ）ｘ（９＋２２ｍ）
ｘ（１５＋２２ｍ）ｘ（２１＋２２ｍ）］［ｈ３ｈ
９ｈ１５ｈ２１］^T＋［ｘ（２７＋２２ｍ）ｘ
（３３＋２２ｍ）ｘ（３９＋２２ｍ）０］［ｈ２７
ｈ３３ｈ３９０］^T Ｐ４（ｍ）＝［ｘ（４＋２２ｍ）ｘ（１０＋２２ｍ）
ｘ（１６＋２２ｍ）０］［ｈ４ｈ１０ｈ１６０］
^T＋［ｘ（２２＋２２ｍ）ｘ（２８＋２２ｍ）ｘ
（３４＋２２ｍ）ｘ（４０＋２２ｍ）］［ｈ２２ｈ
２８ｈ３４ｈ４０］^T Ｐ５（ｍ）＝［ｘ（５＋２２ｍ）ｘ（１１＋２２ｍ）
ｘ（１７＋２２ｍ）０］［ｈ５ｈ１１ｈ１７０］
^T＋［ｘ（２３＋２２ｍ）ｘ（２９＋２２ｍ）ｘ
（３５＋２２ｍ）ｘ（４１＋２２ｍ）］［ｈ２３ｈ
２９ｈ３５ｈ４１］^T

【００３６】図８は、本発明の原理にしたがって、入力
広帯域信号を１ｘデータ・レートの個別チャネルに分離
するように動作可能なマルチ・レート・チャネライザ２
０のそれぞれ実及び虚データ・ワード・サンプルの偶数
及び奇数処理に対するウインドウ・プリサム動作を示
す。まず、特定のフィルタ・タップ係数ベクトルＨ０、
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５を以下のように定義する
とよい。

【数２】Ｈ０＝［ｈ０ｈ６ｈ１２ｈ１８］^T Ｈ１＝［ｈ２２ｈ２９ｈ３４ｈ４０］^T Ｈ２＝［ｈ２ｈ８ｈ１４ｈ２０］^T Ｈ３＝［ｈ２４ｈ３０ｈ３６ｈ４２］^T Ｈ４＝［ｈ４ｈ１０ｈ１６０］^T Ｈ５＝［ｈ２６ｈ３２ｈ３８０］^T

【００３７】入力データは、２２個のデータ・サンプル
の群単位で、シフト・レジスタによって左から右にシフ
トすることができる。偶数プリサムは、１１個の偶数点
を受け取り、奇数プリサムは１１個の奇数点を受け取る
ことができる。各実及び虚データ・ワード・サンプルの
偶数プリサム処理に対する積和（ＳＯＰ）Ｐ０、Ｐ２、
Ｐ４は、２２個のデータ・サンプルの群単位の入力デー
タｘ（ｎ）と、特定のフィルタ・タップ係数ベクトルＨ
０、Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５との内積を取ること
によって、以下のように求めることができる。

【数３】Ｐ０（ｍ）＝［ｘ（０＋２２ｍ）ｘ（６＋２
２ｍ）ｘ（１２＋２２ｍ）ｘ（１８＋２２ｍ）］*
Ｈ０＋［ｘ（２４＋２２ｍ）ｘ（３０ｘ２２ｍ）ｘ
（３６＋２２ｍ）ｘ（４２＋２２ｍ）］*Ｈ３Ｐ２（ｍ）＝［ｘ（２＋２２ｍ）ｘ（８＋２２ｍ）
ｘ（１４＋２２ｍ）ｘ（２０＋２２ｍ）］*Ｈ２＋
［ｘ（２６＋２２ｍ）ｘ（３２＋２２ｍ）ｘ（３８
＋２２ｍ）０］*Ｈ５Ｐ４（ｍ）＝［ｘ（４＋２２ｍ）ｘ（１０＋２２ｍ）
ｘ（１６＋２２ｍ）０］*Ｈ１４＋［ｘ（２２＋２
２ｍ）ｘ（２８＋２２ｍ）ｘ（３４＋２２ｍ）ｘ
（４０＋２２ｍ）］*Ｈ１

【００３８】基本的に、Ｐ０（ｍ）は、第１データ点集
合ｘ（０）、ｘ（６）、ｘ（１２）、ｘ（１８）を、初
期フィルタ・タップ係数ベクトルＨ０と乗算し、次のデ
ータ点集合ｘ（２４）、ｘ（３０）、ｘ（３６）、ｘ
（４２）を第４フィルタ・タップ係数ベクトルＨ３と乗
算し、前者の乗算結果を１１クロックサイクル遅延Ｚ^-1
¹だけ遅延させた後に、これらの乗算結果を加算するこ
とによって求めることができる。同様に、Ｐ２（ｍ）
は、別のデータ点集合ｘ（２）、ｘ（８）、ｘ（１
４）、ｘ（２０）を第３フィルタ・タップ係数ベクトル
Ｈ２と乗算し、次のデータ点集合ｘ（２６）、ｘ（３
２）、ｘ（３８）を第６フィルタ・タップ係数ベクトル
Ｈ５と乗算し、前者の乗算結果を１１クロックサイクル
遅延Ｚ^-11だけ遅延させた後に、これらの乗算結果を加
算することによって求めることができる。同様に、Ｐ４
（ｍ）は、データ点ｘ（４）、ｘ（１０）、ｘ（１６）
を第５フィルタ・タップ係数ベクトルＨ４と乗算し、デ
ータ点ｘ（２２）、ｘ（２８）、ｘ（３４）、ｘ（４
０）を第２フィルタ・タップ係数ベクトルＨ１と乗算
し、前者の乗算結果を１１クロックサイクル遅延Ｚ^-11
だけ遅延させた後に、これらの乗算結果を加算すること
によって求めることができる。

【００３９】各実及び虚データ・ワード・サンプルの奇
数プリサム処理に対する積和（ＳＯＰ）Ｐ１、Ｐ３、Ｐ
５は、以下のようにして求めることができる。

【数４】Ｐ１（ｍ）＝［ｘ（１９＋２２ｍ）ｘ（１３
＋２２ｍ）ｘ（７＋２２ｍ）ｘ（１＋２２ｍ）］*
［ｈ（１９）ｈ（１３）ｈ（７）ｈ（１）］^T＋
［ｘ（４３＋２２ｍ）ｘ（３７ｘ２２ｍ）ｘ（３１
＋２２ｍ）ｘ（２５＋２２ｍ）］*［ｈ（４３）ｈ
（３７）ｈ（３１）ｈ（２５）］^T Ｐ３（ｍ）＝［ｘ（２１＋２２ｍ）ｘ（１５＋２２
ｍ）ｘ（９＋２２ｍ）ｘ（３＋２２ｍ）］*［ｈ
（２１）ｈ（１５）ｈ（９）ｈ（３）］^T＋［ｘ
（３９＋２２ｍ）ｘ（３３＋２２ｍ）ｘ（２７＋２
２ｍ）０］*［ｈ（３９）ｈ（３３）ｈ（２７）
０］^T Ｐ５（ｍ）＝［ｘ（１７＋２２ｍ）ｘ（１１＋２２
ｍ）ｘ（５＋２２ｍ）０］*［ｈ（１７）ｈ（１
１）ｈ（５）０］^T＋［ｘ（４１＋２２ｍ）ｘ（３
５＋２２ｍ）ｘ（２９＋２２ｍ）ｘ（２３＋２２
ｍ）］*［ｈ（４１）ｈ（３５）ｈ（２９）ｈ
（２３）］^T

【００４０】フィルタは対称的である、即ち、ｈ（ｋ）
＝ｈ（４３−ｋ）であるので、

【数５】Ｐ１（ｍ）＝［ｘ（１９＋２２ｍ）ｘ（１３
＋２２ｍ）ｘ（７＋２２ｍ）ｘ（１＋２２ｍ）］*
［ｈ（２４）ｈ（３０）ｈ（３６）ｈ（４２）］
^T＋［ｘ（４２＋２２ｍ）ｘ（３７ｘ２２ｍ）ｘ
（３１＋２２ｍ）ｘ（２５＋２２ｍ）］*［ｈ（０）
ｈ（６）ｈ（１２）ｈ（１８）］^T Ｐ３（ｍ）＝［ｘ（２１＋２２ｍ）ｘ（１５＋２２
ｍ）ｘ（９＋２２ｍ）ｘ（３＋２２ｍ）］*［ｈ
（２２）ｈ（２８）ｈ（３４）ｈ（４０）］^T＋
［ｘ（３９＋２２ｍ）ｘ（３３＋２２ｍ）ｘ（２７
＋２２ｍ）０］*［ｈ（４）ｈ（１０）ｈ（１６）
０］^T Ｐ５（ｍ）＝［ｘ（１７＋２２ｍ）ｘ（１１＋２２
ｍ）ｘ（５＋２２ｍ）０］*［ｈ（２６）ｈ（３
２）ｈ（３８）０］^T＋［ｘ（４１＋２２ｍ）ｘ
（３５＋２２ｍ）ｘ（２９＋２２ｍ）ｘ（２３＋２
２ｍ）］*［ｈ（２）ｈ（８）ｈ（１４）ｈ（２
０）］^T

【００４１】したがって、以下のように表すことができ
る。

【数６】Ｐ１（ｍ）＝［ｘ（１９＋２２ｍ）ｘ（１３
＋２２ｍ）ｘ（７＋２２ｍ）ｘ（１＋２２ｍ）］*
Ｈ３＋［ｘ（４２＋２２ｍ）ｘ（３７ｘ２２ｍ）ｘ
（３１＋２２ｍ）ｘ（２５＋２２ｍ）］*Ｈ０Ｐ３（ｍ）＝［ｘ（２１＋２２ｍ）ｘ（１５＋２２
ｍ）ｘ（９＋２２ｍ）ｘ（３＋２２ｍ）］*Ｈ１＋
［ｘ（３９＋２２ｍ）ｘ（３３＋２２ｍ）ｘ（２７
＋２２ｍ）０］*Ｈ４Ｐ５（ｍ）＝［ｘ（１７＋２２ｍ）ｘ（１１＋２２
ｍ）ｘ（５＋２２ｍ）０］*Ｈ５＋［ｘ（４１＋２２
ｍ）ｘ（３５＋２２ｍ）ｘ（２９＋２２ｍ）ｘ
（２３＋２２ｍ）］*Ｈ２

【００４２】Ｐ１（ｍ）は、第１データ点集合ｘ（１
９）、ｘ（１３）、ｘ（７）、ｘ（１）を第４フィルタ
・タップ係数ベクトルＨ３と乗算し、次のデータ点集合
ｘ（４３）、ｘ（３７）、ｘ（３１）、ｘ（２５）を初
期フィルタ・タップ係数ベクトルＨ０と乗算し、前者の
乗算結果を１１クロックサイクル遅延Ｚ^-11だけ遅延さ
せた後に、これらの乗算結果を加算することによって求
めることができる。同様に、Ｐ３（ｍ）は、別のデータ
点集合ｘ（２１）、ｘ（１５）、ｘ（９）、ｘ（３）を
第２フィルタ・タップ係数ベクトルＨ１と乗算し、次の
データ点集合ｘ（３９）、ｘ（３３）、ｘ（２７）を第
５フィルタ・タップ係数ベクトルＨ４と乗算し、前者の
乗算結果を１１クロックサイクル遅延Ｚ^-11だけ遅延さ
せた後に、これらの乗算結果を加算することによって求
めることができる。同様に、Ｐ５（ｍ）は、データ点ｘ
（１７）、ｘ（１１）、ｘ（５）を第６フィルタ・タッ
プ係数ベクトルＨ５と乗算し、データ点ｘ（４１）、ｘ
（３５）、ｘ（２９）、ｘ（２３）を第３フィルタ・タ
ップ係数ベクトルＨ２と乗算し、前者の乗算結果を１１
クロックサイクル遅延Ｚ^-11だけ遅延させた後に、これ
らの乗算結果を加算することによって求めることができ
る。

【００４３】図９は、本発明の原理にしたがって、入力
広帯域信号を１ｘデータ・レートの個別チャネルに分離
するように動作可能なマルチ・レート・チャネライザ２
０のウインドウ・プリサム・ブロック２２の実及び虚デ
ータ処理に対する、ウインドウ・プリサム・モジュール
２１０又は２１２のウインドウ・プリサム・ハードウエ
ア実施態様を示す。簡略化の目的上、ウインドウ・プリ
サム・モジュール２１０の実データ処理についてのみ説
明すればよいであろう。図９に示すように、ウインドウ
・プリサム・モジュール２１０又は２１２は、偶数部及
び奇数部に分割することができる。偶数点を処理するハ
ードウエアは、奇数点を処理するために用いられるハー
ドウエアと同一でよい。フィルタｈ（ｋ）は対称的とす
ることができるので、奇数入力を逆にロードすれば、同
一フィルタ・タップを使用することができる。ウインド
ウ・プリサム・モジュール２１０又は２１２は、デマル
チプレクサ２１４、シフト・レジスタ２１５、分散算術
演算（ＤＡ）ユニット２１６、スワップ・ユニット（ｓ
ｗａｐｕｎｉｔ）２１７、及びアキュムレータ・ユニ
ット２１８を内蔵することができる。分散算術演算（Ｄ
Ａ）ユニット２１６は、論理デバイス（ＸＯＲ）２１６
Ａ、メモリ・デバイス（ＲＯＭ）２１６Ｂ、及びシフト
／加算器２１６Ｃを内蔵し、高い計算効率でしかも必要
なメモリを抑えて分散算術演算（ＤＡ）計算を行うこと
ができる。分散算術演算（ＤＡ）アーキテクチャも、衛
星通信用途にいくつかの利点をもたらすことができる。
第１に、各データ点毎に並列処理を用いることによっ
て、システム・クロック・レートを大幅に低下させるこ
とができる。第２に、回路の実施にＣＭＯＳ技術を用い
ることができる。第３に、回路の実施のための電力消費
を大幅に低減することができる。最後に、かかる回路の
実施では、動作温度も最小に維持することができる。

【００４４】アキュムレータ・ユニット２１８は、複数
の遅延及び加算を内蔵し、分散算術演算（ＤＡ）ユニッ
ト２１６からの群サンプル出力を加算（合計）し、各実
及び虚データ・ワード・サンプルの偶数プリサム処理の
ために積和（ＳＯＰ）Ｐ０、Ｐ２、Ｐ４を求めると共
に、図８を参照して説明したようにして得た各実及び虚
データ・ワード・サンプルの奇数プリサム処理のため
に、積和（ＳＯＰ）Ｐ１、Ｐ２、Ｐ５を求めることがで
きる。

【００４５】入力データ（実又は虚）は、デマルチプレ
クサ２１４によって多重分離され、１１ビット・ワード
・サンプルの並列出力として与えることができる。これ
らのデータ・サンプルは、２２個のデータ・サンプルの
群単位でシフト・レジスタ２１５によって左から右にシ
フトすることができる。偶数プリサム処理部は、１１個
の偶数点を受け取り、奇数プリサム処理部は１１個の奇
数点を受け取ることができる。各プリサムの算出は、２
つのメモリ・デバイス（ＲＯＭ）間で分割してもよい。
分散算術演算ユニット２１６を用いて、フィルタ・タッ
プ乗算及びデータ点総加算を実行することも可能であ
る。２２点の各群は、フィルタの最初の半分（立ち上が
りエッジ）及びフィルタの第２の半分（立ち下がりエッ
ジ）双方と乗算することができる。立ち下がりエッジか
らの積は、１１クロック・サイクルだけ遅延させ（各入
力データ点が１１ビット幅であるため）、次いでプリサ
ムの他の点に対応する、ＲＯＭの立ち上がりエッジから
の結果に加算することができる。スワップ・ユニット２
１７は、奇数部のみに用いてもよい。また、スワップ・
ユニット２１７は、偶数部にも配置し、偶数及び奇数プ
リサム処理の設計と同一とすることも可能である。スワ
ッピングを行うのは、図８に示すように、奇数入力を逆
にロードできるようにするためである。

【００４６】シフト・レジスタ２１５は、１１クロック
・サイクルの各ビット・サイクル毎に２２サンプルの群
単位で、１１ビット・データ・ワードの入力データの時
間インデックスを格納する時間インデックス・レジスタ
として表わすことができる。かかるシフト・レジスタ２
１５の各列は、分散算術演算（ＤＡ）計算のために、例
えば、ｘ（０）、ｘ（６）、ｘ（１２）、ｘ（１８）、
ｘ（２）、ｘ（８）、ｘ（１４）、ｘ（２０）、ｘ
（４）、ｘ（１０）、ｘ（１６）のようなデータ点を処
理するための１ビット・サイクルを表わすことができ
る。シフト・レジスタ２１５は、一連の１１ビット・パ
ラレル／シリアル変換器を内蔵することができ、ビット
・パラレル／シリアル変換器は、初期時点Ｔ０において
最初に最下位ビット（ＬＳＢ）を出力し、時点Ｔｓにお
いて最後に最上位ビット（ＭＳＢ）を出力することがで
きる。分散算術演算ユニット２１６のメモリ・デバイス
（ＲＯＭ）２１６Ｂは、乗算及び総和のために特定のフ
ィルタ・タップ係数ベクトルＨ０，Ｈ１、Ｈ２、Ｈ３、
Ｈ４、Ｈ５を含むことができる。各ビット・サイクルの
間、各ＲＯＭ出力を、蓄積ユニット２１８に加算即ちア
キュムレータ・ユニット２１８から減算し、そこからの
積和（ＳＯＰ）出力が、１だけ右にシフトし、１クロッ
ク・サイクル遅延するようにすればよい。かかるウイン
ドウ・プリサム・ハードウエアを１ｘデータ・レートに
用いると、各実及び虚データ・ワード・サンプルの偶数
プリサム処理に対する積和（ＳＯＰ）Ｐ０、Ｐ２、Ｐ
４、及び各実及び虚データ・ワード・サンプルの奇数プ
リサム処理に対する積和（ＳＯＰ）Ｐ１、Ｐ３、Ｐ５
は、図８を参照しながら説明したように求めることがで
きる。

【００４７】図１０は、本発明の原理にしたがって、入
力広帯域信号を１ｘデータ・レートの個別チャネルに分
離するように動作可能なチャネライザ２０の各実及び虚
データ・ワード・サンプルの偶数及び奇数処理のため
の、循環シフト・ブロック２４の三点順列回路モジュー
ル２２０Ａ，２２０Ｂ，２２２Ａ又は２２２Ｂのブロッ
ク・レベルの図を示す。各三点順列回路モジュール２２
０Ａ，２２０Ｂ，２２２Ａ又は２２２Ｂは、並列に配列
され、ウインドウ・プリサム出力、即ち、各実及び虚デ
ータ・ワード・サンプルの偶数及び奇数処理に対する積
和（ＳＯＰ）を受け取る、一連のマルチプレクサ（「Ｍ
ＵＸ」）２２４，２２６，２２８を内蔵することができ
る。ウインドウ・プリサム・ブロック２２からのＳＯＰ
出力の循環シフトは、離散フーリエ変換（ＤＦＴ）の前
に要求することができる。シフトの回数は、Ｎ／ＧＣＤ
（Ｎ，Ｍ）という関係の値を計算することによって決定
することができ、各シフトの値は、ｍＭ*（モジュロ
Ｎ）又は−ｍＭ*（モジュロＮ）という関係の値を計算
することによって決定することができる。ここで、Ｍは
デシメーション・レートを表わし、ＮはＤＦＴサイズを
表わし、ｍは０以上の範囲を取ることができる出力イン
デックス変数とすることができる。１ｘデータ・レート
では、Ｍは２２に対応し、Ｎは６に対応する。したがっ
て、循環シフト・ブロック２４が行うシフトの回数は、
３とすればよい。

【００４８】図１０に示すように、選択ラインは、３点
順列回路モジュールのウインドウ・プリサム出力を、以
下のように、シフト順に制御するように設定するとよ
い。

【表１】

【００４９】図１１は、本発明の原理にしたがって、入
力広帯域信号を１ｘデータ・レートの個別チャネルに分
離するように動作可能なマルチ・レート・チャネライザ
２０の各実及び虚データ・ワード・サンプルの偶数及び
奇数処理のための、離散フーリエ変換（ＤＦＴ）ブロッ
ク２６の内部構成図を示す。ＤＦＴブロック２６は、例
えば、離散フーリエ変換計算を実行するためのウィノグ
ラッド・アルゴリズム（Ｗｉｎｏｇｒａｄａｌｇｏｒ
ｉｔｈｍｓ）を用いた、六点ＤＦＴを内蔵することがで
きる。図１１に示すように、２つの三点ＤＦＴモジュー
ル２３０Ａ，２３０Ｂがあればよい。各三点ＤＦＴモジ
ュール２３０Ａ又は２３０Ｂは、離散フーリエ変換（Ｄ
ＦＴ）計算のために、Ｐ０，Ｐ４，Ｐ２，Ｐ３，Ｐ１，
Ｐ５というような２つの並び替えウインドウ・プリサム
結果を処理することができる。三点ＤＦＴモジュール２
３０Ａ，２３０Ｂに続いて、３つの二点ＤＦＴモジュー
ル２４０Ａ，２４０Ｂ，２４０Ｃを配置し、４つの有効
な個別チャネル、即ち、図３Ｂに示した周波数ドメイン
に図示したようなチャネル０，１，２，３を形成するこ
とができる。

【００５０】ここで図１２に移り、本発明の原理にした
がって、入力スペクトルを２ｘデータ・レートの個別チ
ャネルに分離するように動作することができる、構成変
更可能なマルチ・レート・チャネライザ２０のハードウ
エア実施態様のブロック図を示す。図１２に示すよう
に、２ｘチャネライザ２０は、１ｘデータ・レートに必
要なものと同一のウインドウ・プリサム・ブロック２
２、循環シフト・ブロック２４、及び離散フーリエ変換
（ＤＦＴ）ブロック２６で構成することができる。ウイ
ンドウ・プリサム・ブロック２２は、高スループット・
データ・レートを得るために並列実及び虚データ演算の
ために実装したのと同じウインドウ・プリサム・モジュ
ール２１０，２１２を内蔵するとよい。同様に、循環シ
フト・ブロック２４は、並列実及び虚循環シフティング
動作のための同じ三点順列回路モジュール２２０Ａ，２
２０Ｂ，２２２Ａ，２２２Ｂを内蔵するとよい。

【００５１】しかしながら、離散フーリエ変換（ＤＦ
Ｔ）ブロック２６は、並列実及び虚ＤＦＴ計算のために
は、三点ＤＦＴモジュール２３０Ａ，２３０Ｂ，２３２
Ａ，２３２Ｂのみを内蔵すればよい。１ｘチャネライザ
では必要であったＤＦＴブロック２６の二点ＤＦＴモジ
ュール２４０Ａないし２４０Ｃ及び２４２Ａないし２４
２Ｃは、ここでは、陰で示すようにバイパスし、２ｘデ
ータ・レートのチャネルを２つ形成すればよい。加え
て、１ｘデータ・レートの場合のｆｓ／４シフト・ブロ
ックではなく、ｆｓ／２シフト・ブロック２００を、構
成変更可能なマルチ・レート・チャネライザ２０の一部
として設置し、入力スペクトルに含まれるチャネルを、
ＤＦＴビンの中心に平行移動するようにすればよい。ｆ
ｓ／２シフト・ブロック２００は、実及び虚の入力デー
タをシフトし、これら対象チャネルをＤＦＴビンの中心
に置くために用いることができる。この場合も、陰のブ
ロック２２２Ａ〜２２２Ｂ及び２３２Ａ〜２３２Ｂは、
虚データを処理するための同一ハードウエアを示すこと
ができる。２ｘ動作モードでは、図１２に示すような、
ウインドウ・プリサム・ブロック２２、循環シフト・ブ
ロック２４、及びＤＦＴブロック２６の三点ＤＦＴモジ
ュール２３０Ａ，２３０Ｂ，２３２Ａ，２３２Ｂのよう
な処理ハードウエア・ブロックを連動して用い、実デー
タ及び虚データ双方を処理し、２つの２ｘデータ・レー
トのサブチャネルを形成することができる。しかしなが
ら、ＤＦＴブロック２６の二点ＤＦＴモジュール２４０
Ａ〜２４０Ｃ及び２４２Ａ〜２４２Ｃは、バイパスすれ
ばよい。

【００５２】図１３は、本発明の原理にしたがって、入
力広帯域信号を２ｘデータ・レートの個別チャネルに分
離するように動作可能なチャネライザのそれぞれ実及び
複素データ・ワードに対する、ウインドウ・プリサム機
能の一例を示す。ダウン・サンプリング・レートＭ／２
は、１１に設定するとよい。フィルタ・タップは、１ｘ
データ・レートに用いた偶数フィルタ・タップとし、フ
ィルタ形状を同一に維持するとよい。フィルタ・タップ
長は、１ｘデータ・レートに用いた長さの半分とすれば
よい。各１１クロック・サイクル周期で、２つの１１サ
ンプル集合を、２２タップ・フィルタの立ち上がりエッ
ジ及び立ち下がりエッジ双方によって、ウインドウ化す
ることができる。２つのウインドウ・プリサム出力は、
各１１クロック・サイクル周期で得ることができる。一
方の出力は、１１サンプルの第１集合の立ち上がりエッ
ジでのウインドウ化の結果を、１１サンプルの第２集合
の立ち下がりエッジでのウインドウ化の結果と加算する
ことによって得ることができる。第２の出力は、１１サ
ンプルの第１集合の立ち下がりエッジでのウインドウ化
の結果を、前回の１１クロック・サイクルから保持され
ていた、対応の立ち上がりエッジでのウインドウ化の結
果と加算することによって得ることができる。入力デー
タの２２個の個々のワードのサンプルは、ある数のサブ
パート（ＤＦＴビン）を内蔵することができる各ウイン
ドウ・プリサム・モジュール２１０，２１２の１１サン
プルの群単位で、シフト・レジスタ（図示せず）によっ
て左から右にシフトすることができる。サブパート毎の
１１ビット・ワード・サンプルの数（ＤＦＴサイズ）
は、出力チャネル数Ｎに対応させることができる。

【００５３】例えば、ＤＦＴビンが２ｘデータ・レート
に対して３に設定することができる場合、サブパート毎
の１１ビット・ワード・サンプルの数は、図１３におい
てｘ（０）、Ｘ（３）、ｘ（６）、ｘ（９）、ｘ（１
２）、ｘ（１５）、ｘ（１８）、ｘ（２１）として示す
ように、３に設定することができる。各ウインドウ・プ
リサム・モジュール２１０，２１２の１１個の群単位で
シフト・レジスタに格納されている実データ及び虚デー
タの３つの１１ビット・データ・ワード・サンプルを含
むことができる各サブパートは、ウインドウ・プリサム
機能係数と乗算し、続く循環シフト及びＤＦＴ動作のた
めに、乗算結果Ｐ０，Ｐ１，Ｐ２の総和を求めることが
できる。乗算結果Ｐ０，Ｐ１，Ｐ２は、Ｊが２ｘフィル
タのタップ値ベクトル、Ｊ＝［ｊ０，ｊ１，ｊ２，ｊ
３，．．．，ｊ２１］であり、ｍはウインドウ・プリサ
ム出力インデックスであり、ｘ（ｎ）は入力データ（実
又は虚）であるという仮定に基づいて決定することがで
きる。

【００５４】偶数及び奇数処理に対して、かかる乗算即
ち積和（ＳＯＰ）Ｐ０，Ｐ１，Ｐ２は、次のようにして
求めることができる。

【数７】Ｐ０（ｍ）＝［ｘ（０＋１１ｍ）ｘ（３＋１
１ｍ）ｘ（６＋１１ｍ）ｘ（９＋１１ｍ）］［ｊ０
ｊ３ｊ６ｊ９］^T＋［ｘ（１２＋１１ｍ）ｘ
（１５ｘ１１ｍ）ｘ（１８＋１１ｍ）ｘ（２１＋１
１ｍ）］［ｊ１２ｊ１５ｊ１８ｊ２１］^T Ｐ１（ｍ）＝［ｘ（１＋１１ｍ）ｘ（４＋１１ｍ）
ｘ（７＋１１ｍ）ｘ（１０＋１１ｍ）］［ｊ１ｊ４
ｊ７ｊ１０］^T＋［ｘ（１３＋１１ｍ）ｘ（１６
ｘ１１ｍ）ｘ（１９＋１１ｍ）０］［ｊ１３ｊ１
６ｊ１９０］^T Ｐ２（ｍ）＝［ｘ（２＋１１ｍ）ｘ（５＋１１ｍ）
ｘ（８＋１１ｍ）０］［ｊ２ｊ５ｊ８０］^T＋
［ｘ（１１＋１１ｍ）ｘ（１４ｘ１１ｍ）ｘ（１７
＋１１ｍ）ｘ（２０＋１１ｍ）］［ｊ１１ｊ１４
ｊ１７ｊ２０］^T

【００５５】図１４は、本発明の原理にしたがって、入
力広帯域信号を２ｘデータ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザ２０のそれぞれ実及び複素データ・ワード・サンプル
の偶数及び奇数処理のためのウインドウ・プリサム動作
を示す。２ｘフィルタのタップ係数ベクトルＪの個々の
成分は、１ｘフィルタのタップ係数ベクトルＨの偶数タ
ップ値を含むことができる。Ｊの各成分は、ｊ（ｋ）＝
ｈ（２ｋ）として定義することができる。

【００５６】入力データは、２２データ・サンプルの群
単位で、シフト・レジスタによってシフトすることがで
きる。「偶数」プリサムは１１個のサンプルを受け取
り、「奇数」プリサムは１１個のサンプルを受け取るこ
とができる。プリサムを「偶数」及び「奇数」と呼ぶの
は、そのハードウエアが、１ｘデータ・レートにそれぞ
れ用いた偶数及び奇数プリサムに対応するからである。
各実及び虚データ・ワード・サンプルの偶数及び奇数プ
リサム処理に対する積和（ＳＯＰ）Ｐ０，Ｐ１，Ｐ２
は、

【００５７】したがって、２２個のデータ・サンプルの
群単位の入力データｘ（ｎ）と、特定のフィルタ・タッ
プ係数ベクトルＨ０，Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５と
の内積を取ることによって、以下のように求めることが
できる。

【数８】Ｐ０（ｍ）＝［ｘ（０＋１１ｍ）ｘ（３＋１
１ｍ）ｘ（６＋１１ｍ）ｘ（９＋１１ｍ）］*Ｈ０
＋［ｘ（１２＋１１ｍ）ｘ（１５ｘ１１ｍ）ｘ（１
８＋１１ｍ）ｘ（２１＋１１ｍ）］*Ｈ３Ｐ１（ｍ）＝［ｘ（１＋１１ｍ）ｘ（４＋１１ｍ）
ｘ（７＋１１ｍ）ｘ（１０＋１１ｍ）］*Ｈ２＋［ｘ
（１３＋１１ｍ）ｘ（１６＋１１ｍ）ｘ（１９＋１
１ｍ）０］*Ｈ５Ｐ２（ｍ）＝［ｘ（２＋１１ｍ）ｘ（５＋１１ｍ）
ｘ（８＋１１ｍ）０］*Ｈ４＋［ｘ（１１＋１１ｍ）
ｘ（１４＋１１ｍ）ｘ（１７＋１１ｍ）ｘ（２０＋
１１ｍ）］*Ｈ１

【００５８】基本的に、Ｐ０（ｍ）は、第１データ点集
合ｘ（０）、ｘ（３）、ｘ（６）、ｘ（９）を、初期フ
ィルタ・タップ係数ベクトルＨ０と乗算し、次のデータ
点集合ｘ（１２）、ｘ（１５）、ｘ（１８）、ｘ（２
１）を第４フィルタ・タップ係数ベクトルＨ３と乗算
し、前者の乗算結果を１１クロックサイクル遅延Ｚ^-11
だけ遅延させた後に、これらの乗算結果を加算すること
によって求めることができる。同様に、Ｐ１（ｍ）は、
別のデータ点集合ｘ（１）、ｘ（４）、ｘ（７）、ｘ
（１０）を第３フィルタ・タップ係数ベクトルＨ２と乗
算し、次のデータ点集合ｘ（１３）、ｘ（１６）、ｘ
（１９）を第６フィルタ・タップ係数ベクトルＨ５と乗
算し、前者の乗算結果を１１クロックサイクル遅延Ｚ
^-11だけ遅延させた後に、これらの乗算結果を加算する
ことによって求めることができる。同様に、Ｐ２（ｍ）
は、データ点ｘ（２）、ｘ（５）、ｘ（８）を第５フィ
ルタ・タップ係数ベクトルＨ４と乗算し、データ・点ｘ
（１１）、ｘ（１４）、ｘ（１７）、ｘ（２０）を第２
フィルタ・タップ係数ベクトルＨ１と乗算し、前者の乗
算結果を１１クロックサイクル遅延Ｚ^-11だけ遅延させ
た後に、これらの乗算結果を加算することによって求め
ることができる。

【００５９】図１５は、本発明の原理にしたがって入力
信号を２ｘデータ・レートの個別チャネルに分離するよ
うに動作可能なチャネライザのウインドウ・プリサム・
ブロック２２の実又は虚データ処理のための、ウインド
ウ・プリサム・モジュール２１０又は２１２のウインド
ウ・プリサム・ハードウエアの実施態様を示す。簡略化
の目的上、ウインドウ・プリサム・モジュール２１０の
実データ処理のみについて説明すればよいであろう。図
１５に示すように、ウインドウ・プリサム・モジュール
２１０又は２１２は、「偶数」及び「奇数」部に分割す
ることができる。これらの部は、１ｘデータ・レートに
用いた偶数部及び奇数部にそれぞれ対応する。「偶数」
部は、偶数点及び奇数点双方を処理することができ、
「奇数」部は偶数点及び奇数点双方を処理することがで
きる。「偶数」部に含まれるハードウエアは、最終のア
キュムレータ段を除いて、「奇数」部に含まれるものと
同一としてよい。ウインドウ・プリサム・モジュール２
１０又は２１２は、１ｘデータ・レート・ウインドウ・
プリサム・モジュールについて図９に示したものと同じ
マルチプレクサ２１４、シフト・レジスタ２１５、分散
算術演算（ＤＡ）ユニット２１６、スワップ・ユニット
２１７、及びアキュムレータ・ユニット２１８を内蔵す
ることができる。分散算術ユニット２１６は、論理デバ
イス（ＸＯＲ）２１６Ａ、メモリ・デバイス（ＲＯＭ）
２１６Ｂ、及びシフト／加算器２１６Ｃを内蔵し、高い
計算効率でしかも必要なメモリを抑えて分散算術演算計
算を実行することができる。しかしながら、図１４を参
照して説明したようにして得られた各実及び虚データ・
ワード・サンプルの偶数及び奇数プリサム処理のため
に、積和（ＳＯＰ）Ｐ０，Ｐ１，Ｐ２を出力する場合、
アキュムレータ・ユニット２１８の所定の遅延をバイパ
スすることができる（図１５に示すように、陰状にして
ある）。

【００６０】入力データ（実又は虚）は、デマルチプレ
クサ２１４によって多重分離され、並列出力１１ビット
・ワード・サンプルとして与えることができる。これら
のデータ・サンプルは、２２個のデータ・サンプルの群
単位でシフト・レジスタ２１５にシフトすることができ
る。「偶数」プリサム処理部は１１点を受け取り、「奇
数」プリサム処理部は１１点を受け取ることができる。
各プリサムの算出は、２つのメモリ・デバイス（ＲＯ
Ｍ）間で分割してもよい。フィルタ・タップ乗算及びデ
ータ点の総和は、分散算術演算（ＤＡ）ユニット２１６
を用いて行うことができる。各１１クロック・サイクル
期間中、２つの１１データ・サンプル（点）集合を、フ
ィルタの最初の半分（立ち上がりエッジ）及びフィルタ
の第２の半分（立ち下がりエッジ）双方と乗算すること
ができる。立ち下がりエッジからの積は、１１クロック
・サイクルだけ遅延させ、次いでプリサムの他の点に対
応する、ＲＯＭの立ち上がりエッジからの結果に加算す
ることができる。

【００６１】シフト・レジスタ２１５は、１１クロック
・サイクルの各ビット・サイクル毎に２２サンプルの群
単位で、１１ビット・データ・ワードの入力データの時
間インデックスを格納する時間インデックス・レジスタ
として表わすことができる。かかるシフト・レジスタ２
１５の各列は、分散算術演算計算のために、例えば、ｘ
（０）、ｘ（３）、ｘ（６）、ｘ（９）、ｘ（１）、ｘ
（４）、ｘ（７）、ｘ（１０）、ｘ（２）、ｘ（５）、
ｘ（８）のようなデータ点を処理するための１ビット・
サイクルを表わすことができる。シフト・レジスタ２１
５は、一連の１１ビット・パラレル／シリアル変換器を
内蔵することができ、ビット・パラレル／シリアル変換
器は、初期時点Ｔ０において最初に最下位ビット（ＬＳ
Ｂ）を出力し、時点Ｔｓにおいて最後に最上位ビット
（ＭＳＢ）を出力することができる。分散算術演算ユニ
ット２１６のメモリ・デバイス（ＲＯＭ）２１６Ｂは、
乗算及び総和のために特定のフィルタ・タップ係数ベク
トルＨ０，Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５を含むことが
できる。各ビット・サイクルの間、各ＲＯＭ出力を、シ
フト／加算器２１６Ｃに加算すなわちアキュムレータ・
ユニット２１８から減算し、そこからの積和（ＳＯＰ）
出力が、１だけ右にシフトし、１クロック・サイクル遅
延するようにするとよい。かかるウインドウ・プリサム
・ハードウエアを２ｘデータ・レートに用いると、各実
及び虚データ・ワード・サンプルの偶数出力に対する積
和（ＳＯＰ）Ｐ０（２ｉ），Ｐ１（２ｉ），Ｐ２（２
ｉ）、及び各実及び虚データ・ワード・サンプルの奇数
出力に対する積和（ＳＯＰ）Ｐ０（２ｉ＋１），Ｐ１
（２ｉ＋１），Ｐ２（２ｉ＋１）は、図１４を参照しな
がら説明したように求めることができる。

【００６２】入力広帯域信号を１ｘデータ・レートの個
別チャネルに分離するように動作可能なチャネライザ２
０の各実及び虚データ・ワード・サンプルの偶数及び奇
数処理のための、循環シフト・ブロック２４の各三点順
列回路モジュール２２０Ａ，２２０Ｂ，２２２Ａ又は２
２２Ｂは、図１０を参照しながら説明することができ
る。一連のマルチプレクサ（「ＭＵＸ」）２２４，２２
６，２２８は、ウインドウ・プリサム出力、即ち、各実
及び虚データ・ワード・サンプルの偶数及び奇数処理に
対する積和（ＳＯＰ）を受け取るように、並列に配列す
ることができる。ウインドウ・プリサム・ブロック２２
からのＳＯＰ出力の循環シフトは、離散フーリエ変換
（ＤＦＴ）の前に要求することができる。シフトの回数
は、Ｎ／ＧＣＤ（Ｎ，Ｍ）という関係の値を計算するこ
とによって決定することができ、各シフトの値は、ｍＭ
*（モジュロＮ）又は−ｍＭ*（モジュロＮ）という関係
の値を計算することによって決定することができる。こ
こで、Ｍはデシメーション・レートを表わし、ＮはＤＦ
Ｔサイズを表わし、ｍは０以上の範囲を取ることができ
る出力インデックス変数とすることができる。２ｘデー
タ・レートでは、Ｍは１１に対応し、Ｍは３に対応す
る。したがって、循環シフト・ブロック２４が行うシフ
トの回数は、３とすればよい。図１０に示すように、選
択ラインは、３点順列回路モジュールのウインドウ・プ
リサム出力を、以下のように、シフト順に制御するよう
に設定するとよい。

【００６３】

【表２】

【表３】

【００６４】図１６は、本発明の原理にしたがって、入
力広帯域信号を２ｘデータ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザ２０の各実及び虚データ・ワード・サンプルの偶数及
び奇数処理のための離散フーリエ変換（ＤＦＴ）ブロッ
ク２６の内部構成図を示す。ＤＦＴブロック２６は、１
ｘデータ・レートに必要なものと同じ２つの三点ＤＦＴ
モジュール２３０Ａ／２３２Ａ及び２３０Ｂ／２３２Ｂ
を内蔵すればよい。２ｘデータ・レートでは、離散フー
リエ変換（ＤＦＴ）計算のためには、第１の三点ＤＦＴ
モジュール２３０Ａ／２３２Ａは、並び替え結果の偶数
集合を処理し、第２の三点ＤＦＴモジュール２３０Ｂ／
２３２Ｂは、並び替え結果の奇数集合を処理すればよ
い。しかしながら、１ｘデータ・レートに必要であった
３つの二点ＤＦＴモジュール２４０Ａ／２４２Ａ，２４
０Ｂ／２４２Ｂ，２４０Ｃ／２４２Ｃは、バイパスする
ことができる。ＤＦＴ出力は、２つの有効な個別チャネ
ル、即ち、図４Ｂに示した周波数ドメインに図示したチ
ャネル１，２とすることができる。ＤＦＴビン０は破棄
することができる。

【００６５】図１７は、本発明の原理にしたがって、入
力広帯域信号を４ｘデータ・レートの個別チャネルに分
離するように動作することができる、構成変更可能なマ
ルチ・レート・チャネライザ２０のハードウエア実施態
様のブロック図を示す。図１７に示すように、４ｘチャ
ネライザ２０は、１ｘデータ・レート及び２ｘデータ・
レートに必要なものと同じウインドウ・プリサム・ブロ
ック２２、循環シフト・ブロック２４、及び離散フーリ
エ変換（ＤＦＴ）ブロック２６で構成すればよい。しか
しながら、ウインドウ・プリサム・ブロック２２は、第
１アキュムレータ段として用いることができ、ＤＦＴブ
ロック２６の二点ＤＦＴモジュール２４０Ａ，２４０
Ｂ，２４０Ｃは、積分及びダンプ動作のための最終アキ
ュムレータ段として用いることができる。並び替えも三
点ＤＦＴ計算も不要とすることができる。何故なら、４
ｘデータ・レートではチャネル化は必要ないからであ
る。したがって、１ｘチャネライザ及び２ｘチャネライ
ザには必要な、循環シフト・ブロック２４の三点順列回
路モジュール２２０Ａ，２２０Ｂ，２２２Ａ，２２２
Ｂ、及びＤＦＴブロック２６の三点ＤＦＴモジュール２
３０Ａ，２３０Ｂ，２３２Ａ，２３２Ｂは、４ｘデータ
・レートの単一チャネルを形成する際には、バイパスす
ることができる（図１７に示すように陰状にしてあ
る）。加えて、入力スペクトルに含まれるチャネルをＤ
ＦＴビンの中心に平行移動するための周波数シフトは不
要とすることができる。

【００６６】図１８は、本発明の原理にしたがって、入
力広帯域信号を４ｘデータ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザ２０のウインドウ・プリサム・ブロック２２のそれぞ
れ実及び虚データ・ワードのための、第１アキュムレー
タの動作を示す。入力データは、２２個のデータ・サン
プルの群単位でシフト・レジスタ（図示せず）にシフト
することができ、以下のように、５：１の蓄積比で蓄積
することができる。

【数９】Ｃ０（ｍ）＝［ｘ（０＋２２ｍ）ｘ（２＋２
２ｍ）ｘ（４＋２２ｍ）］＋［ｘ（１＋２２ｍ）ｘ
（３ｘ２２ｍ）］Ｃ１（ｍ）＝［ｘ（６＋２２ｍ）ｘ（８＋２２ｍ）
ｘ（１０＋２２ｍ）］＋［ｘ（７＋２２ｍ）ｘ（９ｘ
２２ｍ）］Ｃ２（ｍ）＝［ｘ（１１＋２２ｍ）ｘ（１３＋２２ｍ）
ｘ（１５＋２２ｍ）］＋［ｘ（１２＋２２ｍ）ｘ（１４
ｘ２２ｍ）］Ｃ３（ｍ）＝［ｘ（１７＋２２ｍ）ｘ（１９＋２２
ｍ）ｘ（２１＋２２ｍ）］＋［ｘ（１８＋２２ｍ）
ｘ（２０ｘ２２ｍ）］

【００６７】図１９は、本発明の原理にしたがって、入
力信号を４ｘデータ・レートの個別チャネルに分離する
ように動作可能な、マルチ・レート・チャネライザ２０
のウインドウ・プリサム・ブロック２２の実又は虚デー
タ処理のための、実又は虚ウインドウ・プリサム・モジ
ュール２１０又は２１２のウインドウ・プリサム・ハー
ドウエアの実施形態を示す。この場合も、簡略化の目的
上、ウインドウ・プリサム・モジュール２１０の実デー
タ処理のみについて説明すればよいであろう。虚データ
処理にも、同一ハードウエアが使用可能である。図１９
に示すように、ウインドウ・プリサム・モジュール２１
０又は２１２は、偶数部及び奇数部に分割することがで
きる。偶数点を処理するハードウエアは、奇数点を処理
するために用いるものと同一でよい。ウインドウ・プリ
サム・モジュール２１０又は２１２は、同じマルチプレ
クサ２１４、シフト・レジスタ２１５、ならびに積分及
びダンプ動作を実行するように変更可能な分散算術演算
（ＤＡ）ユニット２１６内蔵することができる。１ｘデ
ータ・レート及び２ｘデータ・レートに必要なスワップ
・ユニット及びアキュムレータ・ユニットは、共にバイ
パスすればよい。分散算術演算（ＤＡ）ユニット２１６
は、論理デバイス（ＸＯＲ）２１６Ａ、メモリ・デバイ
ス（ＲＯＭ）２１６Ｂ、及びシフト／加算器２１６Ｃを
内蔵し、高い計算効率でしかも必要なメモリを抑えて分
散算術演算計算を行うことができる。

【００６８】入力データ（実及び虚）は、マルチプレク
サ２１４によって多重化し、１１ビット・ワード・サン
プルの並列出力として与えることができる。これらのデ
ータ・サンプルは、２２個のデータ・サンプルの群単位
で、シフト・レジスタ２１５にシフトすることができ
る。偶数積分及びダンプ処理部は、１１個の偶数点を受
け取ることができ、奇数積分及びダンプ処理部は、１１
個の奇数点を受け取ることができる。各積分及びダンプ
動作は、４ｘデータ・レートの偶数及び奇数データ処理
のために、２つのメモリ・デバイス（ＲＯＭ）２１６Ｂ
間で分割してもよい。陰で示す、選択したシフト／加算
器をバイパスすることができる。同様に、循環シフト・
ブロック２４の三点順列回路モジュール２２０Ａ，２２
０Ｂ，２２２Ａ，２２２Ｂ、及びＤＦＴブロック２６の
三点ＤＦＴモジュール２３０Ａ，２３０Ｂ，２３２Ａ，
２３２Ｂもバイパスすることができる。何故なら、４ｘ
データ・レートには並び替えは不要であるからである。
二点ＤＦＴモジュール２４０Ａ〜２４０Ｃ，２４２Ａ〜
２４２Ｃは、最終アキュムレータ段の加算器として用
い、４ｘデータ・レートの単一チャネル出力を生成する
ことができる。ＤＦＴ出力は、図５Ｂに示した周波数ド
メインに例示したような単一チャネルとすることができ
る。

【００６９】図２０は、本発明の原理にしたがって、入
力広帯域信号を１ｘデータ・レート及び４ｘデータ・レ
ートの個別チャネルに分離するように動作可能な、マル
チ・レート・チャネライザ２０の各実及び虚複素データ
・ワード・サンプルの偶数及び奇数処理のためのＤＦＴ
ブロック２６の各二点ＤＦＴモジュール２４０Ａ〜２４
０Ｃ，２４２Ａ〜２４２Ｃの内部構成図の比較を示す図
である。１ｘデータ・レートに用いられるＤＦＴブロッ
ク２２６の二点ＤＦＴモジュール２４０Ａ〜２４０Ｃ，
２４２Ａ〜２４２Ｃは、４ｘ動作モードの加算器として
変更することができる。言い換えると、ＤＦＴブロック
２６のこれら二点ＤＦＴモジュール２４０Ａ〜２４０
Ｃ，２４２Ａ〜２４２Ｃは、単に負側を除去し、積分結
果チップ０奇数を積分結果チップ３偶数と加算し、出力
チップ３に渡すことにより、加算器として使用すること
ができる。尚、ここで、ＤＦＴブロック２６の二点ＤＦ
Ｔモジュール２４０Ａ〜２４０Ｃ，２４２Ａ〜２４２Ｃ
は、２ｘデータ・レートには不要としてよいことを注記
しておく。したがって、これらの二点ＤＦＴモジュール
は、２ｘ動作モードでは、バイパスすることができる。

【００７０】前述のように、本発明の原理にしたがって
構築した構成変更可能なマルチ・レート・チャネライザ
は、異なる入力チャネル群の入力信号を、異なるデータ
・レートの個別チャネル（複数の個別チャネル）に分離
するために提供することができるという利点がある。こ
のチャネライザ設計は、最少のハードウエアで構成変更
が可能であり、設計ハードウエアの削減を実現しつつ、
多数の入力データ・レートに効率的に対応することがで
きるという利点がある。加えて、マルチ・レート・チャ
ネライザは、並列ウインドウ・プリサム及び離散フーリ
エ変換動作を用いた効率的なハードウエア・アーキテク
チャを用いて実装し、異なるチャネル群帯域幅の入力広
帯域信号を、異なるデータ・レートの個別チャネル（複
数の個別チャネル）に分離することができる。本発明に
よるマルチ・レート・チャネライザの並列ウインドウ・
プリサム及びＤＦＴアーキテクチャは、衛星通信用途に
は、いくつかの利点を提供することができる。例えば、
ウインドウ・プリサム及びＤＦＴ回路の並列処理動作
は、動作クロックの速度を極力抑えることができ、ＡＳ
ＩＣ（特定用途集積回路）ハードウエアの効率的な展開
が可能になるという利点がある。ＣＭＯＳ（相補ＭＯＳ
ＦＥＴ）のような安価で小型の集積回路技術をウインド
ウ・プリサム及びＤＦＴ動作に用いることができるの
で、電力消費を削減することができる。最後に、並列ウ
インドウ・プリサム及びＤＦＴ回路は、モジュール形態
にパッケージ化することができ、便利である。

【００７１】以上、本発明の好適な実施形態と考えられ
るものについて例示しかつ説明してきたが、本発明の真
の範囲から逸脱することなく、種々の変更及び変形が可
能であり、その要素を等価物と交換可能であることは当
業者には理解されよう。例えば、衛星システムに用いる
ための改良チャネライザについて説明したが、本発明は
それに限定される訳ではない。かかる改良チャネライザ
は、多数のチャネルを含む周波数帯域内で電磁放射波を
受信する、現在及び将来のあらゆるセルラ及び個人通信
システム（ＰＣＳ）のような、他の種類の通信システム
にも適したものにすることができる。加えて、更に大き
な出力データ・レートの倍数に入力帯域幅が対応できる
程に大きいのであれば、８ｘ，１６ｘ，３２ｘ等のよう
な他の出力データ・レートの倍数も適切に形成可能であ
る。更に、本発明の中心的な範囲から逸脱することな
く、多くの変更を行い、特定の状況を本発明の教示に適
合させることも可能である。例えば、乗算器や加算器の
ように、個々のデータ・サンプルを、予め割り当てたウ
インドウ・プリサム係数と加算する、他のウインドウ・
プリサム・ハードウエアの実施態様もあり得る。したが
って、本発明を実施するために想定した最良の態様とし
て開示した特定の実施形態に本発明は限定される訳では
なく、本発明は、特許請求の範囲に該当する全ての実施
形態を含むことを意図するものである。

【図面の簡単な説明】

【図１】ワイヤレス通信システムの受信機の主要構成要
素を示すブロック図。

【図２】本発明の原理にしたがって構築したワイヤレス
通信システムに用いるための、異なる入力データ・レー
ト及び入力チャネル群帯域幅の入力広帯域信号を分離す
るように動作することができる、構成変更可能なマルチ
・レート・チャネライザを示す機能ブロック図。

【図３】Ａは、本発明の原理にしたがって、入力広帯域
信号を第１（１ｘ）データ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザによって生成される周波数スペクトルを示す図。Ｂ
は、本発明の原理にしたがって、入力広帯域信号を第１
（１ｘ）データ・レートの個別チャネルに分離するよう
に動作可能な、マルチ・レート・チャネライザによって
生成される周波数スペクトルを示す図。Ｃは、本発明の
原理にしたがって、入力広帯域信号を第１（１ｘ）デー
タ・レートの個別チャネルに分離するように動作可能
な、マルチ・レート・チャネライザによって生成される
周波数スペクトルを示す図。Ｄは、本発明の原理にした
がって、入力広帯域信号を第１（１ｘ）データ・レート
の個別チャネルに分離するように動作可能な、マルチ・
レート・チャネライザによって生成される周波数スペク
トルを示す図。

【図４】Ａは、本発明の原理にしたがって、入力広帯域
信号を第２（２ｘ）データ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザによって生成される周波数スペクトルを示す図。Ｂ
は、本発明の原理にしたがって、入力広帯域信号を第２
（２ｘ）データ・レートの個別チャネルに分離するよう
に動作可能な、マルチ・レート・チャネライザによって
生成される周波数スペクトルを示す図。Ｃは、本発明の
原理にしたがって、入力広帯域信号を第２（２ｘ）デー
タ・レートの個別チャネルに分離するように動作可能
な、マルチ・レート・チャネライザによって生成される
周波数スペクトルを示す図。Ｄは、本発明の原理にした
がって、入力広帯域信号を第２（２ｘ）データ・レート
の個別チャネルに分離するように動作可能な、マルチ・
レート・チャネライザによって生成される周波数スペク
トルを示す図。

【図５】Ａは、本発明の原理にしたがって、入力広帯域
信号を第３（４ｘ）データ・レートの個別チャネルに分
離するように動作可能な、マルチ・レート・チャネライ
ザによって生成される周波数スペクトルを示す図。Ｂ
は、本発明の原理にしたがって、入力広帯域信号を第３
（４ｘ）データ・レートの個別チャネルに分離するよう
に動作可能な、マルチ・レート・チャネライザによって
生成される周波数スペクトルを示す図。

【図６】本発明の原理にしたがって、入力広帯域信号を
１ｘデータ・レートの個別チャネルに分離するように動
作可能なマルチ・レート・チャネライザを示すブロック
レベルの図。

【図７】本発明の原理にしたがって、入力広帯域信号を
１ｘデータ・レートの個別チャネルに分離するように動
作可能なマルチ・レート・チャネライザの実及び虚デー
タ・ワード・サンプルをそれぞれ含む、ウインドウ・プ
リサム機能を示す図。

【図８】本発明の原理にしたがって、入力広帯域信号を
１ｘデータ・レートの個別チャネルに分離するように動
作可能なマルチ・レート・チャネライザの実及び虚デー
タ・ワード・サンプルの偶数及び奇数処理に対するウイ
ンドウ・プリサム動作を示す図。

【図９】本発明の原理にしたがって、入力広帯域信号を
１ｘデータ・レートの個別チャネルに分離するように動
作可能なマルチ・レート・チャネライザのウインドウ・
プリサム・ブロックの実又は虚ウインドウ・プリサム・
モジュールのウインドウ・プリサムのハードウエアの実
施態様を示す図。

【図１０】本発明の原理にしたがって、入力広帯域信号
を１ｘ又は２ｘデータ・レートの個別チャネルに分離す
るように動作可能なマルチ・レート・チャネライザの各
実及び虚データ・ワード・サンプルの偶数及び奇数処理
のための三点順列回路モジュールを示すブロック・レベ
ルの図。

【図１１】本発明の原理にしたがって、入力広帯域信号
を１ｘデータ・レートの個別チャネルに分離するように
動作可能なマルチ・レート・チャネライザの各実及び虚
データ・ワード・サンプルの偶数及び奇数処理のため
の、離散フーリエ変換（ＤＦＴ）ブロックを示す内部構
成図。

【図１２】本発明の原理にしたがって、入力広帯域信号
を２ｘデータ・レートの個別チャネルに分離するように
動作可能なマルチ・レート・チャネライザを示すブロッ
ク・レベルの図。

【図１３】本発明の原理にしたがって、入力広帯域信号
を２ｘデータ・レートの個別チャネルに分離するように
動作可能なマルチ・レート・チャネライザの各実及び虚
データ・ワードを含む、ウインドウ・プリサム機能を示
す図。

【図１４】本発明の原理にしたがって、入力広帯域信号
を２ｘデータ・レートの個別チャネルに分離するように
動作可能な、マルチ・レート・チャネライザのそれぞれ
実及び虚データ・ワードの偶数及び奇数処理のためのウ
インドウ・プリサム動作を示す図。

【図１５】本発明の原理にしたがって、入力広帯域信号
を２ｘデータ・レートの個別チャネルに分離するように
動作可能な、マルチ・レート・チャネライザのウインド
ウ・プリサム・ブロックの実又は虚ウインドウ・プリサ
ム・モジュールの、ウインドウ・プリサム・ハードウエ
アの実施態様を示す図。

【図１６】本発明の原理にしたがって、入力広帯域信号
を２ｘデータ・レートの個別チャネルに分離するように
動作可能な、マルチ・レート・チャネライザの各実及び
虚データ・ワード・サンプルの偶数及び奇数処理のため
の離散フーリエ変換（ＤＦＴ）ブロックを示す内部構成
図である。

【図１７】本発明の原理にしたがって、入力広帯域信号
を４ｘデータ・レートの個別チャネルに分離するように
動作可能な、マルチ・レート・チャネライザを示すブロ
ック・レベルの図。

【図１８】本発明の原理にしたがって、入力広帯域信号
を４ｘデータ・レートの個別チャネルに分離するように
動作可能な、マルチ・レート・チャネライザのそれぞれ
実及び虚データ・ワードの偶数及び奇数処理の積分及び
ダンプ動作を示す図。

【図１９】本発明の原理にしたがって、入力信号を４ｘ
データ・レートの個別チャネルに分離するように動作可
能な、マルチ・レート・チャネライザのウインドウ・プ
リサム・ブロックの実又は虚ウインドウ・プリサム・モ
ジュールの、ウインドウ・プリサム・ハードウエアの実
施形態を示す図。

【図２０】比較のために、本発明の原理にしたがって、
入力信号を１ｘデータ・レート及び４ｘデータ・レート
の個別チャネルに分離するように動作可能な、マルチ・
レート・チャネライザの各実及び虚データ・ワード・サ
ンプルの偶数及び奇数処理のためのＤＦＴブロックの各
二点ＤＦＴモジュールを示す内部構成図。

【符号の説明】

１２バンドパス・フィルタ（ＢＰＦ）１４アナログ／デジタル（Ａ／Ｄ）変換器１６デマルチプレクサ（ＤＥＭＵＸ）２０チャネライザ２０Ａ１ｘ処理経路２０Ｂ２ｘ処理経路２０Ｃ４ｘ処理経路２２ウインドウ・プリサム・ブロック２２Ａ，２２Ｂ複素乗算器２４循環シフト・ブロック２４Ａ，２４Ｂローパス・フィルタ２４Ｃダウン・サンプリング変換器２６離散フーリエ変換（ＤＦＴ）ブロック２６Ａ，２６Ｂダウン・サンプリング変換器２００ｆｓ／４シフト・ブロック２１０実ウインドウ・プリサム・モジュール２１２虚ウインドウ・プリサム・モジュール２１４デマルチプレクサ２１５シフト・レジスタ２１６分散算術演算（ＤＡ）ユニット２１６Ａ論理デバイス（ＸＯＲ）２１６Ｂメモリ・デバイス（ＲＯＭ）２１６Ｃシフト／加算器２１７スワップ・ユニット２１８アキュムレータ・ユニット２２０Ａ，２２０Ｂ，２２２Ａ，２２２Ｂ三点順列
回路２２４，２２６，２２８マルチプレクサ２３０Ａ，２３０Ｂ，２３２Ａ，２３２Ｂ三点ＤＦ
Ｔモジュール２４０Ａ〜２４０Ｃ，２４２Ａ〜２４２Ｃ二点ＤＦ
Ｔモジュール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｂ 1/16 Ｈ０４Ｊ 11/00 ＺＨ０４Ｊ 11/00 Ｇ０１Ｒ 23/16 Ｂ // Ｇ０１Ｒ 23/16 Ｇ０６Ｆ 15/332 Ａ (72)発明者アンディ・チャンアメリカ合衆国カリフォルニア州90034, ロス・アンジェルス，ミドヴェイル・アベニュー 3641，アパートメント 105 (72)発明者ヴィンセント・シー・モレッティアメリカ合衆国カリフォルニア州90501, トーランス，アマポーラ・アベニュー 1518

Claims

【特許請求の範囲】

【請求項１】異なるチャネル化モードにおいて動作し
て、異なるチャネル群の入力信号を異なるデータ・レー
トの１又は複数の個別チャネルに分離するチャネライザ
であって、前記入力信号の偶数及び奇数データ・サンプルの連続集
合を受け取るように並列に配列され、機能係数に応じて
ウインドウ・プリサム動作を実行して、並列プリサム出
力を生成する複数のウインドウ・プリサム・モジュール
と、前記並列プリサム出力のそれぞれを受け取るように並列
に配列され、シフト回数に応じた位相シフト動作を実行
して、位相調節された位相調整出力を生成する複数の循
環シフト・モジュールと、前記位相調節出力のそれぞれを受け取るように並列に配
列され、離散フーリエ変換（ＤＦＴ）演算を実行して、
異なるデータ・レートの前記個別チャネルを形成する複
数の離散フーリエ変換（ＤＦＴ）モジュールとを備える
ことを特徴とするチャネライザ。
【請求項２】請求項１記載のチャネライザにおいて、
Ｍがデシメーション・レートを表わし、Ｎが離散フーリ
エ変換（ＤＦＴ）サイズを表わし、ｍがインデックス変
数を表わすとしたとき、前記複数の循環シフト・モジュールの前記シフト回数
が、Ｎ／ＧＣＤ（Ｎ，Ｍ）［ＮとＭの最大公約数］によ
って決定され、各シフトの前記値が、ｍＭ*（モジュロＮ）によって決
定されることを特徴とするチャネライザ。
【請求項３】請求項１記載のチャネライザにおいて、
選択した前記チャネル化モードが、前記入力信号を第１
データ・レートの個別チャネルにチャネル化するために
設定される第１モードに対応する場合、前記複数のウイ
ンドウ・プリサム・モジュール、前記複数の循環シフト
・モジュール、及び前記複数の離散フーリエ変換（ＤＦ
Ｔ）モジュールを共に用いて、前記入力信号の偶数及び
奇数データ・サンプルの前記連続集合を、前記第１デー
タ・レートにおける前記入力信号の帯域周波数の第１周
波数空間を有する個別チャネルに分離することを特徴と
するチャネライザ。
【請求項４】請求項３記載のチャネライザにおいて、
前記選択した前記チャネル化モードが、前記入力信号を
第２データ・レートの個別チャネルにチャネル化するた
めに設定される第２モードに対応する場合、前記複数の
ウインドウ・プリサム・モジュールと前記複数の循環シ
フト・モジュールと前記複数の離散フーリエ変換（ＤＦ
Ｔ）モジュールの選択したものとを共に用い、かつ前記
複数の離散フーリエ変換（ＤＦＴ）モジュールの残りの
ものをバイパスして、前記入力信号の偶数及び奇数デー
タ・サンプルの前記連続集合を、前記第１周波数空間よ
りも大きい、前記第２データ・レートにおける前記入力
信号の帯域周波数の第２周波数空間を有する個別チャネ
ルに分離することを特徴とするチャネライザ。
【請求項５】請求項４記載のチャネライザにおいて、
前記選択した前記チャネル化モードが、前記入力信号を
第３データ・レートの単一チャネルにチャネル化するた
めに設定される第３モードに対応する場合、前記複数の
ウインドウ・プリサム・モジュールと前記複数の離散フ
ーリエ変換（ＤＦＴ）モジュールの選択したものとを積
分及びダンプ動作に用い、前記循環シフト・モジュール
と前記複数の離散フーリエ変換（ＤＦＴ）モジュールの
残りのものとをバイパスして、前記入力信号の偶数及び
奇数データ・サンプルの前記連続集合を、前記第２周波
数空間よりも大きい、前記第３データ・レートにおける
前記入力信号の帯域周波数の第３周波数空間を有する単
一チャネルに分離することを特徴とするチャネライザ。
【請求項６】請求項１記載のチャネライザにおいて、
前記異なるチャネル化モードは、前記入力信号の偶数及び奇数データ・サンプルの前記連
続集合を、１ｘデータ・レートにおける前記入力信号の
帯域周波数の周波数空間を有する第１の複数の個別チャ
ネルに分離する１ｘデータ・レート・モードと、前記入力信号の偶数及び奇数データ・サンプルの前記連
続集合を、２ｘデータ・レートにおける前記入力信号の
帯域周波数の２倍の周波数空間を有する第２の複数の個
別チャネルに分離する２ｘデータ・レート・モードと、前記入力信号の偶数及び奇数データ・サンプルの前記連
続集合を、４ｘデータ・レートにおける前記入力信号の
帯域周波数の４倍の周波数空間を有する単一チャネルに
分離する４ｘデータ・レート・モードとを備えることを
特徴とするチャネライザ。
【請求項７】請求項６記載のチャネライザにおいて、
選択したチャネル化モードが前記１ｘデータ・レート・
モードに対応する場合、前記複数のウインドウ・プリサ
ム・モジュール、前記複数の循環シフト・モジュール、
及び前記離散フーリエ変換（ＤＦＴ）モジュールが共に
動作して、前記入力信号の偶数及び奇数データ・サンプ
ルの前記連続集合を、１ｘデータ・レートの並列出力と
して、前記第１の複数の個別チャネルにチャネル化する
ことを特徴とするチャネライザ。
【請求項８】請求項１記載のチャネライザにおいて、
前記複数のウインドウ・プリサム・モジュールは、偶数及び奇数データ点の前記実データ・サンプルの前記
連続集合のそれぞれを受け取るように構成され、第１機
能係数集合に応じてウインドウ・プリサム動作を実行し
て、前記実データの偶数及び奇数データ点のプリサム出
力を生成する第１ウインドウ・プリサム回路と、偶数及び奇数データ点の前記虚データ・サンプルの前記
連続集合のそれぞれを受け取るように構成され、前記第
１機能係数集合とほぼ同一の第２機能係数集合に応じて
ウインドウ・プリサム動作を実行して、前記虚データの
偶数及び奇数データ点のプリサム出力を生成する第２ウ
インドウ・プリサム回路とを備えることを特徴とするチ
ャネライザ。
【請求項９】請求項８記載のチャネライザにおいて、
前記複数の循環シフト・モジュールが、前記実データの偶数及び奇数データ点の前記プリサム出
力のそれぞれを受け取るように並列に配列され、前記シ
フト回数に応じて位相シフト動作を実行して、前記実デ
ータの偶数及び奇数データ点の位相調節された位相調節
出力を生成する第１三点順列回路と、前記虚データの偶数及び奇数データ点の前記プリサム出
力のそれぞれを受け取るように並列に配列され、前記シ
フト回数に応じて位相シフト動作を実行し、前記虚デー
タの偶数及び奇数データ点の位相調節された位相調整出
力を生成する第２三点順列回路とを備えることを特徴と
するチャネライザ。
【請求項１０】請求項９記載のチャネライザにおい
て、前記複数の離散フーリエ変換（ＤＦＴ）モジュール
は、前記複素データの偶数データ点の前記位相調節出力のそ
れぞれを受け取るように構成され、三点変換を実行し
て、前記複素データの偶数データ点の第１変換出力を生
成する第１三点離散フーリエ変換（ＤＦＴ）ユニット
と、前記複素データの奇数データ点の前記位相調節出力のそ
れぞれを受け取るように構成され、前記三点変換を実行
して、前記複素データの奇数データ点の第１変換出力を
生成する第２三点離散フーリエ変換（ＤＦＴ）ユニット
と、前記複素データの偶数及び奇数データ点の前記第１変換
出力のそれぞれを受け取るように構成され、二点変換を
実行して、対象となる前記個別チャネルを形成する第１
二点離散フーリエ変換（ＤＦＴ）ユニットとを備えるこ
とを特徴とするチャネライザ。
【請求項１１】請求項１０記載のチャネライザにおい
て、選択したチャネル化モードが前記２ｘデータ・レー
ト・モードに対応する場合、前記複数のウインドウ・プ
リサム・モジュール、前記複数の循環シフト・モジュー
ル、及び前記離散フーリエ変換（ＤＦＴ）モジュールの
前記第１及び第２三点離散フーリエ変換（ＤＦＴ）ユニ
ットを共に用い、前記複数の離散フーリエ変換（ＤＦ
Ｔ）モジュールの前記第１二点離散フーリエ変換（ＤＦ
Ｔ）ユニットをバイパスして、前記入力信号の偶数及び
奇数データ・サンプルの前記連続集合を、２ｘデータ・
レートの並列出力として、前記第２複数の個別チャネル
に分離することを特徴とするチャネライザ。
【請求項１２】請求項１０記載のチャネライザにおい
て、選択したチャネル化モードが前記４ｘデータ・レー
ト・モードに対応する場合、前記複数のウインドウ・プ
リサム・モジュール、及び前記離散フーリエ変換（ＤＦ
Ｔ）モジュールの前記第１二点離散フーリエ変換（ＤＦ
Ｔ）ユニットを共に用い、前記複数の循環シフト・モジ
ュール並びに前記離散フーリエ変換（ＤＦＴ）モジュー
ルの前記第１及び第２三点離散フーリエ変換（ＤＦＴ）
ユニットをバイパスして、前記入力信号の偶数及び奇数
データ・サンプルの前記連続集合を、４ｘデータ・レー
トの単一チャネル出力に分離することを特徴とするチャ
ネライザ。
【請求項１３】請求項１０記載のチャネライザにおい
て、選択したチャネル化モードが前記４ｘデータ・レー
ト・モードに対応する場合、前記複数のウインドウ・プ
リサム・モジュールが第１アキュムレータとして機能
し、前記離散フーリエ変換（ＤＦＴ）モジュールの前記
第１二点離散フーリエ変換（ＤＦＴ）ユニットが最終ア
キュムレータとして機能し、前記複数の循環シフト・モ
ジュール並びに前記離散フーリエ変換（ＤＦＴ）モジュ
ールの前記第１及び第２三点離散フーリエ変換（ＤＦ
Ｔ）ユニットをバイパスし、前記入力データの偶数及び
奇数データ・サンプルの前記連続集合を、４ｘデータ・
レートの単一チャネル出力に分離することを特徴とする
チャネライザ。
【請求項１４】請求項８記載のチャネライザにおい
て、前記第１ウインドウ・プリサム回路は、偶数及び奇数データ点の前記実データ・サンプルの前記
連続集合のそれぞれを受け取るように構成され、偶数及
び奇数データ点のデータ・サンプルの並列出力を生成す
るデマルチプレクサと、偶数及び奇数データ点の前記データ・サンプルを、分散
算術演算計算のために、左から右にシフトするように構
成されたシフト・レジスタと、前記シフト・レジスタから出力される偶数及び奇数デー
タ点の前記データ・サンプルを受け取るように構成さ
れ、フィルタ・タップ乗算及びデータ点総加算を実行
し、前記実及び虚データの偶数及び奇数データ点のプリ
サム出力を生成する分散算術演算モジュールとを備える
ことを特徴とするチャネライザ。
【請求項１５】請求項１４記載のチャネライザにおい
て、前記分散算術演算モジュールは、各々、前記シフト・レジスタから出力される偶数及び奇数デー
タ点の前記データ・サンプルを受け取るように並列に配
列された論理デバイスと、前記第１及び第２機能係数に応じて前記フィルタ・タッ
プ乗算のために、前記論理デバイスからの論理出力を一
時的に格納するように構成されたメモリ・デバイスと、前記データ点総加算を実行するように構成され、前記実
及び虚データの偶数及び奇数データ点のプリサム出力を
生成するシフト／加算器とを備えることを特徴とするチ
ャネライザ。
【請求項１６】多数の通信チャネルを含むワイヤレス
通信ネットワークのための受信局であって、ある周波数帯域内の電磁波を傍受し、該傍受した電磁波
を、多数の通信チャネルを含む複合信号に変換する無線
周波数プロセッサと、多数の通信チャネルを含む前記複合信号を、該複合信号
を表わすデータ・サンプルの連続集合を含むデジタル信
号に変換するアナログ／デジタル変換器と、前記デジタル信号をデータ・サンプルの連続集合の並列
データ・ストリームに分割するデマルチプレクサと、異なるチャネル化モードで動作し、前記デジタル信号の
データ・サンプルの連続集合の前記並列データ・ストリ
ームを分離し、選択したチャネル化モードに応じて異な
るデータ・レートの個別チャネルを形成する少なくとも
１つのチャネライザと、前記チャネライザから形成されたそれぞれの個別チャネ
ルを処理し、該個別チャネルの処理したものをそれぞれ
の出力ポートに供給する少なくとも１つの信号プロセッ
サとを備えることを特徴とする受信局。
【請求項１７】単一のチャネライザを用いて入力スペ
クトルの入力信号を個別チャネルにチャネル化し、異な
るデータ・レートで出力する方法において、前記単一のチャネライザの異なるチャネル化モードの１
つが、異なるデータ・レートに対して選択されたか否か
について判定を行うステップと、選択されたチャネル化モードが第１データ・レートに対
応する場合、並列ウインドウ・プリサム及び離散フーリ
エ変換計算を用いて、前記入力信号の偶数及び奇数デー
タ・サンプルの連続集合を、前記第１データ・レートに
おける前記入力信号の帯域周波数の周波数スペースを有
する第１複数の個別チャネルに分離するように前記単一
チャネライザを構成するステップと、前記選択されたチャネル化モードが前記第１データ・レ
ートよりも２倍高速の第２データ・レートに対応する場
合、前記並列ウインドウ・プリサム及び前記離散フーリ
エ変換計算を用いて、前記入力信号の偶数及び奇数デー
タ・サンプルの連続集合を、前記第２データ・レートに
おける前記入力信号の帯域周波数の２倍の周波数スペー
スを有する第２複数の個別チャネルに分離するように前
記単一チャネライザを構成するステップと、前記選択されたチャネル化モードが第３データ・レート
に対応する場合、積分及びダンプ動作を用いて、前記入
力信号の偶数及び奇数データ・サンプルの連続集合を、
前記第３データ・レートにおける前記入力信号の帯域幅
周波数の４倍の周波数スペースを有する単一チャネルに
分離するように前記単一チャネライザを構成するステッ
プとからなることを特徴とする方法。
【請求項１８】請求項１７記載の方法において、該方
法は更に、対象チャネルを得る複素乗算器と、干渉を排
除するローパス・フィルタと、第１ダウン・サンプリン
グ・レートで前記対象チャネルをサンプリングするダウ
ン・サンプリング変換器とを用いて、前記単一チャネラ
イザによって、前記入力信号の偶数及び奇数データ・サ
ンプルの前記連続集合を、前記第１データ・レートの並
列出力として、前記第１複数の個別チャネルにチャネル
化するステップを含むことを特徴とする方法。
【請求項１９】請求項１７記載の方法において、該方
法は更に、対象チャネルを得る複素乗算器と、干渉を排
除するローパス・フィルタと、第２ダウン・サンプリン
グ・レートで前記対象チャネルをサンプリングするダウ
ン・サンプリング変換器とを用いて、前記単一チャネラ
イザによって、前記入力信号の偶数及び奇数データ・サ
ンプルの前記連続集合を、前記第２データ・レートの並
列出力として、前記第２の複数の個別チャネルにチャネ
ル化するステップを含むことを特徴とする方法。
【請求項２０】請求項１７記載の方法において、前記
単一チャネライザが、前記入力信号を個別チャネルに分
離し、前記異なるデータ・レートで出力する場合、前記入力信号の偶数及び奇数の実及び虚データ・サンプ
ルの前記連続集合の異なるものを並列に受け取り、機能
係数に応じてウインドウ・プリサム動作を実行して、並
列プリサム出力を生成するステップと、前記並列プリサム出力のそれぞれを並列に受け取り、シ
フト回数に応じた位相シフト動作を実行して、位相調節
出力を生成するステップであって、Ｍがデシメーション
・レートを表わし、Ｎが離散フーリエ変換（ＤＦＴ）サ
イズを表わし、ｍがインデックス変数を表わすとしたと
き、前記シフトの値が、ｍＭ*（モジュロＮ）により与
えられる、ステップと、前記位相調節出力のそれぞれを並列に受け取り、離散フ
ーリエ変換（ＤＦＴ）計算を実行して、対象となる前記
個別チャネルを表わす変換ベースバンド出力を生成する
ステップとを含むことを特徴とする方法。