JP2000260871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000260871A JP2000260871A JP6637499A JP6637499A JP2000260871A JP 2000260871 A JP2000260871 A JP 2000260871A JP 6637499 A JP6637499 A JP 6637499A JP 6637499 A JP6637499 A JP 6637499A JP 2000260871 A JP2000260871 A JP 2000260871A
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Abstract
(57)【要約】
【課題】 本発明は、深さの異なる複数のコンタクトホ
ールを形成する際の不都合を解決する半導体装置の製造
方法を提供することを目的とする。 【解決手段】 段差を有する下地パターンが形成された
半導体基板２０において、その下地パターン上に第一の
層間絶縁膜１を形成する工程と、第一の層間絶縁膜上に
第二の層間絶縁膜２を形成する工程と、第二の層間絶縁
膜２の表面を平坦化する工程と、第一および第二の層間
絶縁膜を貫いて下地パターンに達する複数の深さの異な
るコンタクトホールを形成する工程とを備えており、同
一のエッチング条件における第一の層間絶縁膜１のエッ
チング速度と第二の層間絶縁膜２のエッチング速度とが
異なるように構成する。また第二の層間絶縁膜２の表面
を化学機械的研磨（ＣＭＰ）により平坦化する際に、第
一の層間絶縁膜１がＣＭＰのストッパ膜として作用す
る。
ールを形成する際の不都合を解決する半導体装置の製造
方法を提供することを目的とする。 【解決手段】 段差を有する下地パターンが形成された
半導体基板２０において、その下地パターン上に第一の
層間絶縁膜１を形成する工程と、第一の層間絶縁膜上に
第二の層間絶縁膜２を形成する工程と、第二の層間絶縁
膜２の表面を平坦化する工程と、第一および第二の層間
絶縁膜を貫いて下地パターンに達する複数の深さの異な
るコンタクトホールを形成する工程とを備えており、同
一のエッチング条件における第一の層間絶縁膜１のエッ
チング速度と第二の層間絶縁膜２のエッチング速度とが
異なるように構成する。また第二の層間絶縁膜２の表面
を化学機械的研磨（ＣＭＰ）により平坦化する際に、第
一の層間絶縁膜１がＣＭＰのストッパ膜として作用す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に深さの異なる複数のコンタク
トホールを形成する方法に関するものである。
その製造方法に関し、特に深さの異なる複数のコンタク
トホールを形成する方法に関するものである。
【０００２】
【従来の技術】以下、互いに深さの異なる複数のコンタ
クトホールを有する従来の半導体装置の製造方法を、Ｂ
ｉＣＭＯＳプロセスを例に挙げて説明する。
クトホールを有する従来の半導体装置の製造方法を、Ｂ
ｉＣＭＯＳプロセスを例に挙げて説明する。
【０００３】ＢｉＣＭＯＳプロセス技術とは、バイポー
ラトランジスタとＭＯＳトランジスタを同一の半導体基
板上に同時に作り込む技術であり、アナログ−デジタル
混載ＬＳＩ等の製造に用いられる。
ラトランジスタとＭＯＳトランジスタを同一の半導体基
板上に同時に作り込む技術であり、アナログ−デジタル
混載ＬＳＩ等の製造に用いられる。
【０００４】図４に、一般に２層ポリシリコン自己整合
構造と呼ばれるバイポーラトランジスタを有する場合
の、ＢｉＣＭＯＳプロセスにより製造される代表素子の
断面構造図を示す。図４（ａ）は、化学機械的研磨（Ｃ
ＭＰ）やエッチバック等により絶縁膜の平坦化を行った
場合であり、図４（ｂ）は絶縁膜の平坦化を行わなかっ
た場合である。
構造と呼ばれるバイポーラトランジスタを有する場合
の、ＢｉＣＭＯＳプロセスにより製造される代表素子の
断面構造図を示す。図４（ａ）は、化学機械的研磨（Ｃ
ＭＰ）やエッチバック等により絶縁膜の平坦化を行った
場合であり、図４（ｂ）は絶縁膜の平坦化を行わなかっ
た場合である。
【０００５】図４（ａ）に示すように、２層ポリシリコ
ン自己整合構造のバイポーラトランジスタ部９では、ト
ランジスタの活性領域を微細に形成するために、エミッ
タ領域１２およびベース領域１４との電気的接続には、
ポリシリコン電極１１、１３を引き出し電極として用い
る。特に、エミッタポリシリコン電極１１は、ベースポ
リシリコン電極１３を開口した部分に形成されるため、
エミッタポリシリコン電極１１の部分が高くなる。結果
的にＭＯＳトランジスタ部１０に比較して、バイポーラ
トランジスタ部９のパターンが相対的に高くなり段差が
生じる。
ン自己整合構造のバイポーラトランジスタ部９では、ト
ランジスタの活性領域を微細に形成するために、エミッ
タ領域１２およびベース領域１４との電気的接続には、
ポリシリコン電極１１、１３を引き出し電極として用い
る。特に、エミッタポリシリコン電極１１は、ベースポ
リシリコン電極１３を開口した部分に形成されるため、
エミッタポリシリコン電極１１の部分が高くなる。結果
的にＭＯＳトランジスタ部１０に比較して、バイポーラ
トランジスタ部９のパターンが相対的に高くなり段差が
生じる。
【０００６】以上のように段差のある下地パターン上に
絶縁膜１５を形成した場合、図４（ｂ）に示すように、
下地パターンの段差ｇに応じて絶縁膜の段差ｈが生じ
る。この段差が、露光装置の焦点深度以上になると、コ
ンタクトホール１６ａ、１６ｂ、１６ｃ、１６ｄの開口
および後工程で配線パターンを形成するためにリソグラ
フィーによりレジストのパターニングを行う際に、レジ
ストパターンの解像不良が生じる原因となる。
絶縁膜１５を形成した場合、図４（ｂ）に示すように、
下地パターンの段差ｇに応じて絶縁膜の段差ｈが生じ
る。この段差が、露光装置の焦点深度以上になると、コ
ンタクトホール１６ａ、１６ｂ、１６ｃ、１６ｄの開口
および後工程で配線パターンを形成するためにリソグラ
フィーによりレジストのパターニングを行う際に、レジ
ストパターンの解像不良が生じる原因となる。
【０００７】そこで、リソグラフィーによるレジストの
パターニングを行う際のフォーカスマージンの拡大を目
的として、熱処理によるリフロー、ドライエッチによる
全面エッチバック、およびＣＭＰプロセスなどにより、
絶縁膜表面の平坦化処理が行われる。そのため、図４
（ａ）に示すように平坦化処理を行うことで、コンタク
トホール１６ａ、１６ｂ、１６ｃ、１６ｄを開口する位
置により層間絶縁膜１５の厚さに違いが生じる。
パターニングを行う際のフォーカスマージンの拡大を目
的として、熱処理によるリフロー、ドライエッチによる
全面エッチバック、およびＣＭＰプロセスなどにより、
絶縁膜表面の平坦化処理が行われる。そのため、図４
（ａ）に示すように平坦化処理を行うことで、コンタク
トホール１６ａ、１６ｂ、１６ｃ、１６ｄを開口する位
置により層間絶縁膜１５の厚さに違いが生じる。
【０００８】特に、リソグラフィーの微細化が進行する
につれ、焦点深度が浅くなるため、ウエハ表面を完全に
平坦化できるＣＭＰプロセスが多用されるようになる。
このため下地パターン段差に起因する絶縁膜の厚みの違
いが顕著になり、複数の深さの異なるコンタクトホール
を同時に形成する技術が必要とされる。
につれ、焦点深度が浅くなるため、ウエハ表面を完全に
平坦化できるＣＭＰプロセスが多用されるようになる。
このため下地パターン段差に起因する絶縁膜の厚みの違
いが顕著になり、複数の深さの異なるコンタクトホール
を同時に形成する技術が必要とされる。
【０００９】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、下地パターンの段差に
起因して、図４に示すように開口深さが比較的深いコン
タクトホール１６ｄと比較的浅いコンタクトホール１６
ａとが存在するため、両者を同時にエッチングにより加
工する際、開口深さが深いコンタクトホール１６ｄを十
分に開口できるようにエッチング時間を設定すると、開
口深さが浅いコンタクトホール１６ａにおいては過剰に
エッチングが進行し、オーバーエッチング量の増加によ
る下地パターンの損傷が生じてしまう。
上のように構成されているので、下地パターンの段差に
起因して、図４に示すように開口深さが比較的深いコン
タクトホール１６ｄと比較的浅いコンタクトホール１６
ａとが存在するため、両者を同時にエッチングにより加
工する際、開口深さが深いコンタクトホール１６ｄを十
分に開口できるようにエッチング時間を設定すると、開
口深さが浅いコンタクトホール１６ａにおいては過剰に
エッチングが進行し、オーバーエッチング量の増加によ
る下地パターンの損傷が生じてしまう。
【００１０】一方、深さの浅いコンタクトホール１６ａ
を開口できるようにエッチング時間を設定すると、深さ
の深いコンタクトホール１６ｄにおいては、下地パター
ンまでエッチングが進行する前にエッチングが終了して
しまい、コンタクトホールの開口不良が生じる。
を開口できるようにエッチング時間を設定すると、深さ
の深いコンタクトホール１６ｄにおいては、下地パター
ンまでエッチングが進行する前にエッチングが終了して
しまい、コンタクトホールの開口不良が生じる。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体装置の製造方法は、段差を有
する下地回路パターンが形成された半導体基板におい
て、前記下地パターン上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜上に第二の絶縁膜を形成する工程
と、前記第二の絶縁膜の表面を平坦化する工程と、前記
第一および第二の絶縁膜を貫いて前記下地回路パターン
に達する複数の深さの異なるコンタクトホールを形成す
る工程とを備えている。前記コンタクトホールを形成す
るエッチングにおいて、同一のエッチング条件におけ
る、第一の絶縁膜のエッチング速度と第二の絶縁膜のエ
ッチング速度とが異なるように構成されている。また前
記第二の絶縁膜の表面をＣＭＰにより平坦化する際に、
第一の絶縁膜がＣＭＰのストッパ膜として作用するよう
に構成されていることを特徴とする。
に、本発明における半導体装置の製造方法は、段差を有
する下地回路パターンが形成された半導体基板におい
て、前記下地パターン上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜上に第二の絶縁膜を形成する工程
と、前記第二の絶縁膜の表面を平坦化する工程と、前記
第一および第二の絶縁膜を貫いて前記下地回路パターン
に達する複数の深さの異なるコンタクトホールを形成す
る工程とを備えている。前記コンタクトホールを形成す
るエッチングにおいて、同一のエッチング条件におけ
る、第一の絶縁膜のエッチング速度と第二の絶縁膜のエ
ッチング速度とが異なるように構成されている。また前
記第二の絶縁膜の表面をＣＭＰにより平坦化する際に、
第一の絶縁膜がＣＭＰのストッパ膜として作用するよう
に構成されていることを特徴とする。
【００１２】本発明の他の実施の形態による半導体装置
の製造方法は、段差を有する下地回路パターンが形成さ
れた半導体基板において、前記下地パターン上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜上に第二の
絶縁膜を形成する工程と、前記第二の絶縁膜上に第三の
絶縁膜を形成する工程と、前記第三の絶縁膜の表面を平
坦化する工程と、前記第一、第二、および第三の絶縁膜
を貫いて前記下地回路パターンに達する複数の深さの異
なるコンタクトホールを形成する工程とを備える。前記
第三の絶縁膜をエッチングする条件において前記第二の
絶縁膜が高いエッチング選択比を持つように構成されて
いる。また、前記第三の絶縁膜の表面をＣＭＰにより平
坦化する際に、前記第二の絶縁膜がＣＭＰのストッパ膜
として作用するように構成されていることを特徴とす
る。
の製造方法は、段差を有する下地回路パターンが形成さ
れた半導体基板において、前記下地パターン上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜上に第二の
絶縁膜を形成する工程と、前記第二の絶縁膜上に第三の
絶縁膜を形成する工程と、前記第三の絶縁膜の表面を平
坦化する工程と、前記第一、第二、および第三の絶縁膜
を貫いて前記下地回路パターンに達する複数の深さの異
なるコンタクトホールを形成する工程とを備える。前記
第三の絶縁膜をエッチングする条件において前記第二の
絶縁膜が高いエッチング選択比を持つように構成されて
いる。また、前記第三の絶縁膜の表面をＣＭＰにより平
坦化する際に、前記第二の絶縁膜がＣＭＰのストッパ膜
として作用するように構成されていることを特徴とす
る。
【００１３】本発明の他の実施の形態による半導体装置
の製造方法は、段差を有する下地回路パターンが形成さ
れた半導体基板において、前記下地パターン上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜の表面を平
坦化する工程と、レジストマスク等により、前記下地パ
ターンの所望の領域上の前記第一の絶縁膜を所望の厚さ
だけ除去する工程と、前記第一の絶縁膜上に第二の絶縁
膜を形成する工程と、前記第二の絶縁膜の表面を平坦化
する工程と、前記第一および第二の絶縁膜を貫いて前記
下地回路パターンに達する複数の深さの異なるコンタク
トホールを形成する工程とを備える。同一のエッチング
条件において、前記第一の絶縁膜のエッチング速度と前
記第二の絶縁膜のエッチング速度とが異なるように構成
されていることを特徴とする。
の製造方法は、段差を有する下地回路パターンが形成さ
れた半導体基板において、前記下地パターン上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜の表面を平
坦化する工程と、レジストマスク等により、前記下地パ
ターンの所望の領域上の前記第一の絶縁膜を所望の厚さ
だけ除去する工程と、前記第一の絶縁膜上に第二の絶縁
膜を形成する工程と、前記第二の絶縁膜の表面を平坦化
する工程と、前記第一および第二の絶縁膜を貫いて前記
下地回路パターンに達する複数の深さの異なるコンタク
トホールを形成する工程とを備える。同一のエッチング
条件において、前記第一の絶縁膜のエッチング速度と前
記第二の絶縁膜のエッチング速度とが異なるように構成
されていることを特徴とする。
【００１４】
【発明の実施の形態】以下に本発明の一実施形態につい
て図面を用いてさらに具体的に説明する。
て図面を用いてさらに具体的に説明する。
【００１５】（第一の実施の形態）図１は、本発明の第
一の実施形態における半導体装置の製造方法を説明する
ために、工程順に示した半導体装置の断面図である。図
１（ａ）より半導体基板２０上に下地パターンが形成さ
れており、その上部に第一の層間絶縁膜１と第二の層間
絶縁膜２が形成されている。ここで、第二の層間絶縁膜
２の膜厚ａは下地パターンの段差ｂ以上であるように構
成されている。次に、ＣＭＰおよびエッチバック等の平
坦化処理により、第二の層間絶縁膜２の表面の平坦化を
行う。
一の実施形態における半導体装置の製造方法を説明する
ために、工程順に示した半導体装置の断面図である。図
１（ａ）より半導体基板２０上に下地パターンが形成さ
れており、その上部に第一の層間絶縁膜１と第二の層間
絶縁膜２が形成されている。ここで、第二の層間絶縁膜
２の膜厚ａは下地パターンの段差ｂ以上であるように構
成されている。次に、ＣＭＰおよびエッチバック等の平
坦化処理により、第二の層間絶縁膜２の表面の平坦化を
行う。
【００１６】ここで、平坦化処理による第二の層間絶縁
膜２の削り量は、第二の層間絶縁膜を堆積した直後の膜
厚ａ以下となるように設定する。また、ＣＭＰにより第
二の層間絶縁膜２の表面の平坦化を行う際、第二の層間
絶縁膜２をＣＭＰで平坦化する条件において、第一の層
間絶縁膜１の加工速度が十分遅く、第一の層間絶縁膜１
がＣＭＰのストッパ膜として作用するように構成されて
いれば、図１（ｂ）に示すように、第二の層間絶縁膜の
平坦化により開口深さの深いコンタクトホール部に、下
地パターンの段差に起因する膜厚ｂだけ第二の層間絶縁
膜２を埋め込んだ構造を形成することができるととも
に、平坦化後の絶縁膜の膜厚を、第一の絶縁膜の膜厚
ｃ、および下地パターン段差ｂの和（ｂ＋ｃ）とするこ
とができるため、平坦化後の絶縁膜の膜厚を精度良く制
御することができる。
膜２の削り量は、第二の層間絶縁膜を堆積した直後の膜
厚ａ以下となるように設定する。また、ＣＭＰにより第
二の層間絶縁膜２の表面の平坦化を行う際、第二の層間
絶縁膜２をＣＭＰで平坦化する条件において、第一の層
間絶縁膜１の加工速度が十分遅く、第一の層間絶縁膜１
がＣＭＰのストッパ膜として作用するように構成されて
いれば、図１（ｂ）に示すように、第二の層間絶縁膜の
平坦化により開口深さの深いコンタクトホール部に、下
地パターンの段差に起因する膜厚ｂだけ第二の層間絶縁
膜２を埋め込んだ構造を形成することができるととも
に、平坦化後の絶縁膜の膜厚を、第一の絶縁膜の膜厚
ｃ、および下地パターン段差ｂの和（ｂ＋ｃ）とするこ
とができるため、平坦化後の絶縁膜の膜厚を精度良く制
御することができる。
【００１７】次に、リソグラフィーにより、コンタクト
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成する。その後、エッチングに
よりコンタクトホール７ａ、７ｂを開口する。この際、
図１（ｃ）に示すように、まず、第一の層間絶縁膜１を
エッチングすることなく、第二の層間絶縁膜２のみを選
択的にエッチングする条件により、開口深さの深いコン
タクトホール７ａの第一の層間絶縁膜１の上部までエッ
チングを行う。この条件では、第一の層間絶縁膜１はエ
ッチングされないので、エッチングは第一の層間絶縁膜
１の上部が露出した時点で終了する。次に、第一の層間
絶縁膜１をエッチングする条件により、開口深さの浅い
コンタクトホール７ｂ、と開口深さの深いコンタクトホ
ール７ａの形成を同時に行う。以上の工程により形成さ
れたコンタクトホール７ａと７ｂは、エッチングを同時
に終了することができるため、従来技術で生じていた、
開口部の深さの浅いコンタクトホールにおける、過剰な
エッチングによる下地パターンの損傷を防ぐことができ
る。
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成する。その後、エッチングに
よりコンタクトホール７ａ、７ｂを開口する。この際、
図１（ｃ）に示すように、まず、第一の層間絶縁膜１を
エッチングすることなく、第二の層間絶縁膜２のみを選
択的にエッチングする条件により、開口深さの深いコン
タクトホール７ａの第一の層間絶縁膜１の上部までエッ
チングを行う。この条件では、第一の層間絶縁膜１はエ
ッチングされないので、エッチングは第一の層間絶縁膜
１の上部が露出した時点で終了する。次に、第一の層間
絶縁膜１をエッチングする条件により、開口深さの浅い
コンタクトホール７ｂ、と開口深さの深いコンタクトホ
ール７ａの形成を同時に行う。以上の工程により形成さ
れたコンタクトホール７ａと７ｂは、エッチングを同時
に終了することができるため、従来技術で生じていた、
開口部の深さの浅いコンタクトホールにおける、過剰な
エッチングによる下地パターンの損傷を防ぐことができ
る。
【００１８】また、第一の層間絶縁膜１に比較して、第
二の層間絶縁膜２のエッチング速度が十分速くなるよう
にエッチング条件を設定することにより、エッチング条
件を変更することなく、同一のエッチング条件で一度に
コンタクトホールのエッチングを行っても、開口部の深
さの浅いコンタクトホール７ｂと深いコンタクトホール
７ａのエッチングをほぼ同時に終了することができ、浅
いコンタクトホール７ｂでの下地パターンの損傷を抑え
ることができる。
二の層間絶縁膜２のエッチング速度が十分速くなるよう
にエッチング条件を設定することにより、エッチング条
件を変更することなく、同一のエッチング条件で一度に
コンタクトホールのエッチングを行っても、開口部の深
さの浅いコンタクトホール７ｂと深いコンタクトホール
７ａのエッチングをほぼ同時に終了することができ、浅
いコンタクトホール７ｂでの下地パターンの損傷を抑え
ることができる。
【００１９】また、３つ以上の深さの異なるコンタクト
ホールが、存在する場合であっても、本発明の製造方法
により、コンタクトホール形成のエッチングを同時に終
了することができる。
ホールが、存在する場合であっても、本発明の製造方法
により、コンタクトホール形成のエッチングを同時に終
了することができる。
【００２０】（第二の実施の形態）本発明の第二の実施
の形態においては、層間絶縁膜を３層構造とし、２層目
の層間絶縁膜２をコンタクトホール形成時のエッチング
ストッパ膜として作用させることを特徴とする。
の形態においては、層間絶縁膜を３層構造とし、２層目
の層間絶縁膜２をコンタクトホール形成時のエッチング
ストッパ膜として作用させることを特徴とする。
【００２１】図２は、本発明の第二の実施形態における
半導体装置の製造方法を説明するために、工程順に示し
た半導体装置の断面図である。図２（ａ）より半導体基
板２０上に下地パターンが形成されており、その上部に
第一の層間絶縁膜１と第二の層間絶縁膜２および第三の
層間絶縁膜８が形成されている。ここで、第三の層間絶
縁膜８の膜厚ｄは下地パターンの段差ｂ以上になるよう
に構成されている。次に、ＣＭＰおよびエッチバック等
の平坦化処理により、第三の層間絶縁膜８の表面の平坦
化を行う。ここで、平坦化処理による第三の層間絶縁膜
８の削り量は、第三の層間絶縁膜８の膜厚ｄ以下となる
ように設定する。また、ＣＭＰにより第三の層間絶縁膜
８の表面の平坦化を行う際、第三の層間絶縁膜８をＣＭ
Ｐで平坦化する条件において、第二の層間絶縁膜２の加
工速度が十分遅く、第二の層間絶縁膜２がＣＭＰのスト
ッパ膜として作用するように構成されていれば、図２
（ｂ）に示すように、第三の層間絶縁膜８の平坦化によ
り開口深さの深いコンタクトホール７ａを形成する部分
に、下地パターンの段差に起因する膜厚ｂだけ第三の層
間絶縁膜８を埋め込んだ構造を形成することができると
ともに、平坦化後の絶縁膜の膜厚を、第一の絶縁膜の膜
厚ｃ、第二の絶縁膜の膜厚ｅ、および下地パターン段差
ｂの和（ｂ＋ｃ＋ｅ）とすることができるため、平坦化
後の絶縁膜の膜厚を精度良く制御することができる。
半導体装置の製造方法を説明するために、工程順に示し
た半導体装置の断面図である。図２（ａ）より半導体基
板２０上に下地パターンが形成されており、その上部に
第一の層間絶縁膜１と第二の層間絶縁膜２および第三の
層間絶縁膜８が形成されている。ここで、第三の層間絶
縁膜８の膜厚ｄは下地パターンの段差ｂ以上になるよう
に構成されている。次に、ＣＭＰおよびエッチバック等
の平坦化処理により、第三の層間絶縁膜８の表面の平坦
化を行う。ここで、平坦化処理による第三の層間絶縁膜
８の削り量は、第三の層間絶縁膜８の膜厚ｄ以下となる
ように設定する。また、ＣＭＰにより第三の層間絶縁膜
８の表面の平坦化を行う際、第三の層間絶縁膜８をＣＭ
Ｐで平坦化する条件において、第二の層間絶縁膜２の加
工速度が十分遅く、第二の層間絶縁膜２がＣＭＰのスト
ッパ膜として作用するように構成されていれば、図２
（ｂ）に示すように、第三の層間絶縁膜８の平坦化によ
り開口深さの深いコンタクトホール７ａを形成する部分
に、下地パターンの段差に起因する膜厚ｂだけ第三の層
間絶縁膜８を埋め込んだ構造を形成することができると
ともに、平坦化後の絶縁膜の膜厚を、第一の絶縁膜の膜
厚ｃ、第二の絶縁膜の膜厚ｅ、および下地パターン段差
ｂの和（ｂ＋ｃ＋ｅ）とすることができるため、平坦化
後の絶縁膜の膜厚を精度良く制御することができる。
【００２２】次に、リソグラフィーにより、コンタクト
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成する。その後、エッチングに
よりコンタクトホール７ａ、７ｂを開口する。この際、
図２（ｃ）に示すように、まず、第二の層間絶縁膜２を
エッチングすることなく、第三の層間絶縁膜８のみを選
択的にエッチングする条件により、開口深さの深いコン
タクトホール７ａの第二の層間絶縁膜２の上部までエッ
チングを行う。この条件では、第二の層間絶縁膜２はエ
ッチングされないので、エッチングは第二の層間絶縁膜
２の表面が露出した時点で終了する。次に、第二の層間
絶縁膜２をエッチングする条件により、開口深さの浅い
コンタクトホール７ｂと開口深さの深いコンタクトホー
ル７ａに存在する第二の層間絶縁膜２のエッチングを行
い、続いて、第一の層間絶縁膜１をエッチングする条件
により深さの異なるコンタクトホール７ａ、７ｂの形成
を行う。
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成する。その後、エッチングに
よりコンタクトホール７ａ、７ｂを開口する。この際、
図２（ｃ）に示すように、まず、第二の層間絶縁膜２を
エッチングすることなく、第三の層間絶縁膜８のみを選
択的にエッチングする条件により、開口深さの深いコン
タクトホール７ａの第二の層間絶縁膜２の上部までエッ
チングを行う。この条件では、第二の層間絶縁膜２はエ
ッチングされないので、エッチングは第二の層間絶縁膜
２の表面が露出した時点で終了する。次に、第二の層間
絶縁膜２をエッチングする条件により、開口深さの浅い
コンタクトホール７ｂと開口深さの深いコンタクトホー
ル７ａに存在する第二の層間絶縁膜２のエッチングを行
い、続いて、第一の層間絶縁膜１をエッチングする条件
により深さの異なるコンタクトホール７ａ、７ｂの形成
を行う。
【００２３】以上の工程により形成されたコンタクトホ
ール７ａと７ｂとは、コンタクトホール形成のエッチン
グを同時に終了することができるため、従来技術で生じ
ていた、開口部の深さの浅いコンタクトホールにおけ
る、過剰なエッチングによる下地パターンの損傷を防ぐ
ことができる。
ール７ａと７ｂとは、コンタクトホール形成のエッチン
グを同時に終了することができるため、従来技術で生じ
ていた、開口部の深さの浅いコンタクトホールにおけ
る、過剰なエッチングによる下地パターンの損傷を防ぐ
ことができる。
【００２４】ここで、第一の層間絶縁膜１と第三の層間
絶縁膜８とは同一の膜種であっても構わない。また、第
一の層間絶縁膜１および第三の層間絶縁膜８にシリコン
酸化膜を用いた場合であれば、第二の層間絶縁膜２とし
てシリコン窒化膜を用いることにより、ＣＭＰの加工速
度を極端に遅くすることが容易に実現でき、第二の層間
絶縁膜２をＣＭＰのストッパ膜とすることができる。
絶縁膜８とは同一の膜種であっても構わない。また、第
一の層間絶縁膜１および第三の層間絶縁膜８にシリコン
酸化膜を用いた場合であれば、第二の層間絶縁膜２とし
てシリコン窒化膜を用いることにより、ＣＭＰの加工速
度を極端に遅くすることが容易に実現でき、第二の層間
絶縁膜２をＣＭＰのストッパ膜とすることができる。
【００２５】（第三の実施の形態）本発明の第三の実施
の形態においては、エッチング速度の比に対応した膜厚
の第二の絶縁膜を第一の絶縁膜の上部に埋め込んだ構造
を形成することにより、開口深さの浅いコンタクトホー
ルと深いコンタクトホールのエッチングを同時に終了さ
せることを特徴とする。
の形態においては、エッチング速度の比に対応した膜厚
の第二の絶縁膜を第一の絶縁膜の上部に埋め込んだ構造
を形成することにより、開口深さの浅いコンタクトホー
ルと深いコンタクトホールのエッチングを同時に終了さ
せることを特徴とする。
【００２６】図３は、本発明の第三の実施形態における
半導体装置の製造方法を説明するために、工程順に示し
た半導体装置の断面図である。図３（ａ）に示すよう
に、下地パターンが形成されている半導体基板上に、第
一の層間絶縁膜１を形成した後、ＣＭＰおよびエッチバ
ック等の平坦化処理により、第一の層間絶縁膜１の表面
の平坦化を行う。次に、レジストマスクによるパターニ
ングを行い、深さの浅いコンタクトホール７ｂを含む領
域をエッチングにより深さｆだけ除去する。この際、図
３（ｂ）に示すように、エッチングにより第一の層間絶
縁膜１を除去する厚さをｆ、第一の層間絶縁膜１のエッ
チング速度をＶ２、第二の層間絶縁膜２のエッチング速
度をＶ１、下地パターンの段差による絶縁膜の厚さの差
をΔｈとした場合、 ｆ＝Δｈ（Ｖ１／（Ｖ２−Ｖ１））・・・・ と成るようにエッチング量ｆを設定する。次に、レジス
トを除去した後、第二の層間絶縁膜２を形成し、ＣＭＰ
およびエッチバックにより表面の平坦化を行う。
半導体装置の製造方法を説明するために、工程順に示し
た半導体装置の断面図である。図３（ａ）に示すよう
に、下地パターンが形成されている半導体基板上に、第
一の層間絶縁膜１を形成した後、ＣＭＰおよびエッチバ
ック等の平坦化処理により、第一の層間絶縁膜１の表面
の平坦化を行う。次に、レジストマスクによるパターニ
ングを行い、深さの浅いコンタクトホール７ｂを含む領
域をエッチングにより深さｆだけ除去する。この際、図
３（ｂ）に示すように、エッチングにより第一の層間絶
縁膜１を除去する厚さをｆ、第一の層間絶縁膜１のエッ
チング速度をＶ２、第二の層間絶縁膜２のエッチング速
度をＶ１、下地パターンの段差による絶縁膜の厚さの差
をΔｈとした場合、 ｆ＝Δｈ（Ｖ１／（Ｖ２−Ｖ１））・・・・ と成るようにエッチング量ｆを設定する。次に、レジス
トを除去した後、第二の層間絶縁膜２を形成し、ＣＭＰ
およびエッチバックにより表面の平坦化を行う。
【００２７】以下、リソグラフィーにより、コンタクト
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成し、エッチングによりコンタ
クトホール７ａ、７ｂを開口する。
ホール７ａ、７ｂを開口するためのパターニングを行っ
たレジストマスク６を形成し、エッチングによりコンタ
クトホール７ａ、７ｂを開口する。
【００２８】ここで、式のようにエッチング条件を設
定することにより、開口部の深さの浅いコンタクトホー
ル７ｂと深さの深いコンタクトホール７ａとで、深さの
違いにより生じるエッチング時間の差を無くすことがで
き、オーバーエッチによる下地パターンの損傷を防ぐこ
とができる。
定することにより、開口部の深さの浅いコンタクトホー
ル７ｂと深さの深いコンタクトホール７ａとで、深さの
違いにより生じるエッチング時間の差を無くすことがで
き、オーバーエッチによる下地パターンの損傷を防ぐこ
とができる。
【００２９】なお、同一のエッチング条件で、第一の層
間絶縁膜１に比較して第二の層間絶縁膜２の方が、エッ
チング速度が速い場合も、同様の手法で、深さの深いコ
ンタクトホール７ａの上部にエッチング速度の速い第二
の層間絶縁膜２を埋め込んだ構造を形成することによ
り、同様の効果が得られる。
間絶縁膜１に比較して第二の層間絶縁膜２の方が、エッ
チング速度が速い場合も、同様の手法で、深さの深いコ
ンタクトホール７ａの上部にエッチング速度の速い第二
の層間絶縁膜２を埋め込んだ構造を形成することによ
り、同様の効果が得られる。
【００３０】
【発明の効果】以上のように本発明によれば、エッチン
グ速度の異なる２種類以上の絶縁膜を用いることによ
り、コンタクトホールの開口深さにかかわらず、コンタ
クトホール形成のエッチングを同時に終了させることが
でき、複数の深さの異なるコンタクトホールを同時に形
成する際の下地の損傷や開口不良を防止することができ
る。
グ速度の異なる２種類以上の絶縁膜を用いることによ
り、コンタクトホールの開口深さにかかわらず、コンタ
クトホール形成のエッチングを同時に終了させることが
でき、複数の深さの異なるコンタクトホールを同時に形
成する際の下地の損傷や開口不良を防止することができ
る。
【図１】本発明の第一の実施の形態を説明するための工
程順に示した半導体装置の断面図
程順に示した半導体装置の断面図
【図２】本発明の第二の実施の形態を説明するための工
程順に示した半導体装置の断面図
程順に示した半導体装置の断面図
【図３】本発明の第三の実施の形態を説明するための工
程順に示した半導体装置の断面図
程順に示した半導体装置の断面図
【図４】従来の半導体装置の製造方法を説明するための
半導体装置の断面図
半導体装置の断面図
１ 第一の層間絶縁膜 ２ 第二の層間絶縁膜 ３ ポリシリコン電極 ４ フィールド絶縁膜 ５ 拡散層 ６ レジストマスク ７ａ，７ｂ コンタクトホール ８ 第三の層間絶縁膜 ２０ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ａ Ｃ Ｆターム(参考） 4M104 BB01 DD05 DD08 DD16 DD17 DD67 DD72 DD75 EE08 EE12 EE17 FF21 FF27 GG14 GG15 5F004 AA03 AA11 EA23 EA28 EB01 5F033 KK01 KK04 QQ09 QQ11 QQ21 QQ25 QQ31 QQ35 QQ39 QQ48 QQ49 RR04 RR06 TT02 XX00
Claims (5)
- 【請求項１】 段差を有する下地パターンが形成された
半導体基板において、前記下地パターンの上に第一の絶
縁膜を形成する工程と、前記第一の絶縁膜の上に第二の
絶縁膜を形成する工程と、前記第二の絶縁膜の表面を平
坦化する工程と、前記第一および第二の絶縁膜を貫いて
前記下地パターンに達する複数の深さの異なるコンタク
トホールを形成する工程とを備えた半導体装置の製造方
法であって、同一のエッチング条件における前記第一の
絶縁膜のエッチング速度と前記第二の絶縁膜のエッチン
グ速度とが異なることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第二の絶縁膜を化学機械的研磨（Ｃ
ＭＰ）により平坦化する条件において、前記第一の絶縁
膜の加工速度が十分に遅く、前記第一の絶縁膜がＣＭＰ
のストッパ膜として作用することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 段差を有する下地パターンが形成された
半導体基板において、前記下地パターン上に第一の絶縁
膜を形成する工程と、前記第一の絶縁膜上に第二の絶縁
膜を形成する工程と、前記第二の絶縁膜上に第三の絶縁
膜を形成する工程と、前記第三の絶縁膜の表面を平坦化
する工程と、前記第一、第二、および第三の絶縁膜を貫
いて前記下地パターンに達する複数の深さの異なるコン
タクトホールを形成する工程とを備える半導体装置の製
造方法であって、前記第三の絶縁膜をエッチングする条
件において前記第二の絶縁膜が高いエッチング選択比を
持つことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第三の絶縁膜をＣＭＰにより平坦化
する条件において、前記第二の絶縁膜の加工速度が十分
に遅く、前記第二の絶縁膜がＣＭＰのストッパ膜として
作用することを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項５】 段差を有する下地パターンが形成された
半導体基板において、前記下地パターン上に第一の絶縁
膜を形成する工程と、前記第一の絶縁膜の表面を平坦化
する工程と、前記下地パターンの所望の領域上の前記第
一の絶縁膜を所望の厚さだけ除去する工程と、前記第一
の絶縁膜上に第二の絶縁膜を形成する工程と、前記第二
の絶縁膜の表面を平坦化する工程と、前記第一および第
二の絶縁膜を貫いて前記下地パターンに達する複数の深
さの異なるコンタクトホールを形成する工程とを備えた
半導体装置の製造方法であって、同一のエッチング条件
における前記第一の絶縁膜のエッチング速度と前記第二
の絶縁膜のエッチング速度とが異なることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6637499A JP2000260871A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6637499A JP2000260871A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260871A true JP2000260871A (ja) | 2000-09-22 |
Family
ID=13314002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6637499A Pending JP2000260871A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260871A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390948B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2005175152A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008053308A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体装置の製造方法およびプラズマ処理装置 |
| CN102751241A (zh) * | 2012-06-29 | 2012-10-24 | 京东方科技集团股份有限公司 | 一种阵列基板过孔的制作方法及阵列基板制作工艺 |
-
1999
- 1999-03-12 JP JP6637499A patent/JP2000260871A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390948B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2005175152A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008053308A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体装置の製造方法およびプラズマ処理装置 |
| CN102751241A (zh) * | 2012-06-29 | 2012-10-24 | 京东方科技集团股份有限公司 | 一种阵列基板过孔的制作方法及阵列基板制作工艺 |
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