JP2000261316A

JP2000261316A - 位相同期回路

Info

Publication number: JP2000261316A
Application number: JP11063446A
Authority: JP
Inventors: Atsushi Hayamizu; 淳速水
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1999-03-10
Filing date: 1999-03-10
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】光ディスクの再生デジタル信号に応答する位
相同期回路において、無信号時に安定してＰＬＬが動作
し、かつロックインが高速で行え、容量の放電の影響を
受けないようにする。【解決手段】光ディスクの再生信号に応答する位相同
期回路において、ループフィルタに入力される位相誤差
の大きさに応じて判定手段２８でゲインコントロール信
号を生成し、これにより応答特性を決定する係数（Ｇ，
Ｃ１，Ｃ２）を制御するように構成したので、高速引き
込み動作と、ノイズの少ない位相トラッキングが可能で
ある。また、本発明によれば、信号欠損などによる位相
乱れを押さえ、再位相引き込みを良好に行うことが可能
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＶＤ、ＣＤなどの
光ディスクに記録されたデジタルデータ（信号）を再生
するための再生機に用いる復号装置の位相同期回路に関
する。

【０００２】

【従来の技術】無信号時、ＰＬＬループにおいて、ルー
プフィルタを切り離し、無信号時の安定化を図ろうとす
るものに、例えば、特開平８−１６７８４５号公報に示
されるものがある。この従来例は、データ再生時の無信
号時にループフィルタを構成する低域フィルタの動作を
停止させ、フィルタの時定数を決定する容量の放電を抑
止し、無信号時のＶＣＯ（電圧制御発振器）の発振周波
数の乱れを防ぎ、無信号時からのロックインの高速化を
図ろうとするものである。

【０００３】

【発明が解決しようとする課題】しかし、無信号を検出
するまでの期間の放電を抑止するには、ループフィルタ
のゲインを下げ、ＰＬＬのループゲインを落とす必要が
あるが、ロックインに時間がかかってしまうという問題
がある。

【０００４】また、ロックインの高速化を図るにはルー
プフィルタのゲインを上げればよいが、無信号期間を検
出し、ループを切るまでの放電が無視できなくなる。図
７は一般的な位相同期ループの構成図で、図８は一般的
なループフィルタの構成図である。実際の構成は周波数
ループなども付随するが、ここでは説明を省略する。図
７において、位相比較器５０では２値化された入力デー
タとビットクロックとの位相差を位相誤差として検出
し、この位相誤差の信号がループフィルタ５２に入力さ
れる。ループフィルタ５２では位相誤差信号を平滑化
し、ＶＣＯ５４の駆動電圧を生成する。

【０００５】位相誤差信号の入力がない無信号時におい
て、ループフィルタ５２はＣＲ２という時定数で放電を
する。これに対して、特開平８−１６７８４５号公報で
は無信号時の放電を防ぐための提案がなされている。し
かし、同公報に提案の技術では、アナログ回路での放電
を完全に抑止することはできず、また、無信号からの切
り替え時のノイズの影響も無視できない。

【０００６】

【課題を解決するための手段】本発明は上記問題点に鑑
みてなされたもので、通常の再生時には位相の追従のゲ
インを下げ、信号ノイズに影響を受けないＰＬＬループ
を構成し、無信号を検出した場合、正確に位相情報を保
持し、無信号後のロックインの際は位相追従のゲインを
上げて、高速にロックインが可能な位相同期ループを提
供するために、光ディスクの再生信号に応答する位相同
期回路において、ループフィルタに入力される位相誤差
の大きさに応じてゲインコントロール信号を生成し、こ
れにより応答特性を決定する係数を制御するように構成
している。

【０００７】すなわち、本発明によれば、デジタル情報
が記憶されている記録媒体から、再生信号を取り出すた
めのビット同期クロックを生成する位相同期回路であっ
て、ゲイン制御手段及び係数設定手段を有するループフ
ィルタと、前記ループフィルタの出力レベルに応じて、
発信周波数が可変である電圧制御発振器と、前記ループ
フィルタに入力される位相誤差信号の位相誤差の大きさ
を判定する判定手段とを備え、前記位相同期回路の応答
特性を決定するために、前記判定手段の判定結果によっ
て、前記ループフィルタにおける前記ゲイン制御手段及
び係数設定手段のゲイン及び係数を制御するよう構成さ
れた位相同期回路が提供される。

【０００８】また、上記構成に加えて、前記位相誤差信
号の無信号区間を検出する無信号区間検出手段を備え、
前記ループフィルタは、前記位相誤差信号による位相誤
差データを保持する保持手段と、前記無信号区間検出手
段が、所定の区間より長い無信号区間を検出した場合、
前記保持手段に当該無信号区間の検出直前の位相誤差デ
ータを保持させるよう制御する制御手段とを、有する位
相同期回路は、本発明の好ましい態様である。

【０００９】本発明によれば、複雑な回路あるいは演算
などを用いることなしに対雑音特性に優れた位相同期ル
ープを構成でき、また信号欠落などの無信号からのロッ
クイン特性に優れた位相同期回路を提供することができ
る。

【００１０】

【発明の実施の形態】以下図面に沿って本発明の好まし
い実施の形態について説明する。図１は、本発明の位相
同期回路の好ましい実施の形態のブロック図である。こ
の実施の形態は位相比較器３０、判定手段２８、無信号
区間検出手段２９、ループフィルタ５２Ａ、ＶＣＯ５４
を有する。すなわち、位相比較器３０の出力端子３０ａ
から出力される位相誤差信号は、ループフィルタ５２Ａ
に与えられるとともに判定手段２８に与えられ、判定手
段２８にて生成されたゲインコントロール信号がループ
フィルタ５２Ａに与えられる。また、位相比較器３０の
出力端子３０ｂから出力される入力信号エッジ（遅延ク
ロック）は、ループフィルタ５２Ａに与えられるととも
に無信号区間検出手段２９に与えられ、無信号区間検出
手段２９にて生成された位相ホールド信号がループフィ
ルタ５２Ａに与えられる。ループフィルタ５２Ａの出力
信号はＶＣＯ５４に与えられ、その出力信号、すなわち
ＶＣＯクロックは位相比較器３０と無信号区間検出手段
２９にそれぞれ与えられる。

【００１１】図２は、図１に示した位相同期回路のルー
プフィルタ５２Ａの好ましい実施の形態のブロック図で
ある。図１との対応関係を明確とするため、図１と同一
の端子の番号が用いられている。フィルタをデジタル素
子で構成し、位相比較回路とＶＣＯをアナログ素子で構
成する場合には入力側にＡ／Ｄコンバータ１０、出力側
にＤ／Ａコンバータ２６を設けるが、全てをデジタル又
は全てをアナログ素子で構成する場合には直接接続する
こともできる。

【００１２】遅延素子２２はいずれの場合でもＤ型フリ
ップフロップで構成が可能である。アナログ構成の場合
の位相検出（同期）回路の動作を示す信号波形の一例を
図３に示す。光ディスクなどからの再生信号としての入
力信号は２値化され位相比較器３０に入力され、ＶＣＯ
５４からのビットクロック（ＶＣＯクロック）と位相比
較がなされる。

【００１３】本実施の形態では、入力信号波形の位相に
対して、ＶＣＯ５４からのビットクロックが進んでいる
場合は、ローレベル信号を、遅れている場合は、ハイレ
ベル信号を出力するものとする。位相誤差信号の波形に
おける破線はＡ／Ｄ変換をするために位相誤差信号のパ
ルス幅を振幅に直すために平滑化フィルタを通した出力
である。このフィルタは単純なＣＲフィルタで構成が可
能である。

【００１４】図２の位相同期フィルタの構成要素の１つ
である遅延素子２２は、入力信号の立ち上がりエッジと
立ち下がりエッジをクロックとして動作する。かかるエ
ッジ信号は排他的論理和と遅延素子で生成が可能であ
る。図２中、Ａ／Ｄコンバータ１０の出力はオン−オフ
型スイッチ１２を介してゲイン制御回路１４に与えら
れ、その出力信号は係数設定器１６、１８に与えられ
る。係数設定器１６の出力信号は、加算器２０にて遅延
素子２２の出力信号と加算され、加算結果、すなわち加
算器２０の出力信号は遅延素子２２に入力される。係数
設定器１８の出力信号は、遅延素子２２の出力信号と共
に加算器２４に与えられて相互に加算され、加算結果が
Ｄ／Ａコンバータ２６に与えられる。なお、図２の回路
は、制御理論における積分制御と比例制御を組み合わせ
た、いわゆるＰＩコントローラを構成するものである。

【００１５】図４は図１のブロック図中、位相比較器３
０の出力信号に応答する処理回路である判定手段２８と
無信号区間検出手段２９の一例を位相比較器３０及びル
ープフィルタ５２Ａとの関係で示すブロック図である。
図４に示されるように、判定手段２８は、絶対値回路３
２、平滑化回路３４、エンベロープ検出回路３６、判定
値生成回路３８、比較回路４０を有している。また、無
信号検出手段２９は、カウンタ４２、比較回路４４、判
定値生成回路４６を有している。図４では図１との対応
関係を明確にするため、図１の端子番号と同一の番号が
用いられている。

【００１６】位相比較器３０からの位相誤差信号は絶対
値回路３２に入力され、絶対値化された信号は平滑化回
路３４に加えられる。平滑化回路３４の出力はエンベロ
ープ検出回路３６でピークホールドがなされ、その出力
信号は比較回路４０で判定値生成回路３８からの所定の
判定値と比較がなされ、判定値より小の場合に図２の回
路でループゲインが低くなるような制御信号、すなわち
ゲインコントロール信号が出力される。

【００１７】具体的には、ゲインコントロール信号は、
ゲイン制御回路１４における複数のゲインの１つを選択
し、また２つの係数設定器１６、１８における複数の係
数の１つを選択するための信号として用いられる。な
お、図２の実施の形態では、ゲインコントロール信号が
ゲイン制御回路１４と２つの係数設定器１６、１８に供
給され、これらすべてを制御するよう構成されている
が、ゲイン制御回路１４のみを制御するか、あるいは２
つの係数設定器１６、１８のみを制御するようにしても
よい。すなわち、ゲイン制御回路１４の制御と、２つの
係数設定器１６、１８の制御は同様の結果をもたらし、
等価と見ることができるので、これらの調整を本発明で
はすべて係数の制御として取り扱う。ゲインや係数の制
御は２段階以上の適当な複数の段階とすることができ
る。

【００１８】図２の構成によれば、ループゲインは係数
の制御により決定されるため、アナログフィルタの場合
に問題となる容量の放電などにより生じるような、ゲイ
ン切り替えによる問題は生じない。

【００１９】図４のブロック図中、下方に示したカウン
タ４２、比較回路４４、判定値生成回路４６から構成さ
れる無信号区間検出手段２９は、図１及び図２に示す位
相ホールド信号を生成する回路部分である。すなわち、
カウンタ４２はＶＣＯクロックのカウント動作を行うも
ので、一方、入力信号エッジでカウント値がクリアされ
る構成となっている。無信号時はカウンタ４２にクリア
信号が入力されないため、カウンタ４２のカウント値は
インクリメントされていく。ここで、カウンタ４２から
のカウント値と判定値生成回路４６からの判定値が比較
回路４４に与えられ、カウント値が判定値を超えたと
き、位相ホールド信号が出力される。

【００２０】位相ホールド信号は図２に示すように、Ａ
／Ｄコンバータ１０の出力端側で、オン−オフ型スイッ
チ１２を制御してループフィルタの入力を遮断すること
で実現でき、さらに遅延素子２２に位相情報がホールド
されているので、アナログフィルタのような放電による
問題は生じない。さらに、ホールド状態が解除された場
合にもスイッチングノイズは生じることがない。

【００２１】図５は、本発明によるループゲイン切り替
え回路を設けない場合に観測されたＶＣＯ制御信号の波
形であり、図６は本発明によるループゲイン切り替え回
路を設けた場合のＶＣＯ制御信号の波形図である。両図
とも、２．３程度で位相同期がかかっているが、図５と
図６の比較から明らかなように、ループゲイン切り替え
信号をつけた場合（図６）は、付けない場合（図５）と
比較してＶＣＯ制御信号のノイズが、大きく抑圧されて
いることが分かる。

【００２２】

【発明の効果】以上説明したように、本発明によればＤ
ＶＤあるいはＣＤのような光ディスクの再生信号に応答
する位相同期回路において、ループフィルタに入力され
る位相誤差の大きさに応じて応答特性を決定する係数を
制御するように構成したので、高速引き込み動作と、ノ
イズの少ない位相トラッキングが可能である。また、本
発明によれば、信号欠損などによる位相乱れを押さえ、
再位相引き込みを良好に行うことが可能である。複雑な
回路あるいは演算などを用いることなしに対雑音特性に
優れた位相同期ループを構成でき、また信号欠落などの
無信号からのロックイン特性に優れた位相同期回路を提
供することができる。

【図面の簡単な説明】

【図１】本発明による位相同期回路の好ましい実施の形
態を示すブロック図である。

【図２】図１の位相同期回路を構成するループフィルタ
の実施の形態のブロック図である。

【図３】図１の位相同期回路の位相比較器の実施の形態
における動作を示す信号波形である。

【図４】図１の位相同期回路における判定手段及び無信
号区間検出手段の回路構成を含む実施の形態のブロック
図である。

【図５】本発明の効果を示すために比較例として示すＶ
ＣＯ制御信号の位相誤差の時間変化を示す図である。

【図６】本発明の効果を示すために本発明の実施の形態
におけるＶＣＯ制御信号の位相誤差の時間変化を示す図
である。

【図７】従来の一般的な位相同期回路の構成を示すブロ
ック図である。

【図８】従来例によるループフィルタの構成を示すブロ
ック図である。

【符号の説明】

１０Ａ／Ｄコンバータ１２スイッチ（制御手段）１４ゲイン制御回路（ゲイン制御手段）１６、１８係数設定器（係数設定手段）２０、２４加算器２２遅延素子（保持手段）２６Ｄ／Ａコンバータ２８判定手段２９無信号区間検出手段３０、５０位相比較器３２絶対値回路３４平滑化回路３６エンべロープ検出回路３８、４６判定値生成回路４０、４４比較回路４２カウンタ５２、５２Ａループフィルタ５４ＶＣＯ（電圧制御発振器）

Claims

【特許請求の範囲】

【請求項１】デジタル情報が記憶されている記録媒体
から、再生信号を取り出すためのビット同期クロックを
生成する位相同期回路であって、ゲイン制御手段及び係数設定手段を有するループフィル
タと、前記ループフィルタの出力レベルに応じて、発信周波数
が可変である電圧制御発振器と、前記ループフィルタに入力される位相誤差信号の位相誤
差の大きさを判定する判定手段とを備え、前記位相同期回路の応答特性を決定するために、前記判
定手段の判定結果によって、前記ループフィルタにおけ
る前記ゲイン制御手段及び係数設定手段のゲイン及び係
数を制御するよう構成された位相同期回路。
【請求項２】請求項１に記載の位相同期回路であっ
て、前記位相誤差信号の無信号区間を検出する無信号区
間検出手段を備え、前記ループフィルタは、前記位相誤差信号による位相誤
差データを保持する保持手段と、前記無信号区間検出手段が、所定の区間より長い無信号
区間を検出した場合、前記保持手段に当該無信号区間の
検出直前の位相誤差データを保持させるよう制御する制
御手段とを、有する位相同期回路。