JP2000266818A - スキャン・テスト回路 - Google Patents
スキャン・テスト回路Info
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩのスキャン・テスト時に、本来異なる
周波数のクロックを使用するところを単一クロックで行
う。このとき、本来の機能とは無関係な遅延素子をデ−
タのラインであるスキャン・パスに入れて調整してい
る。 【解決手段】 スキャン・テスト時に使用するため分配
される単一のテスト・クロックを各クロック・バッファ
・ツリ−ごとに遅延させる。通常時に使用のクロックと
スキャン・テスト用のクロックを選択するセレクタ１０
がある。このセレクタはクロック・バッファ・ツリ−ご
とに設ける。 この各クロック・バッファ・ツリ−のセ
レクタの前で各遅延素子によりテスト・クロックを遅延
させる。各遅延素子の各遅延量は、各クロック・バッフ
ァ・ツリ−のテスト・クロックによる各遅延量を計算し
て算出したものである。これにより、スキャン・パスで
のクロック・スキュ−を低減できる。
周波数のクロックを使用するところを単一クロックで行
う。このとき、本来の機能とは無関係な遅延素子をデ−
タのラインであるスキャン・パスに入れて調整してい
る。 【解決手段】 スキャン・テスト時に使用するため分配
される単一のテスト・クロックを各クロック・バッファ
・ツリ−ごとに遅延させる。通常時に使用のクロックと
スキャン・テスト用のクロックを選択するセレクタ１０
がある。このセレクタはクロック・バッファ・ツリ−ご
とに設ける。 この各クロック・バッファ・ツリ−のセ
レクタの前で各遅延素子によりテスト・クロックを遅延
させる。各遅延素子の各遅延量は、各クロック・バッフ
ァ・ツリ−のテスト・クロックによる各遅延量を計算し
て算出したものである。これにより、スキャン・パスで
のクロック・スキュ−を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、LSI、ASICでのス
キャン・テスト時に於けるクロック・スキューを低減さ
せるスキャン・テスト用クロック回路である。
キャン・テスト時に於けるクロック・スキューを低減さ
せるスキャン・テスト用クロック回路である。
【０００２】
【従来技術】LSI、ASIC等のテスト容易化の方式の一つ
としてスキャン回路が挙げられる。スキャン回路は、順
序回路及び順序回路間の組合せ回路のテストに対して用
いられる回路である。スキャン設計された順序回路で
は、フリップフロップを鎖状に接続しシフトレジスタと
して動作させる。これによって、回路は、各フリップフ
ロップに設定されたデータを直列に読み出すことが出
来、素子及び配線の不具合を検査することが出来る。
としてスキャン回路が挙げられる。スキャン回路は、順
序回路及び順序回路間の組合せ回路のテストに対して用
いられる回路である。スキャン設計された順序回路で
は、フリップフロップを鎖状に接続しシフトレジスタと
して動作させる。これによって、回路は、各フリップフ
ロップに設定されたデータを直列に読み出すことが出
来、素子及び配線の不具合を検査することが出来る。
【０００３】ところで、LSI、ASICでは、周波数の異な
るクロックを回路内に複数有する場合が普通である。こ
れらのうち、スキャン・テスト専用のクロック端子を持
たないLSI、ASICがある。これらのLSI、ASICは、複数の
クロックの中から１本を選択し、スキャン・テスト用の
クロックとしても使う。この場合、このクロックもしく
は端子は、本来のクロックの機能とスキャン・テスト用
クロックとして併用される。この場合、周波数は変更で
きる。
るクロックを回路内に複数有する場合が普通である。こ
れらのうち、スキャン・テスト専用のクロック端子を持
たないLSI、ASICがある。これらのLSI、ASICは、複数の
クロックの中から１本を選択し、スキャン・テスト用の
クロックとしても使う。この場合、このクロックもしく
は端子は、本来のクロックの機能とスキャン・テスト用
クロックとして併用される。この場合、周波数は変更で
きる。
【０００４】選択されたクロック以外のクロック系につ
いては、スキャン・テスト時用にスキャン・テスト用ク
ロックが分配される。そして、クロック・バッファ・ツ
リーの根元部に設けられたセレクタにより通常クロック
と、スキャン・テスト用クロックのどちらを使用するか
を選択する。
いては、スキャン・テスト時用にスキャン・テスト用ク
ロックが分配される。そして、クロック・バッファ・ツ
リーの根元部に設けられたセレクタにより通常クロック
と、スキャン・テスト用クロックのどちらを使用するか
を選択する。
【０００５】図２に周波数の異なるクロックを２個有す
る従来技術の回路の例を示す。FF２１，FF２２，FF２
３，FF２４はスキャン機能付きフリップフロップで、デ
−タ入力、デ−タ出力、スキャン入力、クロック端子を
有する。FF２１，FF２２，FF２３，FF２４は、シフトレ
ジスタを構成し、スキャン・パスとなっている。SEL１
０はセレクタで通常時とテスト時のクロックの選択を行
なう。Delay４０はFF２３からFF２２のスキャン・パス
に生じるホ−ルド・タイム違反を解消するのに十分な大
きさの遅延を有する遅延素子である。
る従来技術の回路の例を示す。FF２１，FF２２，FF２
３，FF２４はスキャン機能付きフリップフロップで、デ
−タ入力、デ−タ出力、スキャン入力、クロック端子を
有する。FF２１，FF２２，FF２３，FF２４は、シフトレ
ジスタを構成し、スキャン・パスとなっている。SEL１
０はセレクタで通常時とテスト時のクロックの選択を行
なう。Delay４０はFF２３からFF２２のスキャン・パス
に生じるホ−ルド・タイム違反を解消するのに十分な大
きさの遅延を有する遅延素子である。
【０００６】遅延素子Delay４０は、シフトレジスタの
デ−タのラインに遅延を起こしている。図の矢印は、ス
キャンパスを構成するデ−タのラインであることを示
す。図示しないが、FF２１とFF２２の間及びFF２３とFF
２４の間にもスキャン・パスを構成するデ−タのライン
が存在している。
デ−タのラインに遅延を起こしている。図の矢印は、ス
キャンパスを構成するデ−タのラインであることを示
す。図示しないが、FF２１とFF２２の間及びFF２３とFF
２４の間にもスキャン・パスを構成するデ−タのライン
が存在している。
【０００７】通常動作時はセレクタSEL１０においてTMO
DE=0とすることにより、FF２１/FF２２はCLK1、FF２３/
FF２４はCLK2により動作する。そのCLKの状態を図３に
示す。CLK1とCLK2は周波数、位相がともに異なってい
る。それぞれは、独自の周波数で動作している。
DE=0とすることにより、FF２１/FF２２はCLK1、FF２３/
FF２４はCLK2により動作する。そのCLKの状態を図３に
示す。CLK1とCLK2は周波数、位相がともに異なってい
る。それぞれは、独自の周波数で動作している。
【０００８】スキャン・テスト時にはセレクタSEL１０
をTMODE=1とする。これによりクロックはセレクタSEL１
０によってCLK1が選択される。よって、全てのフリップ
フロップがCLK1に基本的に同期して、つまり遅延を除け
ばCLK1でスキャン動作を行なうということになる。この
とき、FF２１，FF２２，FF２３，FF２４に入力されるテ
スト・クロックの周波数は当然CLK１の周波数と同じで
ある。
をTMODE=1とする。これによりクロックはセレクタSEL１
０によってCLK1が選択される。よって、全てのフリップ
フロップがCLK1に基本的に同期して、つまり遅延を除け
ばCLK1でスキャン動作を行なうということになる。この
とき、FF２１，FF２２，FF２３，FF２４に入力されるテ
スト・クロックの周波数は当然CLK１の周波数と同じで
ある。
【０００９】しかし、通常動作時に於いてクロックCLK1
とCLK2に接続される末段のフリップ・フロップの数、要
求されるスキュー値、ACスペックなどの仕様が異なる。
このことから、クロック・バッファの段数は、CLK1のク
ロック・バッファ・ツリ−とCLK2のクロック・バッファ
・ツリ−で異なる。このため、テスト時のCLK1のクロッ
ク・バッファ・ツリーの遅延と、通常時にCLK2で動くと
ころにCLK１を入力した場合のクロック・バッファ・ツ
リーの遅延は当然異なってくる。この状態のクロックの
例を図４に示す。
とCLK2に接続される末段のフリップ・フロップの数、要
求されるスキュー値、ACスペックなどの仕様が異なる。
このことから、クロック・バッファの段数は、CLK1のク
ロック・バッファ・ツリ−とCLK2のクロック・バッファ
・ツリ−で異なる。このため、テスト時のCLK1のクロッ
ク・バッファ・ツリーの遅延と、通常時にCLK2で動くと
ころにCLK１を入力した場合のクロック・バッファ・ツ
リーの遅延は当然異なってくる。この状態のクロックの
例を図４に示す。
【００１０】図４では、CLK１の入力から各バッファに
より遅延が生じ、異なる遅延量になっているCLK１系、C
LK１−２系が示されている。図４のタイムチャ−トのCL
K1系は、図２に示すスキャン・テスト用のFF２１、FF２
２を動作させるクロックである。CLK１−２系は、スキ
ャン・テスト用のFF２３、FF２４を動作させるCLKであ
る。CLK１−２系とは、CLK１を通常時にCLK２で動作す
る回路に入力したということを意味している。ここで
は、図２に示すCLK１−２系の箇所とする。
より遅延が生じ、異なる遅延量になっているCLK１系、C
LK１−２系が示されている。図４のタイムチャ−トのCL
K1系は、図２に示すスキャン・テスト用のFF２１、FF２
２を動作させるクロックである。CLK１−２系は、スキ
ャン・テスト用のFF２３、FF２４を動作させるCLKであ
る。CLK１−２系とは、CLK１を通常時にCLK２で動作す
る回路に入力したということを意味している。ここで
は、図２に示すCLK１−２系の箇所とする。
【００１１】このようなテスト時に、スキャン・パスは
FF２３からFF２２の間のように異なるクロック系統に跨
ることになる。このようなスキャン・パスに於いてはデ
ータのホ−ルド・タイム不足が発生することが考えられ
る。つまり、クロック系統がCLK１−２系からCLK１系に
変わるので、遅延の違いにより同一タイミングでないク
ロックでFF２２がラッチするためである。
FF２３からFF２２の間のように異なるクロック系統に跨
ることになる。このようなスキャン・パスに於いてはデ
ータのホ−ルド・タイム不足が発生することが考えられ
る。つまり、クロック系統がCLK１−２系からCLK１系に
変わるので、遅延の違いにより同一タイミングでないク
ロックでFF２２がラッチするためである。
【００１２】この状態のタイムチャ−トを図５に示す。
CLK１系は、通常時CLK１で動作を行う回路でCLK１が遅
延したものであり、FF２１、FF２２のクロックである。
ＣＬＫ１系の立ち上がり時のあとのScanData FF2入力の
デ−タ確定時間が短く、ホ−ルド・タイムを確保できな
い。CLK１−２系は、CLK１がSEL１０で選択されて、通
常時にはCLK２が通過するバッファを通ったもので図２
に示すとおりFF２３、FF２４のクロックである。
CLK１系は、通常時CLK１で動作を行う回路でCLK１が遅
延したものであり、FF２１、FF２２のクロックである。
ＣＬＫ１系の立ち上がり時のあとのScanData FF2入力の
デ−タ確定時間が短く、ホ−ルド・タイムを確保できな
い。CLK１−２系は、CLK１がSEL１０で選択されて、通
常時にはCLK２が通過するバッファを通ったもので図２
に示すとおりFF２３、FF２４のクロックである。
【００１３】現状、異なる周波数のクロックに跨るスキ
ャン・パスに於いてホールド・タイム不足が発生する場
合には、デ−タのラインに遅延素子を挿入することによ
って対策を施している。この状態のタイムチャ−トを図
６に示す。ScanData FF２入力のデ−タ確定時間は遅延
素子を経ているため遅れている。よって、CLK１系の立
ち上がり後にも、ScanData FF2のデ−タ確定時間が充分
にある。これによりCLK１系とScanData FF2入力のタイ
ミング関係は、ホ−ルド・タイムを確保できる。
ャン・パスに於いてホールド・タイム不足が発生する場
合には、デ−タのラインに遅延素子を挿入することによ
って対策を施している。この状態のタイムチャ−トを図
６に示す。ScanData FF２入力のデ−タ確定時間は遅延
素子を経ているため遅れている。よって、CLK１系の立
ち上がり後にも、ScanData FF2のデ−タ確定時間が充分
にある。これによりCLK１系とScanData FF2入力のタイ
ミング関係は、ホ−ルド・タイムを確保できる。
【００１４】また、図８に異なるクロックが４種類ある
場合の回路構成例を示す。FF２１，FF２２，FF２３，FF
２４，FF２５，FF２６，FF２７，FF２８は、シフトレジ
スタを構成し、スキャン・パスとなっている。SEL１
０，SEL１１，SEL１２はクロック選択のセレクタであ
る。Buffer３０，３１，３２，３３，３４，３５，３
６，３７，３８，３９，６０，６１，６２，６３は、ク
ロック用のバッファである。
場合の回路構成例を示す。FF２１，FF２２，FF２３，FF
２４，FF２５，FF２６，FF２７，FF２８は、シフトレジ
スタを構成し、スキャン・パスとなっている。SEL１
０，SEL１１，SEL１２はクロック選択のセレクタであ
る。Buffer３０，３１，３２，３３，３４，３５，３
６，３７，３８，３９，６０，６１，６２，６３は、ク
ロック用のバッファである。
【００１５】この例では、スキャン・パスにおいてシフ
トレジスタの間でクロック系統が変わるところに遅延素
子を挿入している。CLK１とCLK２の間のスキャン・パス
にDelay４１，CLK２とCLK3の間のスキャン・パスにDela
y４２，CLK3とCLK4の間のスキャン・パスにDelay４３が
挿入されている。動作原理は図２の場合の積み重ねであ
る。
トレジスタの間でクロック系統が変わるところに遅延素
子を挿入している。CLK１とCLK２の間のスキャン・パス
にDelay４１，CLK２とCLK3の間のスキャン・パスにDela
y４２，CLK3とCLK4の間のスキャン・パスにDelay４３が
挿入されている。動作原理は図２の場合の積み重ねであ
る。
【００１６】
【発明が解決しようとする課題】現状では、設計者が問
題となるスキャン・パスに対して個別にホールド・タイ
ム対策用の遅延素子を挿入している。このため、ホール
ド・タイム不足のスキャン・パスの数が増えるに伴って
本来の論理とは無関係な遅延素子が増えることになる。
これでは、消費電力や面積が増加する。また、ホールド
・タイム不足の発生するパスや、対策に必要な遅延の大
きさはレイアウト結果により変わってくる。このため、
現状ではレイアウト後の遅延シミュレーション結果を見
ながら人手により素子の挿入を行なっている。これが設
計期間増大の一つの原因となっている。
題となるスキャン・パスに対して個別にホールド・タイ
ム対策用の遅延素子を挿入している。このため、ホール
ド・タイム不足のスキャン・パスの数が増えるに伴って
本来の論理とは無関係な遅延素子が増えることになる。
これでは、消費電力や面積が増加する。また、ホールド
・タイム不足の発生するパスや、対策に必要な遅延の大
きさはレイアウト結果により変わってくる。このため、
現状ではレイアウト後の遅延シミュレーション結果を見
ながら人手により素子の挿入を行なっている。これが設
計期間増大の一つの原因となっている。
【００１７】
【課題を解決するための手段】２種類以上のクロック・
バッファ・ツリ−を有する電子回路で、スキャン・テス
ト時は、各２種類以上のクロック・バッファ・ツリ−の
各セレクタにより２種類以上のクロック・バッファ・ツ
リ−のクロックを単一のテスト・クロックにそれぞれ切
替えるスキャン・テスト回路において、２種類以上のク
ロック・バッファ・ツリ−ごとの遅延素子をテスト・ク
ロックに各セレクタの前段で入れ、テスト・クロックを
それぞれの遅延量を遅延させることにより、スキャン・
パスのタイミング調整を行うことを特徴とするスキャン
・テスト回路。
バッファ・ツリ−を有する電子回路で、スキャン・テス
ト時は、各２種類以上のクロック・バッファ・ツリ−の
各セレクタにより２種類以上のクロック・バッファ・ツ
リ−のクロックを単一のテスト・クロックにそれぞれ切
替えるスキャン・テスト回路において、２種類以上のク
ロック・バッファ・ツリ−ごとの遅延素子をテスト・ク
ロックに各セレクタの前段で入れ、テスト・クロックを
それぞれの遅延量を遅延させることにより、スキャン・
パスのタイミング調整を行うことを特徴とするスキャン
・テスト回路。
【００１８】各遅延素子の各遅延量は、各２種類以上の
クロック・バッファ・ツリ−においてテスト・クロック
で動作したときの各テスト・クロック遅延をそれぞれ比
較し、スキャン・パスのタイミングを成立させるために
それぞれ計算した各遅延量であるスキャン・テスト回
路。
クロック・バッファ・ツリ−においてテスト・クロック
で動作したときの各テスト・クロック遅延をそれぞれ比
較し、スキャン・パスのタイミングを成立させるために
それぞれ計算した各遅延量であるスキャン・テスト回
路。
【００１９】
【発明の実施の形態】第１の実施例を説明する。図１に
本発明の実施例の回路構成を示す。クロック・バッファ
・ツリ−とスキャン・テスト用のフリップフロップを示
したものである。FF２１，FF２２，FF２３，FF２４はス
キャン機能付きフリップフロップで、データ入力、デー
タ出力、スキャン入力、クロック端子を有する。
本発明の実施例の回路構成を示す。クロック・バッファ
・ツリ−とスキャン・テスト用のフリップフロップを示
したものである。FF２１，FF２２，FF２３，FF２４はス
キャン機能付きフリップフロップで、データ入力、デー
タ出力、スキャン入力、クロック端子を有する。
【００２０】FF２１〜FF２４はシフトレジスタを構成
し、スキャン・パスとなっている。矢印はスキャン・パ
スであるとともにデ−タのラインであることを示す。ス
キャン・パスは、スキャン・テスト時に取得するスキャ
ン・デ−タを保持するフリップフロップでシフトレジス
タを構成されている。スキャン・パスは、スキャン・テ
ストのときのデ−タの読み出し経路である。
し、スキャン・パスとなっている。矢印はスキャン・パ
スであるとともにデ−タのラインであることを示す。ス
キャン・パスは、スキャン・テスト時に取得するスキャ
ン・デ−タを保持するフリップフロップでシフトレジス
タを構成されている。スキャン・パスは、スキャン・テ
ストのときのデ−タの読み出し経路である。
【００２１】図示しないが、FF２１とFF２２，FF２３と
FF２４の間にもデ−タのラインがあり、シフトレジスタ
を構成し、スキャン・パスとなっている。また、各CLK
系統にバッファ（Buffer）が挿入されている。バッファ
の数、構成は、従来技術に記載したように各CLK系統に
より異なる。
FF２４の間にもデ−タのラインがあり、シフトレジスタ
を構成し、スキャン・パスとなっている。また、各CLK
系統にバッファ（Buffer）が挿入されている。バッファ
の数、構成は、従来技術に記載したように各CLK系統に
より異なる。
【００２２】バッファは、クロックをドライブさせるた
めに入れられている。バッファ３０，３１，３２，３
３，３４は、通常動作時にはCLK1が通る。バッファ３
５，３６，３７は、通常動作時にはCLK2が通る。図１に
示すとおり、従来技術と同様にFF２１、FF２２の入力ク
ロックをCLK1系とする。また、FF23、FF24の入力クロッ
クをCLK１−２系とする。
めに入れられている。バッファ３０，３１，３２，３
３，３４は、通常動作時にはCLK1が通る。バッファ３
５，３６，３７は、通常動作時にはCLK2が通る。図１に
示すとおり、従来技術と同様にFF２１、FF２２の入力ク
ロックをCLK1系とする。また、FF23、FF24の入力クロッ
クをCLK１−２系とする。
【００２３】SEL１０はセレクタであり、通常時とスキ
ャン・テスト時のクロックの選択を行なう。Delay５０
はCLK1系とCLK1−2系の遅延差分の大きさを持つ遅延素
子である。つまり、本発明の回路構成は、デ−タではな
くテスト・クロックを遅延素子で遅らせるものである。
遅延素子はクロック用のものを選択する。Delay５０の
遅延量は、CLK１系とCLK１−２系のクロック・バッファ
・ツリ−における遅延量を算出し、その差を取ったもの
にする。
ャン・テスト時のクロックの選択を行なう。Delay５０
はCLK1系とCLK1−2系の遅延差分の大きさを持つ遅延素
子である。つまり、本発明の回路構成は、デ−タではな
くテスト・クロックを遅延素子で遅らせるものである。
遅延素子はクロック用のものを選択する。Delay５０の
遅延量は、CLK１系とCLK１−２系のクロック・バッファ
・ツリ−における遅延量を算出し、その差を取ったもの
にする。
【００２４】次に、本発明の動作を説明する。通常動作
時はセレクタSEL10をTMODE=0とすることにより、FF２１
/FF２２のクロック・バッファ・ツリ−にはCLK1が、FF
２３/FF２４のクロック・バッファ・ツリ−にはCLK2が
供給されている。CLK１とCLK２では周波数が異なる。こ
れらのクロックにより、図示しない各回路は通常動作す
る。このときは、スキャン・テストは行われないので、
FF２１〜FF２４のシフトレジスタは動作しない。
時はセレクタSEL10をTMODE=0とすることにより、FF２１
/FF２２のクロック・バッファ・ツリ−にはCLK1が、FF
２３/FF２４のクロック・バッファ・ツリ−にはCLK2が
供給されている。CLK１とCLK２では周波数が異なる。こ
れらのクロックにより、図示しない各回路は通常動作す
る。このときは、スキャン・テストは行われないので、
FF２１〜FF２４のシフトレジスタは動作しない。
【００２５】スキャン・テスト時にはセレクタSEL１０
のTMODE=1とすることによりテスト・クロックとしてCLK
1が選択される。よって、全てのフリップフロップ、FF
２１〜FF２４がCLK1に基本的に同期してスキャン動作を
行なう。このとき、FF２１〜FF２４に入力されるテスト
・クロックの周波数は同じである。
のTMODE=1とすることによりテスト・クロックとしてCLK
1が選択される。よって、全てのフリップフロップ、FF
２１〜FF２４がCLK1に基本的に同期してスキャン動作を
行なう。このとき、FF２１〜FF２４に入力されるテスト
・クロックの周波数は同じである。
【００２６】図１に示すようにFF２１，FF２２は、CLK
１が遅延したCLK1系により動作する。FF２３，FF２４は
選択されたCLK１が遅延素子Delay５０、セレクタSEL1
0、バッファ３５、３６等により遅延したCLK１−２系に
より動作する。
１が遅延したCLK1系により動作する。FF２３，FF２４は
選択されたCLK１が遅延素子Delay５０、セレクタSEL1
0、バッファ３５、３６等により遅延したCLK１−２系に
より動作する。
【００２７】図７に本発明のスキャン・テスト時のタイ
ムチャ−トを示す。ここで、セレクタSEL１０の前段に
挿入された遅延素子Delay５０により、スキャン・テス
ト時のCLK1を基にしたクロック・バッファ・ツリーの遅
延は、CLK１系とCLK１−２系でほぼ等しい。つまり、CL
K１系とCLK１−２系は周波数が同じで位相がほぼ等し
い。これは、遅延素子のDelay５０で、計算された遅延
量でCLK２系を遅延させているからである。
ムチャ−トを示す。ここで、セレクタSEL１０の前段に
挿入された遅延素子Delay５０により、スキャン・テス
ト時のCLK1を基にしたクロック・バッファ・ツリーの遅
延は、CLK１系とCLK１−２系でほぼ等しい。つまり、CL
K１系とCLK１−２系は周波数が同じで位相がほぼ等し
い。これは、遅延素子のDelay５０で、計算された遅延
量でCLK２系を遅延させているからである。
【００２８】このCLK１−２系によりFF２３，FF２４は
動作し、スキャン・デ−タを出力する。その結果、Scan
Data FF3出力は遅れることになるのでScanData FF2入力
も遅れる。したがって、FF２２においてCLK１系で動作
するときに、CLK１系の立ち上がり後のScanData FF２
入力のデ−タの確定時間が充分にある。
動作し、スキャン・デ−タを出力する。その結果、Scan
Data FF3出力は遅れることになるのでScanData FF2入力
も遅れる。したがって、FF２２においてCLK１系で動作
するときに、CLK１系の立ち上がり後のScanData FF２
入力のデ−タの確定時間が充分にある。
【００２９】よって、タイミング関係としては、ホ−ル
ド・タイムを充分確保できる。これにより、ＦＦ２３か
らのスキャン・デ−タを確実にラッチすることができる
ので、スキャン・テストが適確に行える。これにより、
クロック・スキュ−が低減されたことになる。
ド・タイムを充分確保できる。これにより、ＦＦ２３か
らのスキャン・デ−タを確実にラッチすることができる
ので、スキャン・テストが適確に行える。これにより、
クロック・スキュ−が低減されたことになる。
【００３０】以下に第２の実施例を示す。第１の実施例
では、２種類のクロックを有する回路について示した
が、３種類以上のクロックの場合についても同様な回路
構成を取ることにより、スキャン・テスト時のクロック
・スキュー低減に利用出来る。
では、２種類のクロックを有する回路について示した
が、３種類以上のクロックの場合についても同様な回路
構成を取ることにより、スキャン・テスト時のクロック
・スキュー低減に利用出来る。
【００３１】ここでは、４種類のクロックの場合を例に
説明する。図９は、4種類のクロックの場合の回路構成
例である。構成は、各クロック毎にテスト・クロックで
あるCLK1に個別遅延量の遅延素子Delay５１，Delay５
２，Delay５３を各セレクタSEL1０、SEL１１、SEL１２
の前に入れている。
説明する。図９は、4種類のクロックの場合の回路構成
例である。構成は、各クロック毎にテスト・クロックで
あるCLK1に個別遅延量の遅延素子Delay５１，Delay５
２，Delay５３を各セレクタSEL1０、SEL１１、SEL１２
の前に入れている。
【００３２】各遅延素子の各遅延量は、テスト・クロッ
クを入れた場合の遅延を基にした計算による。FF２１，
FF２２，FF２３，FF２４，FF２５，FF２６，FF２７，FF
２８は、シフトレジスタを構成し、スキャン・パスとな
っている。
クを入れた場合の遅延を基にした計算による。FF２１，
FF２２，FF２３，FF２４，FF２５，FF２６，FF２７，FF
２８は、シフトレジスタを構成し、スキャン・パスとな
っている。
【００３３】通常時に、CLK２が通るバッファは、バッ
ファ３５，３６，３７，６８，６９である。通常時にCL
K3が通るバッファは、バッファ３８，３９，６０，６
４，６５である。通常時にCLK4が通るバッファは、バッ
ファ６１，６２，６３，６６，６７である。
ファ３５，３６，３７，６８，６９である。通常時にCL
K3が通るバッファは、バッファ３８，３９，６０，６
４，６５である。通常時にCLK4が通るバッファは、バッ
ファ６１，６２，６３，６６，６７である。
【００３４】動作は、スキャン・テスト時に実施例１の
動作を各クロック間で繰り返すことになる。遅延素子De
lay５３とセレクタSEL１２、バッファ６１、６６、６２
等により、遅延されたテスト・クロックでFF２７からス
キャン・デ−タが出力される。
動作を各クロック間で繰り返すことになる。遅延素子De
lay５３とセレクタSEL１２、バッファ６１、６６、６２
等により、遅延されたテスト・クロックでFF２７からス
キャン・デ−タが出力される。
【００３５】FF２６ではテスト・クロックが遅延素子De
lay５２とセレクタSEL１１、バッファ３８、６４、３９
等で遅延したテスト・クロックでFF２７からのスキャン
・デ−タを保持する。これは、遅延量が違っても第１の
実施例と同じ原理である。これをFF２５とFF２４間でも
繰り返す。FF２３とFF２２間も同様である。
lay５２とセレクタSEL１１、バッファ３８、６４、３９
等で遅延したテスト・クロックでFF２７からのスキャン
・デ−タを保持する。これは、遅延量が違っても第１の
実施例と同じ原理である。これをFF２５とFF２４間でも
繰り返す。FF２３とFF２２間も同様である。
【００３６】
【発明の効果】スキャン・テスト時のクロック間の遅延
差分を調整するための遅延素子をクロック・バッファ・
ツリーの根元部分に挿入する。つまり、クロックのセレ
クタの前でテスト・クロックに遅延素子に挿入する。こ
れにより、通常動作時のクロック性能に影響を与えるこ
と無く、スキャン・テスト時のクロック・スキューを低
減することが出来る。
差分を調整するための遅延素子をクロック・バッファ・
ツリーの根元部分に挿入する。つまり、クロックのセレ
クタの前でテスト・クロックに遅延素子に挿入する。こ
れにより、通常動作時のクロック性能に影響を与えるこ
と無く、スキャン・テスト時のクロック・スキューを低
減することが出来る。
【００３７】また、このような回路を用いることによ
り、ホールド・タイム違反が発生していた異なるクロッ
ク系間にまたがるスキャン・パスに対して個別に挿入し
ていた遅延素子が不用となる。よって、設計の容易化、
消費電力、面積を小さくすることが可能となる。
り、ホールド・タイム違反が発生していた異なるクロッ
ク系間にまたがるスキャン・パスに対して個別に挿入し
ていた遅延素子が不用となる。よって、設計の容易化、
消費電力、面積を小さくすることが可能となる。
【図１】本発明で実現したスキャン・テスト用クロック
回路
回路
【図２】従来技術で実現したスキャン・テスト用クロッ
ク回路
ク回路
【図３】通常時のクロックのタイムチャ−ト
【図４】スキャン・テスト時のクロックのタイムチャ−
ト
ト
【図５】スキャン・テストで未対策時のタイムチャ−ト
【図６】スキャン・テストで従来技術による対策時のタ
イムチャ−ト
イムチャ−ト
【図７】スキャン・テストで本発明による対策時のタイ
ムチャ−ト
ムチャ−ト
【図８】４系統の異なるクロックを有する場合の従来技
術のスキャン・テスト用クロック回路
術のスキャン・テスト用クロック回路
【図９】４系統の異なるクロックを有する場合の本発明
のスキャン・テスト用クロック回路
のスキャン・テスト用クロック回路
１０、１１、１２ SEL（セレクタ） １１ 、２２、２３、２４、２５、２６、２７、２８ F
F（フリップフロップ） １２、３１、３２、３３、３４、３５、３６，３７、３
８、３９、６０、６１、６２、６３、６４、６５、６
６、６７ Buffer（バッファ） 、４１、４２、４３、５０、５１、５２、５３ Delay
（遅延素子）
F（フリップフロップ） １２、３１、３２、３３、３４、３５、３６，３７、３
８、３９、６０、６１、６２、６３、６４、６５、６
６、６７ Buffer（バッファ） 、４１、４２、４３、５０、５１、５２、５３ Delay
（遅延素子）
Claims (2)
- 【請求項１】 ２種類以上のクロック・バッファ・ツリ
−を有する電子回路で、スキャン・テスト時は、各前記
２種類以上のクロック・バッファ・ツリ−の各セレクタ
により前記２種類以上のクロック・バッファ・ツリ−の
クロックを単一のテスト・クロックにそれぞれ切替える
スキャン・テスト回路において、 前記２種類以上のクロック・バッファ・ツリ−ごとの遅
延素子を前記テスト・クロックに各前記セレクタの前段
で入れ、前記テスト・クロックをそれぞれの遅延量を遅
延させることにより、スキャン・パスのタイミング調整
を行うことを特徴とするスキャン・テスト回路。 - 【請求項２】 各前記遅延素子の各前記遅延量は、 各前記２種類以上のクロック・バッファ・ツリ−におい
て前記テスト・クロックで動作したときの各テスト・ク
ロック遅延をそれぞれ比較し、 前記スキャン・パスのタイミングを成立させるためにそ
れぞれ計算した各前記遅延量である請求項１のスキャン
・テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072275A JP2000266818A (ja) | 1999-03-17 | 1999-03-17 | スキャン・テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072275A JP2000266818A (ja) | 1999-03-17 | 1999-03-17 | スキャン・テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000266818A true JP2000266818A (ja) | 2000-09-29 |
Family
ID=13484583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072275A Pending JP2000266818A (ja) | 1999-03-17 | 1999-03-17 | スキャン・テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000266818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502222B1 (en) * | 2000-09-28 | 2002-12-31 | Lsi Logic Corporation | Method of clock buffer partitioning to minimize clock skew for an integrated circuit design |
| JP2010520480A (ja) * | 2007-03-08 | 2010-06-10 | シリコン イメージ，インコーポレイテッド | 走査シフト中のピーク電力問題を防止する回路 |
| JP2019046087A (ja) * | 2017-08-31 | 2019-03-22 | 株式会社リコー | 半導体設計支援装置、半導体設計支援方法及びプログラム |
-
1999
- 1999-03-17 JP JP11072275A patent/JP2000266818A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502222B1 (en) * | 2000-09-28 | 2002-12-31 | Lsi Logic Corporation | Method of clock buffer partitioning to minimize clock skew for an integrated circuit design |
| JP2010520480A (ja) * | 2007-03-08 | 2010-06-10 | シリコン イメージ，インコーポレイテッド | 走査シフト中のピーク電力問題を防止する回路 |
| KR101421479B1 (ko) * | 2007-03-08 | 2014-07-22 | 실리콘 이미지, 인크. | 스캔 시프트 동안의 피크 전력 문제를 방지하기 위한 회로 |
| JP2019046087A (ja) * | 2017-08-31 | 2019-03-22 | 株式会社リコー | 半導体設計支援装置、半導体設計支援方法及びプログラム |
| JP7069608B2 (ja) | 2017-08-31 | 2022-05-18 | 株式会社リコー | 半導体設計支援装置、半導体設計支援方法及びプログラム |
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