JP2000268558A - 不揮発性強誘電体メモリ装置 - Google Patents
不揮発性強誘電体メモリ装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、メインセルと参照セルのアクセス
される数を同じくすることで、寿命を延長さた不揮発性
強誘電体メモリ装置を提供する。 【解決手段】 複数のサブセルアレイで構成させ、メイ
ングローバルビットライン及び少なくとも一対の参照グ
ローバルビットラインとを用意し、サブアレイ内でそれ
ぞれのメイングローバルビットライン及び参照グローバ
ルビットラインに接続されるメインローカルビットライ
ン及び参照ローカルビットラインをグループ分けして接
続した。その際、各ローカルビットラインとグローバル
ビットラインの間にスイッチング素子を設け、ローカル
ビットラインを選択できるように接続した。
される数を同じくすることで、寿命を延長さた不揮発性
強誘電体メモリ装置を提供する。 【解決手段】 複数のサブセルアレイで構成させ、メイ
ングローバルビットライン及び少なくとも一対の参照グ
ローバルビットラインとを用意し、サブアレイ内でそれ
ぞれのメイングローバルビットライン及び参照グローバ
ルビットラインに接続されるメインローカルビットライ
ン及び参照ローカルビットラインをグループ分けして接
続した。その際、各ローカルビットラインとグローバル
ビットラインの間にスイッチング素子を設け、ローカル
ビットラインを選択できるように接続した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、具体的には不揮発性強誘電体メモリ装置に関す
る。
関し、具体的には不揮発性強誘電体メモリ装置に関す
る。
【０００２】
【従来の技術】一般的に、半導体記憶素子として広く使
用されるＤＲＡＭ（Dynamic Random Access Memory）程
度のデータ処理速度を持ち、電源のオフ時にもデータが
保存される強誘電体メモリ、即ち、ＦＲＡＭ（Ferroele
ctrc Random Access Memory)が次世代記憶素子として注
目を浴びている。ＦＲＡＭはＤＲＡＭと類似の構造の記
憶素子であって、キャパシタの材料として強誘電体を使
用し、強誘電体の特性である高い残留分極を用いたもの
である。このような残留分極特性により、電界を除去し
てもデータが消滅されない。
用されるＤＲＡＭ（Dynamic Random Access Memory）程
度のデータ処理速度を持ち、電源のオフ時にもデータが
保存される強誘電体メモリ、即ち、ＦＲＡＭ（Ferroele
ctrc Random Access Memory)が次世代記憶素子として注
目を浴びている。ＦＲＡＭはＤＲＡＭと類似の構造の記
憶素子であって、キャパシタの材料として強誘電体を使
用し、強誘電体の特性である高い残留分極を用いたもの
である。このような残留分極特性により、電界を除去し
てもデータが消滅されない。
【０００３】図１は一般的な強誘電体のヒステリーシス
ルーフを示す特性図である。図１のように、電界により
誘起された分極が電界を除去しても残留分極（又は自発
分極）の存在によって消滅されずに一定量（ｄ、ａ状
態）を維持していることが分かる。ｄ，ａ状態をそれぞ
れ１、０に対応させ記憶素子として応用したのである。
ルーフを示す特性図である。図１のように、電界により
誘起された分極が電界を除去しても残留分極（又は自発
分極）の存在によって消滅されずに一定量（ｄ、ａ状
態）を維持していることが分かる。ｄ，ａ状態をそれぞ
れ１、０に対応させ記憶素子として応用したのである。
【０００４】以下、従来の技術による不揮発性強誘電体
メモリ素子を添付図面を参照して説明する。図２は、従
来の技術の不揮発性強誘電体メモリ素子による単位セル
構成図である。図２に示すように、このメモリ素子は、
一方向に形成されたビットラインＢ／Ｌと、ビットライ
ンと交差する方向に形成されたワードラインＷ／Ｌと、
ワードラインに平行に一定間隔離して配置されたプレー
トラインＰ−／Ｌとを備えている。そのワードラインと
プレートラインの対及び１本のビットラインにトランジ
スタとキャパシタとからなる単位セルが配置されてい
る。いうまでもなく、単位セルはこれらのラインに多数
配置されている。トランジスタＴ１はゲートがワードラ
インに、ソースがビットラインＢ／Ｌに、ドレインがキ
ャパシタＦＣ１に接続されている。キャパシタＦＣ１は
トランジスタＴ１のドレインとプレートラインＰ−／Ｌ
との間に接続されている。
メモリ素子を添付図面を参照して説明する。図２は、従
来の技術の不揮発性強誘電体メモリ素子による単位セル
構成図である。図２に示すように、このメモリ素子は、
一方向に形成されたビットラインＢ／Ｌと、ビットライ
ンと交差する方向に形成されたワードラインＷ／Ｌと、
ワードラインに平行に一定間隔離して配置されたプレー
トラインＰ−／Ｌとを備えている。そのワードラインと
プレートラインの対及び１本のビットラインにトランジ
スタとキャパシタとからなる単位セルが配置されてい
る。いうまでもなく、単位セルはこれらのラインに多数
配置されている。トランジスタＴ１はゲートがワードラ
インに、ソースがビットラインＢ／Ｌに、ドレインがキ
ャパシタＦＣ１に接続されている。キャパシタＦＣ１は
トランジスタＴ１のドレインとプレートラインＰ−／Ｌ
との間に接続されている。
【０００５】以下、このような従来の強誘電体メモリ装
置による駆動回路を説明する。図３は従来の強誘電体メ
モリ素子を駆動するための駆動回路を示す。従来１Ｔ／
１Ｃ構造の強誘電体メモリを駆動するための駆動回路
は、参照電圧を発生する参照電圧発生部１と、参照電圧
安定化部２と、第１参照電圧記憶部３と、第１等化部４
と、第１メインセルアレイ部５、第１センスアンプ部６
と、第２メインセルアレイ部７と、第２参照電圧記憶部
８と、第２センスアンプ部９とを含む。参照電圧安定化
部２は、参照電圧発生部１から出力される参照電圧を直
ちにセンスアンプに供給することができないので、隣接
した二つのビットラインの参照電圧を安定化させるため
のもので、複数のトランジスタＱ１〜Ｑ４、キャパシタ
Ｃ１からなる。第１参照電圧記憶部３は、前記した単位
セル構造のトランジスタＱ６、Ｑ７とキャパシタＣ２、
Ｃ３からなり、それぞれ接続されたビットラインにロジ
ック値“１”と“０”の参照電圧を記憶している。第１
等化部４はトランジスタＱ５からなり、隣接した二つの
ビットラインを等電位化させる。第１メインセルアレイ
部５は、前記した単位セル構成がワードラインとプレー
トラインに連結されデータを記憶する。第１センスアン
プ部６は、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−セ
ンスアンプＰＳＡなどからなり、第１メインセルアレイ
部５の複数のセルのうちワードラインにより選択された
セルのデータをセンシングする。第２メインセルアレイ
部７は、第１アレイ部同様にデータを記憶する。第２参
照電圧記憶部８も、同様に単位セル構造のトランジスタ
Ｑ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０などからな
り、接続されたビットラインにそれぞれロジック値
“１”と“０”の参照電圧を記憶している。第２センス
アンプ部９は複数のトランジスタＱ１６〜Ｑ２５、Ｎ−
センスアンプＮＳＡ等からなり、第２メインセルアレイ
部７のデータをセンシングして出力する。
置による駆動回路を説明する。図３は従来の強誘電体メ
モリ素子を駆動するための駆動回路を示す。従来１Ｔ／
１Ｃ構造の強誘電体メモリを駆動するための駆動回路
は、参照電圧を発生する参照電圧発生部１と、参照電圧
安定化部２と、第１参照電圧記憶部３と、第１等化部４
と、第１メインセルアレイ部５、第１センスアンプ部６
と、第２メインセルアレイ部７と、第２参照電圧記憶部
８と、第２センスアンプ部９とを含む。参照電圧安定化
部２は、参照電圧発生部１から出力される参照電圧を直
ちにセンスアンプに供給することができないので、隣接
した二つのビットラインの参照電圧を安定化させるため
のもので、複数のトランジスタＱ１〜Ｑ４、キャパシタ
Ｃ１からなる。第１参照電圧記憶部３は、前記した単位
セル構造のトランジスタＱ６、Ｑ７とキャパシタＣ２、
Ｃ３からなり、それぞれ接続されたビットラインにロジ
ック値“１”と“０”の参照電圧を記憶している。第１
等化部４はトランジスタＱ５からなり、隣接した二つの
ビットラインを等電位化させる。第１メインセルアレイ
部５は、前記した単位セル構成がワードラインとプレー
トラインに連結されデータを記憶する。第１センスアン
プ部６は、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−セ
ンスアンプＰＳＡなどからなり、第１メインセルアレイ
部５の複数のセルのうちワードラインにより選択された
セルのデータをセンシングする。第２メインセルアレイ
部７は、第１アレイ部同様にデータを記憶する。第２参
照電圧記憶部８も、同様に単位セル構造のトランジスタ
Ｑ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０などからな
り、接続されたビットラインにそれぞれロジック値
“１”と“０”の参照電圧を記憶している。第２センス
アンプ部９は複数のトランジスタＱ１６〜Ｑ２５、Ｎ−
センスアンプＮＳＡ等からなり、第２メインセルアレイ
部７のデータをセンシングして出力する。
【０００６】このように構成された従来の強誘電体メモ
リ素子によるデータの入出力動作に付いて説明する。図
４は、従来の技術による強誘電体メモリ素子の書込みモ
ードの動作を示すタイミング図であり、図５は、読出し
モードの動作を示すタイミング図である。まず、書込み
モードの場合、外部から印加されるチップイネーブル信
号ＣＳＢｐａｄがハイからローに活性化され、同時に書
込みインエーブル信号ＷＥＢｐａｄをハイからローに遷
移させて書込みモードが始まる。次いで、書込みモード
でのアドレスデコードが始まると、ワードラインに印加
されるパルスが“ロー”から“ハイ”に遷移されてセル
が選択される。このように、ワードラインが“ハイ”状
態を維持している区間で、プレートラインには一定区間
の“ハイ”信号と一定区間の“ロー”信号が順に印加さ
れる。そして、選択されたセルにロジック値“１”又は
“０”を書くために、ビットラインに書込みイネーブル
信号ＷＥＢｐａｄに同期する“ハイ”又は“ロー”信号
を印加する。即ち、ビットラインに“ハイ”信号を印加
し、ワードラインに印加される信号が“ハイ”状態の区
間でプレートラインに印加される信号が“ロー”であれ
ば、強誘電体キャパシタにはロジック値“１”が記録さ
れる。そして、ビットラインに“ロー”信号を印加し、
プレートラインに印加される信号が“ハイ”信号であれ
ば、強誘電体キャパシタにはロジック値“０”が記録さ
れる。
リ素子によるデータの入出力動作に付いて説明する。図
４は、従来の技術による強誘電体メモリ素子の書込みモ
ードの動作を示すタイミング図であり、図５は、読出し
モードの動作を示すタイミング図である。まず、書込み
モードの場合、外部から印加されるチップイネーブル信
号ＣＳＢｐａｄがハイからローに活性化され、同時に書
込みインエーブル信号ＷＥＢｐａｄをハイからローに遷
移させて書込みモードが始まる。次いで、書込みモード
でのアドレスデコードが始まると、ワードラインに印加
されるパルスが“ロー”から“ハイ”に遷移されてセル
が選択される。このように、ワードラインが“ハイ”状
態を維持している区間で、プレートラインには一定区間
の“ハイ”信号と一定区間の“ロー”信号が順に印加さ
れる。そして、選択されたセルにロジック値“１”又は
“０”を書くために、ビットラインに書込みイネーブル
信号ＷＥＢｐａｄに同期する“ハイ”又は“ロー”信号
を印加する。即ち、ビットラインに“ハイ”信号を印加
し、ワードラインに印加される信号が“ハイ”状態の区
間でプレートラインに印加される信号が“ロー”であれ
ば、強誘電体キャパシタにはロジック値“１”が記録さ
れる。そして、ビットラインに“ロー”信号を印加し、
プレートラインに印加される信号が“ハイ”信号であれ
ば、強誘電体キャパシタにはロジック値“０”が記録さ
れる。
【０００７】このような書込みモードの動作によりセル
に記憶されたデータを読み出すための動作は次の通りで
ある。まず、外部でチップイネーブル信号ＣＳＢｐａｄ
を“ハイ”から“ロー”に活性化させると、ワードライ
ンが選択される前に、まず全てのビットラインを等化信
号により“ロー”電圧にする。
に記憶されたデータを読み出すための動作は次の通りで
ある。まず、外部でチップイネーブル信号ＣＳＢｐａｄ
を“ハイ”から“ロー”に活性化させると、ワードライ
ンが選択される前に、まず全てのビットラインを等化信
号により“ロー”電圧にする。
【０００８】即ち、図３で、等化部４に“ハイ”信号を
印加し、トランジスタＱ１６〜Ｑ１９に“ハイ”信号を
印加すると、ビットラインはトランジスタＱ１９を介し
て接地されるので、低電圧Ｖｓｓとされる。そして、ト
ランジスタＱ５，Ｑ１６〜Ｑ１９をオフさせ各ビットラ
インを不活性化させた後、アドレスをデコードし、デコ
ードされたアドレスによってワードラインが“ハイ”に
遷移されセルを選択する。選択されたセルのプレートラ
インに“ハイ”信号を印加し、強誘電体メモリに記憶さ
れたロジック値“１”に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値“０”が記憶されて
いれば、それに対応するデータは破壊されない。
印加し、トランジスタＱ１６〜Ｑ１９に“ハイ”信号を
印加すると、ビットラインはトランジスタＱ１９を介し
て接地されるので、低電圧Ｖｓｓとされる。そして、ト
ランジスタＱ５，Ｑ１６〜Ｑ１９をオフさせ各ビットラ
インを不活性化させた後、アドレスをデコードし、デコ
ードされたアドレスによってワードラインが“ハイ”に
遷移されセルを選択する。選択されたセルのプレートラ
インに“ハイ”信号を印加し、強誘電体メモリに記憶さ
れたロジック値“１”に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値“０”が記憶されて
いれば、それに対応するデータは破壊されない。
【０００９】このように、破壊されたデータと破壊され
てないデータは、前記のヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
“１”又は“０”をセンシングする。即ち、データが破
壊された場合は、図１のヒステリシスループのｄからｆ
に変更される場合であり、データが破壊されてない場合
は、ａからｆに変更される場合である。従って、一定時
間が経過した後センスアンプがイネーブルされると、デ
ータが破壊された場合は、増幅されてロジック値“１”
を出力し、データが破壊されてない場合は、ロジック値
“０”を出力する。
てないデータは、前記のヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
“１”又は“０”をセンシングする。即ち、データが破
壊された場合は、図１のヒステリシスループのｄからｆ
に変更される場合であり、データが破壊されてない場合
は、ａからｆに変更される場合である。従って、一定時
間が経過した後センスアンプがイネーブルされると、デ
ータが破壊された場合は、増幅されてロジック値“１”
を出力し、データが破壊されてない場合は、ロジック値
“０”を出力する。
【００１０】このように、センスアンプからデータを出
力した後には、元のデータに戻さなければならないの
で、特に破壊されたデータを復活させなければならない
ので、ワードラインに“ハイ”信号を印加した状態でプ
レートラインを“ハイ”から“ロー”に不活性化させ
る。
力した後には、元のデータに戻さなければならないの
で、特に破壊されたデータを復活させなければならない
ので、ワードラインに“ハイ”信号を印加した状態でプ
レートラインを“ハイ”から“ロー”に不活性化させ
る。
【００１１】このような１Ｔ／１Ｃ構造を有する従来の
強誘電体メモリ素子においては、データの入出力動作
時、参照セルがメインセルより多く動作しなければなら
ない。
強誘電体メモリ素子においては、データの入出力動作
時、参照セルがメインセルより多く動作しなければなら
ない。
【００１２】
【発明が解決しようとする課題】上記のような従来の強
誘電体メモリ装置は次のような問題点があった。強誘電
体膜の特性が完璧な状態ではない。したがって、一つの
参照セルがメモリアレイのセルよりも約数百倍以上多く
の回数メインセルの読み出し動作時に使用されるように
構成されているため、参照セルはメインセルよりさらに
多く動作しなければならない。そのゆえ、参照セルの特
性が急激に悪化し、参照電圧が安定しない。したがっ
て、素子の動作特性を悪化させ、寿命を短縮させる。
誘電体メモリ装置は次のような問題点があった。強誘電
体膜の特性が完璧な状態ではない。したがって、一つの
参照セルがメモリアレイのセルよりも約数百倍以上多く
の回数メインセルの読み出し動作時に使用されるように
構成されているため、参照セルはメインセルよりさらに
多く動作しなければならない。そのゆえ、参照セルの特
性が急激に悪化し、参照電圧が安定しない。したがっ
て、素子の動作特性を悪化させ、寿命を短縮させる。
【００１３】本発明は、上記の従来技術の問題点を解決
するために成されたもので、メインセルと参照セルのア
クセスされる数をほぼ同じくすることで、参照セルによ
るビットライン誘導電圧とメインセルによるビットライ
ン誘導電圧を一定に維持させて動作特性を向上させ、寿
命を延長させることができるような不揮発性強誘電体メ
モリ装置を提供することが目的である。
するために成されたもので、メインセルと参照セルのア
クセスされる数をほぼ同じくすることで、参照セルによ
るビットライン誘導電圧とメインセルによるビットライ
ン誘導電圧を一定に維持させて動作特性を向上させ、寿
命を延長させることができるような不揮発性強誘電体メ
モリ装置を提供することが目的である。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１実施態様による不揮発性強誘電体メモ
リ装置は、複数のサブセルアレイと、前記各サブセルア
レイを横切る方向に形成される複数のメイングローバル
ビットライン及び少なくとも一対の参照グローバルビッ
トラインと、前記各メイングローバルビットライン及び
参照グローバルビットラインに対応して形成されるメイ
ンローカルビットライン及び参照ローカルビットライン
と、前記各ローカルビットラインと該グローバルビット
ラインの間に構成されるスイッチング素子とを含むメイ
ンセルアレイ部；前記メインセルアレイ部の下部又は上
部に形成され、前記一対の参照グローバルビットライン
のうち、一ビットラインを介して印加される信号をセン
シングして参照電圧を出力する参照センスアンプで構成
される参照ビットラインコントローラ；前記参照ビット
ラインコントローラの一側に形成され、前記メイングロ
ーバルビットラインごとに連結され前記参照電圧を受け
て該グローバルビットラインを介して印加される信号を
センシングする複数のメインセンスアンプで構成される
メインビットラインコントローラ；前記メインセルアレ
イ部の一側に形成されるスプリットワードラインである
駆動部を含み、本発明の第２実施態様による不揮発性強
誘電体メモリ装置は、複数のサブセルアレイと、前記各
サブセルアレイを横切る方向に形成される複数のメイン
グローバルビットライン及び少なくとも一対の参照グロ
ーバルビットラインと、前記各メイングローバルビット
ライン及び参照グローバルビットラインに対応して形成
されるメインローカルビットライン及び参照ローカルビ
ットラインと、前記各ローカルビットラインと該グロー
バルビットラインの間に構成されるスイッチング素子を
含むメインセルアレイ部；前記メインセルアレイ部の上
部に形成され、前記一対の参照グローバルビットライン
のうち、一ビットラインを介して印加される信号をセン
シングして第１参照電圧を出力する第１参照センスアン
プで構成される第１参照ビットラインコントローラ；前
記メインセルアレイ部の下部に形成され、第１参照電圧
と同一電圧を出力する第２参照センスアンプからなる第
２参照ビットラインコントローラ；前記第１参照ビット
ラインコントローラの一側に形成され、前記複数のメイ
ングローバルビットラインのうち、偶数番目メイングロ
ーバルビットラインごとに連結され、前記第１参照電圧
を受けて該グローバルビットラインを介して印加される
信号をセンシングするメインセンスアンプで構成される
第１メインビットラインコントローラ；前記第２参照ビ
ットラインコントローラの一側に形成され、前記複数の
メイングローバルビットラインのうち、奇数番目メイン
グローバルビットラインごとに連結され、前記第２参照
電圧を受けて該グローバルビットラインを介して印加さ
れる信号をセンシングするメインセンスアンプで構成さ
れる第２メインビットラインコントローラ；前記メイン
セルアレイ部の一側に形成されるスプリットワードライ
ン駆動部を含むことを特徴とする。
めの本発明の第１実施態様による不揮発性強誘電体メモ
リ装置は、複数のサブセルアレイと、前記各サブセルア
レイを横切る方向に形成される複数のメイングローバル
ビットライン及び少なくとも一対の参照グローバルビッ
トラインと、前記各メイングローバルビットライン及び
参照グローバルビットラインに対応して形成されるメイ
ンローカルビットライン及び参照ローカルビットライン
と、前記各ローカルビットラインと該グローバルビット
ラインの間に構成されるスイッチング素子とを含むメイ
ンセルアレイ部；前記メインセルアレイ部の下部又は上
部に形成され、前記一対の参照グローバルビットライン
のうち、一ビットラインを介して印加される信号をセン
シングして参照電圧を出力する参照センスアンプで構成
される参照ビットラインコントローラ；前記参照ビット
ラインコントローラの一側に形成され、前記メイングロ
ーバルビットラインごとに連結され前記参照電圧を受け
て該グローバルビットラインを介して印加される信号を
センシングする複数のメインセンスアンプで構成される
メインビットラインコントローラ；前記メインセルアレ
イ部の一側に形成されるスプリットワードラインである
駆動部を含み、本発明の第２実施態様による不揮発性強
誘電体メモリ装置は、複数のサブセルアレイと、前記各
サブセルアレイを横切る方向に形成される複数のメイン
グローバルビットライン及び少なくとも一対の参照グロ
ーバルビットラインと、前記各メイングローバルビット
ライン及び参照グローバルビットラインに対応して形成
されるメインローカルビットライン及び参照ローカルビ
ットラインと、前記各ローカルビットラインと該グロー
バルビットラインの間に構成されるスイッチング素子を
含むメインセルアレイ部；前記メインセルアレイ部の上
部に形成され、前記一対の参照グローバルビットライン
のうち、一ビットラインを介して印加される信号をセン
シングして第１参照電圧を出力する第１参照センスアン
プで構成される第１参照ビットラインコントローラ；前
記メインセルアレイ部の下部に形成され、第１参照電圧
と同一電圧を出力する第２参照センスアンプからなる第
２参照ビットラインコントローラ；前記第１参照ビット
ラインコントローラの一側に形成され、前記複数のメイ
ングローバルビットラインのうち、偶数番目メイングロ
ーバルビットラインごとに連結され、前記第１参照電圧
を受けて該グローバルビットラインを介して印加される
信号をセンシングするメインセンスアンプで構成される
第１メインビットラインコントローラ；前記第２参照ビ
ットラインコントローラの一側に形成され、前記複数の
メイングローバルビットラインのうち、奇数番目メイン
グローバルビットラインごとに連結され、前記第２参照
電圧を受けて該グローバルビットラインを介して印加さ
れる信号をセンシングするメインセンスアンプで構成さ
れる第２メインビットラインコントローラ；前記メイン
セルアレイ部の一側に形成されるスプリットワードライ
ン駆動部を含むことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明実施形態の不揮発性
強誘電体メモリ装置を添付図面に基づいて説明する。本
明細書における方向を示す上下、左右などはいずれも単
に図面での方向を示すもので素子の絶対的な方向を示す
ものではない。図６は、二つの単位セルからなる本発明
の不揮発性強誘電体メモリセルの構成図である。本実施
形態は、ワードラインとプレートラインとで構成させず
に、１本のラードラインを二つの分岐させて、ワードラ
インを第１スプリットワードラインＳＷＬ１と、第２ス
プリットワードラインＳＷＬ２とで構成させている。ス
プリットワードラインＳＷＬ１、ＳＷＬ２に交差する方
向に互いに一定の間隔でビットラインが配置されてい
る。図では、第１ビットラインＢｉｔ#ｎと第２ビット
ラインＢｉｔ#ｎ＋１とが表示されている。一つの単位
セルは、第１スプリットワードラインＳＷＬ１にゲート
端子が連結され、ソース端子が第１ビットラインＢｉｔ
#ｎに連結され、ドレイン端子が第１強誘電体キャパシ
タＦＣ１の一方の端子に連結される第１スイッチングト
ランジスタＴ１と第１強誘電体キャパシタＦＣ１とで構
成されている。ここで、第１強誘電体キャパシタＦＣ１
の他の一側端子は第２スプリットワードラインＳＷＬ２
に連結されている。他方の単位セルは、同様にトランジ
スタＴ２とキャパシタＦＣ２とで構成されているが、そ
のスイッチングトランジスタＴ２は、ゲート端子が第２
スプリットワードラインＳＷＬ２に連結され、ソース端
子が第２ビットラインＢｉｔ＿ｎ＋１に連結され、ドレ
イン端子は第２強誘電体キャパシタＦＣ２に連結され
る。第２強誘電体キャパシタＦＣ２の他の端子は第１ス
プリットワードラインＳＷＬ１に連結される。このよう
に、本実施形態による不揮発性強誘電体メモリセルの基
本構成は、２本のスプリットワードラインと２本のビッ
トライン、そして各ビットラインとワードラインの間に
構成された二つのスイッチングトランジスタ及び二つの
強誘電体キャパシタからなる。
強誘電体メモリ装置を添付図面に基づいて説明する。本
明細書における方向を示す上下、左右などはいずれも単
に図面での方向を示すもので素子の絶対的な方向を示す
ものではない。図６は、二つの単位セルからなる本発明
の不揮発性強誘電体メモリセルの構成図である。本実施
形態は、ワードラインとプレートラインとで構成させず
に、１本のラードラインを二つの分岐させて、ワードラ
インを第１スプリットワードラインＳＷＬ１と、第２ス
プリットワードラインＳＷＬ２とで構成させている。ス
プリットワードラインＳＷＬ１、ＳＷＬ２に交差する方
向に互いに一定の間隔でビットラインが配置されてい
る。図では、第１ビットラインＢｉｔ#ｎと第２ビット
ラインＢｉｔ#ｎ＋１とが表示されている。一つの単位
セルは、第１スプリットワードラインＳＷＬ１にゲート
端子が連結され、ソース端子が第１ビットラインＢｉｔ
#ｎに連結され、ドレイン端子が第１強誘電体キャパシ
タＦＣ１の一方の端子に連結される第１スイッチングト
ランジスタＴ１と第１強誘電体キャパシタＦＣ１とで構
成されている。ここで、第１強誘電体キャパシタＦＣ１
の他の一側端子は第２スプリットワードラインＳＷＬ２
に連結されている。他方の単位セルは、同様にトランジ
スタＴ２とキャパシタＦＣ２とで構成されているが、そ
のスイッチングトランジスタＴ２は、ゲート端子が第２
スプリットワードラインＳＷＬ２に連結され、ソース端
子が第２ビットラインＢｉｔ＿ｎ＋１に連結され、ドレ
イン端子は第２強誘電体キャパシタＦＣ２に連結され
る。第２強誘電体キャパシタＦＣ２の他の端子は第１ス
プリットワードラインＳＷＬ１に連結される。このよう
に、本実施形態による不揮発性強誘電体メモリセルの基
本構成は、２本のスプリットワードラインと２本のビッ
トライン、そして各ビットラインとワードラインの間に
構成された二つのスイッチングトランジスタ及び二つの
強誘電体キャパシタからなる。
【００１６】一方、図７は図６に図示されたメモリセル
を１Ｔ／１Ｃ構造の単位セルで分離して示したものであ
って、図７ａと図７ｂを結合すると、二つの単位セルを
一対とするメモリセルの基本構成が形成される。単位セ
ルＣ１１１は、図７ａに示すように、第１スプリットワ
ードラインＳＷＬ１と、それに平行に配列される第２ス
プリットワードラインＳＷＬ２と、第１，第２スプリッ
トワードラインＳＷＬ１，ＳＷＬ２と交差する方向に配
列される第１ビットラインＢｉｔ＿ｎと、ゲート端子が
第１スプリットワードラインＳＷＬ１に連結され、ソー
ス端子が第１ビットラインＢｉｔ＿ｎに連結される第１
トランジスタＴ１と、第１トランジスタＴ１のドレイン
端子と第２スプリットワードラインＳＷＬ２の間に接続
された第１強誘電体キャパシタＦＣ１とで構成される。
を１Ｔ／１Ｃ構造の単位セルで分離して示したものであ
って、図７ａと図７ｂを結合すると、二つの単位セルを
一対とするメモリセルの基本構成が形成される。単位セ
ルＣ１１１は、図７ａに示すように、第１スプリットワ
ードラインＳＷＬ１と、それに平行に配列される第２ス
プリットワードラインＳＷＬ２と、第１，第２スプリッ
トワードラインＳＷＬ１，ＳＷＬ２と交差する方向に配
列される第１ビットラインＢｉｔ＿ｎと、ゲート端子が
第１スプリットワードラインＳＷＬ１に連結され、ソー
ス端子が第１ビットラインＢｉｔ＿ｎに連結される第１
トランジスタＴ１と、第１トランジスタＴ１のドレイン
端子と第２スプリットワードラインＳＷＬ２の間に接続
された第１強誘電体キャパシタＦＣ１とで構成される。
【００１７】そして、他方の単位セルＣ１２１は、図７
ｂに示すように、第１スプリットワードラインＳＷＬ１
と、それに並列に配列される第２スプリットワードライ
ンＳＷＬ２と、第１，第２スプリットワードラインＳＷ
Ｌ１，ＳＷＬ２に交差する方向に配列される第２ビット
ラインＢｉｔ＿ｎ＋１と、ゲート端子が第２スプリット
ワードラインＳＷＬ２に連結され、ソース端子は第２ビ
ットラインＢｉｔ＿ｎ＋１に連結される第２トランジス
タＴ２と、第２トランジスタＴ２のドレイン端子と第１
スプリットワードラインＳＷＬ１の間に接続された第２
強誘電体キャパシタＦＣ２とで構成される。本発明によ
る不揮発性メモリセルアレイ部は、図６のように、二つ
の単位セルが一対となり連続的に繰り返して構成され
る。
ｂに示すように、第１スプリットワードラインＳＷＬ１
と、それに並列に配列される第２スプリットワードライ
ンＳＷＬ２と、第１，第２スプリットワードラインＳＷ
Ｌ１，ＳＷＬ２に交差する方向に配列される第２ビット
ラインＢｉｔ＿ｎ＋１と、ゲート端子が第２スプリット
ワードラインＳＷＬ２に連結され、ソース端子は第２ビ
ットラインＢｉｔ＿ｎ＋１に連結される第２トランジス
タＴ２と、第２トランジスタＴ２のドレイン端子と第１
スプリットワードラインＳＷＬ１の間に接続された第２
強誘電体キャパシタＦＣ２とで構成される。本発明によ
る不揮発性メモリセルアレイ部は、図６のように、二つ
の単位セルが一対となり連続的に繰り返して構成され
る。
【００１８】以下、前記のような単位セルを利用した本
実施形態の不揮発性強誘電体メモリ装置をより詳細に説
明する。図８ａは本発明の第１実施形態による不揮発性
強誘電体メモリ装置のセルアレイを示すブロック構成図
である。図８ａに示すように、メインセルアレイ部７１
と，その右隣に形成されたスプリットワードラインドラ
イバ部７３と，メインセルアレイ部７１の下側に形成さ
れたメインビットラインコントローラ７５と、メインビ
ットラインコントローラ７５右隣に形成された参照ビッ
トラインコントローラ７７とを含む。ここで、メインセ
ルアレイ部７１は、複数のセルアレイ部から成ってい
る。
実施形態の不揮発性強誘電体メモリ装置をより詳細に説
明する。図８ａは本発明の第１実施形態による不揮発性
強誘電体メモリ装置のセルアレイを示すブロック構成図
である。図８ａに示すように、メインセルアレイ部７１
と，その右隣に形成されたスプリットワードラインドラ
イバ部７３と，メインセルアレイ部７１の下側に形成さ
れたメインビットラインコントローラ７５と、メインビ
ットラインコントローラ７５右隣に形成された参照ビッ
トラインコントローラ７７とを含む。ここで、メインセ
ルアレイ部７１は、複数のセルアレイ部から成ってい
る。
【００１９】このような図８ａの構成を反復的に構成す
ると図８ｂのような構造となる。
ると図８ｂのような構造となる。
【００２０】一方、図９は、本発明によるメインセルア
レイ部の詳細構成図であって、前述したように、メイン
セルアレイ部は複数のセルアレイ部（以下、”サブセル
アレイ部”）で構成される。この複数のサブセルアレイ
部７１＿１、７１＿２，７１＿３，．．．７１＿ｎのう
ち活性化されるサブセルアレイ部はただ一つである。
レイ部の詳細構成図であって、前述したように、メイン
セルアレイ部は複数のセルアレイ部（以下、”サブセル
アレイ部”）で構成される。この複数のサブセルアレイ
部７１＿１、７１＿２，７１＿３，．．．７１＿ｎのう
ち活性化されるサブセルアレイ部はただ一つである。
【００２１】図１０は、図９をより詳細に示す図面であ
る。図１０に示すように、各サブセルアレイ部７１＿
１，７１＿２，．．．を横切るようにグローバルビット
ラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．が配置され
ている。そして、各サブセルアレイ部７１＿１，７１＿
２，．．．内には、グローバルビットラインＢＬＧ＿
ｎ，ＢＬＧ＿ｎ＋１，．．．に対応させてローカルビッ
トラインＢＬＬ１＿ｎ， ＢＬＬ２＿ｎ，．．．， Ｂ
ＬＬｎ＿ｎが配置されている。即ち、各ローカルビット
ラインとグローバルビットラインの間には、スイッチン
グ素子ＳＷＬ１１，ＳＷＬ１２，．．．ＳＷＬ１ｎ／Ｓ
ＷＬ２１，ＳＷＬ２２，．．．ＳＷＬ２ｎ／ＳＷＬｎ
１，ＳＷＬｎ２，．．．ＳＷＬｎｎが構成され、スイッ
チング素子によりローカルビットラインとグローバルビ
ットラインとが電気的に連結されている。
る。図１０に示すように、各サブセルアレイ部７１＿
１，７１＿２，．．．を横切るようにグローバルビット
ラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．が配置され
ている。そして、各サブセルアレイ部７１＿１，７１＿
２，．．．内には、グローバルビットラインＢＬＧ＿
ｎ，ＢＬＧ＿ｎ＋１，．．．に対応させてローカルビッ
トラインＢＬＬ１＿ｎ， ＢＬＬ２＿ｎ，．．．， Ｂ
ＬＬｎ＿ｎが配置されている。即ち、各ローカルビット
ラインとグローバルビットラインの間には、スイッチン
グ素子ＳＷＬ１１，ＳＷＬ１２，．．．ＳＷＬ１ｎ／Ｓ
ＷＬ２１，ＳＷＬ２２，．．．ＳＷＬ２ｎ／ＳＷＬｎ
１，ＳＷＬｎ２，．．．ＳＷＬｎｎが構成され、スイッ
チング素子によりローカルビットラインとグローバルビ
ットラインとが電気的に連結されている。
【００２２】図１１は一つのサブセルアレイ部をより詳
細に示すものである。図１１に示すように、第１スプリ
ットワードラインＳＷＬ１と第２スプリットワードライ
ンＳＷＬ２からなる一対のスプリットワードラインが反
復的に配置されている。そして、スプリットワードライ
ンＳＷＬ１,ＳＷＬ２対と交差する方向に複数のグロー
バルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．
が形成されるが、２本のグローバルビットラインＢＬＧ
＿ｎ，ＢＬＧ＿ｎ＋１が対となっている。この対とされ
た２本のうち１本のグローバルビットラインＢＬＧ＿ｎ
には、図７ａのように構成された単位セルＣ１１１，Ｃ
１１２，．．．．Ｃ１１ｎが連結され、また他のグロー
バルビットラインＢＬＧ＿ｎ＋１に、図７ｂのように構
成された単位セルＣ１２１，Ｃ１２２，．．．．，Ｃ１
２ｎが連結される。このように、２本のグローバルビッ
トラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１と２本のスプリッ
トワードラインＳＷＬ１，ＳＷＬ２、そして二つのスイ
ッチングトランジスタＴ１，Ｔ２と二つの強誘電体キャ
パシタＦＣ１，ＦＣ２からなる一対のメモリセルが反復
的に構成され、一つのサブセルアレイ部７１＿１を成
す。
細に示すものである。図１１に示すように、第１スプリ
ットワードラインＳＷＬ１と第２スプリットワードライ
ンＳＷＬ２からなる一対のスプリットワードラインが反
復的に配置されている。そして、スプリットワードライ
ンＳＷＬ１,ＳＷＬ２対と交差する方向に複数のグロー
バルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．
が形成されるが、２本のグローバルビットラインＢＬＧ
＿ｎ，ＢＬＧ＿ｎ＋１が対となっている。この対とされ
た２本のうち１本のグローバルビットラインＢＬＧ＿ｎ
には、図７ａのように構成された単位セルＣ１１１，Ｃ
１１２，．．．．Ｃ１１ｎが連結され、また他のグロー
バルビットラインＢＬＧ＿ｎ＋１に、図７ｂのように構
成された単位セルＣ１２１，Ｃ１２２，．．．．，Ｃ１
２ｎが連結される。このように、２本のグローバルビッ
トラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１と２本のスプリッ
トワードラインＳＷＬ１，ＳＷＬ２、そして二つのスイ
ッチングトランジスタＴ１，Ｔ２と二つの強誘電体キャ
パシタＦＣ１，ＦＣ２からなる一対のメモリセルが反復
的に構成され、一つのサブセルアレイ部７１＿１を成
す。
【００２３】上記のように構成されたサブアレイ部のセ
ルを選択する過程は次の通りである。前述したように、
メインセルアレイ部は図１１のように成るサブセルアレ
イ部の反復的構成により成される。
ルを選択する過程は次の通りである。前述したように、
メインセルアレイ部は図１１のように成るサブセルアレ
イ部の反復的構成により成される。
【００２４】このような複数のサブセルアレイ部のう
ち、一つのサブセルアレイ部のみが活性化されるが、そ
のうち一対のスプリットワードラインのみが活性化され
る。したがって、ある一対のスプリットワードラインが
活性化されると、前記活性化されたスプリットワードラ
インに連結された単位セルに記憶されたデータは、ロー
カルビットラインを介してグローバルビットラインに伝
達される。複数のグローバルビットラインには、ローカ
ルビットラインを介して伝達されたデータが印加され、
再び前記活性化されたスプリットワードラインに連結さ
れビットラインコントローラ（図示しない）に伝達され
る。ビットラインコントローラは、前述したように、各
グローバルビットラインごとに連結されるセンスアンプ
（図示しない）で構成される。したがって、複数のセン
スアンプのうち、一つのセンスアンプから出力されるデ
ータのみがデータラインを介して外部に出力される。
ち、一つのサブセルアレイ部のみが活性化されるが、そ
のうち一対のスプリットワードラインのみが活性化され
る。したがって、ある一対のスプリットワードラインが
活性化されると、前記活性化されたスプリットワードラ
インに連結された単位セルに記憶されたデータは、ロー
カルビットラインを介してグローバルビットラインに伝
達される。複数のグローバルビットラインには、ローカ
ルビットラインを介して伝達されたデータが印加され、
再び前記活性化されたスプリットワードラインに連結さ
れビットラインコントローラ（図示しない）に伝達され
る。ビットラインコントローラは、前述したように、各
グローバルビットラインごとに連結されるセンスアンプ
（図示しない）で構成される。したがって、複数のセン
スアンプのうち、一つのセンスアンプから出力されるデ
ータのみがデータラインを介して外部に出力される。
【００２５】図１２は図８ａの詳細構成図であり、前述
したように、メインセルアレイ部７１は複数のサブセル
アレイ部７１＿１，７１＿２，．．．からなる。そし
て、サブセルアレイ部７１＿１，７１＿２，．．．を横
切るメイングローバルビットラインＢＬＧ＿ｎ，ＢＬＧ
＿ｎ＋１，．．．はメインビットラインコントローラ７
５と連結され、参照グローバルビットラインＢＬＲＧ＿
１，ＢＬＲＧ＿２は参照ビットラインコントローラ７７
と連結されている。ここで、参照ビットラインコントロ
ーラ７７は二つの参照グロバールビットラインＢＬＲＧ
＿１，ＢＬＲＧ＿２を備えている。
したように、メインセルアレイ部７１は複数のサブセル
アレイ部７１＿１，７１＿２，．．．からなる。そし
て、サブセルアレイ部７１＿１，７１＿２，．．．を横
切るメイングローバルビットラインＢＬＧ＿ｎ，ＢＬＧ
＿ｎ＋１，．．．はメインビットラインコントローラ７
５と連結され、参照グローバルビットラインＢＬＲＧ＿
１，ＢＬＲＧ＿２は参照ビットラインコントローラ７７
と連結されている。ここで、参照ビットラインコントロ
ーラ７７は二つの参照グロバールビットラインＢＬＲＧ
＿１，ＢＬＲＧ＿２を備えている。
【００２６】図面にも示したように、各サブセルアレイ
部内には、メイングローバルビットラインと対応してロ
ーカルビットラインが配置されている。１本のメイング
ローバルビットラインＢＬＧ＿ｎには、複数のメインロ
ーカルビットラインＢＬＬ１＿ｎ，ＢＬＬ２＿
ｎ，．．．が連結される。そして、メインローカルビッ
トラインとメイングローバルビットラインの間にはスイ
ッチング素子ＳＷ１１，ＳＷ２１，．．．が配置されて
いる。
部内には、メイングローバルビットラインと対応してロ
ーカルビットラインが配置されている。１本のメイング
ローバルビットラインＢＬＧ＿ｎには、複数のメインロ
ーカルビットラインＢＬＬ１＿ｎ，ＢＬＬ２＿
ｎ，．．．が連結される。そして、メインローカルビッ
トラインとメイングローバルビットラインの間にはスイ
ッチング素子ＳＷ１１，ＳＷ２１，．．．が配置されて
いる。
【００２７】一方、参照グローバルビットラインＢＬＲ
Ｇ＿１，ＢＬＲＧ＿２には、参照ローカルビットライン
ＢＬＬＲ１＿１，ＢＬＬＲ１＿２／ＢＬＬＲ２＿１，Ｂ
ＬＬＲ２＿２／，．．．／ＢＬＬＲｎ＿１，ＢＬＬＲｎ
＿２が接続されている。そして、各参照ローカルビット
ラインと参照グローバルビットラインＢＬＲＧ＿１，Ｂ
ＬＲＧ＿２の間には、スイッチング素子ＳＷＲ１１，Ｓ
ＷＲ１２／ＳＷＲ２１，ＳＷＲ２２／ＳＷＲｎ１，ＳＷ
Ｒｎ２，．．．が配置される。
Ｇ＿１，ＢＬＲＧ＿２には、参照ローカルビットライン
ＢＬＬＲ１＿１，ＢＬＬＲ１＿２／ＢＬＬＲ２＿１，Ｂ
ＬＬＲ２＿２／，．．．／ＢＬＬＲｎ＿１，ＢＬＬＲｎ
＿２が接続されている。そして、各参照ローカルビット
ラインと参照グローバルビットラインＢＬＲＧ＿１，Ｂ
ＬＲＧ＿２の間には、スイッチング素子ＳＷＲ１１，Ｓ
ＷＲ１２／ＳＷＲ２１，ＳＷＲ２２／ＳＷＲｎ１，ＳＷ
Ｒｎ２，．．．が配置される。
【００２８】したがって、サブセルアレイ部７１＿１，
７１＿２，．．．のうち任意のサブセルアレイ部が選択
されると、サブセルアレイ部内のメインローカルビット
ラインからメイングローバルビットラインに連結され、
最終的にメインビットラインコントローラ７５にデータ
が伝達される。
７１＿２，．．．のうち任意のサブセルアレイ部が選択
されると、サブセルアレイ部内のメインローカルビット
ラインからメイングローバルビットラインに連結され、
最終的にメインビットラインコントローラ７５にデータ
が伝達される。
【００２９】これと同様に、サブセルアレイ部内の参照
ローカルビットラインが参照グローバルビットラインに
連結され、最終的に参照ビットラインコントローラ７７
にデータが伝達される。
ローカルビットラインが参照グローバルビットラインに
連結され、最終的に参照ビットラインコントローラ７７
にデータが伝達される。
【００３０】一方、図１３は図８ａの構成ブロックのう
ち、メインビットラインコントローラと参照ビットライ
ンコントローラを中心により詳細に示した。図１３に示
すように、メイングローバルビットラインＢＬＧ＿ｎ，
ＢＬＧ＿ｎ＋１，．．．に対応してそれぞれメインセン
スアンプＳＡ１，ＳＡ２，．．．（７５＿１，７５＿
２，．．．）が連結される。２本の参照グローバルビッ
トラインＢＬＲＧ＿１，ＢＬＲＧ＿２のうち一方が参照
センスアンプ７７ａに連結され、参照センスアンプ７７
ａから出力する参照電圧ＣＲＥＦがそれぞれのメインセ
ンスアンプ７５＿１，７５＿２，．．．に共通に印加さ
れる。このとき、互いに隣接したメイングローバルビッ
トラインＢＬＧ＿ｎとＢＬＧ＿ｎ＋１又はＢＬＧ＿ｎ＋
１とＢＬＧ＿ｎ＋２，．．．の間には、ビットラインプ
リチャージ回路部７６＿１，７６＿２，．．．ＢＰＣ）
が配置される。ここで、最後のメイングローバルビット
ラインＢＬＧ＿ｎ＋ｎと参照センスアンプ７７ａに連結
された参照グローバルビットラインＢＬＲＧ＿２の間に
もビットラインプリチャージ回路部７７＿１が形成され
る。そして、参照センスアンプ７７ａに連結されない１
本の参照グローバルビットラインＢＬＲＧ＿１には、一
定の電圧が印加される。
ち、メインビットラインコントローラと参照ビットライ
ンコントローラを中心により詳細に示した。図１３に示
すように、メイングローバルビットラインＢＬＧ＿ｎ，
ＢＬＧ＿ｎ＋１，．．．に対応してそれぞれメインセン
スアンプＳＡ１，ＳＡ２，．．．（７５＿１，７５＿
２，．．．）が連結される。２本の参照グローバルビッ
トラインＢＬＲＧ＿１，ＢＬＲＧ＿２のうち一方が参照
センスアンプ７７ａに連結され、参照センスアンプ７７
ａから出力する参照電圧ＣＲＥＦがそれぞれのメインセ
ンスアンプ７５＿１，７５＿２，．．．に共通に印加さ
れる。このとき、互いに隣接したメイングローバルビッ
トラインＢＬＧ＿ｎとＢＬＧ＿ｎ＋１又はＢＬＧ＿ｎ＋
１とＢＬＧ＿ｎ＋２，．．．の間には、ビットラインプ
リチャージ回路部７６＿１，７６＿２，．．．ＢＰＣ）
が配置される。ここで、最後のメイングローバルビット
ラインＢＬＧ＿ｎ＋ｎと参照センスアンプ７７ａに連結
された参照グローバルビットラインＢＬＲＧ＿２の間に
もビットラインプリチャージ回路部７７＿１が形成され
る。そして、参照センスアンプ７７ａに連結されない１
本の参照グローバルビットラインＢＬＲＧ＿１には、一
定の電圧が印加される。
【００３１】一方、図１４は本発明の第１実施形態によ
るビットラインプリチャージ回路部をより詳細に示した
ものである。図１４に示すように、複数のグローバルビ
ットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．と、各
グローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋
１，．．．の間に構成されたビットライン等化スイッチ
部７８＿１，７８＿２，．．．ＢＱＥＳＷ）と、ビット
ラインプリチャージレベル供給部（図示しない）から出
力される信号ＢＥＱＬＥＶをそれぞれのグローバルビッ
トラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．にスイッ
チングする複数のビットラインプリチャージスイッチ部
７９＿１，７９＿２，．．．ＢＰＣＳＷ）とを含む。こ
こで、ビットライン等化スイッチ部７８＿１，７８＿
２，．．．やビットラインプリチャージスイッチ部７９
＿１，７９＿２，．．．はＮＭＯＳトランジスタを含
む。したがって、ビットラインプリチャージレベル供給
部から出力される信号のレベルは、そのＮＭＯＳトラン
ジスタのしきい値電圧と同一であるか多少高い。
るビットラインプリチャージ回路部をより詳細に示した
ものである。図１４に示すように、複数のグローバルビ
ットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．と、各
グローバルビットラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋
１，．．．の間に構成されたビットライン等化スイッチ
部７８＿１，７８＿２，．．．ＢＱＥＳＷ）と、ビット
ラインプリチャージレベル供給部（図示しない）から出
力される信号ＢＥＱＬＥＶをそれぞれのグローバルビッ
トラインＢＬＧ＿ｎ，ＢＬＧ＿ｎ＋１，．．．にスイッ
チングする複数のビットラインプリチャージスイッチ部
７９＿１，７９＿２，．．．ＢＰＣＳＷ）とを含む。こ
こで、ビットライン等化スイッチ部７８＿１，７８＿
２，．．．やビットラインプリチャージスイッチ部７９
＿１，７９＿２，．．．はＮＭＯＳトランジスタを含
む。したがって、ビットラインプリチャージレベル供給
部から出力される信号のレベルは、そのＮＭＯＳトラン
ジスタのしきい値電圧と同一であるか多少高い。
【００３２】結果的にビットラインプリチャージレベル
供給部の出力信号は、ビットラインプリチャージスイッ
チ部７９＿１，７９＿２，．．．を介してグローバルビ
ットラインのレベルをプリチャージさせる。そして、ビ
ットライン等化スイッチ部７８＿１，７８＿２，．．．
は、スイッチ制御信号により、ターンオンとなり、隣接
した二つのグローバルビットラインを同一レベルに等し
くさせる。一方、図１５はビットラインプリチャージレ
ベルを供給するビットラインプリチャージレベル供給部
の詳細構成図である。
供給部の出力信号は、ビットラインプリチャージスイッ
チ部７９＿１，７９＿２，．．．を介してグローバルビ
ットラインのレベルをプリチャージさせる。そして、ビ
ットライン等化スイッチ部７８＿１，７８＿２，．．．
は、スイッチ制御信号により、ターンオンとなり、隣接
した二つのグローバルビットラインを同一レベルに等し
くさせる。一方、図１５はビットラインプリチャージレ
ベルを供給するビットラインプリチャージレベル供給部
の詳細構成図である。
【００３３】図１５に示すように、ソースが電源端Ｖｃ
ｃに連結され、ビットラインプリチャージレベル供給部
を活性化させるための活性化信号ＥＱＬＥＮによりコン
トロールされる第１ＰＭＯＳトランジスタＭＰ１と、ソ
ースが前記第１ＰＭＯＳトランジスタＭＰ１のドレイン
に連結され、ドレインとゲートが共通に連結される第２
ＰＭＯＳトランジスタＭＰ２と、第１ＰＭＯＳトランジ
スタＭＰ１のドレインに対して第２ＰＭＯＳトランジス
タＭＰ２と共に並列的に連結され、ゲートが第２ＰＭＯ
ＳトランジスタＭＰ２のゲートと共通に連結される第１
ＮＭＯＳトランジスタＭＮ１と、第２ＰＭＯＳトランジ
スタＭＰ２に直列に連結され、ゲートは第２ＰＭＯＳト
ランジスタＭＰ２のドレインに連結される第２ＮＭＯＳ
トランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ
１のドレインにゲートとドレインが共通に連結され、ソ
ースは接地端Ｖｓｓに連結される第３ＮＭＯＳトランジ
スタＭＮ３と；前記第１ＮＭＯＳトランジスタＭＮ１の
ドレインにゲートが連結され、前記ドレイン電圧により
コントロールされる第４ＮＭＯＳトランジスタＭＮ４
と、第４ＮＭＯＳトランジスタＭＮ４と向き合うように
構成され、ドレインが前記第４ＮＭＯＳトランジスタＭ
Ｎ４のドレイと共通に連結される第５ＮＭＯＳトランジ
スタＭＮ５と；ドレインが第４，第５ＮＭＯＳトランジ
スタＭＮ４、ＭＮ５の共通ドレインに連結され、ソース
は接地端に連結される第６ＮＭＯＳトランジスタＭＮ６
と、第４ＮＭＯＳトランジスタＭＮ４のソースと第１Ｐ
ＭＯＳトランジスタＭＰ１のドレインの間に連結される
第４ＰＭＯＳトランジスタＭＰ４と、第５ＮＭＯＳトラ
ンジスタＭＮ５のソースと第１ＰＭＯＳトランジスタＭ
Ｐ１のドレインの間に連結される第５ＰＭＯＳトランジ
スタＭＰ５と、第１ＰＭＯＳトランジスタＭＰ１のドレ
インに対して前記第１ＮＭＯＳトランジスタＭＮ１と共
に並列的に構成され、ドレインとゲートが共通に連結さ
れる第３ＰＭＯＳトランジスタＭＰ３と、第３ＰＭＯＳ
トランジスタＭＰ３と向き合うように構成され、ゲート
が第３ＰＭＯＳトランジスタＭＰ３のゲートと共通に連
結される第７ＮＭＯＳトランジスタＭＮ７と、ゲートが
第７ＮＭＯＳトランジスタＭＮ７のドレインに連結さ
れ、ソースは第３ＰＭＯＳトランジスタＭＰ３のドレイ
ンに連結される第８ＮＭＯＳトランジスタＭＮ８と、第
４ＰＭＯＳトランジスタＭＰ４のドレイン電圧によりコ
ントロールされ、第７ＮＭＯＳトランジスタＭＮ７と直
列に連結される第９ＮＭＯＳトランジスタＭＮ９と、第
９ＮＭＯＳトランジスタＭＮ９のドレインにエミッタが
連結され、コレクタとベースが共通に接地端に連結され
るバイポーラトランジスタＰＮＰ１とを含んむ。ここ
で、第５ＮＭＯＳトランジスタＭＮ５は、ビットライン
をプリチャージさせるビットラインプリチャージ電圧に
よりコントロールされる。以下、ビットラインプリチャ
ージレベル供給部の動作をより詳細に説明する。
ｃに連結され、ビットラインプリチャージレベル供給部
を活性化させるための活性化信号ＥＱＬＥＮによりコン
トロールされる第１ＰＭＯＳトランジスタＭＰ１と、ソ
ースが前記第１ＰＭＯＳトランジスタＭＰ１のドレイン
に連結され、ドレインとゲートが共通に連結される第２
ＰＭＯＳトランジスタＭＰ２と、第１ＰＭＯＳトランジ
スタＭＰ１のドレインに対して第２ＰＭＯＳトランジス
タＭＰ２と共に並列的に連結され、ゲートが第２ＰＭＯ
ＳトランジスタＭＰ２のゲートと共通に連結される第１
ＮＭＯＳトランジスタＭＮ１と、第２ＰＭＯＳトランジ
スタＭＰ２に直列に連結され、ゲートは第２ＰＭＯＳト
ランジスタＭＰ２のドレインに連結される第２ＮＭＯＳ
トランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ
１のドレインにゲートとドレインが共通に連結され、ソ
ースは接地端Ｖｓｓに連結される第３ＮＭＯＳトランジ
スタＭＮ３と；前記第１ＮＭＯＳトランジスタＭＮ１の
ドレインにゲートが連結され、前記ドレイン電圧により
コントロールされる第４ＮＭＯＳトランジスタＭＮ４
と、第４ＮＭＯＳトランジスタＭＮ４と向き合うように
構成され、ドレインが前記第４ＮＭＯＳトランジスタＭ
Ｎ４のドレイと共通に連結される第５ＮＭＯＳトランジ
スタＭＮ５と；ドレインが第４，第５ＮＭＯＳトランジ
スタＭＮ４、ＭＮ５の共通ドレインに連結され、ソース
は接地端に連結される第６ＮＭＯＳトランジスタＭＮ６
と、第４ＮＭＯＳトランジスタＭＮ４のソースと第１Ｐ
ＭＯＳトランジスタＭＰ１のドレインの間に連結される
第４ＰＭＯＳトランジスタＭＰ４と、第５ＮＭＯＳトラ
ンジスタＭＮ５のソースと第１ＰＭＯＳトランジスタＭ
Ｐ１のドレインの間に連結される第５ＰＭＯＳトランジ
スタＭＰ５と、第１ＰＭＯＳトランジスタＭＰ１のドレ
インに対して前記第１ＮＭＯＳトランジスタＭＮ１と共
に並列的に構成され、ドレインとゲートが共通に連結さ
れる第３ＰＭＯＳトランジスタＭＰ３と、第３ＰＭＯＳ
トランジスタＭＰ３と向き合うように構成され、ゲート
が第３ＰＭＯＳトランジスタＭＰ３のゲートと共通に連
結される第７ＮＭＯＳトランジスタＭＮ７と、ゲートが
第７ＮＭＯＳトランジスタＭＮ７のドレインに連結さ
れ、ソースは第３ＰＭＯＳトランジスタＭＰ３のドレイ
ンに連結される第８ＮＭＯＳトランジスタＭＮ８と、第
４ＰＭＯＳトランジスタＭＰ４のドレイン電圧によりコ
ントロールされ、第７ＮＭＯＳトランジスタＭＮ７と直
列に連結される第９ＮＭＯＳトランジスタＭＮ９と、第
９ＮＭＯＳトランジスタＭＮ９のドレインにエミッタが
連結され、コレクタとベースが共通に接地端に連結され
るバイポーラトランジスタＰＮＰ１とを含んむ。ここ
で、第５ＮＭＯＳトランジスタＭＮ５は、ビットライン
をプリチャージさせるビットラインプリチャージ電圧に
よりコントロールされる。以下、ビットラインプリチャ
ージレベル供給部の動作をより詳細に説明する。
【００３４】図１５に示すように、ビットラインプリチ
ャージレベル供給部の活性化信号が正常動作時ローに遷
移すると、第１ＰＭＯＳトランジスタＭＰ１が活性化さ
れ、ノードＮ１の電位をハイレベルにさせる。最初、第
２ＮＭＯＳトランジスタＭＮ２のドレイン側電圧、すな
わちノードＮ２がローであれば、第２ＰＭＯＳトランジ
スタＭＰ２がオンとなり、ノードＮ２のレベルも上昇す
る。したがって、ノードＮ２にゲートが連結された第１
ＮＭＯＳトランジスタＭＮ１がオンとなり、ノードＮ３
のレベルが上昇する。ノードＮ３のレベルが第３ＮＭＯ
ＳトランジスタＭＮ３のしきい値電圧以上に上昇する
と、第３ＮＭＯＳトランジスタＭＮ３はオンとなり、電
流を接地端に放出する。したがって、ノードＮ３のレベ
ルはしきい値電圧に固定される。そして、ノードＮ３の
レベルによって第２ＮＭＯＳトランジスタＭＮ２がオン
となり、ノードＮ２のレベルは次第に低くなる。ノード
Ｎ２のレベルが低くなると、第１ＮＭＯＳトランジスタ
ＭＮ１のオン抵抗が大きくなり、結局ノードＮ３に供給
する電流は小さくなる。したがって、第１ＮＭＯＳトラ
ンジスタＭＮ１及び第２ＰＭＯＳトランジスタＭＰ２
と、第２ＮＭＯＳトランジスタＭＮ２及び第３ＮＭＯＳ
トランジスタＭＮ３のフィードバックループを利用して
しきい値電圧レベルを持つノードＮ３の電圧を得る。
ャージレベル供給部の活性化信号が正常動作時ローに遷
移すると、第１ＰＭＯＳトランジスタＭＰ１が活性化さ
れ、ノードＮ１の電位をハイレベルにさせる。最初、第
２ＮＭＯＳトランジスタＭＮ２のドレイン側電圧、すな
わちノードＮ２がローであれば、第２ＰＭＯＳトランジ
スタＭＰ２がオンとなり、ノードＮ２のレベルも上昇す
る。したがって、ノードＮ２にゲートが連結された第１
ＮＭＯＳトランジスタＭＮ１がオンとなり、ノードＮ３
のレベルが上昇する。ノードＮ３のレベルが第３ＮＭＯ
ＳトランジスタＭＮ３のしきい値電圧以上に上昇する
と、第３ＮＭＯＳトランジスタＭＮ３はオンとなり、電
流を接地端に放出する。したがって、ノードＮ３のレベ
ルはしきい値電圧に固定される。そして、ノードＮ３の
レベルによって第２ＮＭＯＳトランジスタＭＮ２がオン
となり、ノードＮ２のレベルは次第に低くなる。ノード
Ｎ２のレベルが低くなると、第１ＮＭＯＳトランジスタ
ＭＮ１のオン抵抗が大きくなり、結局ノードＮ３に供給
する電流は小さくなる。したがって、第１ＮＭＯＳトラ
ンジスタＭＮ１及び第２ＰＭＯＳトランジスタＭＰ２
と、第２ＮＭＯＳトランジスタＭＮ２及び第３ＮＭＯＳ
トランジスタＭＮ３のフィードバックループを利用して
しきい値電圧レベルを持つノードＮ３の電圧を得る。
【００３５】一方、最初ノードＮ７がローであれば、第
３ＰＭＯＳトランジスタＭＰ３がオンとなり、ノードＮ
７のレベルが上昇する。ノードＮ７のレベルが第７ＮＭ
ＯＳトランジスタＭＮ７のしきい値電圧以上に上昇する
と、第７ＮＭＯＳトランジスタＭＮ７がオンとなり、ノ
ードＮ８に連結されたバイポーラトランジスタＰＮＰ１
を介して電流を接地端に放出する。したがって、ビット
ラインプリチャージレベル供給部の出力端のレベルは、
ノードＮ３のレベルのようなしきい値電圧水準に固定さ
れる。ここで、バイポーラトランジスタＰＮＰ１は、コ
レクタとベースが共通に接地端に連結され、エミッタは
ノードＮ８に連結されるＰＮダイオード機能をする。ま
た、しきい値電圧レベルを維持するビットラインプリチ
ャージレベル供給部の出力端により第８ＮＭＯＳトラン
ジスタＭＮ８がオンとなるので、ノードＮ７の電圧は低
くなる。ノードＮ７の電圧が低くなると、第７ＮＭＯＳ
トランジスタＭＮ７のオン抵抗が増加し、ビットライン
プリチャージレベル供給部の出力端に印加される電流は
減少する。したがって、第７，第８，第９ＮＭＯＳトラ
ンジスタＭＮ７、ＭＮ８，ＭＮ９と第３ＰＭＯＳトラン
ジスタＭＰ３、そしてＰＮダイオードとして動作するバ
イポーラトランジスタＰＮＰ１のフィードバックループ
を利用してしきい値電圧水準の出力電圧が得られる。こ
こで、第４，第５，第６ＮＭＯＳトランジスタＭＮ４，
ＭＮ５，ＭＮ６と第４、第５ＰＭＯＳトランジスタＭＰ
４，ＭＰ５が増幅部を構成するので、ノードＮ４の信号
は第４，第５ＮＭＯＳトランジスタＭＮ４，ＭＮ５のゲ
ート入力によって増幅される。
３ＰＭＯＳトランジスタＭＰ３がオンとなり、ノードＮ
７のレベルが上昇する。ノードＮ７のレベルが第７ＮＭ
ＯＳトランジスタＭＮ７のしきい値電圧以上に上昇する
と、第７ＮＭＯＳトランジスタＭＮ７がオンとなり、ノ
ードＮ８に連結されたバイポーラトランジスタＰＮＰ１
を介して電流を接地端に放出する。したがって、ビット
ラインプリチャージレベル供給部の出力端のレベルは、
ノードＮ３のレベルのようなしきい値電圧水準に固定さ
れる。ここで、バイポーラトランジスタＰＮＰ１は、コ
レクタとベースが共通に接地端に連結され、エミッタは
ノードＮ８に連結されるＰＮダイオード機能をする。ま
た、しきい値電圧レベルを維持するビットラインプリチ
ャージレベル供給部の出力端により第８ＮＭＯＳトラン
ジスタＭＮ８がオンとなるので、ノードＮ７の電圧は低
くなる。ノードＮ７の電圧が低くなると、第７ＮＭＯＳ
トランジスタＭＮ７のオン抵抗が増加し、ビットライン
プリチャージレベル供給部の出力端に印加される電流は
減少する。したがって、第７，第８，第９ＮＭＯＳトラ
ンジスタＭＮ７、ＭＮ８，ＭＮ９と第３ＰＭＯＳトラン
ジスタＭＰ３、そしてＰＮダイオードとして動作するバ
イポーラトランジスタＰＮＰ１のフィードバックループ
を利用してしきい値電圧水準の出力電圧が得られる。こ
こで、第４，第５，第６ＮＭＯＳトランジスタＭＮ４，
ＭＮ５，ＭＮ６と第４、第５ＰＭＯＳトランジスタＭＰ
４，ＭＰ５が増幅部を構成するので、ノードＮ４の信号
は第４，第５ＮＭＯＳトランジスタＭＮ４，ＭＮ５のゲ
ート入力によって増幅される。
【００３６】このように動作する本発明によるビットラ
インプリチャージレベル供給部において、ノードＮ３の
電圧がいかに出力端（ビットラインプリチャージレベル
供給部の出力端）の電圧と同じくなるかについて調べて
みる。
インプリチャージレベル供給部において、ノードＮ３の
電圧がいかに出力端（ビットラインプリチャージレベル
供給部の出力端）の電圧と同じくなるかについて調べて
みる。
【００３７】ノードＮ３の電圧が第４ＮＭＯＳトランジ
スタＭＮ４のゲート入力に使用され、本回路の出力端電
圧は第５ＮＭＯＳトランジスタＭＮ５のゲート入力に使
用される。もし、ノードＮ３の電圧が出力端の電圧より
大きければ、ノードＮ４の電圧は小さくなりノードＮ５
の電圧は大きくなる。小さくなったノードＮ４の電圧
は、第９ＮＭＯＳトランジスタＭＮ９にフィードバック
され、第９ＮＭＯＳトランジスタＭＮ９のオン抵抗を大
きくするので、出力端に放出される電流量は減少し、結
局出力端のレベルを上昇させる。もし、ノードＮ３の電
圧が出力端の電圧より小さければ、ノードＮ５の電圧は
小さくなりノードＮ４の電圧は大きくなる。大きくなっ
たノードＮ４の電圧は、第９ＮＭＯＳトランジスタＭＮ
９にフィードバックされ、第９ＮＭＯＳトランジスタＭ
Ｎ９のオン抵抗を小さくするので、出力端に放出される
電流量が増加し、結局出力端のレベルを減少させる。こ
の際、出力端のレベルが過度に減少することを防ぐため
に、ＰＮダイオードで動作するバイポーラトランジスタ
ＰＮＰ１がノードＮ８と接地端との間に構成される。す
なわち、ＰＮダイオードのしきい値電圧以下ではＰＮダ
イオードがオフとなり、電流の放出を防ぐ。
スタＭＮ４のゲート入力に使用され、本回路の出力端電
圧は第５ＮＭＯＳトランジスタＭＮ５のゲート入力に使
用される。もし、ノードＮ３の電圧が出力端の電圧より
大きければ、ノードＮ４の電圧は小さくなりノードＮ５
の電圧は大きくなる。小さくなったノードＮ４の電圧
は、第９ＮＭＯＳトランジスタＭＮ９にフィードバック
され、第９ＮＭＯＳトランジスタＭＮ９のオン抵抗を大
きくするので、出力端に放出される電流量は減少し、結
局出力端のレベルを上昇させる。もし、ノードＮ３の電
圧が出力端の電圧より小さければ、ノードＮ５の電圧は
小さくなりノードＮ４の電圧は大きくなる。大きくなっ
たノードＮ４の電圧は、第９ＮＭＯＳトランジスタＭＮ
９にフィードバックされ、第９ＮＭＯＳトランジスタＭ
Ｎ９のオン抵抗を小さくするので、出力端に放出される
電流量が増加し、結局出力端のレベルを減少させる。こ
の際、出力端のレベルが過度に減少することを防ぐため
に、ＰＮダイオードで動作するバイポーラトランジスタ
ＰＮＰ１がノードＮ８と接地端との間に構成される。す
なわち、ＰＮダイオードのしきい値電圧以下ではＰＮダ
イオードがオフとなり、電流の放出を防ぐ。
【００３８】一方、図１６ａは本発明による参照センス
アンプの簡略化された構成ブロック図である。図１６ａ
に示すように、参照ビットラインコントローラとして構
成される参照センスアンプは、参照グローバルビットラ
インＢＬＲＧ＿２の信号を受けてその信号のレベルをシ
フトし、メインセンスアンプ７５＿１，７５＿
２，．．．に印加される参照電圧ＣＲＥＦを出力するレ
ベルシフター８０と、参照グローバルビットラインＢＬ
ＲＧ＿２の信号を受けて参照ビットラインをプルダウン
させるプルダウンコントローラ８０ａとで構成される。
アンプの簡略化された構成ブロック図である。図１６ａ
に示すように、参照ビットラインコントローラとして構
成される参照センスアンプは、参照グローバルビットラ
インＢＬＲＧ＿２の信号を受けてその信号のレベルをシ
フトし、メインセンスアンプ７５＿１，７５＿
２，．．．に印加される参照電圧ＣＲＥＦを出力するレ
ベルシフター８０と、参照グローバルビットラインＢＬ
ＲＧ＿２の信号を受けて参照ビットラインをプルダウン
させるプルダウンコントローラ８０ａとで構成される。
【００３９】一方、図１６ａに示すように、レベルシフ
ター８０を利用してレベルをシフトし、メインセンスア
ンプに印加される参照電圧を出力する方法以外に、図１
６ｂに示すように、レベルシフターを使用せず、参照グ
ローバルビットラインの信号をそのまま参照電圧ＣＲＥ
Ｆとして使用することも可能である。
ター８０を利用してレベルをシフトし、メインセンスア
ンプに印加される参照電圧を出力する方法以外に、図１
６ｂに示すように、レベルシフターを使用せず、参照グ
ローバルビットラインの信号をそのまま参照電圧ＣＲＥ
Ｆとして使用することも可能である。
【００４０】図１６ｂのように、レベルシフターを使用
しなくてもよいのは、大容量を要求しないＩＣカードな
どの数百ビット以下を用いる場合であって、センスアン
プの数もまた多くなく、ハイ信号でも十分な参照電圧が
作られる場合である。しかし、図１６ａのように、セン
スアンプの数か多い場合には、レベルシフターを利用
し、ロー信号で参照電圧を作る。ここで、図１６ａに図
示されたレベルシフターをより詳細に説明する。
しなくてもよいのは、大容量を要求しないＩＣカードな
どの数百ビット以下を用いる場合であって、センスアン
プの数もまた多くなく、ハイ信号でも十分な参照電圧が
作られる場合である。しかし、図１６ａのように、セン
スアンプの数か多い場合には、レベルシフターを利用
し、ロー信号で参照電圧を作る。ここで、図１６ａに図
示されたレベルシフターをより詳細に説明する。
【００４１】図１７は、図１６ａに図示されたレベルシ
フターの詳細構成図である。図１７に示すように、レベ
ルシフターをイネーブルさせるイネーブル信号ＬＳＥＮ
によりコントロールされ、ソースが電源端Ｖｃｃに連結
された第１ＰＭＯＳトランジスタＭＰ１と、第１ＰＭＯ
ＳトランジスタＭＰ１のドレインから分岐接続された第
２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトラン
ジスタＭＰ３と、参照グローバルビットラインによりコ
ントロールされ、第２ＰＭＯＳトランジスタＭＰ２と連
結された第１ＮＭＯＳトランジスタＭＮ１と、第１ＮＭ
ＯＳトランジスタＭＮ１と第３ＰＭＯＳトランジスタＭ
Ｐ３の間に構成された第２ＮＭＯＳトランジスタＭＮ２
と、第１ＮＭＯＳトランジスタＭＮ１と接地端Ｖｓｓの
間に構成された第３ＮＭＯＳトランジスタＭＮ３と、第
１ＰＭＯＳトランジスタＭＰ１と前記第２ＮＭＯＳトラ
ンジスタＭＮ２の間で第３ＰＭＯＳトランジスタＭＰ３
と並列的に形成された第４ＰＭＯＳトランジスタＭＰ４
と、第３ＰＭＯＳトランジスタＭＰ３の出力信号により
コントロールされ、ドレインが第１ＰＭＯＳトランジス
タＭＰ１に連結される第４ＮＭＯＳトランジスタＭＮ４
と、接地端と第４ＮＭＯＳトランジスタＭＮ４の間に形
成された第５ＮＭＯＳトランジスタＭＮ５と、第１ＰＭ
ＯＳトランジスタＭＰ１と出力端ＣＲＥＦの間に形成さ
れた第５ＰＭＯＳトランジスタＭＰ５と、グローバルビ
ットラインの信号によりコントロールされる第６ＮＭＯ
ＳトランジスタＭＮ６と、第６ＮＭＯＳトランジスタＭ
Ｎ６と第１ＰＭＯＳトランジスタＭＰ１の間に形成され
た第６ＰＭＯＳトランジスタＭＰ６と、ゲートが第６Ｐ
ＭＯＳトランジスタＭＰ６のゲートと共通に連結され、
ソースは第１ＰＭＯＳトランジスタＭＰ１のドレインに
連結される第７ＰＭＯＳトランジスタＭＰ７と、第６Ｎ
ＭＯＳトランジスタＭＮ６のソースとソースが共通に接
続され、ドレインが第７ＰＭＯＳトランジスタＭＰ７の
ドレインに接続され、ゲートが出力ＣＲＥＦに接続され
た第７ＮＭＯＳトランジスタＭＮ７と、接地端Ｖｓｓと
第６ＮＭＯＳＭＮ６、第７ＮＭＯＳトランジスタＭＮ７
の間に連結される第８ＮＭＯＳトランジスタＭＮ８とを
含む。
フターの詳細構成図である。図１７に示すように、レベ
ルシフターをイネーブルさせるイネーブル信号ＬＳＥＮ
によりコントロールされ、ソースが電源端Ｖｃｃに連結
された第１ＰＭＯＳトランジスタＭＰ１と、第１ＰＭＯ
ＳトランジスタＭＰ１のドレインから分岐接続された第
２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトラン
ジスタＭＰ３と、参照グローバルビットラインによりコ
ントロールされ、第２ＰＭＯＳトランジスタＭＰ２と連
結された第１ＮＭＯＳトランジスタＭＮ１と、第１ＮＭ
ＯＳトランジスタＭＮ１と第３ＰＭＯＳトランジスタＭ
Ｐ３の間に構成された第２ＮＭＯＳトランジスタＭＮ２
と、第１ＮＭＯＳトランジスタＭＮ１と接地端Ｖｓｓの
間に構成された第３ＮＭＯＳトランジスタＭＮ３と、第
１ＰＭＯＳトランジスタＭＰ１と前記第２ＮＭＯＳトラ
ンジスタＭＮ２の間で第３ＰＭＯＳトランジスタＭＰ３
と並列的に形成された第４ＰＭＯＳトランジスタＭＰ４
と、第３ＰＭＯＳトランジスタＭＰ３の出力信号により
コントロールされ、ドレインが第１ＰＭＯＳトランジス
タＭＰ１に連結される第４ＮＭＯＳトランジスタＭＮ４
と、接地端と第４ＮＭＯＳトランジスタＭＮ４の間に形
成された第５ＮＭＯＳトランジスタＭＮ５と、第１ＰＭ
ＯＳトランジスタＭＰ１と出力端ＣＲＥＦの間に形成さ
れた第５ＰＭＯＳトランジスタＭＰ５と、グローバルビ
ットラインの信号によりコントロールされる第６ＮＭＯ
ＳトランジスタＭＮ６と、第６ＮＭＯＳトランジスタＭ
Ｎ６と第１ＰＭＯＳトランジスタＭＰ１の間に形成され
た第６ＰＭＯＳトランジスタＭＰ６と、ゲートが第６Ｐ
ＭＯＳトランジスタＭＰ６のゲートと共通に連結され、
ソースは第１ＰＭＯＳトランジスタＭＰ１のドレインに
連結される第７ＰＭＯＳトランジスタＭＰ７と、第６Ｎ
ＭＯＳトランジスタＭＮ６のソースとソースが共通に接
続され、ドレインが第７ＰＭＯＳトランジスタＭＰ７の
ドレインに接続され、ゲートが出力ＣＲＥＦに接続され
た第７ＮＭＯＳトランジスタＭＮ７と、接地端Ｖｓｓと
第６ＮＭＯＳＭＮ６、第７ＮＭＯＳトランジスタＭＮ７
の間に連結される第８ＮＭＯＳトランジスタＭＮ８とを
含む。
【００４２】以下、このように構成されたレベルシフタ
ーの動作を説明する。図１７で第１ＰＭＯＳトランジス
タＭＰ１のゲートに印加される信号ＬＳＥＮはレベルシ
フターを活性化させるための信号である。すなわち、活
性化信号ＬＳＥＮが動作時ローに遷移し、信号ＣＲＥＦ
を出力する。そして、チップが非活性化時にはＬＳＥＮ
信号をハイとして電流の流れを遮断する。ＬＳＥＮがロ
ーに遷移すると、第１ＰＭＯＳトランジスタＭＰ１が活
性化され、ノードＮ１をハイレベルとさせる。最初にノ
ードＮ３がローであれば、第４ＰＭＯＳトランジスタＭ
Ｐ４がオンとなり、ノードＮ３のレベルも上昇する。し
たがって、第４ＮＭＯＳトランジスタＭＮ４がオンとな
って出力端ＣＲＥＦのレベルも上昇するが、出力端のレ
ベルは参照グローバルビットラインＢＬＲＧ＿２の電圧
と同じか或いは小さくすることができる。ここで、第
１，第２，第３ＮＭＯＳトランジスタＭＮ１，ＭＮ２，
ＭＮ３と第２，第３ＰＭＯＳトランジスタＭＰ２，ＭＰ
３が一つの増幅部を構成するので、第１ＮＭＯＳトラン
ジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２の入力
に従ってノードＮ３の出力が増幅される。
ーの動作を説明する。図１７で第１ＰＭＯＳトランジス
タＭＰ１のゲートに印加される信号ＬＳＥＮはレベルシ
フターを活性化させるための信号である。すなわち、活
性化信号ＬＳＥＮが動作時ローに遷移し、信号ＣＲＥＦ
を出力する。そして、チップが非活性化時にはＬＳＥＮ
信号をハイとして電流の流れを遮断する。ＬＳＥＮがロ
ーに遷移すると、第１ＰＭＯＳトランジスタＭＰ１が活
性化され、ノードＮ１をハイレベルとさせる。最初にノ
ードＮ３がローであれば、第４ＰＭＯＳトランジスタＭ
Ｐ４がオンとなり、ノードＮ３のレベルも上昇する。し
たがって、第４ＮＭＯＳトランジスタＭＮ４がオンとな
って出力端ＣＲＥＦのレベルも上昇するが、出力端のレ
ベルは参照グローバルビットラインＢＬＲＧ＿２の電圧
と同じか或いは小さくすることができる。ここで、第
１，第２，第３ＮＭＯＳトランジスタＭＮ１，ＭＮ２，
ＭＮ３と第２，第３ＰＭＯＳトランジスタＭＰ２，ＭＰ
３が一つの増幅部を構成するので、第１ＮＭＯＳトラン
ジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２の入力
に従ってノードＮ３の出力が増幅される。
【００４３】第６，第７，第８ＮＭＯＳトランジスタＭ
Ｎ６，ＭＮ７，ＭＮ８と第６，第７ＰＭＯＳトランジス
タＭＰ６，ＭＰ７も一つの増幅部を構成するので、第６
ＮＭＯＳトランジスタＭＮ６と第７ＮＭＯＳトランジス
タＭＮ７の入力に従ってノードＮ５の出力が増幅され
る。ここで、第１，第５ＮＭＯＳトランジスタＭＮ１，
ＭＮ５のサイズが第２，第７ＮＭＯＳトランジスタＭＮ
２，ＭＮ７より大きければ、出力端ＣＲＥＦの電圧を、
グローバルビットライン電圧より素子の大きさの差に比
例して大きくすることができる。逆に、第１，第６ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ６のサイズが第２，第７
ＮＭＯＳトランジスタＭＮ２、ＭＮ７より小さければ、
出力端ＣＲＥＦの電圧をグローバルビットライン電圧よ
り素子の大きさの差に比例して小さくすることができ
る。そして、第１，第２ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のサイズと第２，第７ＮＭＯＳトランジスタＭＮ
２，ＭＮ７のサイズが同一であれば、出力端の電圧をグ
ローバルビットラインの電圧と同じくすることができ
る。
Ｎ６，ＭＮ７，ＭＮ８と第６，第７ＰＭＯＳトランジス
タＭＰ６，ＭＰ７も一つの増幅部を構成するので、第６
ＮＭＯＳトランジスタＭＮ６と第７ＮＭＯＳトランジス
タＭＮ７の入力に従ってノードＮ５の出力が増幅され
る。ここで、第１，第５ＮＭＯＳトランジスタＭＮ１，
ＭＮ５のサイズが第２，第７ＮＭＯＳトランジスタＭＮ
２，ＭＮ７より大きければ、出力端ＣＲＥＦの電圧を、
グローバルビットライン電圧より素子の大きさの差に比
例して大きくすることができる。逆に、第１，第６ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ６のサイズが第２，第７
ＮＭＯＳトランジスタＭＮ２、ＭＮ７より小さければ、
出力端ＣＲＥＦの電圧をグローバルビットライン電圧よ
り素子の大きさの差に比例して小さくすることができ
る。そして、第１，第２ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のサイズと第２，第７ＮＭＯＳトランジスタＭＮ
２，ＭＮ７のサイズが同一であれば、出力端の電圧をグ
ローバルビットラインの電圧と同じくすることができ
る。
【００４４】ここで、前記第１，第６ＮＭＯＳトランジ
スタＭＮ１，ＭＮ６と第２，第７ＮＭＯＳトランジスタ
ＭＮ２，ＭＮ７のサイズが同一である場合のレベルシフ
ターの動作を説明する。
スタＭＮ１，ＭＮ６と第２，第７ＮＭＯＳトランジスタ
ＭＮ２，ＭＮ７のサイズが同一である場合のレベルシフ
ターの動作を説明する。
【００４５】まず、グローバルビットラインＢＬＲＧ−
２の電圧が出力端ＣＲＥＦより大きい場合、第１，第２
ＮＭＯＳトランジスタＭＮ１、ＭＮ２によってノードＮ
２の電圧は小さくなり、ノードＮ３の電圧は大きくな
る。大きくなったノードＮ３の電圧は第４ＮＭＯＳトラ
ンジスタＭＮ４にフィードバックされ、第４ＮＭＯＳト
ランジスタＭＮ４のオン抵抗を小さくするので、出力端
ＣＲＥＦに流入される電流が増加し、結局、出力端の電
圧を上昇させる。
２の電圧が出力端ＣＲＥＦより大きい場合、第１，第２
ＮＭＯＳトランジスタＭＮ１、ＭＮ２によってノードＮ
２の電圧は小さくなり、ノードＮ３の電圧は大きくな
る。大きくなったノードＮ３の電圧は第４ＮＭＯＳトラ
ンジスタＭＮ４にフィードバックされ、第４ＮＭＯＳト
ランジスタＭＮ４のオン抵抗を小さくするので、出力端
ＣＲＥＦに流入される電流が増加し、結局、出力端の電
圧を上昇させる。
【００４６】以後、第６，第７ＮＭＯＳトランジスタＭ
Ｎ６，ＭＮ７によってノードＮ５の電圧は小さくなり、
ノードＮ６の電圧は大きくなる。小さくなったノードＮ
５の電圧は第５ＮＭＯＳトランジスタＭＮ５と第５ＰＭ
ＯＳトランジスタＭＰ５にフィードバックされ、第５Ｎ
ＭＯＳトランジスタＭＮ５のオン抵抗を小さくするの
で、出力端に流入される電流が増加し、結局、出力端の
電圧を上昇させる。したがって、第４ＮＭＯＳトランジ
スタＭＮ４と第５ＰＭＯＳトランジスタＭＰ５によって
電圧上昇が早く起こるようにする。
Ｎ６，ＭＮ７によってノードＮ５の電圧は小さくなり、
ノードＮ６の電圧は大きくなる。小さくなったノードＮ
５の電圧は第５ＮＭＯＳトランジスタＭＮ５と第５ＰＭ
ＯＳトランジスタＭＰ５にフィードバックされ、第５Ｎ
ＭＯＳトランジスタＭＮ５のオン抵抗を小さくするの
で、出力端に流入される電流が増加し、結局、出力端の
電圧を上昇させる。したがって、第４ＮＭＯＳトランジ
スタＭＮ４と第５ＰＭＯＳトランジスタＭＰ５によって
電圧上昇が早く起こるようにする。
【００４７】もし、グローバルビットラインの電圧が出
力端ＣＲＥＦの電圧より小さい場合、第１ＮＭＯＳトラ
ンジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２によ
ってノードＮ２の電圧は大きくなり、ノードＮ３の電圧
は小さくなる。小さくなったノードＮ３の電圧は第４Ｎ
ＭＯＳトランジスタＭＮ４にフィードバックされ、第４
ＮＭＯＳトランジスタＭＮ４のオン抵抗を大きくするの
で、出力端ＣＲＥＦに流入される電流量は減る。したが
って、出力端ＣＲＥＦの電圧を減少させる。
力端ＣＲＥＦの電圧より小さい場合、第１ＮＭＯＳトラ
ンジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２によ
ってノードＮ２の電圧は大きくなり、ノードＮ３の電圧
は小さくなる。小さくなったノードＮ３の電圧は第４Ｎ
ＭＯＳトランジスタＭＮ４にフィードバックされ、第４
ＮＭＯＳトランジスタＭＮ４のオン抵抗を大きくするの
で、出力端ＣＲＥＦに流入される電流量は減る。したが
って、出力端ＣＲＥＦの電圧を減少させる。
【００４８】以後、第６ＮＭＯＳトランジスタＭＮ６と
第７ＮＭＯＳトランジスタＭＮ７によってノード５の電
圧は大きくなり、ノード６の電圧は小さくなる。大きく
なったノードＮ５の電圧は第５ＮＭＯＳトランジスタＭ
Ｎ５と第５ＰＭＯＳトランジスタＭＰ５にフィードバッ
クされ、第５ＮＭＯＳトランジスタＭＮ５のオン抵抗を
小さくし、第５ＰＭＯＳトランジスタＭＰ５のオン抵抗
を大きくする。したがって、出力端ＣＲＥＦに流入され
る電流量が減り、結果的に出力端の電圧を下降させる。
このように第５ＮＭＯＳトランジスタＭＮ５によって電
圧下降が早く起こる。
第７ＮＭＯＳトランジスタＭＮ７によってノード５の電
圧は大きくなり、ノード６の電圧は小さくなる。大きく
なったノードＮ５の電圧は第５ＮＭＯＳトランジスタＭ
Ｎ５と第５ＰＭＯＳトランジスタＭＰ５にフィードバッ
クされ、第５ＮＭＯＳトランジスタＭＮ５のオン抵抗を
小さくし、第５ＰＭＯＳトランジスタＭＰ５のオン抵抗
を大きくする。したがって、出力端ＣＲＥＦに流入され
る電流量が減り、結果的に出力端の電圧を下降させる。
このように第５ＮＭＯＳトランジスタＭＮ５によって電
圧下降が早く起こる。
【００４９】図１８は本発明によるセンスアンプの第１
実施形態を詳細に示した。まず、前述した図８ａの構成
が反復されることから成される図８ｂのように、ビット
ラインコントローラ７５は二つのメインセルアレイ部７
１の間に構成される。したがって、メインビットライン
コントローラ７５を構成しているセンスアンプは、上部
のメインセルアレイ部７１と下部のメインセルアレイ部
７１のデータを全てセンシングできるように構成するの
が望ましい。すなわち、上部のメインセルアレイ部と下
部のメインセルアレイ部が一つのビットラインコントロ
ーラを共有できるように構成する。
実施形態を詳細に示した。まず、前述した図８ａの構成
が反復されることから成される図８ｂのように、ビット
ラインコントローラ７５は二つのメインセルアレイ部７
１の間に構成される。したがって、メインビットライン
コントローラ７５を構成しているセンスアンプは、上部
のメインセルアレイ部７１と下部のメインセルアレイ部
７１のデータを全てセンシングできるように構成するの
が望ましい。すなわち、上部のメインセルアレイ部と下
部のメインセルアレイ部が一つのビットラインコントロ
ーラを共有できるように構成する。
【００５０】図面でＢＬＧＴは上部のセルアレイ部と連
結されるメイングローバルビットラインであり、ＢＬＧ
Ｂは下部のセルアレイ部と連結されるメイングローバル
ビットラインである。そして、ＣＲＥＦは上部の参照セ
ルと連結される参照グローバルビットラインであり、Ｃ
ＲＥＦＢは下部の参照セルと連結される参照グローバル
ビットラインである。
結されるメイングローバルビットラインであり、ＢＬＧ
Ｂは下部のセルアレイ部と連結されるメイングローバル
ビットラインである。そして、ＣＲＥＦは上部の参照セ
ルと連結される参照グローバルビットラインであり、Ｃ
ＲＥＦＢは下部の参照セルと連結される参照グローバル
ビットラインである。
【００５１】その構成を見ると、ソースがＢＬＧＴ及び
ＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１
と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲー
トは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通連
結された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭ
ＯＳトランジスタＭＮ１を介して入るＢＬＧＴ又はＢＬ
ＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ３
と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣＲ
ＥＦ又はＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトラン
ジスタＭＮ４と；ソースがそれぞれ電源端Ｖｃｃに連結
され、ドレインが第１ＮＭＯＳトランジスタＭＮ１の出
力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそれ
ぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び第
２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトランジ
スタのドレインは第２ＰＭＯＳトランジスタのゲートに
連結され、前記第２ＰＭＯＳトランジスタのドレインは
第１ＰＭＯＳトランジスタのゲートに連結される）と、
センスアンプ等化信号ＳＡＥＱによって第１ＮＭＯＳト
ランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタ
ＭＮ２の出力端を等しくさせる第３ＰＭＯＳトランジス
タＭＰ３とを含む。ここで、第１ＮＭＯＳトランジスタ
ＭＮ１のソースとＢＬＧＴの間に第５ＮＭＯＳトランジ
スタＭＮ５が構成され、第１ＮＭＯＳトランジスタＭＮ
１のソースとＢＬＧＢの間に第６ＮＭＯＳトランジスタ
ＭＮ６がさらに構成される。
ＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１
と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲー
トは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通連
結された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭ
ＯＳトランジスタＭＮ１を介して入るＢＬＧＴ又はＢＬ
ＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ３
と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣＲ
ＥＦ又はＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトラン
ジスタＭＮ４と；ソースがそれぞれ電源端Ｖｃｃに連結
され、ドレインが第１ＮＭＯＳトランジスタＭＮ１の出
力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそれ
ぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び第
２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトランジ
スタのドレインは第２ＰＭＯＳトランジスタのゲートに
連結され、前記第２ＰＭＯＳトランジスタのドレインは
第１ＰＭＯＳトランジスタのゲートに連結される）と、
センスアンプ等化信号ＳＡＥＱによって第１ＮＭＯＳト
ランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタ
ＭＮ２の出力端を等しくさせる第３ＰＭＯＳトランジス
タＭＰ３とを含む。ここで、第１ＮＭＯＳトランジスタ
ＭＮ１のソースとＢＬＧＴの間に第５ＮＭＯＳトランジ
スタＭＮ５が構成され、第１ＮＭＯＳトランジスタＭＮ
１のソースとＢＬＧＢの間に第６ＮＭＯＳトランジスタ
ＭＮ６がさらに構成される。
【００５２】また、第２ＮＭＯＳトランジスタＭＮ２の
ソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ
７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソー
スとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８
がさらに配置される。そして、カラム選択信号ＣＯＬＳ
ＥＬによりデータバス（Ｄａｔａ Ｂｕｓ）とセンスア
ンプの出力端を選択的にスイッチングする第９ＮＭＯＳ
トランジスタＭＮ９と、データバーバス（Ｄａｔａ Ｂ
ａｒ Ｂｕｓ）とセンスアンプの出力端をスイッチング
する第１０ＮＭＯＳトランジスタＭＮ１０とがさらに配
置される。ここで、第５ＮＭＯＳトランジスタＭＮ５は
センスアンプとＢＬＧＴ間のスイッチングを担当し、第
６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬＧ
Ｂ間のスイッチングを担当する。そして、第７ＮＭＯＳ
トランジスタＭＮ７はセンスアンプとＣＲＥＦ間のスイ
ッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８は
センスアンプとＣＲＥＦＢ間のスイッチングを担当す
る。
ソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ
７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソー
スとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８
がさらに配置される。そして、カラム選択信号ＣＯＬＳ
ＥＬによりデータバス（Ｄａｔａ Ｂｕｓ）とセンスア
ンプの出力端を選択的にスイッチングする第９ＮＭＯＳ
トランジスタＭＮ９と、データバーバス（Ｄａｔａ Ｂ
ａｒ Ｂｕｓ）とセンスアンプの出力端をスイッチング
する第１０ＮＭＯＳトランジスタＭＮ１０とがさらに配
置される。ここで、第５ＮＭＯＳトランジスタＭＮ５は
センスアンプとＢＬＧＴ間のスイッチングを担当し、第
６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬＧ
Ｂ間のスイッチングを担当する。そして、第７ＮＭＯＳ
トランジスタＭＮ７はセンスアンプとＣＲＥＦ間のスイ
ッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８は
センスアンプとＣＲＥＦＢ間のスイッチングを担当す
る。
【００５３】このように構成されたセンスアンプの第１
実施形態の動作を説明する。以下で説明するセンスアン
プの第１実施形態による動作の説明は、上部のメインセ
ルに記憶されたデータをセンシングする場合に当たる。
すなわち、図１８に示すように、第５ＮＭＯＳトランジ
スタＭＮ５を活性化させる活性化信号ＢＳＥＬと第７Ｎ
ＭＯＳトランジスタＭＮ７を活性化させる活性化信号Ｒ
ＳＥＬにより第５，第７ＮＭＯＳトランジスタＭＮ５，
ＭＮ７が活性化されると、第６、第８ＮＭＯＳトランジ
スタＭＮ６、ＭＮ８は不活性化状態になる。
実施形態の動作を説明する。以下で説明するセンスアン
プの第１実施形態による動作の説明は、上部のメインセ
ルに記憶されたデータをセンシングする場合に当たる。
すなわち、図１８に示すように、第５ＮＭＯＳトランジ
スタＭＮ５を活性化させる活性化信号ＢＳＥＬと第７Ｎ
ＭＯＳトランジスタＭＮ７を活性化させる活性化信号Ｒ
ＳＥＬにより第５，第７ＮＭＯＳトランジスタＭＮ５，
ＭＮ７が活性化されると、第６、第８ＮＭＯＳトランジ
スタＭＮ６、ＭＮ８は不活性化状態になる。
【００５４】逆に、第６，第８ＮＭＯＳトランジスタＭ
Ｎ６、ＭＮ８が活性化されると、第５，第７ＮＭＯＳト
ランジスタＭＮ５，ＭＮ７は不活性化状態になる。セン
スアンプが初期の増幅期間にはカラム選択信号ＣＯＬＳ
ＥＬにより不活性化され、外部のデータバスとセンスア
ンプの内部ノードは断絶される。この際、センスアンプ
を活性化させるために、センスアンプ等化信号ＳＡＥＱ
によってノードＳＮ３とノードＳＮ４を等電位とする。
Ｎ６、ＭＮ８が活性化されると、第５，第７ＮＭＯＳト
ランジスタＭＮ５，ＭＮ７は不活性化状態になる。セン
スアンプが初期の増幅期間にはカラム選択信号ＣＯＬＳ
ＥＬにより不活性化され、外部のデータバスとセンスア
ンプの内部ノードは断絶される。この際、センスアンプ
を活性化させるために、センスアンプ等化信号ＳＡＥＱ
によってノードＳＮ３とノードＳＮ４を等電位とする。
【００５５】初期には、第１ＮＭＯＳトランジスタＭＮ
１と第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を
維持する。以後、ノードＳＮ３とＳＮ４が等電位となる
と、メインセルのデータは上部のグローバルビットライ
ンＢＬＧＴに伝達される。そして、第５ＮＭＯＳトラン
ジスタＭＮ５を介してノードＳＮ１に伝達される。参照
電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯＳトラン
ジスタＭＮ７を介してノードＳＮ２に伝達される。メイ
ンセルのデータと参照電圧がそれぞれノードＳＮ１とＳ
Ｎ２に十分伝達されてから、センスアンプの参照電圧を
接地電圧に遷移させる。これによって、ノードＳＮ１と
ノードＳＮ２の電圧差だけに第３ＮＭＯＳトランジスタ
ＭＮ３のゲート電圧と第４ＮＭＯＳトランジスタＭＮ４
のゲート電圧の差が生じる。したがって、第３ＮＭＯＳ
トランジスタＭＮ３に流れる電流と第４ＮＭＯＳトラン
ジスタＭＮ４に流れる電流も差が発生し、この状態で増
幅が始まると、増幅電圧はノードＳＮ３とＳＮ４の電圧
差として表れる。
１と第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を
維持する。以後、ノードＳＮ３とＳＮ４が等電位となる
と、メインセルのデータは上部のグローバルビットライ
ンＢＬＧＴに伝達される。そして、第５ＮＭＯＳトラン
ジスタＭＮ５を介してノードＳＮ１に伝達される。参照
電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯＳトラン
ジスタＭＮ７を介してノードＳＮ２に伝達される。メイ
ンセルのデータと参照電圧がそれぞれノードＳＮ１とＳ
Ｎ２に十分伝達されてから、センスアンプの参照電圧を
接地電圧に遷移させる。これによって、ノードＳＮ１と
ノードＳＮ２の電圧差だけに第３ＮＭＯＳトランジスタ
ＭＮ３のゲート電圧と第４ＮＭＯＳトランジスタＭＮ４
のゲート電圧の差が生じる。したがって、第３ＮＭＯＳ
トランジスタＭＮ３に流れる電流と第４ＮＭＯＳトラン
ジスタＭＮ４に流れる電流も差が発生し、この状態で増
幅が始まると、増幅電圧はノードＳＮ３とＳＮ４の電圧
差として表れる。
【００５６】ノードＳＮ３とＳＮ４に誘起されるそれぞ
れの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭ
ＯＳトランジスタＭＰ２により再び増幅される。第１Ｐ
ＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタ
ＭＰ２で十分に増幅された後、第５，第７ＮＭＯＳトラ
ンジスタＭＮ５，ＭＮ７を不活性化させる。
れの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭ
ＯＳトランジスタＭＰ２により再び増幅される。第１Ｐ
ＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタ
ＭＰ２で十分に増幅された後、第５，第７ＮＭＯＳトラ
ンジスタＭＮ５，ＭＮ７を不活性化させる。
【００５７】また、第１，第２ＮＭＯＳトランジスタＭ
Ｎ１，ＭＮ２を活性化させ、ノードＳＮ３とＳＮ４の増
幅電圧を再びＳＮ１とＳＮ２にフィードバックして増幅
を維持し続ける。この際、フィードバックルーフが完了
されると、第９，第１０ＮＭＯＳトランジスタＭＮ９，
ＭＮ１０を活性化させ、外部のデータバス及びデータバ
ーバスとセンスアンプとのデータ伝達が行われるように
する。
Ｎ１，ＭＮ２を活性化させ、ノードＳＮ３とＳＮ４の増
幅電圧を再びＳＮ１とＳＮ２にフィードバックして増幅
を維持し続ける。この際、フィードバックルーフが完了
されると、第９，第１０ＮＭＯＳトランジスタＭＮ９，
ＭＮ１０を活性化させ、外部のデータバス及びデータバ
ーバスとセンスアンプとのデータ伝達が行われるように
する。
【００５８】また、第５ＮＭＯＳトランジスタＭＮ５を
再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達
させ、メインセルにフィードバックして再記憶できるよ
うにする。このようなセンスアンプの動作によれば、第
３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジ
スタＭＮ４が第１増幅部１００を構成し、第１ＰＭＯＳ
トランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２
が第２増幅部１０３を構成する。ここで、未説明符号Ｓ
ＥＮはセンスアンプ活性化信号で、ローアクティブ信号
であり、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ
１と第２ＮＭＯＳトランジスタＭＮ２を活性化させる信
号で、ハイアクティブ信号である。
再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達
させ、メインセルにフィードバックして再記憶できるよ
うにする。このようなセンスアンプの動作によれば、第
３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジ
スタＭＮ４が第１増幅部１００を構成し、第１ＰＭＯＳ
トランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２
が第２増幅部１０３を構成する。ここで、未説明符号Ｓ
ＥＮはセンスアンプ活性化信号で、ローアクティブ信号
であり、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ
１と第２ＮＭＯＳトランジスタＭＮ２を活性化させる信
号で、ハイアクティブ信号である。
【００５９】一方、図１９は本発明のセンスアンプの第
２実施形態を示した。第１実施形態によるセンスアンプ
と比べて第２増幅部１０３が異なっている。すなわち、
第１実施形態による第２増幅部１０３は、ＰＭＯＳの第
１，第２トランジスタで構成され、第１トランジスタの
ドレインが第２トランジスタのゲートに連結され、第２
トランジスタのドレインは第１トランジスタのゲートに
連結される構成となっていた。
２実施形態を示した。第１実施形態によるセンスアンプ
と比べて第２増幅部１０３が異なっている。すなわち、
第１実施形態による第２増幅部１０３は、ＰＭＯＳの第
１，第２トランジスタで構成され、第１トランジスタの
ドレインが第２トランジスタのゲートに連結され、第２
トランジスタのドレインは第１トランジスタのゲートに
連結される構成となっていた。
【００６０】それに対して、第２実施形態による第２増
幅部１０３はラッチ回路で構成される。すなわち、ＰＭ
ＯＳとＮＭＯＳで構成される第１インバータ１０３ａ及
び第２インバータ１０３ｂで構成されるが、第１インバ
ータ１０３ａを構成しているＰＭＯＳ及びＮＭＯＳトラ
ンジスタの共通ゲートは、第２インバータ１０３ｂを構
成しているＰＭＯＳトランジスタのドレインに連結され
る。そして、第２インバータ１０３ｂを構成しているＰ
ＭＯＳ及びＮＭＯＳトランジスタの共通ゲートは、第１
インバータ１０３ａを構成しているＰＭＯＳトランジス
タのドレインに連結される。この第２増幅部１０３を除
いた他の部分は第１実施形態によるセンスアンプと同一
であるので説明を省略する。第１実施形態の図面の部号
と第２実施形態の図面の符号は同一に示した。
幅部１０３はラッチ回路で構成される。すなわち、ＰＭ
ＯＳとＮＭＯＳで構成される第１インバータ１０３ａ及
び第２インバータ１０３ｂで構成されるが、第１インバ
ータ１０３ａを構成しているＰＭＯＳ及びＮＭＯＳトラ
ンジスタの共通ゲートは、第２インバータ１０３ｂを構
成しているＰＭＯＳトランジスタのドレインに連結され
る。そして、第２インバータ１０３ｂを構成しているＰ
ＭＯＳ及びＮＭＯＳトランジスタの共通ゲートは、第１
インバータ１０３ａを構成しているＰＭＯＳトランジス
タのドレインに連結される。この第２増幅部１０３を除
いた他の部分は第１実施形態によるセンスアンプと同一
であるので説明を省略する。第１実施形態の図面の部号
と第２実施形態の図面の符号は同一に示した。
【００６１】以下、前記のように構成されたセンスアン
プの第２実施形態による動作を説明する。前述した第１
実施形態のセンスアンプと同様に、センスアンプの上部
側に位置したセルアレイと下部側に位置したセルアレイ
のいずれか一方のみが活性化される。すなわち、上部側
に位置したセルアレイが活性化されると、第５ＮＭＯＳ
トランジスタＭＮ５が活性化され、センスアンプは上部
側に位置したセルアレイ部からデータが伝達されるメイ
ングローバルビットラインＢＳＧＴに連結され、第７Ｎ
ＭＯＳトランジスタＭＮ７が活性化され、センスアンプ
は参照グローバルビットラインを介して参照電圧ＣＲＥ
Ｆを受ける。
プの第２実施形態による動作を説明する。前述した第１
実施形態のセンスアンプと同様に、センスアンプの上部
側に位置したセルアレイと下部側に位置したセルアレイ
のいずれか一方のみが活性化される。すなわち、上部側
に位置したセルアレイが活性化されると、第５ＮＭＯＳ
トランジスタＭＮ５が活性化され、センスアンプは上部
側に位置したセルアレイ部からデータが伝達されるメイ
ングローバルビットラインＢＳＧＴに連結され、第７Ｎ
ＭＯＳトランジスタＭＮ７が活性化され、センスアンプ
は参照グローバルビットラインを介して参照電圧ＣＲＥ
Ｆを受ける。
【００６２】また、下部側に位置したセルアレイが活性
化されると、第６ＮＭＯＳトランジスタＭＮ６が活性化
され、センスアンプは下部側に位置したセルアレイ部か
らデータが伝達されるメイングローバルビットラインＢ
ＳＧＢに連結され、第８ＮＭＯＳトランジスタＭＮ８が
活性化され、センスアンプは参照電圧ＲＣＲＥＦＢを受
ける。
化されると、第６ＮＭＯＳトランジスタＭＮ６が活性化
され、センスアンプは下部側に位置したセルアレイ部か
らデータが伝達されるメイングローバルビットラインＢ
ＳＧＢに連結され、第８ＮＭＯＳトランジスタＭＮ８が
活性化され、センスアンプは参照電圧ＲＣＲＥＦＢを受
ける。
【００６３】図１９でＳＥＮ信号はセンスアンプを活性
化させる信号であり、ＳＡＥＱ信号はノードＳＮ３とＳ
Ｎ４を等電位にする信号であって、ＳＡＥＱ信号により
動作するトランジスタは、図面のように、ＰＭＯＳトラ
ンジスタで構成することもでき、またはＮＭＯＳトラン
ジスタで構成することもできる。
化させる信号であり、ＳＡＥＱ信号はノードＳＮ３とＳ
Ｎ４を等電位にする信号であって、ＳＡＥＱ信号により
動作するトランジスタは、図面のように、ＰＭＯＳトラ
ンジスタで構成することもでき、またはＮＭＯＳトラン
ジスタで構成することもできる。
【００６４】このような第１、第２実施形態によるセン
スアンプの動作タイミング図を図２０と図２１及び図２
２にそれぞれ示した。すなわち、図２０は本発明の第
１，第２実施形態によるセンスアンプの動作タイミング
図であり、図２１は読出しモードにおけるセンスアンプ
の動作タイミング図である。そして、図２２は書込みモ
ードにおけるセンスアンプの動作タイミング図である。
スアンプの動作タイミング図を図２０と図２１及び図２
２にそれぞれ示した。すなわち、図２０は本発明の第
１，第２実施形態によるセンスアンプの動作タイミング
図であり、図２１は読出しモードにおけるセンスアンプ
の動作タイミング図である。そして、図２２は書込みモ
ードにおけるセンスアンプの動作タイミング図である。
【００６５】図２１によれば、第１スプリットワードラ
インＳＷＬ１と第２スプリットワードラインＳＷＬ２と
もにハイである区間で、図１８に示した第１、第２ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２を活性化させる信号Ｓ
ＡＬＥがハイレベルに遷移されると、カラム選択信号が
順次にハイレベルに遷移される。ここで、カラム選択信
号の遷移動作は、ｔ１０区間まで順次に行われる。
インＳＷＬ１と第２スプリットワードラインＳＷＬ２と
もにハイである区間で、図１８に示した第１、第２ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２を活性化させる信号Ｓ
ＡＬＥがハイレベルに遷移されると、カラム選択信号が
順次にハイレベルに遷移される。ここで、カラム選択信
号の遷移動作は、ｔ１０区間まで順次に行われる。
【００６６】このような読出しモードとは異なって書込
みモードの場合には、図２２に示すように、カラム選択
信号の遷移動作が第１スプリットワードラインＳＷＬ１
と第２スプリットワードラインＳＷＬ２ともにハイであ
る区間のｔ６〜ｔ７区間内でのみ順次に行われる。すな
わち、カラム選択信号ＣＯＬＳＥＬ１，ＣＯＬＳＥＬ
２，ＣＯＬＳＥＬ３，．．．ＣＯＬＳＥＬｎは第１，第
２スプリットワードラインＳＷＬ１，ＳＷＬ２がともに
ハイである区間で、図１８に図示した第１，第２ＮＭＯ
ＳトランジスタＭＮ１、ＭＮ２を活性化させる信号ＳＡ
ＬＥがハイレベルに遷移されると、ｔ６〜ｔ７区間内で
順次に遷移される。このように、カラム選択信号が全て
遷移されると、第１スプリットワードラインＳＷＬ１は
ローに遷移され、第１スプリットワードラインＳＷＬ１
がローからハイに再び遷移時、第２スプリットワードラ
インＳＷＬ２はローに遷移される。
みモードの場合には、図２２に示すように、カラム選択
信号の遷移動作が第１スプリットワードラインＳＷＬ１
と第２スプリットワードラインＳＷＬ２ともにハイであ
る区間のｔ６〜ｔ７区間内でのみ順次に行われる。すな
わち、カラム選択信号ＣＯＬＳＥＬ１，ＣＯＬＳＥＬ
２，ＣＯＬＳＥＬ３，．．．ＣＯＬＳＥＬｎは第１，第
２スプリットワードラインＳＷＬ１，ＳＷＬ２がともに
ハイである区間で、図１８に図示した第１，第２ＮＭＯ
ＳトランジスタＭＮ１、ＭＮ２を活性化させる信号ＳＡ
ＬＥがハイレベルに遷移されると、ｔ６〜ｔ７区間内で
順次に遷移される。このように、カラム選択信号が全て
遷移されると、第１スプリットワードラインＳＷＬ１は
ローに遷移され、第１スプリットワードラインＳＷＬ１
がローからハイに再び遷移時、第２スプリットワードラ
インＳＷＬ２はローに遷移される。
【００６７】一方、図２３は本発明の第２実施形態によ
る不揮発性強誘電体メモリ装置によるセルアレイの構成
図である。図２３に示したセルアレイを図８ａと比べる
と、メインビットラインコントローラや参照ビットライ
ンコントローラがメインセルアレイ部の下側にのみなら
ず、上側にも構成されていることが分かる。これはレイ
アウトをより効率的に利用するためである。すなわち、
図２３に示すように、メインセルアレイ部２０１、メイ
ンセルアレイ部２０１の上側と下側とにそれぞれ配置さ
れた第１メインビットラインコントローラ２０３ａと第
２メインビットラインコントローラ２０３ｂ、メインセ
ルアレイ部２０１の右隣に配置されたスプリットワード
ライン駆動部２０５、第１，第２メインビットラインコ
ントローラ２０３ａ、２０３ｂの右隣に配置された第１
参照ビットラインコントローラ２０７ａと第２参照ビッ
トラインコントローラ２０７ｂで構成される。
る不揮発性強誘電体メモリ装置によるセルアレイの構成
図である。図２３に示したセルアレイを図８ａと比べる
と、メインビットラインコントローラや参照ビットライ
ンコントローラがメインセルアレイ部の下側にのみなら
ず、上側にも構成されていることが分かる。これはレイ
アウトをより効率的に利用するためである。すなわち、
図２３に示すように、メインセルアレイ部２０１、メイ
ンセルアレイ部２０１の上側と下側とにそれぞれ配置さ
れた第１メインビットラインコントローラ２０３ａと第
２メインビットラインコントローラ２０３ｂ、メインセ
ルアレイ部２０１の右隣に配置されたスプリットワード
ライン駆動部２０５、第１，第２メインビットラインコ
ントローラ２０３ａ、２０３ｂの右隣に配置された第１
参照ビットラインコントローラ２０７ａと第２参照ビッ
トラインコントローラ２０７ｂで構成される。
【００６８】図２４は前記の構成をメインセルアレイ部
を中心により詳細に示したものである。図２４に示すよ
うに、メインセルアレイ部２０１に構成されたメイング
ローバルビットラインのうち、奇数番目メイングローバ
ルビットラインＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２、ＢＬＧ＿
ｎ＋４，．．．は下側に構成された第２メインビットラ
インコントローラ２０３ｂに連結され、偶数番目メイン
グローバルビットラインＢＬＧ＿ｎ＋１、ＢＬＧ＿ｎ＋
３、ＢＬＧ＿ｎ＋５，．．．は上側に構成された第１メ
インビットラインコントローラ２０３ａに連結される。
そして、参照グローバルビットラインＢＬＲＧ＿１、Ｂ
ＬＲＧ＿２は、メインセルアレイ部２０１の上、下側に
形成された参照ビットラインコントローラ２０７ａ、２
０７ｂと連結されるが、この参照ビットラインコントロ
ーラ２０７ａ、２０７ｂは二つの参照グローバルビット
ラインＢＬＲＧ＿１、ＢＬＲＧ＿２からの信号を受け取
る。
を中心により詳細に示したものである。図２４に示すよ
うに、メインセルアレイ部２０１に構成されたメイング
ローバルビットラインのうち、奇数番目メイングローバ
ルビットラインＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２、ＢＬＧ＿
ｎ＋４，．．．は下側に構成された第２メインビットラ
インコントローラ２０３ｂに連結され、偶数番目メイン
グローバルビットラインＢＬＧ＿ｎ＋１、ＢＬＧ＿ｎ＋
３、ＢＬＧ＿ｎ＋５，．．．は上側に構成された第１メ
インビットラインコントローラ２０３ａに連結される。
そして、参照グローバルビットラインＢＬＲＧ＿１、Ｂ
ＬＲＧ＿２は、メインセルアレイ部２０１の上、下側に
形成された参照ビットラインコントローラ２０７ａ、２
０７ｂと連結されるが、この参照ビットラインコントロ
ーラ２０７ａ、２０７ｂは二つの参照グローバルビット
ラインＢＬＲＧ＿１、ＢＬＲＧ＿２からの信号を受け取
る。
【００６９】また、前述したように、メインセルアレイ
部２０１は複数のサブセルアレイ部２０１＿１，２０１
＿２，．．．）で構成される。各サブセルアレイ部には
メイングローバルビットラインに対応してメインローカ
ルビットラインが構成されるが、１本のメイングローバ
ルビットラインＢＲＧ＿ｎ）に複数のメインローカルビ
ットラインＢＬＬ１＿ｎ、ＢＬＬ２＿ｎ，．．．ＢＬＬ
ｎ＿ｎが配置される。そして、参照グローバルビットラ
インＢＬＲＧ＿１、ＢＬＲＧ＿２にも参照ローカルビッ
トラインが配置されるが、１本の参照グローバルビット
ラインＢＬＲＧ＿１に複数の参照ローカルビットライン
ＢＬＬＲ１＿１、ＢＬＬＲ２＿１，．．．ＢＬＬＲｎ＿
１が配置されている。ここで、各サブセルアレイ部ごと
に形成されたメインローカルビットラインは、メイング
ローバルビットラインとスイッチング素子ＳＷ１１〜Ｓ
Ｗｎｎを介して連結又は断絶される。したがって、スイ
ッチング素子が選択的にオン／オフとなるに従ってメイ
ンローカルビットラインがメイングローバルビットライ
ンと連結される。ここで、任意のサブセルアレイ部、例
えば一番目サブセルアレイ部２０１１内のスイッチング
素子ＳＷ１１，ＳＷ１２，ＳＷ１３，．．．ＳＷ１ｎの
うち、ターンオンされた任意のスイッチング素子が奇数
番目メイングローバルビットラインＢＬＧ＿ｎ又はＢＬ
Ｇ＿ｎ＋２又はＢＬＧ＿ｎ＋４，．．．に連結されてい
ると、そのメインローカルビットラインのデータは第２
メインビットラインコントローラ２０３ｂ内のメインセ
ンスアンプ（図示しない）に伝達される。もし、偶数番
目メイングローバルビットラインＢＬＧ＿ｎ＋１又はＢ
ＬＧ＿ｎ＋３又はＢＬＧ＿ｎ＋５，．．．）に連結され
ていれば、第１メインビットラインコントローラ２０３
ａ内の参照センスアンプ（図示しない）にデータが伝達
される。
部２０１は複数のサブセルアレイ部２０１＿１，２０１
＿２，．．．）で構成される。各サブセルアレイ部には
メイングローバルビットラインに対応してメインローカ
ルビットラインが構成されるが、１本のメイングローバ
ルビットラインＢＲＧ＿ｎ）に複数のメインローカルビ
ットラインＢＬＬ１＿ｎ、ＢＬＬ２＿ｎ，．．．ＢＬＬ
ｎ＿ｎが配置される。そして、参照グローバルビットラ
インＢＬＲＧ＿１、ＢＬＲＧ＿２にも参照ローカルビッ
トラインが配置されるが、１本の参照グローバルビット
ラインＢＬＲＧ＿１に複数の参照ローカルビットライン
ＢＬＬＲ１＿１、ＢＬＬＲ２＿１，．．．ＢＬＬＲｎ＿
１が配置されている。ここで、各サブセルアレイ部ごと
に形成されたメインローカルビットラインは、メイング
ローバルビットラインとスイッチング素子ＳＷ１１〜Ｓ
Ｗｎｎを介して連結又は断絶される。したがって、スイ
ッチング素子が選択的にオン／オフとなるに従ってメイ
ンローカルビットラインがメイングローバルビットライ
ンと連結される。ここで、任意のサブセルアレイ部、例
えば一番目サブセルアレイ部２０１１内のスイッチング
素子ＳＷ１１，ＳＷ１２，ＳＷ１３，．．．ＳＷ１ｎの
うち、ターンオンされた任意のスイッチング素子が奇数
番目メイングローバルビットラインＢＬＧ＿ｎ又はＢＬ
Ｇ＿ｎ＋２又はＢＬＧ＿ｎ＋４，．．．に連結されてい
ると、そのメインローカルビットラインのデータは第２
メインビットラインコントローラ２０３ｂ内のメインセ
ンスアンプ（図示しない）に伝達される。もし、偶数番
目メイングローバルビットラインＢＬＧ＿ｎ＋１又はＢ
ＬＧ＿ｎ＋３又はＢＬＧ＿ｎ＋５，．．．）に連結され
ていれば、第１メインビットラインコントローラ２０３
ａ内の参照センスアンプ（図示しない）にデータが伝達
される。
【００７０】図２５は図２３の構成のうち、第１メイン
ビットラインコントローラ及び第１参照ビットラインコ
ントローラを中心により詳細に示したものである。図２
５に示すように、第１参照ビットラインコントローラ２
０７ａには一つの参照センスアンプ２０４ａが配置さ
れ、第１メインビットラインコントローラ２０３ａには
偶数番目メイングローバルビットラインＢＬＧ＿ｎ＋
１、ＢＬＧ＿ｎ＋３、ＢＬＧ＿ｎ＋５，．．．とにメイ
ンセンスアンプ２０６＿ｎ＋１、２０６＿ｎ＋３、２０
６＿ｎ＋５，．．．が構成されている。そして、奇数番
目メイングローバルビットラインＢＬＧ＿ｎ、ＢＬＧ＿
ｎ＋２、ＢＬＧ＿ｎ＋４，．．．は第２メインビットラ
インコントローラ（図示しない）に連結されるので、第
２メインビットラインコントローラにもメインセンスア
ンプ（図示しない）が配置されている。
ビットラインコントローラ及び第１参照ビットラインコ
ントローラを中心により詳細に示したものである。図２
５に示すように、第１参照ビットラインコントローラ２
０７ａには一つの参照センスアンプ２０４ａが配置さ
れ、第１メインビットラインコントローラ２０３ａには
偶数番目メイングローバルビットラインＢＬＧ＿ｎ＋
１、ＢＬＧ＿ｎ＋３、ＢＬＧ＿ｎ＋５，．．．とにメイ
ンセンスアンプ２０６＿ｎ＋１、２０６＿ｎ＋３、２０
６＿ｎ＋５，．．．が構成されている。そして、奇数番
目メイングローバルビットラインＢＬＧ＿ｎ、ＢＬＧ＿
ｎ＋２、ＢＬＧ＿ｎ＋４，．．．は第２メインビットラ
インコントローラ（図示しない）に連結されるので、第
２メインビットラインコントローラにもメインセンスア
ンプ（図示しない）が配置されている。
【００７１】また、図１３に図示した本発明の第１実施
形態と同様に、隣接したメイングローバルビットライン
の間にはビットラインプリチャージ回路部２０８ａ＿
１、２０８ａ＿２，．．．がそれぞれ構成される。そし
て、メイングローバルビットラインのうち、最後のメイ
ングローバルビットラインと参照センスアンプ２０４ａ
に連結される参照グローバルビットラインＢＬＲＧ＿２
の間にもビットラインプリチャージ回路部２１０ａが接
続される。ここで、第１参照ビットラインコントローラ
２０７ａは２本の参照グローバルビットラインＢＬＲＧ
＿１、ＢＬＲＧ＿２が接続されるが、このうち１本は参
照センスアンプ２０４ａに連結され、他の１本は一定の
電圧が印加される。
形態と同様に、隣接したメイングローバルビットライン
の間にはビットラインプリチャージ回路部２０８ａ＿
１、２０８ａ＿２，．．．がそれぞれ構成される。そし
て、メイングローバルビットラインのうち、最後のメイ
ングローバルビットラインと参照センスアンプ２０４ａ
に連結される参照グローバルビットラインＢＬＲＧ＿２
の間にもビットラインプリチャージ回路部２１０ａが接
続される。ここで、第１参照ビットラインコントローラ
２０７ａは２本の参照グローバルビットラインＢＬＲＧ
＿１、ＢＬＲＧ＿２が接続されるが、このうち１本は参
照センスアンプ２０４ａに連結され、他の１本は一定の
電圧が印加される。
【００７２】また、第１メインビットラインコントロー
ラ２０３ａ内のメインセンスアンプ２０６＿ｎ＋１、２
０６＿ｎ＋３，．．．には参照センスアンプ２０４ａか
ら提供される参照電圧ＣＲＥＦが共通に印加される。
ラ２０３ａ内のメインセンスアンプ２０６＿ｎ＋１、２
０６＿ｎ＋３，．．．には参照センスアンプ２０４ａか
ら提供される参照電圧ＣＲＥＦが共通に印加される。
【００７３】図２６は図２３の構成のうち、第２メイン
ビットラインコントローラ及び第２参照ビットラインコ
ントローラを中心により詳細に示したものである。図２
６に示すように、第２メインビットラインコントローラ
２０３ｂや第２参照ビットラインコントローラ２０７ｂ
の構成は、前述した第１メインビットラインコントロー
ラ２０３ａ及び第１参照ビットラインコントローラ２０
７ａの構成と同一である。すなわち、第２参照ビットラ
インコントローラ２０７ｂには一つの参照センスアンプ
２０４ｂが配置され、第２メインビットラインコントロ
ーラ２０３ｂには奇数番目メイングローバルビットライ
ンＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２，．．．ごとにメインセ
ンスアンプ２０６＿ｎ、２０６＿ｎ＋２，．．．が接続
される。参照センスアンプ２０４ｂには１本の参照グロ
ーバルビットラインＢＬＲＧ＿２）が連結され、他の一
つには一定の電圧が印加される。そして、隣接したメイ
ングローバルビットラインの間にはビットラインプリチ
ャージ回路部２０８ｂ＿１、２０８ｂ＿２，．．．が接
続され、メインセンスアンプ２０６＿ｎ、２０６＿ｎ＋
２，．．．には参照センスアンプ２０４ｂから提供され
る参照電圧（ＣＲＥＦ）が共通に印加される。ここで、
図示してはないが、本発明の第２実施形態によるサブセ
ルアレイ部の詳細構成は、本発明の第１実施形態で説明
した図１１と同一であるので、以下省略する。そして、
本発明の第２実施形態の不揮発性メモリ装置によるセン
スアンプ及びレベルシフター、ビットラインプリチャー
ジレベル供給部の構成は、前述した本発明の第１実施形
態と同一である。
ビットラインコントローラ及び第２参照ビットラインコ
ントローラを中心により詳細に示したものである。図２
６に示すように、第２メインビットラインコントローラ
２０３ｂや第２参照ビットラインコントローラ２０７ｂ
の構成は、前述した第１メインビットラインコントロー
ラ２０３ａ及び第１参照ビットラインコントローラ２０
７ａの構成と同一である。すなわち、第２参照ビットラ
インコントローラ２０７ｂには一つの参照センスアンプ
２０４ｂが配置され、第２メインビットラインコントロ
ーラ２０３ｂには奇数番目メイングローバルビットライ
ンＢＬＧ＿ｎ、ＢＬＧ＿ｎ＋２，．．．ごとにメインセ
ンスアンプ２０６＿ｎ、２０６＿ｎ＋２，．．．が接続
される。参照センスアンプ２０４ｂには１本の参照グロ
ーバルビットラインＢＬＲＧ＿２）が連結され、他の一
つには一定の電圧が印加される。そして、隣接したメイ
ングローバルビットラインの間にはビットラインプリチ
ャージ回路部２０８ｂ＿１、２０８ｂ＿２，．．．が接
続され、メインセンスアンプ２０６＿ｎ、２０６＿ｎ＋
２，．．．には参照センスアンプ２０４ｂから提供され
る参照電圧（ＣＲＥＦ）が共通に印加される。ここで、
図示してはないが、本発明の第２実施形態によるサブセ
ルアレイ部の詳細構成は、本発明の第１実施形態で説明
した図１１と同一であるので、以下省略する。そして、
本発明の第２実施形態の不揮発性メモリ装置によるセン
スアンプ及びレベルシフター、ビットラインプリチャー
ジレベル供給部の構成は、前述した本発明の第１実施形
態と同一である。
【００７４】
【発明の効果】本発明は、参照セルとメインセルのアク
セスされる回数が同一であるので、参照セルの過度なア
クセスによる熱化を防止でき、素子の寿命を延長するこ
とができる。
セスされる回数が同一であるので、参照セルの過度なア
クセスによる熱化を防止でき、素子の寿命を延長するこ
とができる。
【００７５】また、請求項８の発明は、ビットラインの
プリチャージレベルを、ＮＭＯＳトランジスタのしきい
値電圧のレベルに供給するビットラインプリチャージレ
ベル供給部を構成し、ビットラインのプリチャージレベ
ルを接地電圧とすることに比べより効率的にセンスアン
プを利用することができる。
プリチャージレベルを、ＮＭＯＳトランジスタのしきい
値電圧のレベルに供給するビットラインプリチャージレ
ベル供給部を構成し、ビットラインのプリチャージレベ
ルを接地電圧とすることに比べより効率的にセンスアン
プを利用することができる。
【００７６】請求項９の発明は、ビットラインの数が少
ない場合、すなわち、センスアンプの数が少ない場合は
関係ないが、一つのセルアレイ内に多数のビットライン
を構成する場合には、センスアンプの数も多くなるの
で、センスアンプで必要とするレベルをレベルシフター
を介して供給することができる。
ない場合、すなわち、センスアンプの数が少ない場合は
関係ないが、一つのセルアレイ内に多数のビットライン
を構成する場合には、センスアンプの数も多くなるの
で、センスアンプで必要とするレベルをレベルシフター
を介して供給することができる。
【００７７】請求項１０乃至請求項１７の発明は、ＭＮ
３とＭＮ４によりデータを１次増幅する時、ＳＮ１とＳ
Ｎ３がＭＮ１により分離され、ＳＮ２とＳＮ４がＭＮ２
により分離されているため、前記ＭＮ３とＭＮ４により
１次増幅時ビットラインと断絶されている状態を維持
し、隣接したビットラインと参照ラインによるクロース
カップリングを最小にするので、ノイズを最小にするこ
とができる。以後、ＭＮ１とＭＮ２をターンオンする
と、ノイズを最大限除去したデータ信号がラッチ増幅動
作を行い、安定したデータでセンシングできる。
３とＭＮ４によりデータを１次増幅する時、ＳＮ１とＳ
Ｎ３がＭＮ１により分離され、ＳＮ２とＳＮ４がＭＮ２
により分離されているため、前記ＭＮ３とＭＮ４により
１次増幅時ビットラインと断絶されている状態を維持
し、隣接したビットラインと参照ラインによるクロース
カップリングを最小にするので、ノイズを最小にするこ
とができる。以後、ＭＮ１とＭＮ２をターンオンする
と、ノイズを最大限除去したデータ信号がラッチ増幅動
作を行い、安定したデータでセンシングできる。
【図１】 一般的な強誘電体のヒステリシスループを示
す特性図である。
す特性図である。
【図２】 従来技術の不揮発性強誘電体メモリ素子によ
る単位セル構成図である。
る単位セル構成図である。
【図３】 従来の強誘電体メモリ素子を駆動するための
駆動回路である。
駆動回路である。
【図４】 従来の技術による強誘電体メモリ素子の書込
みモード（write mode)の動作を示すタイミング図であ
る。
みモード（write mode)の動作を示すタイミング図であ
る。
【図５】 読出しモード（read mode)の動作を示すタイ
ミング図である。
ミング図である。
【図６】 二つの単位セルからなる本発明の不揮発性強
誘電体メモリセルの構成図である。
誘電体メモリセルの構成図である。
【図７】 図６に図示したメモリセルを１Ｔ／１Ｃ構造
の単位セルで分離して示す図面である。
の単位セルで分離して示す図面である。
【図８】 本発明の第１実施形態による不揮発性強誘電
体メモリ装置によるセルアレイを示すブロック構成図
（ａ）と８ａの構成を繰り返して配列した場合のセルア
レイを示すブロック構成図（ｂ）である。
体メモリ装置によるセルアレイを示すブロック構成図
（ａ）と８ａの構成を繰り返して配列した場合のセルア
レイを示すブロック構成図（ｂ）である。
【図９】 本発明によるメインセルアレイ部の詳細構成
図である。
図である。
【図１０】 図９の詳細構成図である。
【図１１】 本発明によるサブセルアレイ部をより詳細
に示す図面である。
に示す図面である。
【図１２】 図８ａの詳細構成図である。
【図１３】 図８ａの構成ブロックのうち、メインビッ
トラインコントローラと参照ビットラインコントローラ
を中心により詳細に示す図面である。
トラインコントローラと参照ビットラインコントローラ
を中心により詳細に示す図面である。
【図１４】 本発明の第１実施形態によるビットライン
プリチャージ回路部をより詳細に示す図面である。
プリチャージ回路部をより詳細に示す図面である。
【図１５】 ビットラインプリチャージレベルを供給す
るビットラインプリチャージレベル供給部の詳細構成図
である。
るビットラインプリチャージレベル供給部の詳細構成図
である。
【図１６】 本発明による参照センスアンプを簡略化し
た構成ブロック図（ａ）と、本発明による参照センスア
ンプの他の実施形態の構成ブロック図（ｂ）である。
た構成ブロック図（ａ）と、本発明による参照センスア
ンプの他の実施形態の構成ブロック図（ｂ）である。
【図１７】 図１６に示したレベルシフターの詳細構成
図である。
図である。
【図１８】 本発明によるセンスアンプの第１実施形態
を詳細に示す図面である。
を詳細に示す図面である。
【図１９】 本発明のセンスアンプによる第２実施形態
を示す図面である。
を示す図面である。
【図２０】 本発明の第１，第２実施形態によるセンス
アンプの動作タイミング図である。
アンプの動作タイミング図である。
【図２１】 読出しモード時センスアンプの動作タイミ
ング図である。
ング図である。
【図２２】 書込みモード時センスアンプの動作タイミ
ング図である。
ング図である。
【図２３】 本発明の第２実施形態による不揮発性強誘
電体メモリ装置によるセルアレイの構成図である。
電体メモリ装置によるセルアレイの構成図である。
【図２４】 図２３の構成のうち、メインセルアレイ部
を中心により詳細に示す図面である。
を中心により詳細に示す図面である。
【図２５】 図２３の構成のうち、第１メインビットラ
インコントローラおよび第１参照ビットラインコントロ
ーラを中心により詳細に示す図面である。
インコントローラおよび第１参照ビットラインコントロ
ーラを中心により詳細に示す図面である。
【図２６】 図２３の構成のうち、第２メインビットラ
インコントローラおよび第２参照ビットラインコントロ
ーラを中心により詳細に示す図面である。
インコントローラおよび第２参照ビットラインコントロ
ーラを中心により詳細に示す図面である。
７１，２０１ メインセルアレイ部 ７３ スプリットワードライン駆動部 ７５ メインビットラインコントローラ ７７ 参照ビットラインコントローラ ７１＿１，７１＿２，７１＿３，．．． サブセルアレ
イ部 ７５＿１，７５＿２，．．． メインセンスアンプ ７７ａ 参照センスアンプ ７８＿１，７８＿２，．．． ビットライン等化スイッ
チ部 ７９＿１，７９＿２，．．． ビットラインプリチャー
ジスイッチング部 １００ 第１増幅部 １０３ 第２増幅部
イ部 ７５＿１，７５＿２，．．． メインセンスアンプ ７７ａ 参照センスアンプ ７８＿１，７８＿２，．．． ビットライン等化スイッ
チ部 ７９＿１，７９＿２，．．． ビットラインプリチャー
ジスイッチング部 １００ 第１増幅部 １０３ 第２増幅部
Claims (17)
- 【請求項１】 複数のサブセルアレイと、前記各サブセ
ルアレイを横切る方向に形成される複数のメイングロー
バルビットライン及び少なくとも一対の参照グローバル
ビットラインと、前記各メイングローバルビットライン
及び参照グローバルビットラインに対応して形成される
メインローカルビットライン及び参照ローカルビットラ
インと、前記各ローカルビットラインと該グローバルビ
ットラインの間に構成されるスイッチング素子とを含む
メインセルアレイ部；前記メインセルアレイ部の下部又
は上部に形成され、前記一対の参照グローバルビットラ
インのうち、１本のビットラインを介して印加される信
号をセンシングして参照電圧を出力する参照センスアン
プで構成される参照ビットラインコントローラ；前記参
照ビットラインコントローラの一側に形成され、前記メ
イングローバルビットラインごとに連結され前記参照電
圧を受けてグローバルビットラインを介して印加される
信号をセンシングする複数のメインセンスアンプで構成
されるメインビットラインコントローラ；前記メインセ
ルアレイ部の一側に形成されるスプリットワードライン
駆動部を含むことを特徴とする不揮発性強誘電体メモリ
装置。 - 【請求項２】 前記サブセルアレイ部は第１スプリット
ワードラインと第２スプリットワードラインとが一対に
なって前記グローバルビットラインと交差する方向に複
数の対が形成されるスプリットワードライン対と、 奇数番目メインローカルビットラインに連結され、複数
の前記第１スプリットワードラインと第２スプリットワ
ードラインの間ごとに形成される第１単位セルと、 偶数番目メインローカルビットラインに連結され、複数
の前記第１スプリットワードラインと第２スプリットワ
ードラインの間ごとに形成される第２単位セルをさらに
含むことを特徴とする請求項１に記載の不揮発性強誘電
体メモリ装置。 - 【請求項３】 前記第１単位セルはゲート端子が前記第
１スプリットワードライン（ＳＷＬ１）に連結され、ソ
ース端子が前記奇数番目ローカルビットラインに連結さ
れ、ドレイン端子と前記第２スプリットワードライン
（ＳＷＬ２）の間に第１強誘電体キャパシタ（ＦＣ１）
が構成されることを特徴とする請求項２に記載の不揮発
性強誘電体メモリ装置。 - 【請求項４】 前記第２単位セルはゲート端子が前記第
２スプリットワードライン（ＳＷＬ２）に連結され、ソ
ース端子は前記偶数番目ローカルビットラインに連結さ
れ、ドレイン端子と前記第１スプリットワードライン
（ＳＷＬ１）との間に第２強誘電体キャパシタ（ＦＣ
２）が構成されることを特徴とする請求項２に記載の不
揮発性強誘電体メモリ装置。 - 【請求項５】 前記メインビットラインコントローラは
前記隣接したグローバルビットラインを互いに一定レベ
ルにプリチャージさせるビットラインプリチャージ回路
部をさらに含むことを特徴とする請求項１に記載の不揮
発性強誘電体メモリ装置。 - 【請求項６】 前記任意のグローバルビットラインには
該ローカルビットラインに連結された複数の単位セルの
うち、一つの単位セルのデータのみが選択的に印加され
ることを特徴とする請求項２に記載の不揮発性強誘電体
メモリ装置。 - 【請求項７】 前記ビットラインプリチャージ回路部は
複数のグローバルビットラインと、 各グローバルビットラインの間に構成されたビットライ
ン等化スイッチ部と、 前記ビットラインをプリチャージさせるプリチャージ信
号を、前記各々のグローバルビットラインにスイッチン
グする複数のビットラインプリチャージスイッチ部とを
含むことを特徴とする請求項５に記載の不揮発性強誘電
体メモリ装置。 - 【請求項８】 前記プリチャージ信号はソースが電源端
に連結され、活性化信号によりコントロールされる第１
ＰＭＯＳトランジスタと、 ソースが前記第１ＰＭＯＳトランジスタのドレインに連
結され、ドレインとゲートが共通に連結される第２ＰＭ
ＯＳトランジスと、 前記第１ＰＭＯＳトランジスタのドレインに対して前記
第２トランジスタとともに並列的に連結され、ゲートが
前記第２ＰＭＯＳトランジスタのゲートと共通に連結さ
れる第１ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタに直列に連結され、ゲー
トは前記第２ＰＭＯＳトランジスタのドレインに連結さ
れる第２ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのドレインにゲートとド
レインが共通に連結され、ソースは接地端に連結される
第３ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのドレインにゲートが連
結され、前記ドレイン電圧によりコントロールされる第
４ＮＭＯＳトランジスタと、 前記第４ＮＭＯＳトランジスタと向き合うように構成さ
れ、ドレインが前記第あ４ＮＭＯＳトランジスタのドレ
インと共通に連結される第５ＮＭＯＳトランジスタと、 前記第４，第５ＮＭＯＳトランジスタの共通ドレインに
連結され、ソースは接地端に連結される第６ＮＭＯＳト
ランジスタと、 前記第４ＮＭＯＳトランジスタのソースと前記第１ＰＭ
ＯＳトランジスタのドレインの間に連結される前記第４
ＰＭＯＳトランジスタと、 前記第５ＮＭＯＳトランジスタのソースと前記第１ＰＭ
ＯＳトランジスタのドレインの間に連結される第５ＰＭ
ＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレインに対して前記
第１ＮＭＯＳトランジスタとともに並列的に構成され、
ドレインとゲートが共通に連結される第３ＰＭＯＳトラ
ンジスタと、 前記第３ＰＭＯＳトランジスタのゲートと向き合うよう
に構成され、ゲートが前記第３ＰＭＯＳトランジスタの
ゲートと共通に連結される前記第７ＮＭＯＳトランジス
タと、ゲートが前記第７ＮＭＯＳトランジスタのドレイ
ンに連結され、ソースは前記第３ＰＭＯＳトランジスタ
のドレインに連結される第８ＮＭＯＳトランジスタと、 前記第４ＰＭＯＳトランジスタのドレイン電圧によりコ
ントロールされ、前記第７ＮＭＯＳトランジスタと直列
に連結される第９ＮＭＯＳトランジスタと、 前記第９ＮＭＯＳトランジスタのドレインにエミッタが
連結され、コレクタとベースが共通に接地端に連結され
るバイポーラトランジスタとで構成されるビットライン
プリチャージレベル供給部から出力されることを特徴と
する請求項７に記載の不揮発性強誘電体メモリ装置。 - 【請求項９】 前記参照センスアンプは、参照グローバ
ルビットラインを介して印加される信号のレベルをシフ
トさせるレベルシフターと、 前記参照グローバルビットラインをプルダウンさせるプ
ルダウンコントローラで構成され、前記レベルシフター
は、レベルシフターをイネーブルさせるイネーブル信号
によりコントロールされ、ソースが電源端に連結された
第１ＰＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレインから分岐接続
された第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯ
Ｓトランジスタと、 参照グローバルビットラインによりコントロールされ、
前記第２ＰＭＯＳトランジスタと連結された第１ＮＭＯ
Ｓトランジスタと、 前記第１ＮＭＯＳトランジスタと前記第３ＰＭＯＳトラ
ンジスタの間に構成された第２ＮＭＯＳトランジスタ
と、 前記第１ＮＭＯＳトランジスタと接地端の間に連結され
た第３ＮＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタと前記第２ＮＭＯＳトラ
ンジスタの間で前記第３ＰＭＯＳトランジスタと並列的
に形成された第４ＰＭＯＳトランジスタと、 前記第３ＰＭＯＳトランジスタの出力信号によりコント
ロールされ、ソースが前記第１ＰＭＯＳトランジスタに
連結される第４ＮＭＯＳトランジスタと、 前記接地端と前記第４ＮＭＯＳトランジスタの間に形成
された第５ＮＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタと出力端の間に形成され
た第５ＰＭＯＳトランジスタと、 前記グローバルビットラインの信号によりコントロール
される第６ＮＭＯＳトランジスタと、 前記第６ＮＭＯＳトランジスタと前記第１ＰＭＯＳトラ
ンジスタの間に形成された第６ＰＭＯＳトランジスタ
と、 ゲートが前記第６ＰＭＯＳトランジスタのゲートと共通
に連結され、ソースは前記第１ＰＭＯＳトランジスタの
ドレインに連結される第７ＰＭＯＳトランジスタと、 前記第６ＮＭＯＳトランジスタと前記第７ＰＭＯＳトラ
ンジスタの間に形成された第７ＮＭＯＳトランジスタ
と、 前記接地端と前記第７ＮＭＯＳトランジスタの間で前記
第６ＮＭＯＳトランジスタと並列に連結される第８ＮＭ
ＯＳトランジスタとを含むことを特徴とする請求項１に
記載の不揮発性強誘電体メモリ装置。 - 【請求項１０】 前記メインセンスアンプは上部のメイ
ンセルと連結されるグローバルビットライン及び下部の
メインセルと連結されるグローバルビットラインにソー
スが連結された第１ＮＭＯＳトランジスタと、 前記上部の参照セルに連結された参照グローバルビット
ライン及び下部の参照セルに連結された参照グローバル
ビットラインにソースが連結され、ゲートは前記第１Ｎ
ＭＯＳトランジスタのゲートに共通連結された第２ＮＭ
ＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタを介して入る信号電圧を
増幅する第３ＮＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタを介して入る基準電圧を
増幅する第４ＮＭＯＳトランジスタと、 ソースがそれぞれ電源端に連結され、ドレインは第１Ｎ
ＭＯＳトランジスタの出力端と第２ＮＭＯＳトランジス
タの出力端にそれぞれ連結される第１ＰＭＯＳトランジ
スタ及び第２ＰＭＯＳトランジスタと、 センスアンプ等化信号により前記第１ＮＭＯＳトランジ
スタの出力端と前記第２ＮＭＯＳトランジスタの出力端
を等しくさせる第３ＰＭＯＳトランジスタとを含むこと
を特徴とする請求項１に記載の不揮発性強誘電体メモリ
装置。 - 【請求項１１】 前記第１ＰＭＯＳトランジスタのドレ
インは第２ＰＭＯＳトランジスタのゲートに連結され、
前記第２ＰＭＯＳトランジスタのドレインは前記第１Ｐ
ＭＯＳトランジスタのゲートに連結されることを特徴と
する請求項１０に記載の不揮発性強誘電体メモリ装置。 - 【請求項１２】 前記第１ＮＭＯＳトランジスタのソー
スと前記上部のメインセルと連結されたグローバルビッ
トラインの間に第５ＮＭＯＳトランジスタがさらに構成
され、前記第１ＮＭＯＳトランジスタのソースと前記下
部のメインセルと連結されたグローバルビットラインの
間に第６ＮＭＯＳトランジスタがさらに構成され、前記
第２ＮＭＯＳトランジスタのソースと前記上部の参照セ
ルと連結された参照グローバルビットラインの間に第７
ＮＭＯＳトランジスタが構成され、前記第２ＮＭＯＳト
ランジスタのソースと前記下部のメインセルと連結され
たグローバルビットラインの間に第８ＮＭＯＳトランジ
スタがさらに構成されることを特徴とする請求項１０に
記載の不揮発性強誘電体メモリ装置。 - 【請求項１３】 前記センスアンプの出力端にはカラム
選択信号によりデータバスと選択的にスイッチングする
第９ＮＭＯＳトランジスタと、 データバーバスと選択的にスイッチングする第１０ＮＭ
ＯＳトランジスタがさらに構成されることを特徴とする
請求項１０に記載の不揮発性強誘電体メモリ装置。 - 【請求項１４】 前記カラム選択信号は読出しモードで
前記第１スプリットワードラインと前記第２スプリット
ワードラインがともにハイである区間で、前記第１，第
２ＮＭＯＳトランジスタを活性化させる信号（ＳＡＬ
Ｅ）がハイレベルに遷移されると順次にハイレベルに遷
移され、前記活性化させる信号（ＳＡＬＥ）がローレベ
ルに遷移させるまでに順次に遷移動作を行うことを特徴
とする請求項１３に記載の不揮発性強誘電体メモリ装
置。 - 【請求項１５】 前記カラム選択信号は書込みモードで
前記第１スプリットワードラインと第２スプリットワー
ドラインがともにハイである区間で、前記第１、第２Ｎ
ＭＯＳトランジスタを活性化させる信号（ＳＡＬＥ）が
ハイレベルで遷移されると順次にハイレベルに遷移さ
れ、前記第１スプリットワードラインがローレベルに遷
移されるまでに順次に遷移動作を行うことを特徴とする
請求項１３に記載の不揮発性強誘電体メモリ装置。 - 【請求項１６】 前記第３ＮＭＯＳトランジスタと第４
ＮＭＯＳトランジスタは入力電圧を一次的に増幅する第
１増幅部が構成され、前記第１増幅部から増幅された電
圧は前記第１ＰＭＯＳトランジスタと第２ＰＭＯＳトラ
ンジスタからなる第２増幅部で２次増幅されることを特
徴とする請求項１０に記載の不揮発性強誘電体メモリ装
置。 - 【請求項１７】 前記第２増幅部はラッチ回路を含み、
前記ラッチ回路はＰＭＯＳとＮＭＯＳで構成される第１
インバータと第２インバータとで構成され、前記第１イ
ンバータを構成しているＰＭＯＳ及びＮＭＯＳトランジ
スタの共通ゲートは前記第２インバータを構成している
ＰＭＯＳトランジスタのドレインに連結され、前記第２
インバータを構成しているＰＭＯＳ及びＮＭＯＳトラン
ジスタの共通ゲートは前記第１インバータを構成してい
るＰＭＯＳトランジスタのドレインに連結されることを
特徴とする請求項１６に記載の不揮発性強誘電体メモリ
装置。
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