JP2000268574A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
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- G11C5/146—Substrate bias generators
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 プロセスばらつきによるしきい値変化の影響
を受けない半導体記憶装置。 【構成】 上記目的の為に本発明の半導体記憶装置で
は、メモリセル部と、メモリセル部の基板電圧を生成す
る電圧発生回路と、メモリセル部に形成されたトランジ
スタのしきい値に応じてしきい値検出信号を出力するし
きい値検出回路と、電圧発生回路の生成する電圧を検出
し、この電圧がしきい値検出信号に応じた所定電圧とな
った時点で電圧検出信号を出力し、電圧発生回路の動作
を停止させる電圧検出回路とを有することを特徴とす
る。
を受けない半導体記憶装置。 【構成】 上記目的の為に本発明の半導体記憶装置で
は、メモリセル部と、メモリセル部の基板電圧を生成す
る電圧発生回路と、メモリセル部に形成されたトランジ
スタのしきい値に応じてしきい値検出信号を出力するし
きい値検出回路と、電圧発生回路の生成する電圧を検出
し、この電圧がしきい値検出信号に応じた所定電圧とな
った時点で電圧検出信号を出力し、電圧発生回路の動作
を停止させる電圧検出回路とを有することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり特に半導体記憶装置の基板電圧制御回路に関
わるものである。
ものであり特に半導体記憶装置の基板電圧制御回路に関
わるものである。
【０００２】
【従来技術の説明】半導体記憶装置では、メモリセルが
形成される領域の基板電圧を所定の電圧に制御すること
が一般的である。従来の半導体記憶装置としては特開昭
62-121996号等に記載された回路がある。この回路では
基板バイアス発生回路によって基板に与える電圧を生成
し、基板に与える電圧が所定の電圧になったかどうかを
電圧検出回路によって検出していた。
形成される領域の基板電圧を所定の電圧に制御すること
が一般的である。従来の半導体記憶装置としては特開昭
62-121996号等に記載された回路がある。この回路では
基板バイアス発生回路によって基板に与える電圧を生成
し、基板に与える電圧が所定の電圧になったかどうかを
電圧検出回路によって検出していた。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
記憶装置では基板に与えられる電圧は前もって決められ
た値であった。プロセスばらつき等によって、トランジ
スタのしきい値がずれてしまった場合、メモリセルへの
書き込み不良や、書き込まれたデータを保持できなくな
ってしまうことがあった。
記憶装置では基板に与えられる電圧は前もって決められ
た値であった。プロセスばらつき等によって、トランジ
スタのしきい値がずれてしまった場合、メモリセルへの
書き込み不良や、書き込まれたデータを保持できなくな
ってしまうことがあった。
【０００４】
【課題を解決するための手段】前述のような課題を解決
するために本発明の半導体記憶装置では、メモリセル部
と、メモリセル部の基板電圧を生成する電圧発生回路
と、メモリセル部に形成されたトランジスタのしきい値
に応じてしきい値検出信号を出力するしきい値検出回路
と、電圧発生回路の生成する電圧を検出し、しきい値検
出信号に応じた所定電圧で電圧検出信号を出力し、電圧
発生回路の動作を停止させる電圧検出回路とを有するこ
とを特徴とする。
するために本発明の半導体記憶装置では、メモリセル部
と、メモリセル部の基板電圧を生成する電圧発生回路
と、メモリセル部に形成されたトランジスタのしきい値
に応じてしきい値検出信号を出力するしきい値検出回路
と、電圧発生回路の生成する電圧を検出し、しきい値検
出信号に応じた所定電圧で電圧検出信号を出力し、電圧
発生回路の動作を停止させる電圧検出回路とを有するこ
とを特徴とする。
【０００５】
【発明の実施の形態】（第1の実施の形態）図１は本発
明の第1の実施の形態における半導体記憶装置を表すブ
ロック図である。以下図1を用いて本発明の実施の形態
について説明する。
明の第1の実施の形態における半導体記憶装置を表すブ
ロック図である。以下図1を用いて本発明の実施の形態
について説明する。
【０００６】図１において電圧発生回路110はリングオ
シレータ111、チャージポンプ回路112から構成されてい
る。チャージポンプ回路112の出力がメモリセル部120の
基板に与える電圧VBBとして出力される。電圧検出回路1
30には基板電圧VBBが入力され、VBBが所定の負電圧にな
った時点で、電圧検出信号ENを出力する。電圧検出信号
ENを受けたリングオシレータ111は発振を停止し、電圧
発生回路110はその動作を停止する。この時点で基板電
圧VBBが確定する。
シレータ111、チャージポンプ回路112から構成されてい
る。チャージポンプ回路112の出力がメモリセル部120の
基板に与える電圧VBBとして出力される。電圧検出回路1
30には基板電圧VBBが入力され、VBBが所定の負電圧にな
った時点で、電圧検出信号ENを出力する。電圧検出信号
ENを受けたリングオシレータ111は発振を停止し、電圧
発生回路110はその動作を停止する。この時点で基板電
圧VBBが確定する。
【０００７】電圧検出回路130にはしきい値検出回路140
からしきい値検出信号SNS1、SNS2、SNS3が入力されてい
る。電圧検出回路130が電圧検出信号ENを出力する所定
の負電圧は、このしきい値検出信号SNS1、SNS2、SNS3に
よって決定する。
からしきい値検出信号SNS1、SNS2、SNS3が入力されてい
る。電圧検出回路130が電圧検出信号ENを出力する所定
の負電圧は、このしきい値検出信号SNS1、SNS2、SNS3に
よって決定する。
【０００８】図2は本発明におけるしきい値検知回路を
示す回路図である。以下図2を用いてしきい値検出回路
について説明する。
示す回路図である。以下図2を用いてしきい値検出回路
について説明する。
【０００９】しきい値検出回路はN型MOSトランジスタ20
1、抵抗202、203、204、および論理回路部250で構成さ
れている。このNMOSトランジスタ201は図1におけるメモ
リセル部120に形成されるメモリセルのNMOSトランジス
タと同一の工程で形成される。このNMOSトランジスタ20
1のゲートとドレインは電源電圧Vccに接続され、基板は
接地電位Vssに接続され、ソースは抵抗202に接続されて
いる。抵抗202はNMOSトランジスタ201と抵抗203との間
に接続されている。抵抗203は抵抗202と抵抗204との間
に接続されている。抵抗204は抵抗203と接地電位Vssと
の間に接続されている。論理回路部250には2つの点の電
圧が入力される。二つの点の一方は抵抗202と抵抗230と
の間のノードN1、他方は抵抗230と抵抗240との間のノー
ドN2である。論理回路部250はノードN1、N2の電圧レベ
ルに応じてしきい値検出信号SNS1、SNS2、SNS3を出力す
る。
1、抵抗202、203、204、および論理回路部250で構成さ
れている。このNMOSトランジスタ201は図1におけるメモ
リセル部120に形成されるメモリセルのNMOSトランジス
タと同一の工程で形成される。このNMOSトランジスタ20
1のゲートとドレインは電源電圧Vccに接続され、基板は
接地電位Vssに接続され、ソースは抵抗202に接続されて
いる。抵抗202はNMOSトランジスタ201と抵抗203との間
に接続されている。抵抗203は抵抗202と抵抗204との間
に接続されている。抵抗204は抵抗203と接地電位Vssと
の間に接続されている。論理回路部250には2つの点の電
圧が入力される。二つの点の一方は抵抗202と抵抗230と
の間のノードN1、他方は抵抗230と抵抗240との間のノー
ドN2である。論理回路部250はノードN1、N2の電圧レベ
ルに応じてしきい値検出信号SNS1、SNS2、SNS3を出力す
る。
【００１０】しきい値検出回路の動作について詳細に説
明する。
明する。
【００１１】NMOSトランジスタ201のしきい値が設定値
よりも大きくなった場合、NMOSトランジスタ201を流れ
る電流による電圧降下は大きくなる。したがって、ノー
ドN2およびN1の電圧レベルも設定した値よりも低くな
る。すると論理回路部250の2つの入力端子にはともにL
レベルの信号が入力されたと判断する。論理回路部250
はしきい値検出信号SNS1としてHレベルの信号を出力
し、しきい値検出信号SNS2、SNS3としてLレベルの信号
を出力する。
よりも大きくなった場合、NMOSトランジスタ201を流れ
る電流による電圧降下は大きくなる。したがって、ノー
ドN2およびN1の電圧レベルも設定した値よりも低くな
る。すると論理回路部250の2つの入力端子にはともにL
レベルの信号が入力されたと判断する。論理回路部250
はしきい値検出信号SNS1としてHレベルの信号を出力
し、しきい値検出信号SNS2、SNS3としてLレベルの信号
を出力する。
【００１２】NMOSトランジスタ201のしきい値が設定値
付近であった場合、NMOSトランジスタ201を流れる電流
による電圧降下もほぼ設定値通りのはずである。抵抗20
2を適切な値に設定すれば、ノードN1の電圧レベルは論
理回路部250がHレベルと判断する電圧レベルとなる。ま
た、抵抗203を適切な値に設定すれば、ノードN2の電圧
レベルは論理回路部250がLレベルと判断する電圧レベル
となる。よって論理回路部250には一方の入力端子にLレ
ベル、他方の入力端子にHレベルが入力される。論理回
路部250はしきい値検出信号SNS2としてHレベルの信号を
出力し、しきい値検出信号SNS1、SNS3としてLレベルの
信号を出力する。
付近であった場合、NMOSトランジスタ201を流れる電流
による電圧降下もほぼ設定値通りのはずである。抵抗20
2を適切な値に設定すれば、ノードN1の電圧レベルは論
理回路部250がHレベルと判断する電圧レベルとなる。ま
た、抵抗203を適切な値に設定すれば、ノードN2の電圧
レベルは論理回路部250がLレベルと判断する電圧レベル
となる。よって論理回路部250には一方の入力端子にLレ
ベル、他方の入力端子にHレベルが入力される。論理回
路部250はしきい値検出信号SNS2としてHレベルの信号を
出力し、しきい値検出信号SNS1、SNS3としてLレベルの
信号を出力する。
【００１３】NMOSトランジスタ201のしきい値が設定値
よりも小さくなった場合、NMOSトランジスタ201を流れ
る電流による電圧降下は小さくなる。したがって、ノー
ドN2およびN1の電圧レベルも高くなる。すると論理回路
部250の2つの入力端子にはともにHレベルの信号が入力
されたと判断する。論理回路部250はしきい値検出信号S
NS3としてHレベルの信号を出力し、しきい値検出信号SN
S1、SNS2としてLレベルの信号を出力する。
よりも小さくなった場合、NMOSトランジスタ201を流れ
る電流による電圧降下は小さくなる。したがって、ノー
ドN2およびN1の電圧レベルも高くなる。すると論理回路
部250の2つの入力端子にはともにHレベルの信号が入力
されたと判断する。論理回路部250はしきい値検出信号S
NS3としてHレベルの信号を出力し、しきい値検出信号SN
S1、SNS2としてLレベルの信号を出力する。
【００１４】NMOSトランジスタ201はメモリセル部のト
ランジスタのしきい値の変化と同様に変化をする。なぜ
ならNMOSトランジスタ201はメモリセル部のトランジス
タと同時に形成されるからである。NMOSトランジスタ20
1の基板は接地電位に接続されているので、メモリセル
部の基板電圧VBBの変化の影響はうけない。つまりNMOS
トランジスタ201はメモリセルのしきい値の参照用のト
ランジスタとして動作する。
ランジスタのしきい値の変化と同様に変化をする。なぜ
ならNMOSトランジスタ201はメモリセル部のトランジス
タと同時に形成されるからである。NMOSトランジスタ20
1の基板は接地電位に接続されているので、メモリセル
部の基板電圧VBBの変化の影響はうけない。つまりNMOS
トランジスタ201はメモリセルのしきい値の参照用のト
ランジスタとして動作する。
【００１５】また抵抗202、203、204はNMOSトランジス
タ201のしきい値の変化に応じて、論理回路部に出力す
る電圧レベルを調整するための電圧調整素子として動作
する。
タ201のしきい値の変化に応じて、論理回路部に出力す
る電圧レベルを調整するための電圧調整素子として動作
する。
【００１６】図3は本発明の電圧検出回路を示す回路図
である。電圧検出回路は前述のしきい値検出信号SNS1、
SNS2、SNS3によって基板電圧VBBを決定する。以下図3を
用いて本発明の電圧検出回路について説明する。
である。電圧検出回路は前述のしきい値検出信号SNS1、
SNS2、SNS3によって基板電圧VBBを決定する。以下図3を
用いて本発明の電圧検出回路について説明する。
【００１７】電圧検出回路300は抵抗301、および6個のN
MOSトランジスタ302〜307で構成されている。
MOSトランジスタ302〜307で構成されている。
【００１８】抵抗301は電源電圧Vccと電圧検出信号ENを
出力する端子との間に接続されている。NMOSトランジス
タ302は、出力端子とNMOSトランジスタ303との間に接続
され、ゲートは出力端子に基板は接地電位Vssに接続さ
れている。NMOSトランジスタ303は、NMOSトランジスタ3
02とNMOSトランジスタ304との間に接続され、ゲートは
電源電圧Vccに基板は接地電位Vssに接続されている。NM
OSトランジスタ304は、NMOSトランジスタ303とNMOSトラ
ンジスタ305との間に接続され、ゲートは電源電圧Vccに
基板は接地電位Vssに接続されている。NMOSトランジス
タ305は、ドレインがNMOSトランジスタ304に、ソースが
基板電圧VBBが入力される基板電圧入力端子に接続さ
れ、ゲートにはしきい値検出信号SNS3が入力され、基板
は接地電位Vssに接続されている。NMOSトランジスタ306
は、ドレインがNMOSトランジスタ303とNMOSトランジス
タ304との間のノードN32に接続され、ソースは基板電圧
入力端子に接続され、ゲートにはしきい値検出信号SNS2
が入力され、基板は接地電位Vssに接続されている。NMO
Sトランジスタ307は、ドレインがNMOSトランジスタ302
とNMOSトランジスタ303との間のノードN31に接続され、
ソースは基板電圧入力端子に接続され、ゲートにはしき
い値検出信号SNS1が入力され、基板は接地電位Vssに接
続されている。
出力する端子との間に接続されている。NMOSトランジス
タ302は、出力端子とNMOSトランジスタ303との間に接続
され、ゲートは出力端子に基板は接地電位Vssに接続さ
れている。NMOSトランジスタ303は、NMOSトランジスタ3
02とNMOSトランジスタ304との間に接続され、ゲートは
電源電圧Vccに基板は接地電位Vssに接続されている。NM
OSトランジスタ304は、NMOSトランジスタ303とNMOSトラ
ンジスタ305との間に接続され、ゲートは電源電圧Vccに
基板は接地電位Vssに接続されている。NMOSトランジス
タ305は、ドレインがNMOSトランジスタ304に、ソースが
基板電圧VBBが入力される基板電圧入力端子に接続さ
れ、ゲートにはしきい値検出信号SNS3が入力され、基板
は接地電位Vssに接続されている。NMOSトランジスタ306
は、ドレインがNMOSトランジスタ303とNMOSトランジス
タ304との間のノードN32に接続され、ソースは基板電圧
入力端子に接続され、ゲートにはしきい値検出信号SNS2
が入力され、基板は接地電位Vssに接続されている。NMO
Sトランジスタ307は、ドレインがNMOSトランジスタ302
とNMOSトランジスタ303との間のノードN31に接続され、
ソースは基板電圧入力端子に接続され、ゲートにはしき
い値検出信号SNS1が入力され、基板は接地電位Vssに接
続されている。
【００１９】本発明の基板電圧検出回路の動作について
説明する。
説明する。
【００２０】メモリセルに形成されたNMOSトランジスタ
のしきい値が設定値よりも大きくなった場合、しきい値
検出信号SNS1はHレベル、SNS2およびSNS3はLレベルが入
力されている。その結果、NMOSトランジスタ307は常にO
Nの低抵抗となる。この場合、ノードN31から基板電圧入
力端子への電流路が形成される。よって基板電圧VBBの
絶対値が小さくても出力端子の電圧レベルはLレベルと
なり、電圧検出信号を出力する。電圧検出信号によって
リングオシレータは発振を停止して、基板電圧VBBの絶
対値は小さく設定される。
のしきい値が設定値よりも大きくなった場合、しきい値
検出信号SNS1はHレベル、SNS2およびSNS3はLレベルが入
力されている。その結果、NMOSトランジスタ307は常にO
Nの低抵抗となる。この場合、ノードN31から基板電圧入
力端子への電流路が形成される。よって基板電圧VBBの
絶対値が小さくても出力端子の電圧レベルはLレベルと
なり、電圧検出信号を出力する。電圧検出信号によって
リングオシレータは発振を停止して、基板電圧VBBの絶
対値は小さく設定される。
【００２１】メモリセルに形成されたNMOSトランジスタ
のしきい値が設定値付近の場合、しきい値検出信号SNS2
はHレベル、SNS1およびSNS3はLレベルが入力されてい
る。その結果、NMOSトランジスタ306は常にONの低抵抗
となる。この場合、ノードN31から基板電圧入力端子へ
の電流路は形成されず、ノードN32から基板電圧入力端
子への電流路が形成される。出力端子の電圧レベルがL
レベルとなるには、NMOSトランジスタ302、303、306を
介して十分に電流が流れる必要がある。よって前述の場
合に比べ基板電圧VBBの絶対値が大きくならないと、電
圧検出信号ENは出力されない。つまり基板電圧VBBが設
定値程度になれば電圧検出信号が出力される。電圧検出
信号ENによってリングオシレータは発振を停止して、基
板電圧VBBは本来の設定値に設定される。
のしきい値が設定値付近の場合、しきい値検出信号SNS2
はHレベル、SNS1およびSNS3はLレベルが入力されてい
る。その結果、NMOSトランジスタ306は常にONの低抵抗
となる。この場合、ノードN31から基板電圧入力端子へ
の電流路は形成されず、ノードN32から基板電圧入力端
子への電流路が形成される。出力端子の電圧レベルがL
レベルとなるには、NMOSトランジスタ302、303、306を
介して十分に電流が流れる必要がある。よって前述の場
合に比べ基板電圧VBBの絶対値が大きくならないと、電
圧検出信号ENは出力されない。つまり基板電圧VBBが設
定値程度になれば電圧検出信号が出力される。電圧検出
信号ENによってリングオシレータは発振を停止して、基
板電圧VBBは本来の設定値に設定される。
【００２２】メモリセルに形成されたNMOSトランジスタ
のしきい値が設定値より小さい場合、しきい値検出信号
SNS3はHレベル、SNS1およびSNS2はLレベルが入力されて
いる。この場合、途中のノードからの電流経路は形成さ
れない。したがって、出力端子の電圧レベルがLレベル
となるには、NMOSトランジスタ302、303、304、305を介
して十分に電流が流れる必要がある。よって前述の場合
に比べ、さらに基板電圧VBBの絶対値が大きくならない
と、電圧検出信号は出力されない。電圧検出信号ENによ
ってリングオシレータは発振を停止して、基板電圧VBB
は本来のよりも大きい値に設定される。
のしきい値が設定値より小さい場合、しきい値検出信号
SNS3はHレベル、SNS1およびSNS2はLレベルが入力されて
いる。この場合、途中のノードからの電流経路は形成さ
れない。したがって、出力端子の電圧レベルがLレベル
となるには、NMOSトランジスタ302、303、304、305を介
して十分に電流が流れる必要がある。よって前述の場合
に比べ、さらに基板電圧VBBの絶対値が大きくならない
と、電圧検出信号は出力されない。電圧検出信号ENによ
ってリングオシレータは発振を停止して、基板電圧VBB
は本来のよりも大きい値に設定される。
【００２３】基板電圧VBBの絶対値が小さければ、メモ
リセル部のNMOSトランジスタのしきい値は小さくなる。
基板電圧VBBの絶対値が大きければ、メモリセル部のNMO
Sトランジスタのしきい値は大きくなる。
リセル部のNMOSトランジスタのしきい値は小さくなる。
基板電圧VBBの絶対値が大きければ、メモリセル部のNMO
Sトランジスタのしきい値は大きくなる。
【００２４】本発明によれば、図2のNMOSトランジスタ2
01のしきい値に応じて基板電圧VBBが変化する。プロセ
スばらつき等によってメモリセルのNMOSトランジスタの
しきい値が変化しても、基板電圧VBBが変化すること
で、しきい値を設定値付近にすることが出来る。
01のしきい値に応じて基板電圧VBBが変化する。プロセ
スばらつき等によってメモリセルのNMOSトランジスタの
しきい値が変化しても、基板電圧VBBが変化すること
で、しきい値を設定値付近にすることが出来る。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態のブロック図を示
す。
す。
【図２】本発明のしきい値検出回路の回路図を示す。
【図３】本発明の田ある検出回路の回路図を示す。
110・・・電圧発生回路 120・・・メモリセル部 130・・・電圧検出回路 140・・・しきい値検出回路 201・・・N型MOSトランジスタ
Claims (3)
- 【請求項１】 メモリセル部と、 前記メモリセル部の基板電圧を生成する電圧発生回路
と、 前記メモリセル部に形成されたトランジスタのしきい値
に応じてしきい値検出信号を出力するしきい値検出回路
と、 前記電圧発生回路の生成する電圧を検出し、前記しきい
値検出信号に応じた所定電圧で電圧検出信号を出力し、
前記電圧発生回路の動作を停止させる電圧検出回路とを
有することを特徴とする半導体記憶装置。 - 【請求項２】 前記しきい値検出回路は、 前記メモリセル部のトランジスタと同時に形成される参
照トランジスタと、 前記参照トランジスタのしきい値に応じた電圧レベルを
出力する電圧調整素子と、該電圧レベルに応じた前記し
きい値検出信号を出力する論理回路部とを有することを
特徴とする請求項1記載の半導体装置。 - 【請求項３】 前記電圧検出回路は電源電圧と基板電圧
入力端子との間に複数の電流路を有し、前記しきい値検
出信号に基づいて前記複数の電流路のうちの任意の電流
路を選択することを特徴とする請求項１あるいは2に記
載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6668599A JP4392894B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体記憶装置 |
| US09/460,985 US6265932B1 (en) | 1999-03-12 | 1999-12-15 | Substrate control voltage circuit of a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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